JP2542460B2 - Data transfer interrupt control method - Google Patents
Data transfer interrupt control methodInfo
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図〜第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図、第３図） 発明の効果 〔概要〕 データ転送割込制御方式に関し、 分散メモリ型並列計算機方式において、プロセッシン
グ・エレメントのCPUに対する割込回数を大幅に減少さ
せることを目的とし、 プロセッサとメモリを有するプロセッシング・エレメ
ントを複数接続する分散メモリ型の並列計算機方式にお
いて、プロセッシング・エレメントに転送制御部を設け
ると共に、この転送制御部に、アドレス保持手段と、デ
ータ数保持手段と、データ数を計数するカウント手段
と、データ数保持手段とカウント手段の各値を比較する
比較手段と、割込み制御情報保持手段を設け、この割込
み制御情報として割込み信号あるいは非割込信号のいず
れかを記入し、比較手段の出力にもとづきこの割込み制
御情報をプロセッサに送出するように構成する。DETAILED DESCRIPTION OF THE INVENTION [Table of Contents] Outline Industrial field of application Conventional technology (FIGS. 4 to 6) Problem to be solved by the invention Means for solving the problem (FIG. 1) Action Example (FIGS. 2 and 3) Effects of the Invention [Outline] Regarding a data transfer interrupt control system, in a distributed memory parallel computer system, an object is to significantly reduce the number of interrupts of a processing element to a CPU, In a distributed memory type parallel computer system in which a plurality of processing elements having a processor and a memory are connected, a transfer control unit is provided in the processing element, and the transfer control unit has an address holding unit, a data number holding unit, and a data holding unit. Counting means for counting the number, comparing means for comparing respective values of the data number holding means and the counting means, and interrupt control information holding means Is provided, and either an interrupt signal or a non-interrupt signal is entered as this interrupt control information, and this interrupt control information is sent to the processor based on the output of the comparison means.
本発明はデータ転送割込制御方式に係り、特に１つの
メッセージを複数のパケットに分散してデータ送信を行
うようなとき、発信元（SOURCE）のCPUに対する割込回
数を減少してそのオーバヘッドの削減をはかるものであ
る。The present invention relates to a data transfer interrupt control method, and particularly when one message is distributed into a plurality of packets for data transmission, the number of interrupts to the CPU of the source (SOURCE) is reduced to reduce the overhead. It aims to reduce.
多数のデータを高速で処理するため、プロセッサとメ
モリを有する処理エレメント（Processing Element;P
E）をネットワークで接続し、プロセッサ間でデータの
送受信を行う並列接続コンピュータ処理方式がある。こ
のような並列コンピュータ処理方式により、例えば気象
のシミュレーションのような科学計算が行われている。A processing element (Processing Element; P) having a processor and a memory for processing a large amount of data at high speed.
There is a parallel connection computer processing method in which E) is connected by a network and data is sent and received between processors. By such a parallel computer processing method, scientific calculation such as weather simulation is performed.
このとき、演算対象のモデルを格子状に切り、各格子
点の流速、圧力、温度等を与えられた条件の元で計算を
行う。例えば天気予報の場合、格子点を細かくすれば地
域に密着した正確な予測が可能となる。しかし格子点の
数が多い程データ量も大きくなり、第４図に100で示す
共通メモリに全部のデータを格納するとき、共通メモリ
は巨大な容量のものが必要となる。At this time, the model to be calculated is cut into a grid, and the flow velocity, pressure, temperature, etc. at each grid point are calculated under given conditions. For example, in the case of a weather forecast, if the grid points are made fine, it is possible to make accurate forecasts closely related to the area. However, the larger the number of grid points, the larger the amount of data, and when all the data is stored in the common memory indicated by 100 in FIG. 4, the common memory needs to have a huge capacity.
このため、各PE0、PE1…PEnをネットワーク101で接続
し、各PEにはそれぞれCPU及びメモリＭを設ける。そし
てこれらの各PEで各格子点の演算を遂行する。第４図の
例ではPE0が共通メモリ領域のうち、メモリ領域S0のデ
ータにもとづき演算を行い、PE1がメモリ領域S1のデー
タにもとづき演算を行い、図示省略したPE2がメモリ領
域S2のデータにもとづく演算を行い、PEnがメモリ領域S
nのデータに基づき演算を行う。そしてこれらの演算結
果は各PEのメモリＭに保持されている。なお、共通メモ
リ100におけるデータ配列は、矢印に示す如く水平方向
順に配列されているものとする。Therefore, each PE0, PE1 ... PEn is connected by the network 101, and each PE is provided with a CPU and a memory M, respectively. Then, each PE performs the calculation of each grid point. Of PE0 common memory area in the example of FIG. 4, performs a calculation based on the data in the memory area S 0, PE1 performs a calculation based on the data in the memory area S 1, PE2 is a memory area S 2 which is not shown PEn operates in memory area S
Calculate based on n data. The results of these calculations are held in the memory M of each PE. Note that the data array in the common memory 100 is assumed to be arrayed in the horizontal direction as indicated by the arrow.
ところで科学演算の場合に、例えば行列間の乗算が行
われることがある。この場合、PEでは、第４図の共通メ
モリ100に一点鎖線で示す如く、縦方向に配置されたデ
ータを必要とする。この縦方向の配置データは、一部は
自己のメモリＭ内に保持されているが、その他のものは
他のPEより転送することが必要となる。例えば、第５図
に示す如く、データ配列される場合、PE0では一点鎖線
で示すSxの範囲のデータを必要とするため、46〜49、56
〜59…のデータをPE1が転送することが必要となり、図
示省略したPE2では、86〜89、96〜99…のデータを転送
することが必要となる。なお、第５図の数字はアドレス
を示す。By the way, in the case of scientific operation, for example, multiplication between matrices may be performed. In this case, the PE requires data arranged in the vertical direction in the common memory 100 shown in FIG. 4, as indicated by the alternate long and short dash line. Some of this vertical arrangement data is held in its own memory M, but other data needs to be transferred from another PE. For example, when data is arranged as shown in FIG. 5, PE0 requires data in the range of Sx indicated by the alternate long and short dash line, so 46 to 49, 56
.. are required to be transferred by PE1, and PE2 (not shown) is required to transfer the data of 86 to 89, 96 to 99. The numbers in FIG. 5 indicate addresses.
このようなデータ転送のため、PE1では、先ず46〜49
のデータを順次読み出してパケットを作り、PE0に送出
し、次に56〜59のデータを順次読み出してパケットを作
りPE0に送出し、このようなことを所望の全データを送
出するまで続けている。同様に図示省略したPE2でも同
様なことを行っている。このデータ転送のため、各PEに
は、図示省略した転送制御部が設けられている。Due to such data transfer, PE1 first sends 46-49
Data is sequentially read to form a packet and sent to PE0, then the data of 56 to 59 is read sequentially to form a packet and sent to PE0. This is continued until all desired data is sent. . Similarly, PE2 (not shown) does the same. For this data transfer, each PE is provided with a transfer control unit (not shown).
ところで、このような分散型メモリの並列計算機シス
テムでは、各PEでは、この送出用のパケットの転送毎に
発信元のCPUに割込みを起こして転送終了通知を行って
いた。このため、第５図に示す如き場合、PE1では、PE0
に対し（46〜49）、（56〜59）、（66〜69）、（76〜7
9）のそれぞれのデータ転送毎にそれぞれCPUに対し割込
みを行っていた。PE1は他のPEに対しても、同様にデー
タ転送を行うので、例えば第６図に示す如く、１つのメ
ッセージ毎に、４回の割込を行うことになり、データ転
送のための割込回数が非常に大となり、CPUのオーバヘ
ッドが大きくなり、データ処理能力が小さくなり、高速
のデータ処理が行えなくなるという問題がある。By the way, in such a distributed memory parallel computer system, in each PE, an interrupt is issued to the originating CPU for each transfer of the packet for transmission to notify the transfer end. Therefore, in the case shown in FIG.
In contrast, (46-49), (56-59), (66-69), (76-7
The CPU was interrupted for each data transfer in 9). Since PE1 transfers data to other PEs in the same manner, as shown in FIG. 6, for example, each message is interrupted four times, which is an interrupt for data transfer. There are problems that the number of times becomes very large, the CPU overhead becomes large, the data processing capacity becomes small, and high-speed data processing cannot be performed.
したがって本発明の目的は、このような問題点を改善
するため、データ転送の際のCPUに対する割込回数を減
少したデータ転送割込制御方式を提供することである。Therefore, an object of the present invention is to provide a data transfer interrupt control system in which the number of interrupts to the CPU at the time of data transfer is reduced in order to improve such problems.
前記目的を達成するため、本発明では、第１図に示す
如く、PE1に代表的に示す如く、PEにCPU10、メモリ部1
1、転送制御部12を設けるとともに、メモリ部11に配列
データ部11−０とヘッダ部11−１を設ける。配列データ
部11−０は、前記第４図に示す巨大な共通メモリ100の
分散された領域、例えばメモリ領域S1の部分のデータつ
まり要素を格納するものである。In order to achieve the above-mentioned object, in the present invention, as shown in FIG.
1. The transfer control unit 12 is provided, and the memory unit 11 is provided with the array data unit 11-0 and the header unit 11-1. The array data section 11-0 stores the data, that is, the elements of the distributed area of the huge common memory 100 shown in FIG. 4, for example, the memory area S 1 .
転送制御部12には、比較器12−０、レジスタ12−１〜
12−６、＋１加算器12−７、12−８等が設けられてい
る。おな13はドライバである。The transfer control unit 12 includes a comparator 12-0 and registers 12-1 to 12-1.
12-6, +1 adders 12-7, 12-8, etc. are provided. Hana 13 is a driver.
いま、PE1よりPE0に対し、第５図に示す如く、アドレ
ス46〜49、56〜59、66〜69、76〜79の各要素を送出する
場合について説明する。Now, a case will be described in which each element of addresses 46 to 49, 56 to 59, 66 to 69, 76 to 79 is sent from PE1 to PE0 as shown in FIG.
PE1のCPU10は、メモリ部11のヘッダ部11−１にこの場
合４個のヘッダを作成し、ヘッダ１には送信先PE（DEST
PE）としてPE0を記入し、レングス（LENGTH）として
４を記入し、ソース側読出アドレス（SRCADR）として46
を記入し、送信先の配列データ部の記入先アドレス（予
め定められているもの）即ち送信先アドレス（DES AD
R）を記入し、割込み制御情報（SRUPT）として「０」を
記入する。ヘッダ２はソース側読出アドレス（SRC AD
R）として56が記入され、ヘッダ１とは別の送信先アド
レス（DEST ADR）が記入される外はヘッダ１と同様で
ある。ヘッダ３も（SRC ADR）及び（DEST ADR）を除
きヘッダ１、２と同様である。しかしヘッダ４はヘッダ
１、２、３と（SRC、ADR）及び（DEST ADR）が異なる
のみならず、割込み制御情報（SRURT）として「１」が
記入される。In this case, the CPU 10 of the PE1 creates four headers in the header section 11-1 of the memory section 11, and in the header 1, the destination PE (DEST
PE) as PE), 4 as length (LENGTH), and 46 as source side read address (SRCADR)
Enter the destination address (predetermined) of the array data part of the destination, that is, the destination address (DES AD
R) and "0" as interrupt control information (SRUPT). Header 2 is the source side read address (SRC AD
56 is entered as R), and the destination address (DEST ADR) different from the header 1 is entered, except that the header 1 is entered. The header 3 is also similar to the headers 1 and 2 except (SRC ADR) and (DEST ADR). However, the header 4 is different from the headers 1, 2, and 3 in (SRC, ADR) and (DEST ADR), and "1" is entered as the interrupt control information (SRURT).
CPU10が転送制御部12に送出アドレスを通知して起動
をかけると、転送制御部12はレジスタ12−４に記入され
た読出しアドレスによりメモリ部11よりヘッダ部11−１
を読出し、レジスタ12−３にソース側読出アドレス（4
6）をセットし、レジスタ12−５にレングス（４）をセ
ットし、レジスタ12−１に割込み制御情報「０」をセッ
トし、カウンタ12−６を初期化して（０）とする。そし
てレジスタ12−２にはセレクタSELよりレジスタ12−３
の値即ち（46）をセットする。When the CPU 10 notifies the transfer address to the transfer controller 12 and activates it, the transfer controller 12 uses the read address written in the register 12-4 to read from the memory unit 11 to the header unit 11-1.
And read the source side read address (4
6) is set, the length (4) is set in the register 12-5, the interrupt control information "0" is set in the register 12-1, and the counter 12-6 is initialized to (0). Then, the register 12-2 has a register 12-3 from the selector SEL.
Set the value of (46).
これによりメモリ部11のアドレス46の要素が読出され
る。次に＋１加算器12−７によりカウンタ12−６が＋１
されて（１）となり、＋１加算器12−８によりレジスタ
12−３の（46）が＋１されて（47）となり、アドレス
（47）の要素が読出される。このようなことが繰返され
アドレス（48）、（49）の要素が順次読出される。そし
てアドレス（49）の要素が読出されたとき、カウンタ12
−６の値は（４）となり、レジスタ12−５にセットされ
た値と一致するので、比較器12−０は一致信号を出力
し、ゲートＧをオンするが、レジスタ12−１にセットさ
れた割込み制御情報が「０」であるためCPU10に対して
は割込み制御信号を送出しない。As a result, the element at the address 46 of the memory section 11 is read. Next, the counter 12-6 is incremented by +1 by the +1 adder 12-7.
It becomes (1), and it is registered by the +1 adder 12-8.
(46) of 12-3 is incremented by 1 to become (47), and the element of the address (47) is read. By repeating this, the elements at the addresses (48) and (49) are sequentially read. When the element at address (49) is read, the counter 12
The value of -6 becomes (4), which coincides with the value set in the register 12-5. Therefore, the comparator 12-0 outputs a coincidence signal and turns on the gate G, but it is set in the register 12-1. Since the interrupt control information is "0", no interrupt control signal is sent to the CPU 10.
転送制御部12は、前記比較器12−０から出力された一
致信号により、アドレス（46）〜（49）から読出した要
素をボディとする、第１図（Ｂ）に示すパケットを作成
し、通信ネットワークＣに送出し、PE0に転送制御す
る。そして再びヘッダ部11−１をよみ、次のヘッダの有
無をみて、ヘッダ２にもとづき同様の制御が行われ、ア
ドレス（56）〜（59）の要素がPE0に転送される。The transfer control unit 12 creates the packet shown in FIG. 1B, which has the elements read from the addresses (46) to (49) as the body, according to the coincidence signal output from the comparator 12-0. It sends it to the communication network C and controls the transfer to PE0. Then, the header section 11-1 is read again, the presence or absence of the next header is checked, and the same control is performed based on the header 2, and the elements of the addresses (56) to (59) are transferred to PE0.
ヘッダ３についても同様な制御が行われ、アドレス
（66）〜（69）の要素がPE0に転送される。そしてベッ
ダ４についても同様な制御が行われ、アドレス（76）〜
（79）の要素がPE0に転送される。しかしこのヘッダ４
においては、第１図（Ｃ）に示す如く、レジスタ12−１
に割込み制御情報「１」が記入されているので、CPU10
に対しこれが通知され、CPU10に割込み制御が行われる
ことになる。Similar control is performed for the header 3 as well, and the elements of addresses (66) to (69) are transferred to PE0. The same control is performed for the bedder 4, and the address (76)-
The element of (79) is transferred to PE0. But this header 4
, The register 12-1 as shown in FIG.
Since the interrupt control information "1" is entered in, CPU10
This is notified to the CPU 10, and the CPU 10 is interrupted.
このようにして、従来はヘッダ単位に行われたCPUの
割込み回数を、本発明では大幅に減少することができ
る。In this way, the number of CPU interrupts conventionally performed in header units can be greatly reduced in the present invention.
本発明の一実施例を第２図及び第３図に基づき説明す
る。An embodiment of the present invention will be described with reference to FIGS.
第２図は本発明の一実施例構成図、第３図はその動作
説明図である。FIG. 2 is a configuration diagram of an embodiment of the present invention, and FIG. 3 is an operation explanatory diagram thereof.
第２図において、第１図と同一記号は同一部分を示
す。In FIG. 2, the same symbols as in FIG. 1 indicate the same parts.
PE0はPE1と同様に構成され、CPU10′、メモリ部1
1′、受信制御部14、レシーバ15を具備する。第２図で
はPE1からPE0に要素を転送する場合を示すために他の構
成については図示省略しているが、PE0にはPE1に図示し
たものと同様に、転送制御部、ドライバ等が設けられて
おり、またPEにはこれまたPE0と同様に、受信制御部、
レシーバ等が設けられている。PE0 is configured in the same way as PE1, CPU10 ', memory unit 1
1 ', a reception control unit 14, and a receiver 15. Although other elements are omitted in FIG. 2 to show the case of transferring elements from PE1 to PE0, PE0 is provided with a transfer control unit, a driver, and the like as in the case of PE1. In addition, the PE has a reception control unit, like PE0.
A receiver and the like are provided.
メモリ部11′には、配列データ部11−０′、ヘッダ部
11−１′が設けられている。The memory section 11 'includes an array data section 11-0' and a header section.
11-1 'is provided.
受信制御部14には、比較器14−０、レジスタ14−１〜
14−６、＋１加算器14−７、14−８等が設けられてい
る。The reception controller 14 includes a comparator 14-0 and registers 14-1 to 14-1.
14-6, +1 adders 14-7, 14-8 and the like are provided.
データ転送のため、転送制御部12の起動に先立ち、PE
1のCPU10は、例えば、第１図（Ｃ）に示す如きヘッドを
作成する。PE1からPE0に対して第５図に示すメモリ領域
S1の一点鎖線部分（46〜49、56〜59、66〜69、76〜79）
を送る場合には前記の如きヘッダ１〜ヘッダ４をヘッダ
部11に作成し、ヘッダ４の割込制御情報を「１」にし他
のヘッダ１〜３では「０」にする。For data transfer, before starting the transfer control unit 12, PE
The CPU 10 of 1 creates a head as shown in FIG. 1 (C), for example. Memory area shown in Fig. 5 from PE1 to PE0
One-dot chain line part of S 1 (46-49, 56-59, 66-69, 76-79)
When sending a message, the headers 1 to 4 as described above are created in the header portion 11, and the interrupt control information of the header 4 is set to "1" and the other headers 1 to 3 are set to "0".
PE1からPE0に対し、他に送出すべき要素があるとき、
あるいはPE1から他のPEに対し送出すべき要素があると
きは、これに対応した、例えばヘッダ５、６…を作成し
ておく。When there are other elements to be sent from PE1 to PE0,
Alternatively, when there is an element to be sent from PE1 to another PE, headers 5, 6, ... Corresponding to this are created in advance.
このようにして所要のヘッダを作成したのち、CPU10
はメモリ部11の読出し先アドレスを通知して、転送制御
部12を起動する。これにより、第３図に示す如き下記の
動作が行われる。After creating the required header in this way, CPU10
Notifies the read destination address of the memory unit 11 and activates the transfer control unit 12. As a result, the following operation is performed as shown in FIG.
転送制御部12では、カウンタ12−６をゼロにして初
期化する。またレジスタ12−４にセットされた前記読出
先アドレスをセレクタSELを介してレジスタ12−２に出
力し、これにもとづきヘッダ部11−０を読み出す。これ
より、ソース側読出アドレス（SRC ADR）をレジスタ12
−３にセットし、転送データ数（LENGTH）をレジスタ12
−５にセットし、割込み制御情報（SRUPT）をレジスタ1
2−１にセットする。そしてこのヘッダ部11−１の各デ
ータをネットワークＣに送出し、この外に発信元PE番号
（PE1）、その他の情報として要素間距離等をもネット
ワークＣに送出し、第１図（Ｂ）に示すヘッダ情報を送
出し、パケットのヘッダを作成させる。In the transfer control unit 12, the counter 12-6 is initialized to zero. Further, the read destination address set in the register 12-4 is output to the register 12-2 via the selector SEL, and the header section 11-0 is read based on this. From this, the source side read address (SRC ADR)
-3 and set the transfer data count (LENGTH) to register 12
Set to -5 and register interrupt control information (SRUPT) in register 1
Set it to 2-1. Then, each data of the header section 11-1 is sent to the network C, and the source PE number (PE1) and the distance between elements as other information are also sent to the network C, as shown in FIG. 1 (B). The header information shown in is transmitted and a packet header is created.
転送制御部12では、レジスタ12−４のソース側読出
しアドレス（SRC ADR）をレジスタ12−２にセットし、
これによりメモリ部11をアクセスし、初めの要素を取り
出し、これをネットワークに送出し、パケットのボディ
部の要素とする。In the transfer control unit 12, the source side read address (SRC ADR) of the register 12-4 is set in the register 12-2,
As a result, the memory section 11 is accessed, the first element is taken out, and this is sent out to the network to be the element of the body section of the packet.
そして＋１加算器12−８によりレジスタ12−３のソ
ース側読出しアドレスを＋１し、また＋１加算器12−７
によりカウンタ12−６を＋１する。このレジスタ12−３
の＋１されたアドレスによりメモリ部11をアクセスし、
ボディ部の２番目の要素を取り出し、この要素をネット
ワークに送出しパケットのボディ部に記入する。このよ
うなことをカウンタ12−６の値とレジスタ12−５にセッ
トされた転送データ数が不一致のとき繰返して行う。Then, the source side read address of the register 12-3 is incremented by 1 by the +1 adder 12-8, and the +1 adder 12-7 is also added.
The counter 12-6 is incremented by 1. This register 12-3
The memory unit 11 is accessed by the +1 address of
The second element of the body part is taken out, and this element is sent to the network and written in the body part of the packet. This operation is repeated when the value of the counter 12-6 and the number of transfer data set in the register 12-5 do not match.
そして、例えば要素が４個読み出されるとき、カウ
ンタ12−６とレジスタ12−５の値とが一致したことを比
較器12−０が検出し、ゲートＧがオンになり、レジスタ
12−１にセットされた割込み制御情報がこのとき「０」
であるため、CPU10に対して割込み制御信号を送出せず
転送制御部12は次のヘッダがあるのでこれを読込む。な
お、前記比較器12−０から一致信号が検出されたとき、
それまで読み出された要素によりボディ部が完成される
ので、このパケットが送出されて、PE0に受信される。Then, for example, when four elements are read, the comparator 12-0 detects that the values of the counter 12-6 and the register 12-5 match, the gate G is turned on, and the register G is turned on.
At this time, the interrupt control information set in 12-1 is "0"
Therefore, the interrupt control signal is not sent to the CPU 10, and the transfer control unit 12 reads the next header because it has the next header. When a coincidence signal is detected from the comparator 12-0,
Since the body part is completed by the elements read up to that point, this packet is sent out and received by PE0.
このようなことがヘッダ１、２、３について行われ
たあと、ヘッダ４についても行われる。そして比較器12
−０から一致信号が出力され、ゲートＧがオンになった
とき、今度はレジスタ12−１に「１」が記入されている
ので、転送制御部12はCPU10に対して割込み信号を送出
しCPU10はこれにもとづき割込み処理が行われる。This is done for headers 1, 2, 3 and then for header 4. And comparator 12
When a match signal is output from −0 and the gate G is turned on, since “1” is written in the register 12-1 this time, the transfer control unit 12 sends an interrupt signal to the CPU 10 and sends the interrupt signal to the CPU 10. Interrupt processing is performed based on this.
それから転送制御部12は、第１図（Ｃ）に示す如く、
さらにヘッダ５があればこれにもとづくCPUを行うが、
ヘッダがなければ転送動作は終了する。Then, the transfer control unit 12, as shown in FIG.
Furthermore, if there is a header 5, CPU based on this is executed,
If there is no header, the transfer operation ends.
一方、PE0では、前記パケットを受信したとき、その
ヘッダが解読されて、メモリ11′のヘッダ部11−１′
に、送信先PE番号（DES PE）、転送データ数（LENGT
H）、ソース側読出アドレス（SRC ADR）、送信先アド
レス（DEST ADR）、割込み制御情報（SRUPT）等を記入
し、受信制御14に読出アドレスを通知して起動をかけ
る。On the other hand, in PE0, when the packet is received, the header of the packet is decrypted and the header section 11-1 'of the memory 11' is decoded.
Destination PE number (DES PE), number of transfer data (LENGT
H), source side read address (SRC ADR), destination address (DEST ADR), interrupt control information (SRUPT), etc. are entered, and the read address is notified to the reception control 14 to activate it.
このとき読出アドレスはレジスタ14−４にセットさ
れ、セレクタSELを経由してレジスタ14−２にセットさ
れるので、転送制御部12はこれによりヘッダ部11−１′
を読み出し、レジスタ14−３に送信先アドレス（DEST
ADR）をセットし、レジスタ14−５に転送データ数（LEN
GTH）をセットし、レジスタ14−１に割込み制御情報（S
RUPT）をセットし、カウンタ14−６を初期化して「０」
とする。そしてレジスタ14−２に今度はセレクタSELを
経由してレジスタ14−３にセットされた送信先アドレス
（DEST ADR）をセットする。At this time, the read address is set in the register 14-4 and is set in the register 14-2 via the selector SEL, so that the transfer control section 12 thereby sets the header section 11-1 '.
Of the destination address (DEST
ADR) is set and the number of transfer data (LEN
GTH) and set the interrupt control information (S
RUPT) is set and the counter 14-6 is initialized to "0".
And Then, the destination address (DEST ADR) set in the register 14-3 is set in the register 14-2 this time via the selector SEL.
この送信先アドレス（DEST ADR）に初めのパケット
により転送された第１の要素が書込まれ、同時に＋１加
算器14−７によりカウンタ14−６が＋１され、＋１加算
器14−８によりレジスタ14−３のアドレスが＋１される
ので、転送された２番目の要素が書込まれる。The first element transferred by the first packet is written to the destination address (DEST ADR), at the same time, the counter 14-6 is incremented by 1 by the +1 adder 14-7, and the register 14 by the +1 adder 14-8. Since the address of -3 is incremented by 1, the transferred second element is written.
このようにして４番目の要素がメモリ部11′（送信先
アドレスは通常配列データ部11−０′を示しているので
配列データ部11−０′に書込まれる）に格納されたと
き、比較器14−０から一致信号が出力され、ゲートＧが
オンとなり、レジスタ14−１にセットされた割込み制御
情報がこのとき「０」であるためCPU10′に対して割込
み制御信号を送出しない。In this way, when the fourth element is stored in the memory section 11 '(the destination address is normally written in the array data section 11-0' because it indicates the array data section 11-0 '), a comparison is made. The coincidence signal is output from the device 14-0, the gate G is turned on, and the interrupt control information set in the register 14-1 is "0" at this time, so no interrupt control signal is sent to the CPU 10 '.
このようにして受信制御部14が１番目〜３番のパケッ
トにより転送された各要素を書込み処理し、４番目のパ
ケットの各要素の書込み処理を行ったとき、今度はレジ
スタ14−１に「１」が記入されているので、CPU10′に
は割込み制御信号が送出され、CPU10′は割込み処理を
行うことになる。In this way, when the reception control unit 14 performs the writing process on each element transferred by the first to third packets and the writing process on each element of the fourth packet, this time, “14” is written in the register 14-1. Since "1" is entered, an interrupt control signal is sent to the CPU 10 ', and the CPU 10' carries out interrupt processing.
前記の説明では、第５図に例示するように、４回のデ
ータ転送により、１つのまとまったデータつまり１メッ
セージが転送されるので、この１メッセージの終りに割
込みが発生するようになる。In the above description, as illustrated in FIG. 5, one group of data, that is, one message is transferred by four times of data transfer, so that an interrupt occurs at the end of this one message.
また前記説明では、理解を容易にするため、第５図に
示す如きアドレス構成の２次元メモリの例について説明
したが、本発明は勿論これのみに限定されるものではな
い。Further, in the above description, an example of a two-dimensional memory having an address configuration as shown in FIG. 5 has been described for easy understanding, but the present invention is not limited to this.
本発明によれば、受信側プロセッサに対する割込み有
無を制御する２種類のパケットを使い分けて発行するこ
とにより、最低限必要な割込みに限定して割込みを発生
させ、CPUへの割込み回数を大幅に減少することができ
るので、分散メモリ型の並列計算機システムにおいて、
転送パケットの転送終了時に発信元CPUに対する割込み
を大幅に減少することができるので、CPUに対するオー
バーヘッドの削減をはかり、データ処理能力を向上させ
ることができる。According to the present invention, two types of packets for controlling the presence / absence of an interrupt to the receiving processor are separately used and issued, so that interrupts are generated only at the minimum required interrupts, and the number of interrupts to the CPU is greatly reduced. Therefore, in a distributed memory type parallel computer system,
Since the interrupt to the source CPU can be significantly reduced at the end of transfer of the transfer packet, the overhead to the CPU can be reduced and the data processing capability can be improved.
第１図は本発明の原理図、 第２図は本発明の一実施例構成図 第３図は本発明の動作説明図、 第４図は分散メモリ型並列計算機システム説明図、 第５図は２次元配列メモリ説明図 第６図はヘッダ状態説明図である。 10……CPU 11……メモリ部 12……転送制御部 13……ドライバ FIG. 1 is a principle diagram of the present invention, FIG. 2 is a configuration diagram of an embodiment of the present invention, FIG. 3 is an operation explanatory diagram of the present invention, FIG. 4 is a distributed memory type parallel computer system explanatory diagram, and FIG. Two-dimensional array memory explanatory diagram FIG. 6 is a header state explanatory diagram. 10 …… CPU 11 …… Memory section 12 …… Transfer control section 13 …… Driver
Claims (1)
グ・エレメントを複数接続する分散メモリ型の並列計算
機方式において、 プロセッシング・エレメントに転送制御部（12）を設け
ると共に、 この転送制御部（12）に、 アドレス保持手段（12−３）と、 データ数保持手段（12−５）と、 データ数を計数するカウント手段（12−６）と、 データ数保持手段（12−５）とカウント手段（12−６）
の各値を比較する比較手段（12−０）と、 割込み制御情報保持手段（12−１）を設け、 この割込み制御情報として割込み信号あるいは非割込信
号のいずれかを記入し、比較手段（12−０）の出力にも
とづきこの割込み制御情報をプロセッサに送出するよう
に構成したことを特徴とするデータ転送割込制御方式。1. In a distributed memory type parallel computer system in which a plurality of processing elements having a processor and a memory are connected, a transfer control unit (12) is provided in the processing element, and an address is provided in the transfer control unit (12). Holding means (12-3), data number holding means (12-5), counting means (12-6) for counting the number of data, data number holding means (12-5) and counting means (12-6) )
Comparing means (12-0) for comparing the respective values of 1 and interrupt control information holding means (12-1) are provided, and either an interrupt signal or a non-interrupt signal is entered as the interrupt control information, and the comparing means ( A data transfer interrupt control system characterized in that the interrupt control information is sent to the processor based on the output of 12-0).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294330A JP2542460B2 (en) | 1990-10-31 | 1990-10-31 | Data transfer interrupt control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294330A JP2542460B2 (en) | 1990-10-31 | 1990-10-31 | Data transfer interrupt control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167842A JPH04167842A (en) | 1992-06-15 |
| JP2542460B2 true JP2542460B2 (en) | 1996-10-09 |
Family
ID=17806307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2294330A Expired - Fee Related JP2542460B2 (en) | 1990-10-31 | 1990-10-31 | Data transfer interrupt control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542460B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5664104A (en) * | 1992-12-18 | 1997-09-02 | Fujitsu Limited | Transfer processor including a plurality of failure display units wherein a transfer process is prohibited if failure is indicated in a failure display unit |
| CN112835847B (en) * | 2021-02-05 | 2023-03-10 | 中国电子科技集团公司第五十八研究所 | Distributed interrupt transmission method and system for interconnected bare core |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309445A (en) * | 1988-06-07 | 1989-12-13 | Fujitsu Ltd | Data transfer system |
| JPH02224542A (en) * | 1989-02-27 | 1990-09-06 | Nec Corp | Communication controller |
-
1990
- 1990-10-31 JP JP2294330A patent/JP2542460B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309445A (en) * | 1988-06-07 | 1989-12-13 | Fujitsu Ltd | Data transfer system |
| JPH02224542A (en) * | 1989-02-27 | 1990-09-06 | Nec Corp | Communication controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167842A (en) | 1992-06-15 |
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