JP2541771B2 - 原子的メモリ参照方法及びシステム - Google Patents
原子的メモリ参照方法及びシステムInfo
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
Description
【０００１】
【産業上の利用分野】本発明は一般に改良されたデータ
処理システムに関し、特に多重レベル・キャッシュ・デ
ータ処理システムにおける原子的メモリ参照を達成する
方法及びシステムに関する。更に詳細には本発明は、キ
ャッシュ・システム全体に渡り、予約アドレスの分配を
要求することなく、多重レベル・キャッシュ・マルチプ
ロセッサ・データ処理システムにおいて原子的メモリ参
照を達成する方法及びシステムに関する。
処理システムに関し、特に多重レベル・キャッシュ・デ
ータ処理システムにおける原子的メモリ参照を達成する
方法及びシステムに関する。更に詳細には本発明は、キ
ャッシュ・システム全体に渡り、予約アドレスの分配を
要求することなく、多重レベル・キャッシュ・マルチプ
ロセッサ・データ処理システムにおいて原子的メモリ参
照を達成する方法及びシステムに関する。
【０００２】
【従来の技術】最新のデータ処理システムの設計者は、
こうしたシステムの性能を向上させるように常に努力を
重ねている。データ処理システムの効率を向上させる１
つの技術に、短サイクル時間及び低サイクル毎命令（Ｃ
ＰＩ：Cycles Per Instruction）比率の達成がある。改
良されたデータ処理システムにおけるこれらの技術の優
れた応用例に、ＩＢＭのRISC System/6000（RS/6000）
コンピュータがある。RS/6000 システムはマルチユー
ザ、汎用環境と同様に数値処理において集中的なエンジ
ニアリング・アプリケーション及び科学技術アプリケー
ションにおいて好都合に実行されるように設計されてい
る。RS/6000 プロセッサはマルチスケーラを使用し、こ
れは複数の命令が同時に発行されて実行されることを意
味する。
こうしたシステムの性能を向上させるように常に努力を
重ねている。データ処理システムの効率を向上させる１
つの技術に、短サイクル時間及び低サイクル毎命令（Ｃ
ＰＩ：Cycles Per Instruction）比率の達成がある。改
良されたデータ処理システムにおけるこれらの技術の優
れた応用例に、ＩＢＭのRISC System/6000（RS/6000）
コンピュータがある。RS/6000 システムはマルチユー
ザ、汎用環境と同様に数値処理において集中的なエンジ
ニアリング・アプリケーション及び科学技術アプリケー
ションにおいて好都合に実行されるように設計されてい
る。RS/6000 プロセッサはマルチスケーラを使用し、こ
れは複数の命令が同時に発行されて実行されることを意
味する。
【０００３】複数の命令の同時発行及び実行は、高い命
令帯域幅により並列に実行可能な独立の機能ユニットを
必要とする。RS/6000 システムはパイプライン式の別々
の分岐ユニット、固定小数点処理ユニット及び浮動小数
点処理ユニットを使用することにより、これを達成す
る。こうしたシステムにおいて、条件分岐命令の実行に
より、考慮すべきパイプライン遅延のペナルティが発生
する。条件分岐命令は、１個または複数の他の命令の処
理の選択結果に応答して、アプリケーション内で特定の
条件分岐の発生を指令する命令である。従ってランタイ
ム遅延を回避するためには、条件分岐命令がパイプライ
ン・キューを通じてキュー内の実行位置に伝播する時間
内において、条件分岐を解析する以前に条件分岐命令よ
り後の命令をキューにロードすることが必要となる。
令帯域幅により並列に実行可能な独立の機能ユニットを
必要とする。RS/6000 システムはパイプライン式の別々
の分岐ユニット、固定小数点処理ユニット及び浮動小数
点処理ユニットを使用することにより、これを達成す
る。こうしたシステムにおいて、条件分岐命令の実行に
より、考慮すべきパイプライン遅延のペナルティが発生
する。条件分岐命令は、１個または複数の他の命令の処
理の選択結果に応答して、アプリケーション内で特定の
条件分岐の発生を指令する命令である。従ってランタイ
ム遅延を回避するためには、条件分岐命令がパイプライ
ン・キューを通じてキュー内の実行位置に伝播する時間
内において、条件分岐を解析する以前に条件分岐命令よ
り後の命令をキューにロードすることが必要となる。
【０００４】マルチスケーラ・プロセッサ・システムに
おける別の遅延要因は、こうしたシステムが典型的に複
数のタスクを同時に実行する事実に起因する。各これら
の複数のタスクは、典型的にはタスクの実行に使用され
る有効アドレス空間または仮想アドレス空間を有する。
こうした有効または仮想アドレス空間内のロケーション
は、システム・メモリ内の実アドレスに"マップ"される
アドレスを含む。実メモリ内の単一の空間を、マルチス
ケーラ・プロセッサ・システム内の複数の有効または仮
想メモリ・アドレスにマップすることは一般的である。
各複数タスクによる有効または仮想アドレスの使用は、
マルチスケーラ・プロセッサ・システムにおける追加遅
延を生成する。これはこれらのアドレスをシステム・メ
モリ内の実アドレスに変換する必要性による。それによ
り適切な命令またはデータがメモリから検索され、マル
チスケーラ・プロセッサ・システムを構成する複数の独
立な機能ユニットの１つにディスパッチするために、命
令キュー内に配置される。
おける別の遅延要因は、こうしたシステムが典型的に複
数のタスクを同時に実行する事実に起因する。各これら
の複数のタスクは、典型的にはタスクの実行に使用され
る有効アドレス空間または仮想アドレス空間を有する。
こうした有効または仮想アドレス空間内のロケーション
は、システム・メモリ内の実アドレスに"マップ"される
アドレスを含む。実メモリ内の単一の空間を、マルチス
ケーラ・プロセッサ・システム内の複数の有効または仮
想メモリ・アドレスにマップすることは一般的である。
各複数タスクによる有効または仮想アドレスの使用は、
マルチスケーラ・プロセッサ・システムにおける追加遅
延を生成する。これはこれらのアドレスをシステム・メ
モリ内の実アドレスに変換する必要性による。それによ
り適切な命令またはデータがメモリから検索され、マル
チスケーラ・プロセッサ・システムを構成する複数の独
立な機能ユニットの１つにディスパッチするために、命
令キュー内に配置される。
【０００５】マルチスケーラ・プロセッサ・システム内
の有効または仮想メモリ・アドレスをシステム・メモリ
内の実メモリ・アドレスに迅速に変換する１つの技術
に、いわゆる"変換ルックアサイド・バッファ"（ＴＬ
Ｂ）の使用がある。変換ルックアサイド・バッファ（Ｔ
ＬＢ）は、有効または仮想メモリ・アドレスと実メモリ
・アドレスとの間の変換関係を含むバッファであり、こ
れはある変換アルゴリズムを使用して生成される。変換
ルックアサイド・バッファ（ＴＬＢ）を使用する装置
は、アドレス変換のための合理的で効率的な方法を提供
するが、密結合対象的マルチプロセッサ・システムにお
けるこうしたバッファの使用は、コヒーレンシの問題を
生じる。複数のプロセッサが共通のシステム実メモリか
ら読出し及びそれに書込むデータ処理システムでは、メ
モリ・システムがコヒーレントに動作することを保証し
なければならない。すなわち、メモリ・システムが複数
プロセッサのオペレーションの結果、非コヒーレントに
なることが許可されない。こうしたマルチプロセッサ・
データ処理システム内の各プロセッサは、典型的には、
アドレス変換用の変換ルックアサイド・バッファ（ＴＬ
Ｂ）を含み、こうしたシステム内のメモリの共用は、マ
ルチプロセッサ・システム内のあるプロセッサ内の単一
の変換ルックアサイド・バッファ（ＴＬＢ）に対する変
更が、マルチプロセッサ・コンピュータ・システム内の
各プロセッサ内の各変換ルックアサイド・バッファ（Ｔ
ＬＢ）に慎重に且つ矛盾無くマップされて、コヒーレン
シを維持することを要求する。
の有効または仮想メモリ・アドレスをシステム・メモリ
内の実メモリ・アドレスに迅速に変換する１つの技術
に、いわゆる"変換ルックアサイド・バッファ"（ＴＬ
Ｂ）の使用がある。変換ルックアサイド・バッファ（Ｔ
ＬＢ）は、有効または仮想メモリ・アドレスと実メモリ
・アドレスとの間の変換関係を含むバッファであり、こ
れはある変換アルゴリズムを使用して生成される。変換
ルックアサイド・バッファ（ＴＬＢ）を使用する装置
は、アドレス変換のための合理的で効率的な方法を提供
するが、密結合対象的マルチプロセッサ・システムにお
けるこうしたバッファの使用は、コヒーレンシの問題を
生じる。複数のプロセッサが共通のシステム実メモリか
ら読出し及びそれに書込むデータ処理システムでは、メ
モリ・システムがコヒーレントに動作することを保証し
なければならない。すなわち、メモリ・システムが複数
プロセッサのオペレーションの結果、非コヒーレントに
なることが許可されない。こうしたマルチプロセッサ・
データ処理システム内の各プロセッサは、典型的には、
アドレス変換用の変換ルックアサイド・バッファ（ＴＬ
Ｂ）を含み、こうしたシステム内のメモリの共用は、マ
ルチプロセッサ・システム内のあるプロセッサ内の単一
の変換ルックアサイド・バッファ（ＴＬＢ）に対する変
更が、マルチプロセッサ・コンピュータ・システム内の
各プロセッサ内の各変換ルックアサイド・バッファ（Ｔ
ＬＢ）に慎重に且つ矛盾無くマップされて、コヒーレン
シを維持することを要求する。
【０００６】従来のマルチプロセッサ・システムにおけ
る変換ルックアサイド・バッファ（ＴＬＢ）の保守は、
典型的にはプロセッサ間割込み、及び全ての変換ルック
アサイド・バッファ（ＴＬＢ）の変更に対するソフトウ
ェア同期を使用して達成される。これらのアプローチは
マルチプロセッサ・システム全体に渡りコヒーレンシを
保証するために使用されるが、割込み及びソフトウェア
同期の使用の必要性は、マルチプロセッサ・コンピュー
タ・システムにおける実質的な性能劣化を生じる。
る変換ルックアサイド・バッファ（ＴＬＢ）の保守は、
典型的にはプロセッサ間割込み、及び全ての変換ルック
アサイド・バッファ（ＴＬＢ）の変更に対するソフトウ
ェア同期を使用して達成される。これらのアプローチは
マルチプロセッサ・システム全体に渡りコヒーレンシを
保証するために使用されるが、割込み及びソフトウェア
同期の使用の必要性は、マルチプロセッサ・コンピュー
タ・システムにおける実質的な性能劣化を生じる。
【０００７】更にマルチプロセッサ・データ処理システ
ム内の各プロセッサは、典型的には小容量の特殊なメモ
リまたは"キャッシュ"を含み、これは当業者には既知の
ように、システム・メモリ内のデータまたは命令をアク
セスするために使用される。キャッシュ・メモリ・シス
テムのサイジング及び使用は、データ処理分野では既知
の技術であり本願では説明を省略する。しかしながら、
当業者においては、最近の連想キャッシュ技術の使用に
より、キャッシュまたはメモリ・インタフェース内に一
時的に記憶されるデータを使用することにより、システ
ムにおけるメモリ・アクセス効率が大幅に向上されるこ
とが理解されよう。
ム内の各プロセッサは、典型的には小容量の特殊なメモ
リまたは"キャッシュ"を含み、これは当業者には既知の
ように、システム・メモリ内のデータまたは命令をアク
セスするために使用される。キャッシュ・メモリ・シス
テムのサイジング及び使用は、データ処理分野では既知
の技術であり本願では説明を省略する。しかしながら、
当業者においては、最近の連想キャッシュ技術の使用に
より、キャッシュまたはメモリ・インタフェース内に一
時的に記憶されるデータを使用することにより、システ
ムにおけるメモリ・アクセス効率が大幅に向上されるこ
とが理解されよう。
【０００８】メモリが小容量キャッシュに分配されるマ
ルチプロセッサ・システムにおいて発生する１つの問題
に、特定のキャッシュのオペレーションにより、あるプ
ロセッサがその関連するキャッシュ内のデータ・ブロッ
クをフラッシュ（flush ）または無効にしたりする。単
一のプロセッサ環境では、データ・ブロックは２つの場
所、すなわちキャッシュまたは主メモリのいずれか一方
にだけ存在する可能性があるので、これは比較的直接的
なオペレーションである。しかしながら、マルチプロセ
ッサ環境では、これらの機能は他のプロセッサが関連す
るキャッシュ内に同一のデータ・ブロックを有する可能
性、及びそのデータ・ブロックが変更されたり変更され
なかったりする事実により複雑となる。従って、データ
の保全性及びコヒーレンシが維持されて、マルチプロセ
ッサ環境におけるキャッシュ・オペレーションが実行さ
れることを保証するために、マルチプロセッサ・システ
ムは、こうしたシステム内の全てのプロセッサ・キャッ
シュ及び主メモリに渡って、同期を達成する技術を提供
しなければならない。
ルチプロセッサ・システムにおいて発生する１つの問題
に、特定のキャッシュのオペレーションにより、あるプ
ロセッサがその関連するキャッシュ内のデータ・ブロッ
クをフラッシュ（flush ）または無効にしたりする。単
一のプロセッサ環境では、データ・ブロックは２つの場
所、すなわちキャッシュまたは主メモリのいずれか一方
にだけ存在する可能性があるので、これは比較的直接的
なオペレーションである。しかしながら、マルチプロセ
ッサ環境では、これらの機能は他のプロセッサが関連す
るキャッシュ内に同一のデータ・ブロックを有する可能
性、及びそのデータ・ブロックが変更されたり変更され
なかったりする事実により複雑となる。従って、データ
の保全性及びコヒーレンシが維持されて、マルチプロセ
ッサ環境におけるキャッシュ・オペレーションが実行さ
れることを保証するために、マルチプロセッサ・システ
ムは、こうしたシステム内の全てのプロセッサ・キャッ
シュ及び主メモリに渡って、同期を達成する技術を提供
しなければならない。
【０００９】原子的メモリ参照を実行しなければならな
い時に、多重レベル・キャッシュを含むマルチプロセッ
サ・システムにおいて、更に別の問題が存在する。 "原
子的（atomic）" メモリ参照はデータがメモリからロー
ドされ、そのデータ・アドレスに対する予約が確立され
る参照をさす。データは操作されるか更新された後、予
約されたアドレスに記憶される。これは一般に、データ
をロードしそのアドレスの予約を設定する"ロード・ア
ンド・リザーブ（Load and Reserve）"（ＬＡＲＸ）命
令などの特定のコマンドを使用して達成される。"条件
付き記憶（StoreConditional）"（ＳＴＣＸ）命令が次
に使用され、予約が設定されている場合には更新データ
を予約アドレスに記憶し、その状態の下で記憶を実行す
る。予約アドレスへ試行される書込みに対する介入は予
約をリセットするので、そのアドレスに影響を及ぼす他
のプロセッサのオペレーションが監視されなければなら
ない。これは一般に多重レベル・キャッシュ・システム
においては、関連するキャッシュ・メモリ間で"包含（i
nclusion）" を実施し、その後、予約アドレスへの書込
み活動をプロセッサに伝達するために、バス・トラフィ
ックをフィルタすることにより達成される。
い時に、多重レベル・キャッシュを含むマルチプロセッ
サ・システムにおいて、更に別の問題が存在する。 "原
子的（atomic）" メモリ参照はデータがメモリからロー
ドされ、そのデータ・アドレスに対する予約が確立され
る参照をさす。データは操作されるか更新された後、予
約されたアドレスに記憶される。これは一般に、データ
をロードしそのアドレスの予約を設定する"ロード・ア
ンド・リザーブ（Load and Reserve）"（ＬＡＲＸ）命
令などの特定のコマンドを使用して達成される。"条件
付き記憶（StoreConditional）"（ＳＴＣＸ）命令が次
に使用され、予約が設定されている場合には更新データ
を予約アドレスに記憶し、その状態の下で記憶を実行す
る。予約アドレスへ試行される書込みに対する介入は予
約をリセットするので、そのアドレスに影響を及ぼす他
のプロセッサのオペレーションが監視されなければなら
ない。これは一般に多重レベル・キャッシュ・システム
においては、関連するキャッシュ・メモリ間で"包含（i
nclusion）" を実施し、その後、予約アドレスへの書込
み活動をプロセッサに伝達するために、バス・トラフィ
ックをフィルタすることにより達成される。
【００１０】従って多重レベル・キャッシュ・システム
において、予約の保留の間におけるキャッシュ・システ
ムからの関連データ・ブロックの廃棄にも関わらず、予
約状態を維持可能な原子的メモリ参照を達成する方法及
びシステムが求められることが理解されよう。
において、予約の保留の間におけるキャッシュ・システ
ムからの関連データ・ブロックの廃棄にも関わらず、予
約状態を維持可能な原子的メモリ参照を達成する方法及
びシステムが求められることが理解されよう。
【００１１】
【発明が解決しようとする課題】本発明の目的は、改良
されたデータ処理システムを提供することである。
されたデータ処理システムを提供することである。
【００１２】本発明の別の目的は、多重レベル・キャッ
シュ・データ処理システムにおいて、原子的メモリ参照
を達成する改良された方法及びシステムを提供すること
である。
シュ・データ処理システムにおいて、原子的メモリ参照
を達成する改良された方法及びシステムを提供すること
である。
【００１３】更に本発明の別の目的は、多重レベル・キ
ャッシュ・マルチプロセッサ・データ処理システムにお
いて、キャッシュ・システム全体に渡り予約アドレスの
分配を要求することなく、原子的メモリ参照を達成する
方法及びシステムを提供することである。
ャッシュ・マルチプロセッサ・データ処理システムにお
いて、キャッシュ・システム全体に渡り予約アドレスの
分配を要求することなく、原子的メモリ参照を達成する
方法及びシステムを提供することである。
【００１４】
【課題を解決するための手段】上述の目的が次のように
して達成される。本発明の方法及びシステムは、多重レ
ベル・キャッシュ・データ処理システムにおいて、原子
的メモリ参照を達成するために使用される。原子的メモ
リ参照は、システムがコヒーレントなメモリ・システム
を提供することを要求する。これは大部分のマルチプロ
セッサ・システムにおいて、通常のメモリ・コヒーレン
シ・システムにより達成される。予約状態に対するヒッ
トを正確に解析するために、メモリへの書込みまたは書
込み試行がプロセッサにより監視されなければならな
い。多重レベル・キャッシュ・システムはコヒーレンシ
の特殊な問題を提供し、これは予約機構の不適なオペレ
ーションを生じる。例えば２レベル・キャッシュ・シス
テムにおいて、第２レベル・キャッシュがバス・オペレ
ーションをフィルタし、第１レベル・キャッシュ内の記
憶データを含むバス・トラフィックをプロセッサに転送
する。これは"包含"特性を実施することにより達成さ
れ、この場合、第１レベル・キャッシュ内の全てのデー
タ・エントリが、高レベル・キャッシュ内に保持される
ことが要求される。予約が保留である第１レベル・キャ
ッシュ内のブロックが廃棄され、予約の保留にも関わら
ず、第２レベル・キャッシュが関連するプロセッサへバ
ス・トラフィックをもはや転送しない場合に問題が生じ
る。本発明で開示される方法によれば、有効な予約が保
留の度に予約フラグがセットされる。その後、高レベル
・キャッシュにおけるデータ・エントリの置換により、
包含レベル・キャッシュにおける対応するデータ・エン
トリが消去される。次に予約アドレスに作用するバス・
オペレーションまたは予約アドレスに対応するキャッシ
ュ・データ・エントリの消去のいずれかの発生に応答し
て、予約フラグがリセットされ、予約アドレスを分配す
る必要なく、原子的メモリ参照が達成される。
して達成される。本発明の方法及びシステムは、多重レ
ベル・キャッシュ・データ処理システムにおいて、原子
的メモリ参照を達成するために使用される。原子的メモ
リ参照は、システムがコヒーレントなメモリ・システム
を提供することを要求する。これは大部分のマルチプロ
セッサ・システムにおいて、通常のメモリ・コヒーレン
シ・システムにより達成される。予約状態に対するヒッ
トを正確に解析するために、メモリへの書込みまたは書
込み試行がプロセッサにより監視されなければならな
い。多重レベル・キャッシュ・システムはコヒーレンシ
の特殊な問題を提供し、これは予約機構の不適なオペレ
ーションを生じる。例えば２レベル・キャッシュ・シス
テムにおいて、第２レベル・キャッシュがバス・オペレ
ーションをフィルタし、第１レベル・キャッシュ内の記
憶データを含むバス・トラフィックをプロセッサに転送
する。これは"包含"特性を実施することにより達成さ
れ、この場合、第１レベル・キャッシュ内の全てのデー
タ・エントリが、高レベル・キャッシュ内に保持される
ことが要求される。予約が保留である第１レベル・キャ
ッシュ内のブロックが廃棄され、予約の保留にも関わら
ず、第２レベル・キャッシュが関連するプロセッサへバ
ス・トラフィックをもはや転送しない場合に問題が生じ
る。本発明で開示される方法によれば、有効な予約が保
留の度に予約フラグがセットされる。その後、高レベル
・キャッシュにおけるデータ・エントリの置換により、
包含レベル・キャッシュにおける対応するデータ・エン
トリが消去される。次に予約アドレスに作用するバス・
オペレーションまたは予約アドレスに対応するキャッシ
ュ・データ・エントリの消去のいずれかの発生に応答し
て、予約フラグがリセットされ、予約アドレスを分配す
る必要なく、原子的メモリ参照が達成される。
【００１５】
【実施例】図１を参照すると、本発明の方法及びシステ
ムを実施するために使用されるマルチプロセッサ・デー
タ処理システム６のハイレベル・ブロック図が示され
る。図示のように、マルチプロセッサ・データ処理シス
テム６は、各々がバス８によりシステム・メモリ１８に
結合されるマルチスケーラ・プロセッサ１０により構成
される。マルチプロセッサ・データ処理システム６など
の密結合対象的マルチプロセッサ・システムでは、マル
チプロセッサ・データ処理システム６内の各プロセッサ
１０はメモリ１８からデータを読出し、またそこにデー
タを書込むために使用される。従ってメモリ１８内のデ
ータ及び命令がコヒーレントであることを保証するため
に、システム及びインターロックが使用されなければな
らない。
ムを実施するために使用されるマルチプロセッサ・デー
タ処理システム６のハイレベル・ブロック図が示され
る。図示のように、マルチプロセッサ・データ処理シス
テム６は、各々がバス８によりシステム・メモリ１８に
結合されるマルチスケーラ・プロセッサ１０により構成
される。マルチプロセッサ・データ処理システム６など
の密結合対象的マルチプロセッサ・システムでは、マル
チプロセッサ・データ処理システム６内の各プロセッサ
１０はメモリ１８からデータを読出し、またそこにデー
タを書込むために使用される。従ってメモリ１８内のデ
ータ及び命令がコヒーレントであることを保証するため
に、システム及びインターロックが使用されなければな
らない。
【００１６】図１を参照すると、マルチプロセッサ・デ
ータ処理システム６内の各プロセッサ１０は、第１レベ
ル・キャッシュすなわちレベル１（Ｌ１）キャッシュ・
メモリ４０を含み、これはシステム・メモリ１８から第
２レベル・キャッシュすなわちレベル２（Ｌ２）キャッ
シュ・メモリ２０を介して、選択された命令またはデー
タを効率的且つ一時的にアクセス及び記憶するために使
用される。各キャッシュ・メモリがメモリ空間を構成す
る事実により、マルチプロセッサ・データ処理システム
６内の各Ｌ１キャッシュ・メモリ４０及びＬ２キャッシ
ュ・メモリ２０間のコヒーレンシを維持し、こうしたシ
ステムの正確なオペレーションを保証することが重要で
ある。
ータ処理システム６内の各プロセッサ１０は、第１レベ
ル・キャッシュすなわちレベル１（Ｌ１）キャッシュ・
メモリ４０を含み、これはシステム・メモリ１８から第
２レベル・キャッシュすなわちレベル２（Ｌ２）キャッ
シュ・メモリ２０を介して、選択された命令またはデー
タを効率的且つ一時的にアクセス及び記憶するために使
用される。各キャッシュ・メモリがメモリ空間を構成す
る事実により、マルチプロセッサ・データ処理システム
６内の各Ｌ１キャッシュ・メモリ４０及びＬ２キャッシ
ュ・メモリ２０間のコヒーレンシを維持し、こうしたシ
ステムの正確なオペレーションを保証することが重要で
ある。
【００１７】図２を参照すると、本発明の方法及びシス
テムを実施するために使用される、図１のマルチプロセ
ッサ・データ処理システム６内の多重レベル・キャッシ
ュ・システムのハイレベル・ブロック図が示される。図
示のように、プロセッサ１０はレベル２（Ｌ２）キャッ
シュ２０を介してバス８に結合される。プロセッサ１０
内のレベル１（Ｌ１）キャッシュ４０は、プロセッサ１
０により最も頻繁に使用される少数の命令またはデータ
を一時的に記憶するために使用される。キャッシュ・メ
モリのサイジング及びオペレーションは、データ処理技
術においては既知であり、ここでは説明を省略する。
テムを実施するために使用される、図１のマルチプロセ
ッサ・データ処理システム６内の多重レベル・キャッシ
ュ・システムのハイレベル・ブロック図が示される。図
示のように、プロセッサ１０はレベル２（Ｌ２）キャッ
シュ２０を介してバス８に結合される。プロセッサ１０
内のレベル１（Ｌ１）キャッシュ４０は、プロセッサ１
０により最も頻繁に使用される少数の命令またはデータ
を一時的に記憶するために使用される。キャッシュ・メ
モリのサイジング及びオペレーションは、データ処理技
術においては既知であり、ここでは説明を省略する。
【００１８】本発明の重要な特徴によれば、原子的メモ
リ参照がプロセッサ１０内で試行される度に、予約フラ
グ４２がプロセッサ１０内でセットされる。当業者には
理解されるように、これは０または１にセットされる１
桁の２進数を構成する。この予約信号はレベル２（Ｌ
２）キャッシュ２０に伝達され、Ｌ２予約フラグ４６内
に記憶される。レベル２（Ｌ２）キャッシュにおけるこ
の予約フラグのセットは、有効な予約がプロセッサ１０
内で保留であることを示す。原子的メモリ参照を達成す
るために、プロセッサ１０に対し予約アドレスにおいて
発生するデータ書込みの試行を通知することが必要であ
る。
リ参照がプロセッサ１０内で試行される度に、予約フラ
グ４２がプロセッサ１０内でセットされる。当業者には
理解されるように、これは０または１にセットされる１
桁の２進数を構成する。この予約信号はレベル２（Ｌ
２）キャッシュ２０に伝達され、Ｌ２予約フラグ４６内
に記憶される。レベル２（Ｌ２）キャッシュにおけるこ
の予約フラグのセットは、有効な予約がプロセッサ１０
内で保留であることを示す。原子的メモリ参照を達成す
るために、プロセッサ１０に対し予約アドレスにおいて
発生するデータ書込みの試行を通知することが必要であ
る。
【００１９】このフィルタリングを実施する直接的な技
術は、プロセッサ１０からレベル２（Ｌ２）キャッシュ
２０へ予約アドレスを送信することである。しかしなが
ら、当業者には理解されるように、これはプロセッサ性
能を非常に低下させる。従って、キャッシュ可能データ
に対して予約が保留であるアドレスは、プロセッサ１０
内の予約アドレス４４においてのみ維持される。後に詳
述されるように、レベル２（Ｌ２）キャッシュ２０は、
参照番号６０で示されるいわゆる "スヌープ（snoop）"
プロトコルにより、マルチプロセッサ・データ処理シス
テム６内の他のプロセッサの活動を監視するために使用
される。バス８を"スヌープ"することにより、レベル２
（Ｌ２）キャッシュ２０は、予約アドレスのデータを変
更するために試行されるバス活動をプロセッサ１０に送
信する。
術は、プロセッサ１０からレベル２（Ｌ２）キャッシュ
２０へ予約アドレスを送信することである。しかしなが
ら、当業者には理解されるように、これはプロセッサ性
能を非常に低下させる。従って、キャッシュ可能データ
に対して予約が保留であるアドレスは、プロセッサ１０
内の予約アドレス４４においてのみ維持される。後に詳
述されるように、レベル２（Ｌ２）キャッシュ２０は、
参照番号６０で示されるいわゆる "スヌープ（snoop）"
プロトコルにより、マルチプロセッサ・データ処理シス
テム６内の他のプロセッサの活動を監視するために使用
される。バス８を"スヌープ"することにより、レベル２
（Ｌ２）キャッシュ２０は、予約アドレスのデータを変
更するために試行されるバス活動をプロセッサ１０に送
信する。
【００２０】もちろん、マルチプロセッサ・データ処理
システム６内の特定のデータがキャッシュ禁止、すなわ
ちキャッシュ・メモリ内に記憶されない場合もある。こ
うした状況ではそのデータに対する予約フラグのセット
は、必然的にレベル１（Ｌ１）キャッシュ４０内におけ
る"ミス（miss）"となり、レベル２（Ｌ２）キャッシュ
２０からそのデータの読出しを試行する。データがキャ
ッシュ禁止の事実を鑑み、そのアドレスが読出しオペレ
ーションのためにレベル２（Ｌ２）キャッシュ２０に受
渡され、これによりキャッシュ禁止のデータの場合にお
ける、予約アドレスに対するデータ変更活動の監視が容
易となる。こうした状況では、予約アドレスはプロセッ
サ１０から、レベル２（Ｌ２）キャッシュ２０内の予約
アドレス４８に転送される。その後、予約アドレスのデ
ータを変更しようとする、マルチプロセッサ・データ処
理システム６内の他のプロセッサの活動を監視するため
に、スヌープ・プロトコル６０が使用される。
システム６内の特定のデータがキャッシュ禁止、すなわ
ちキャッシュ・メモリ内に記憶されない場合もある。こ
うした状況ではそのデータに対する予約フラグのセット
は、必然的にレベル１（Ｌ１）キャッシュ４０内におけ
る"ミス（miss）"となり、レベル２（Ｌ２）キャッシュ
２０からそのデータの読出しを試行する。データがキャ
ッシュ禁止の事実を鑑み、そのアドレスが読出しオペレ
ーションのためにレベル２（Ｌ２）キャッシュ２０に受
渡され、これによりキャッシュ禁止のデータの場合にお
ける、予約アドレスに対するデータ変更活動の監視が容
易となる。こうした状況では、予約アドレスはプロセッ
サ１０から、レベル２（Ｌ２）キャッシュ２０内の予約
アドレス４８に転送される。その後、予約アドレスのデ
ータを変更しようとする、マルチプロセッサ・データ処
理システム６内の他のプロセッサの活動を監視するため
に、スヌープ・プロトコル６０が使用される。
【００２１】図２に示されるように、レベル２（Ｌ２）
キャッシュ２０は好適には読出しオペレーション・キュ
ー５０を含み、これはレベル１（Ｌ１）キャッシュ４０
からレベル２（Ｌ２）キャッシュ２０に受渡される読出
しオペレーションを一時的に記憶するために使用され
る。更にレベル１（Ｌ１）キャッシュ４０とレベル２
（Ｌ２）キャッシュ２０間、及びレベル２（Ｌ２）キャ
ッシュ２０とバス８間のデータ通信を制御するために、
レベル１（Ｌ１）バス制御５２及びレベル２（Ｌ２）バ
ス制御５４がそれぞれに対応して使用される。
キャッシュ２０は好適には読出しオペレーション・キュ
ー５０を含み、これはレベル１（Ｌ１）キャッシュ４０
からレベル２（Ｌ２）キャッシュ２０に受渡される読出
しオペレーションを一時的に記憶するために使用され
る。更にレベル１（Ｌ１）キャッシュ４０とレベル２
（Ｌ２）キャッシュ２０間、及びレベル２（Ｌ２）キャ
ッシュ２０とバス８間のデータ通信を制御するために、
レベル１（Ｌ１）バス制御５２及びレベル２（Ｌ２）バ
ス制御５４がそれぞれに対応して使用される。
【００２２】図３を参照すると、本発明の方法及びシス
テムによる "ロード・アンド・リザーブ" （ＬＡＲＸ）
命令の処理を表すハイレベル論理流れ図が示される。上
述のように、"ロード・アンド・リザーブ"（ＬＡＲＸ）
命令は、特定のロケーションからデータをロードする一
方、変更または更新に続いてそのデータを記憶するため
にそのアドレスを予約する。図示のように、処理はブロ
ック８０で開始され、その後、ブロック８２に移行す
る。ブロック８２はロード・アンド・リザーブ（ＬＡＲ
Ｘ）命令の受信を示す。次に処理はブロック８４に移行
し、予約（ＲＳＲＶ）フラグをセットする。上述のよう
に、このフラグはシステムにおける有効な保留予約の存
在を示すために使用される。Ｌ２予約フラグについても
レベル２（Ｌ２）キャッシュ内でセットされる。
テムによる "ロード・アンド・リザーブ" （ＬＡＲＸ）
命令の処理を表すハイレベル論理流れ図が示される。上
述のように、"ロード・アンド・リザーブ"（ＬＡＲＸ）
命令は、特定のロケーションからデータをロードする一
方、変更または更新に続いてそのデータを記憶するため
にそのアドレスを予約する。図示のように、処理はブロ
ック８０で開始され、その後、ブロック８２に移行す
る。ブロック８２はロード・アンド・リザーブ（ＬＡＲ
Ｘ）命令の受信を示す。次に処理はブロック８４に移行
し、予約（ＲＳＲＶ）フラグをセットする。上述のよう
に、このフラグはシステムにおける有効な保留予約の存
在を示すために使用される。Ｌ２予約フラグについても
レベル２（Ｌ２）キャッシュ内でセットされる。
【００２３】次に処理はブロック８６に移行する。ブロ
ック８６は受信されたロード・アンド・リザーブ（ＬＡ
ＲＸ）命令に対するデータ・エントリがキャッシュ禁止
か否かを判断する。肯定の場合、処理はブロック８８に
移行し、原子的バス・オペレーションにより、そのデー
タを読出す。すなわち、データが介入周期の間に別のプ
ロセッサにより変更されない場合、そのデータを読出し
変更する一方で、続く条件付き記憶オペレーションに対
応してアドレスを予約する。その後、処理はブロック９
０に移行し、バス・オペレーションを完了する。
ック８６は受信されたロード・アンド・リザーブ（ＬＡ
ＲＸ）命令に対するデータ・エントリがキャッシュ禁止
か否かを判断する。肯定の場合、処理はブロック８８に
移行し、原子的バス・オペレーションにより、そのデー
タを読出す。すなわち、データが介入周期の間に別のプ
ロセッサにより変更されない場合、そのデータを読出し
変更する一方で、続く条件付き記憶オペレーションに対
応してアドレスを予約する。その後、処理はブロック９
０に移行し、バス・オペレーションを完了する。
【００２４】ブロック８６を参照し、ロード・アンド・
リザーブ（ＬＡＲＸ）命令の対象となるデータ・エント
リがキャッシュ禁止でない場合、処理はブロック９２に
移行する。ブロック９２はレベル１（Ｌ１）キャッシュ
内にそのエントリが見い出されたか否かを判断する。肯
定の場合、処理はブロック９４に移行し、そのデータを
汎用レジスタ（ＧＰＲ）に読出し、次に処理はブロック
９６に示されるように、次の命令に移行する。
リザーブ（ＬＡＲＸ）命令の対象となるデータ・エント
リがキャッシュ禁止でない場合、処理はブロック９２に
移行する。ブロック９２はレベル１（Ｌ１）キャッシュ
内にそのエントリが見い出されたか否かを判断する。肯
定の場合、処理はブロック９４に移行し、そのデータを
汎用レジスタ（ＧＰＲ）に読出し、次に処理はブロック
９６に示されるように、次の命令に移行する。
【００２５】再度ブロック９２を参照し、データ・エン
トリがレベル１（Ｌ１）キャッシュ内に存在しない場
合、処理はブロック９８に移行する。ブロック９８はバ
ス読出しオペレーションを表し、レベル１（Ｌ１）キャ
ッシュ内のラインを解放する。当業者には理解されるよ
うに、新たなデータのロード要求において、キャッシュ
から消去するデータを決定するための数多くのプロトコ
ルが存在する。典型的には、データ・ラインが最小使用
頻度（ＬＲＵ）プロトコルにもとづき解放される。次に
処理はブロック１００に移行する。ブロック１００はバ
ス読出しオペレーションが完了したか否かを判断し、否
定の場合、処理はブロック９８に戻り、読出しオペレー
ションの処理を継続する。再度ブロック１００を参照
し、バス読出しオペレーションが完了すると、処理はブ
ロック１０２に移行する。ブロック１０２はそのデータ
をレベル１（Ｌ１）キャッシュに記憶し、そのデータに
対応するキャッシュ・ステータスをセットする。処理は
次に繰返しブロック９２に戻り、要求データ・エントリ
がレベル１（Ｌ１）キャッシュ内に存在するか否かを判
断する。
トリがレベル１（Ｌ１）キャッシュ内に存在しない場
合、処理はブロック９８に移行する。ブロック９８はバ
ス読出しオペレーションを表し、レベル１（Ｌ１）キャ
ッシュ内のラインを解放する。当業者には理解されるよ
うに、新たなデータのロード要求において、キャッシュ
から消去するデータを決定するための数多くのプロトコ
ルが存在する。典型的には、データ・ラインが最小使用
頻度（ＬＲＵ）プロトコルにもとづき解放される。次に
処理はブロック１００に移行する。ブロック１００はバ
ス読出しオペレーションが完了したか否かを判断し、否
定の場合、処理はブロック９８に戻り、読出しオペレー
ションの処理を継続する。再度ブロック１００を参照
し、バス読出しオペレーションが完了すると、処理はブ
ロック１０２に移行する。ブロック１０２はそのデータ
をレベル１（Ｌ１）キャッシュに記憶し、そのデータに
対応するキャッシュ・ステータスをセットする。処理は
次に繰返しブロック９２に戻り、要求データ・エントリ
がレベル１（Ｌ１）キャッシュ内に存在するか否かを判
断する。
【００２６】図４を参照すると、本発明の方法及びシス
テムによる予約フラグをリセットするための、マルチプ
ロセッサ・データ処理システム６内のレベル２（Ｌ２）
キャッシュにおけるフィルタ処理を表すハイレベル論理
流れ図が示される。図示のように、処理はブロック１１
０で開始され、その後、ブロック１１２に移行する。ブ
ロック１１２はレベル１（Ｌ１）キャッシュ内に有効な
保留予約が存在することを示す予約フラグがセットされ
ているか否か、また予約アドレスへの記憶オペレーショ
ンがバス８上において検出されたか否かを判断する。多
重レベル・キャッシュにおいていわゆる"包含"機能を実
施することにより、レベル２（Ｌ２）キャッシュ内に存
在するエントリへの記憶オペレーションが、レベル２
（Ｌ２）キャッシュに関連するレベル１（Ｌ１）キャッ
シュ内のエントリへ指向される。このようにして、レベ
ル２（Ｌ２）キャッシュ内のアドレスへの記憶オペレー
ションの検出により、処理はブロック１１８に移行し、
ブロック１１８はその記憶オペレーションが予約アドレ
スに対して実施されるか否かを判断するために、そのオ
ペレーションをレベル１（Ｌ１）キャッシュへ送信す
る。
テムによる予約フラグをリセットするための、マルチプ
ロセッサ・データ処理システム６内のレベル２（Ｌ２）
キャッシュにおけるフィルタ処理を表すハイレベル論理
流れ図が示される。図示のように、処理はブロック１１
０で開始され、その後、ブロック１１２に移行する。ブ
ロック１１２はレベル１（Ｌ１）キャッシュ内に有効な
保留予約が存在することを示す予約フラグがセットされ
ているか否か、また予約アドレスへの記憶オペレーショ
ンがバス８上において検出されたか否かを判断する。多
重レベル・キャッシュにおいていわゆる"包含"機能を実
施することにより、レベル２（Ｌ２）キャッシュ内に存
在するエントリへの記憶オペレーションが、レベル２
（Ｌ２）キャッシュに関連するレベル１（Ｌ１）キャッ
シュ内のエントリへ指向される。このようにして、レベ
ル２（Ｌ２）キャッシュ内のアドレスへの記憶オペレー
ションの検出により、処理はブロック１１８に移行し、
ブロック１１８はその記憶オペレーションが予約アドレ
スに対して実施されるか否かを判断するために、そのオ
ペレーションをレベル１（Ｌ１）キャッシュへ送信す
る。
【００２７】同様にして、記憶オペレーションが検出さ
れない場合は、処理はブロック１１４に移行する。ブロ
ック１１４は再度、有効な保留予約の存在を示す予約フ
ラグがセットされているか否か、及び予約アドレスに対
する変更目的読出し（ＲＷＩＴＭ：Read With Intent T
o Modify）オペレーションが発生しているか否かを判断
する。同様にブロック１１６は予約フラグがセットされ
ているか否か、及び予約アドレスに対するキル（Kill）
オペレーションが検出されているか否かを判断する。予
約フラグがセットされており、変更目的読出し（ＲＷＩ
ＴＭ）オペレーションまたはキル・オペレーションのい
ずれかが検出されると、処理は再度ブロック１１８に移
行し、レベル１（Ｌ１）キャッシュにそのオペレーショ
ンを送信する。ブロック１１６に続き、処理は単にブロ
ック１１２に戻り、予約アドレスを変更するこれらのオ
ペレーションに対応するバス８上のバス・オペレーショ
ンを監視する。
れない場合は、処理はブロック１１４に移行する。ブロ
ック１１４は再度、有効な保留予約の存在を示す予約フ
ラグがセットされているか否か、及び予約アドレスに対
する変更目的読出し（ＲＷＩＴＭ：Read With Intent T
o Modify）オペレーションが発生しているか否かを判断
する。同様にブロック１１６は予約フラグがセットされ
ているか否か、及び予約アドレスに対するキル（Kill）
オペレーションが検出されているか否かを判断する。予
約フラグがセットされており、変更目的読出し（ＲＷＩ
ＴＭ）オペレーションまたはキル・オペレーションのい
ずれかが検出されると、処理は再度ブロック１１８に移
行し、レベル１（Ｌ１）キャッシュにそのオペレーショ
ンを送信する。ブロック１１６に続き、処理は単にブロ
ック１１２に戻り、予約アドレスを変更するこれらのオ
ペレーションに対応するバス８上のバス・オペレーショ
ンを監視する。
【００２８】図５を参照すると、本発明の方法及びシス
テムによる、予約フラグをリセットするための、レベル
１（Ｌ１）キャッシュにおけるフィルタ処理を表すハイ
レベル論理流れ図が示される。図４と同様に処理はブロ
ック１３０で開始され、その後、ブロック１３２に移行
する。ブロック１３２、１３４及び１３６は、それぞれ
記憶、変更目的読出し（ＲＷＩＴＭ）またはキル・オペ
レーションが予約アドレスに関して発生したか否かを判
断する。予約アドレス内のデータの変更を示すこれらの
オペレーションのいずれかが発生した場合、処理はブロ
ック１３８に移行する。ブロック１３８は予約フラグを
リセットする。当業者には理解されるように予約フラグ
がリセットされると、原子的メモリ参照を実行する続く
条件付き記憶（ＳＴＣＸ）命令が発生しない。こうした
状況においては、以降で詳細に述べられるように、原子
的メモリ参照を実行しようとして、ロード・アンド・リ
ザーブ（ＬＡＲＸ）命令が再実行される。再び図５を参
照して、処理はレベル２（Ｌ２）キャッシュからレベル
１（Ｌ１）キャッシュに転送されるこれらの活動を継続
して監視し、これらのバス・オペレーションが予約フラ
グのリセットを必要とするか否かを判断する。
テムによる、予約フラグをリセットするための、レベル
１（Ｌ１）キャッシュにおけるフィルタ処理を表すハイ
レベル論理流れ図が示される。図４と同様に処理はブロ
ック１３０で開始され、その後、ブロック１３２に移行
する。ブロック１３２、１３４及び１３６は、それぞれ
記憶、変更目的読出し（ＲＷＩＴＭ）またはキル・オペ
レーションが予約アドレスに関して発生したか否かを判
断する。予約アドレス内のデータの変更を示すこれらの
オペレーションのいずれかが発生した場合、処理はブロ
ック１３８に移行する。ブロック１３８は予約フラグを
リセットする。当業者には理解されるように予約フラグ
がリセットされると、原子的メモリ参照を実行する続く
条件付き記憶（ＳＴＣＸ）命令が発生しない。こうした
状況においては、以降で詳細に述べられるように、原子
的メモリ参照を実行しようとして、ロード・アンド・リ
ザーブ（ＬＡＲＸ）命令が再実行される。再び図５を参
照して、処理はレベル２（Ｌ２）キャッシュからレベル
１（Ｌ１）キャッシュに転送されるこれらの活動を継続
して監視し、これらのバス・オペレーションが予約フラ
グのリセットを必要とするか否かを判断する。
【００２９】図６を参照すると、本発明の方法及びシス
テムによる、"条件付き記憶"（ＳＴＣＸ）命令の処理を
表すハイレベル論理流れ図が示される。上述のように、
条件付き記憶（ＳＴＣＸ）命令は予約フラグがまだセッ
トされているか否かを判断するために使用され、肯定の
場合、予約アドレスへの記憶の実行を許可する。予約フ
ラグがセットされていない場合、すなわち、これは予約
アドレスに対する書込みオペレーションのヒットを含む
バス・トラフィックのスヌープの結果、予約フラグがリ
セットされたことを示し、この場合には記憶の実行が許
可されず、条件レジスタ内にビットがセットされる。典
型的には、分岐命令がＬＡＲＸ／ＳＴＣＸ対の後に続
き、記憶が成功したか否かを確認するために、条件レジ
スタ・ビットをチェックする。否定の場合、分岐は再試
行のためにロード・アンド・リザーブ（ＬＡＲＸ）命令
に戻り、コード内のループを生成する。
テムによる、"条件付き記憶"（ＳＴＣＸ）命令の処理を
表すハイレベル論理流れ図が示される。上述のように、
条件付き記憶（ＳＴＣＸ）命令は予約フラグがまだセッ
トされているか否かを判断するために使用され、肯定の
場合、予約アドレスへの記憶の実行を許可する。予約フ
ラグがセットされていない場合、すなわち、これは予約
アドレスに対する書込みオペレーションのヒットを含む
バス・トラフィックのスヌープの結果、予約フラグがリ
セットされたことを示し、この場合には記憶の実行が許
可されず、条件レジスタ内にビットがセットされる。典
型的には、分岐命令がＬＡＲＸ／ＳＴＣＸ対の後に続
き、記憶が成功したか否かを確認するために、条件レジ
スタ・ビットをチェックする。否定の場合、分岐は再試
行のためにロード・アンド・リザーブ（ＬＡＲＸ）命令
に戻り、コード内のループを生成する。
【００３０】図６に示されるように、処理はブロック１
５０で開始され、その後、ブロック１５２に移行する。
ブロック１５２は、条件付き記憶（ＳＴＣＸ）命令が受
信されたか否かを判断する。肯定の場合、処理はブロッ
ク１５４に移行する。ブロック１５４は予約フラグがセ
ットされているか否かを判断する。否定の場合、これは
予約アドレスに対し、ある書込みオペレーションが介入
したことを示し、処理はブロック１５６に移行する。ブ
ロック１５６は条件付き記憶（ＳＴＣＸ）命令失敗フラ
グをセットし、次に処理はブロック１５８に移行する。
ブロック１５８は次の命令の発生を示し、典型的には試
行される原子的メモリ参照の状態を調査する分岐が発生
する。
５０で開始され、その後、ブロック１５２に移行する。
ブロック１５２は、条件付き記憶（ＳＴＣＸ）命令が受
信されたか否かを判断する。肯定の場合、処理はブロッ
ク１５４に移行する。ブロック１５４は予約フラグがセ
ットされているか否かを判断する。否定の場合、これは
予約アドレスに対し、ある書込みオペレーションが介入
したことを示し、処理はブロック１５６に移行する。ブ
ロック１５６は条件付き記憶（ＳＴＣＸ）命令失敗フラ
グをセットし、次に処理はブロック１５８に移行する。
ブロック１５８は次の命令の発生を示し、典型的には試
行される原子的メモリ参照の状態を調査する分岐が発生
する。
【００３１】再度ブロック１５４を参照すると、予約フ
ラグがセットされていると処理はブロック１６０に移行
する。ブロック１６０は予約アドレスにおけるデータが
キャッシュ禁止か否かを判断する。禁止の場合、ブロッ
ク１６２で示されるように、原子的バス・オペレーショ
ンによる記憶が発生する。次に、処理はブロック１６４
に移行する。ブロック１６４は予約フラグがまだセット
されているか否かを判断する。セットされていない場
合、処理はブロック１５６に移行して上述の処理を実行
する。それとは別に、予約フラグがまだセットされてい
る場合、処理はブロック１６６に移行する。ブロック１
６６はバス・オペレーションが完了したか否かを判断
し、完了していない場合、処理はブロック１６４に戻
り、再度予約フラグがセットされたままの状態であるか
を判断する。このように原子的バス・オペレーションに
よる予約アドレスへのキャッシュ禁止データの記憶は、
バス・オペレーションが完了するまで、予約フラグがセ
ットされたままの状態であるかを判断し続ける。
ラグがセットされていると処理はブロック１６０に移行
する。ブロック１６０は予約アドレスにおけるデータが
キャッシュ禁止か否かを判断する。禁止の場合、ブロッ
ク１６２で示されるように、原子的バス・オペレーショ
ンによる記憶が発生する。次に、処理はブロック１６４
に移行する。ブロック１６４は予約フラグがまだセット
されているか否かを判断する。セットされていない場
合、処理はブロック１５６に移行して上述の処理を実行
する。それとは別に、予約フラグがまだセットされてい
る場合、処理はブロック１６６に移行する。ブロック１
６６はバス・オペレーションが完了したか否かを判断
し、完了していない場合、処理はブロック１６４に戻
り、再度予約フラグがセットされたままの状態であるか
を判断する。このように原子的バス・オペレーションに
よる予約アドレスへのキャッシュ禁止データの記憶は、
バス・オペレーションが完了するまで、予約フラグがセ
ットされたままの状態であるかを判断し続ける。
【００３２】再度ブロック１６６を参照すると、バス・
オペレーションが完了すると、処理はブロック１６８に
移行する。ブロック１６８は予約フラグ、及び条件付き
記憶（ＳＴＣＸ）命令失敗フラグをリセットする。次に
処理はブロック１５８で示されるように、次の命令に移
行する。
オペレーションが完了すると、処理はブロック１６８に
移行する。ブロック１６８は予約フラグ、及び条件付き
記憶（ＳＴＣＸ）命令失敗フラグをリセットする。次に
処理はブロック１５８で示されるように、次の命令に移
行する。
【００３３】ブロック１６０を再度参照すると、条件付
き記憶（ＳＴＣＸ）命令に関連する予約アドレスがキャ
ッシュ禁止でない場合、処理はブロック１７０に移行す
る。ブロック１７０は、予約アドレスに対応するデータ
・エントリがレベル１（Ｌ１）キャッシュ内において"
ヒット"し、開始プロセッサにより排他的に所有される
か否かを判断する。肯定の場合、処理はブロック１７２
に移行する。ブロック１７２は汎用レジスタ（ＧＲＰ）
からキャッシュにデータを書込み、そのデータに対応す
るキャッシュ状態を"変更"にセットする。その後、処理
はブロック１６８に移行し、予約フラグ及び条件付き記
憶（ＳＴＣＸ）命令失敗フラグをリセットする。
き記憶（ＳＴＣＸ）命令に関連する予約アドレスがキャ
ッシュ禁止でない場合、処理はブロック１７０に移行す
る。ブロック１７０は、予約アドレスに対応するデータ
・エントリがレベル１（Ｌ１）キャッシュ内において"
ヒット"し、開始プロセッサにより排他的に所有される
か否かを判断する。肯定の場合、処理はブロック１７２
に移行する。ブロック１７２は汎用レジスタ（ＧＲＰ）
からキャッシュにデータを書込み、そのデータに対応す
るキャッシュ状態を"変更"にセットする。その後、処理
はブロック１６８に移行し、予約フラグ及び条件付き記
憶（ＳＴＣＸ）命令失敗フラグをリセットする。
【００３４】再度ブロック１７０を参照し、予約アドレ
スに対応するデータがレベル１（Ｌ１）キャッシュ内に
存在せず、開始プロセッサにより排他的に所有されない
場合、処理はブロック１７４に移行する。ブロック１７
４はデータに対応するキャッシュ状態が"共用"であるか
否か、またはデータがレベル１（Ｌ１）キャッシュ内に
不在か否かを判断する。データがレベル１（Ｌ１）キャ
ッシュ内に存在しない場合、処理はブロック１７６に移
行する。
スに対応するデータがレベル１（Ｌ１）キャッシュ内に
存在せず、開始プロセッサにより排他的に所有されない
場合、処理はブロック１７４に移行する。ブロック１７
４はデータに対応するキャッシュ状態が"共用"であるか
否か、またはデータがレベル１（Ｌ１）キャッシュ内に
不在か否かを判断する。データがレベル１（Ｌ１）キャ
ッシュ内に存在しない場合、処理はブロック１７６に移
行する。
【００３５】ブロック１７６は、バス上に変更目的読出
し（ＲＷＩＴＭ）オペレーション要求を発行する。マル
チプロセッサ・データ処理システムに関わる当業者には
理解されるように、データ・コヒーレンシは、あるプロ
セッサによるデータ変更の試行に際し、そのプロセッサ
がそのデータの変更の意志を示すバス・オペレーション
要求を発行し、意図される変更がデータ・コヒーレンシ
を侵害する場合に、システム内の他のプロセッサが選択
信号を生成することを要求する。典型的には、データ・
コヒーレンシ問題が存在することを示すアドレス再試行
（ＡＲＥＴＲＹ）信号が、システム内の他のプロセッサ
により使用される。ブロック１７８は変更目的読出し
（ＲＷＩＴＭ）要求のＡＲＥＴＲＹ信号が発生している
か否かを判断する。肯定の場合、処理はブロック１５４
に戻り、再度、予約フラグがセットされた状態であるか
否かを判断する。
し（ＲＷＩＴＭ）オペレーション要求を発行する。マル
チプロセッサ・データ処理システムに関わる当業者には
理解されるように、データ・コヒーレンシは、あるプロ
セッサによるデータ変更の試行に際し、そのプロセッサ
がそのデータの変更の意志を示すバス・オペレーション
要求を発行し、意図される変更がデータ・コヒーレンシ
を侵害する場合に、システム内の他のプロセッサが選択
信号を生成することを要求する。典型的には、データ・
コヒーレンシ問題が存在することを示すアドレス再試行
（ＡＲＥＴＲＹ）信号が、システム内の他のプロセッサ
により使用される。ブロック１７８は変更目的読出し
（ＲＷＩＴＭ）要求のＡＲＥＴＲＹ信号が発生している
か否かを判断する。肯定の場合、処理はブロック１５４
に戻り、再度、予約フラグがセットされた状態であるか
否かを判断する。
【００３６】再度ブロック１７８を参照し、システム内
の他のプロセッサが変更目的読出し（ＲＷＩＴＭ）要求
に対するＡＲＥＴＲＹを発行しない場合、処理はブロッ
ク１８０に移行する。ブロック１８０はレベル１（Ｌ
１）キャッシュに所望のデータを再ロードし、次に処理
はブロック１８２に移行する。ブロック１８２はそのデ
ータに対応するキャッシュ状態を"排他"にセットし、処
理は次にブロック１７０に再度戻る。キャッシュ・メモ
リ管理に関わる当業者には理解されるように、キャッシ
ュ内のデータ状態を定義するための数多くのプロトコル
が存在する。典型的には、"ＭＥＳＩ"と呼ばれる４つの
状態プロトコルが使用され、"変更"、 "排他"、"共用"
または"無効"のいずれかのデータ状態を示す。
の他のプロセッサが変更目的読出し（ＲＷＩＴＭ）要求
に対するＡＲＥＴＲＹを発行しない場合、処理はブロッ
ク１８０に移行する。ブロック１８０はレベル１（Ｌ
１）キャッシュに所望のデータを再ロードし、次に処理
はブロック１８２に移行する。ブロック１８２はそのデ
ータに対応するキャッシュ状態を"排他"にセットし、処
理は次にブロック１７０に再度戻る。キャッシュ・メモ
リ管理に関わる当業者には理解されるように、キャッシ
ュ内のデータ状態を定義するための数多くのプロトコル
が存在する。典型的には、"ＭＥＳＩ"と呼ばれる４つの
状態プロトコルが使用され、"変更"、 "排他"、"共用"
または"無効"のいずれかのデータ状態を示す。
【００３７】ブロック１７０に戻り、処理は再び所望の
データがレベル１（Ｌ１）キャッシュ内に存在し、開始
プロセッサに対し"排他"であるか否かを判断する。レベ
ル１（Ｌ１）キャッシュの再ロードに続いて、そのデー
タの状態を"排他"にセットし、処理は次に上述されたブ
ロック１７２以降の経路を実行する。
データがレベル１（Ｌ１）キャッシュ内に存在し、開始
プロセッサに対し"排他"であるか否かを判断する。レベ
ル１（Ｌ１）キャッシュの再ロードに続いて、そのデー
タの状態を"排他"にセットし、処理は次に上述されたブ
ロック１７２以降の経路を実行する。
【００３８】ブロック１７４を再度参照すると、レベル
１（Ｌ１）キャッシュ内にデータが存在し共用される場
合、処理はブロック１８４に移行する。ブロック１８４
はキル・バス・オペレーション要求を発行する。キル・
バス・オペレーション要求は、データの全ての代替コピ
ーを無効化し、それにより開始プロセッサによるそのデ
ータの排他的所有権を保証するための開始プロセッサに
よる要求である。上述のように、多重処理データ処理シ
ステム６は、キル・バス・オペレーションがデータ・コ
ヒーレンシに違反する場合、このオペレーションに応答
してシステム内の他のプロセッサがアドレス再試行（Ａ
ＲＥＴＲＹ）をアサートすることを要求する。ＡＲＥＴ
ＲＹがアサートされると、処理はブロック１５４に戻
り、予約フラグがまだセットされているか否かを判断
し、上述の処理を繰返す。それとは別に、システム内の
他のプロセッサがキル・オペレーション要求に応答して
ＡＲＥＴＲＹをアサートしない場合、処理はブロック１
８２に移行する。ブロック１８２は開始プロセッサ内に
おいてそのデータのキャッシュ状態を"排他"にセット
し、処理はブロック１７０に戻る。
１（Ｌ１）キャッシュ内にデータが存在し共用される場
合、処理はブロック１８４に移行する。ブロック１８４
はキル・バス・オペレーション要求を発行する。キル・
バス・オペレーション要求は、データの全ての代替コピ
ーを無効化し、それにより開始プロセッサによるそのデ
ータの排他的所有権を保証するための開始プロセッサに
よる要求である。上述のように、多重処理データ処理シ
ステム６は、キル・バス・オペレーションがデータ・コ
ヒーレンシに違反する場合、このオペレーションに応答
してシステム内の他のプロセッサがアドレス再試行（Ａ
ＲＥＴＲＹ）をアサートすることを要求する。ＡＲＥＴ
ＲＹがアサートされると、処理はブロック１５４に戻
り、予約フラグがまだセットされているか否かを判断
し、上述の処理を繰返す。それとは別に、システム内の
他のプロセッサがキル・オペレーション要求に応答して
ＡＲＥＴＲＹをアサートしない場合、処理はブロック１
８２に移行する。ブロック１８２は開始プロセッサ内に
おいてそのデータのキャッシュ状態を"排他"にセット
し、処理はブロック１７０に戻る。
【００３９】最後に図７を参照すると、本発明の方法及
びシステムによる多重レベル・キャッシュ・システムの
バス・トラフィックのフィルタ制御処理を表すハイレベ
ル論理流れ図が示される。図示のように、処理はブロッ
ク１９０で開始され、その後、ブロック１９２に移行す
る。ブロック１９２はレベル２（Ｌ２）キャッシュ・ミ
スを発生し、読出しまたは変更目的読出し（ＲＷＩＴ
Ｍ）をレベル１（Ｌ１）キャッシュ・バス上に発行す
る。当業者には理解されるように、これはレベル１（Ｌ
１）キャッシュにおける"ミス"の結果発生する。所望の
データがレベル２（Ｌ２）キャッシュ内に存在する状況
では、多重レベル・キャッシュ・フィルタリングに関す
る問題は生じない。なぜなら、レベル２（Ｌ２）キャッ
シュが、レベル２（Ｌ２）キャッシュ内のデータ・エン
トリに対応するアドレスに作用するバス・オペレーショ
ンを連続的にフィルタするからである。しかしながら、
レベル２（Ｌ２）キャッシュ内に所望のデータが存在し
ない場合、原子的メモリ参照が適切に発生しない。次に
処理はブロック１９４に移行する。ブロック１９４は、
レベル１（Ｌ１）バスが使用可能か否か、及びレベル２
（Ｌ２）キャッシュに関連する読出しキューについても
使用可能か否かを判断する。否定の場合、処理はブロッ
ク１９６に移行し、レベル２（Ｌ２）キャッシュはアド
レス再試行（ＡＲＥＴＲＹ）を発行し、処理は再びブロ
ック１９２に戻る。
びシステムによる多重レベル・キャッシュ・システムの
バス・トラフィックのフィルタ制御処理を表すハイレベ
ル論理流れ図が示される。図示のように、処理はブロッ
ク１９０で開始され、その後、ブロック１９２に移行す
る。ブロック１９２はレベル２（Ｌ２）キャッシュ・ミ
スを発生し、読出しまたは変更目的読出し（ＲＷＩＴ
Ｍ）をレベル１（Ｌ１）キャッシュ・バス上に発行す
る。当業者には理解されるように、これはレベル１（Ｌ
１）キャッシュにおける"ミス"の結果発生する。所望の
データがレベル２（Ｌ２）キャッシュ内に存在する状況
では、多重レベル・キャッシュ・フィルタリングに関す
る問題は生じない。なぜなら、レベル２（Ｌ２）キャッ
シュが、レベル２（Ｌ２）キャッシュ内のデータ・エン
トリに対応するアドレスに作用するバス・オペレーショ
ンを連続的にフィルタするからである。しかしながら、
レベル２（Ｌ２）キャッシュ内に所望のデータが存在し
ない場合、原子的メモリ参照が適切に発生しない。次に
処理はブロック１９４に移行する。ブロック１９４は、
レベル１（Ｌ１）バスが使用可能か否か、及びレベル２
（Ｌ２）キャッシュに関連する読出しキューについても
使用可能か否かを判断する。否定の場合、処理はブロッ
ク１９６に移行し、レベル２（Ｌ２）キャッシュはアド
レス再試行（ＡＲＥＴＲＹ）を発行し、処理は再びブロ
ック１９２に戻る。
【００４０】ブロック１９４を参照すると、レベル１
（Ｌ１）バス及び読出しキューが使用可能な場合、処理
はブロック１９８に移行する。ブロック１９８はレベル
２（Ｌ２）キャッシュ内における読出しオペレーション
のキューイングを示す。次に処理はブロック２００に移
行する。ブロック２００は最低使用頻度（ＬＲＵ）オペ
レーションなどの適切なプロトコルにより、レベル２
（Ｌ２）キャッシュ内に使用可能なラインを生成する。
その後、処理はブロック２０２に移行する。ブロック２
０２は廃棄されるレベル２（Ｌ２）キャッシュ内のライ
ンが、"共用"または"無効"であるかを判断する。もちろ
ん、レベル２（Ｌ２）キャッシュ内のデータのライン
が"共用"または"無効"の場合、開始プロセッサはそのラ
インの排他的所有権を維持せず、そのラインのデータの
廃棄は原子的メモリ参照におけるコヒーレンシ問題を発
生する。なぜなら、そのラインの排他的所有権が所望の
メモリ参照を実行するために必要であるからである。レ
ベル２（Ｌ２）キャッシュから廃棄されるラインが"共
用"または"無効"の場合、処理はブロック２０４に移行
する。
（Ｌ１）バス及び読出しキューが使用可能な場合、処理
はブロック１９８に移行する。ブロック１９８はレベル
２（Ｌ２）キャッシュ内における読出しオペレーション
のキューイングを示す。次に処理はブロック２００に移
行する。ブロック２００は最低使用頻度（ＬＲＵ）オペ
レーションなどの適切なプロトコルにより、レベル２
（Ｌ２）キャッシュ内に使用可能なラインを生成する。
その後、処理はブロック２０２に移行する。ブロック２
０２は廃棄されるレベル２（Ｌ２）キャッシュ内のライ
ンが、"共用"または"無効"であるかを判断する。もちろ
ん、レベル２（Ｌ２）キャッシュ内のデータのライン
が"共用"または"無効"の場合、開始プロセッサはそのラ
インの排他的所有権を維持せず、そのラインのデータの
廃棄は原子的メモリ参照におけるコヒーレンシ問題を発
生する。なぜなら、そのラインの排他的所有権が所望の
メモリ参照を実行するために必要であるからである。レ
ベル２（Ｌ２）キャッシュから廃棄されるラインが"共
用"または"無効"の場合、処理はブロック２０４に移行
する。
【００４１】ブロック２０４はレベル１（Ｌ１）バスの
要求を表す。次に処理はブロック２０６に移行する。ブ
ロック２０６はレベル１（Ｌ１）バスが許可されたか否
かを判断し、否定の場合、処理はブロック２０８に移行
する。ブロック２０８は記憶オペレーション以外の全て
のオペレーションに対応して、アドレス再試行（ＡＲＥ
ＴＲＹ）を生成する。処理は次にブロック２１０に移行
し、キューに待機される読出しオペレーションに先立
ち、順序外記憶オペレーションを実行する。処理は次に
ブロック２０４に移行し、再度レベル１（Ｌ１）バスを
要求する。
要求を表す。次に処理はブロック２０６に移行する。ブ
ロック２０６はレベル１（Ｌ１）バスが許可されたか否
かを判断し、否定の場合、処理はブロック２０８に移行
する。ブロック２０８は記憶オペレーション以外の全て
のオペレーションに対応して、アドレス再試行（ＡＲＥ
ＴＲＹ）を生成する。処理は次にブロック２１０に移行
し、キューに待機される読出しオペレーションに先立
ち、順序外記憶オペレーションを実行する。処理は次に
ブロック２０４に移行し、再度レベル１（Ｌ１）バスを
要求する。
【００４２】再度ブロック２０６を参照すると、レベル
１（Ｌ１）バスが許可されると、処理はブロック２１２
に移行する。ブロック２１２で開始プロセッサは、レベ
ル１（Ｌ１）バスに廃棄アドレスに対応する変更目的読
出し（ＲＷＩＴＭ）要求を生成することにより、レベル
２（Ｌ２）バスから廃棄されるラインの排他的所有権を
獲得しようと試みる。その後、処理はブロック２１４に
移行する。ブロック２１４は、アドレス再試行（ＡＲＥ
ＴＲＹ）が変更目的読出し（ＲＷＩＴＭ）の要求に関連
して発行されたか否かを判断し、肯定の場合、処理はブ
ロック２０４に移行し、廃棄アドレスの排他的所有権が
獲得されるまで、こうした処理が繰返される。
１（Ｌ１）バスが許可されると、処理はブロック２１２
に移行する。ブロック２１２で開始プロセッサは、レベ
ル１（Ｌ１）バスに廃棄アドレスに対応する変更目的読
出し（ＲＷＩＴＭ）要求を生成することにより、レベル
２（Ｌ２）バスから廃棄されるラインの排他的所有権を
獲得しようと試みる。その後、処理はブロック２１４に
移行する。ブロック２１４は、アドレス再試行（ＡＲＥ
ＴＲＹ）が変更目的読出し（ＲＷＩＴＭ）の要求に関連
して発行されたか否かを判断し、肯定の場合、処理はブ
ロック２０４に移行し、廃棄アドレスの排他的所有権が
獲得されるまで、こうした処理が繰返される。
【００４３】ブロック２１４を再度参照すると、変更目
的読出し（ＲＷＩＴＭ）に関するアドレス再試行（ＡＲ
ＥＴＲＹ）が発行されない場合、処理はブロック２１６
に移行する。ブロック２１６は廃棄ラインが"変更"され
たか否かを判断する。肯定の場合、処理はブロック２１
８に移行する。ブロック２１８は廃棄ライン・データを
レベル２（Ｌ２）バスに書込む。廃棄ラインが"変更"さ
れていない場合、もしくは廃棄ライン・データをレベル
２（Ｌ２）バスに書込んだ後、またはブロック２０２で
廃棄ラインが"共用"または"無効"と判断された時、処理
はブロック２２０に移行する。ブロック２２０はレベル
２（Ｌ２）バスを介して新たなライン・データを読出
し、その後、処理はブロック２２２に移行する。ブロッ
ク２２２は新たなライン・データをレベル１（Ｌ１）キ
ャッシュにロードし、処理は次にブロック２２４に移行
して復帰する。
的読出し（ＲＷＩＴＭ）に関するアドレス再試行（ＡＲ
ＥＴＲＹ）が発行されない場合、処理はブロック２１６
に移行する。ブロック２１６は廃棄ラインが"変更"され
たか否かを判断する。肯定の場合、処理はブロック２１
８に移行する。ブロック２１８は廃棄ライン・データを
レベル２（Ｌ２）バスに書込む。廃棄ラインが"変更"さ
れていない場合、もしくは廃棄ライン・データをレベル
２（Ｌ２）バスに書込んだ後、またはブロック２０２で
廃棄ラインが"共用"または"無効"と判断された時、処理
はブロック２２０に移行する。ブロック２２０はレベル
２（Ｌ２）バスを介して新たなライン・データを読出
し、その後、処理はブロック２２２に移行する。ブロッ
ク２２２は新たなライン・データをレベル１（Ｌ１）キ
ャッシュにロードし、処理は次にブロック２２４に移行
して復帰する。
【００４４】上述の説明から、当業者には本出願人が、
多重レベル・キャッシュ・データ処理システムにおい
て、システム全体に渡る予約アドレスの分布を要求しな
い原子的メモリ参照を達成する新たな方法及びシステム
を提案したことが理解されよう。単一ビットの予約フラ
グをセットし、予約アドレスへの書込みを実施する活動
に対応するバス・トラフィックを監視し、更に多重レベ
ル・システム内の各レベル・キャッシュ間の特殊な関係
を実施する技術により、本発明の方法及びシステムは、
予約状態が維持されることを可能とする。
多重レベル・キャッシュ・データ処理システムにおい
て、システム全体に渡る予約アドレスの分布を要求しな
い原子的メモリ参照を達成する新たな方法及びシステム
を提案したことが理解されよう。単一ビットの予約フラ
グをセットし、予約アドレスへの書込みを実施する活動
に対応するバス・トラフィックを監視し、更に多重レベ
ル・システム内の各レベル・キャッシュ間の特殊な関係
を実施する技術により、本発明の方法及びシステムは、
予約状態が維持されることを可能とする。
【００４５】本願発明に関して、以下の事項を開示す
る。 （１）各々が多重包含レベル・キャッシュを含み、共通
バスを介して互いにリンクされる複数プロセッサを含む
マルチプロセッサ・データ処理システムにおける原子的
メモリ参照を実行する方法であって、選択プロセッサに
よる選択アドレスへの保留の原子的メモリ参照に応答し
て、上記選択プロセッサに関連する各レベル・キャッシ
ュ内に予約フラグをセットするステップと、高レベル・
キャッシュにおけるキャッシュ・データ・エントリの置
換に応答して、包含レベル・キャッシュの対応するキャ
ッシュ・データ・エントリを消去するステップと、第１
レベル・キャッシュにおいて、上記第１レベル・キャッ
シュのキャッシュ・データ・エントリに作用する上記共
通バス上の各バス・オペレーションを検出するステップ
と、上記第１レベル・キャッシュより上位の全ての包含
レベル・キャッシュに、上記検出されたバス・オペレー
ションを通知するステップと、上記選択アドレスに作用
するバス・オペレーションまたは上記選択アドレスに対
応するキャッシュ・データ・エントリの消去の発生に応
答して、上記予約フラグをリセットするステップとを含
み、上記多重包含レベル・キャッシュ全体に渡って上記
選択アドレスの分布を要求することなく、原子的メモリ
参照を実行する方法。 （２）選択プロセッサによる選択アドレスへの保留の原
子的メモリ参照に応答して、上記選択プロセッサに関連
する各レベル・キャッシュ内に予約フラグをセットする
上記ステップが、選択プロセッサによる選択アドレスへ
の保留の原子的メモリ参照に応答して、上記選択プロセ
ッサに関連する各レベル・キャッシュ内に予約ビットを
セットするステップを含む、（１）記載の方法。 （３）高レベル・キャッシュにおけるキャッシュ・デー
タ・エントリの置換に応答して、包含レベル・キャッシ
ュの対応するキャッシュ・データ・エントリを消去する
上記ステップが、高レベル・キャッシュにおけるキャッ
シュ・データ・エントリの置換に応答して、包含レベル
・キャッシュ内のキャッシュ・データ・エントリに対す
る変更目的読出し（ＲＷＩＴＭ）命令を発行するステッ
プを含む、（１）記載の方法。 （４）各々が多重包含レベル・キャッシュを含み、共通
バスを介して互いにリンクされる複数プロセッサを含む
マルチプロセッサ・データ処理システムにおける原子的
メモリ参照を実行するシステムであって、選択プロセッ
サによる選択アドレスへの保留の原子的メモリ参照に応
答して、上記選択プロセッサに関連する各レベル・キャ
ッシュ内に予約フラグをセットする手段と、高レベル・
キャッシュにおけるキャッシュ・データ・エントリの置
換に応答して、包含レベル・キャッシュの対応するキャ
ッシュ・データ・エントリを消去する手段と、第１レベ
ル・キャッシュにおいて、上記第１レベル・キャッシュ
のキャッシュ・データ・エントリに作用する上記共通バ
ス上の各バス・オペレーションを検出する手段と、上記
第１レベル・キャッシュより上位の全ての包含レベル・
キャッシュに、上記検出されたバス・オペレーションを
通知する手段と、上記選択アドレスに作用するバス・オ
ペレーションまたは上記選択アドレスに対応するキャッ
シュ・データ・エントリの消去の発生に応答して、上記
予約フラグをリセットする手段とを含み、上記多重包含
レベル・キャッシュ全体に渡って上記選択アドレスの分
布を要求することなく、原子的メモリ参照を実行するシ
ステム。 （５）選択プロセッサによる選択アドレスへの保留の原
子的メモリ参照に応答して、上記選択プロセッサに関連
する各レベル・キャッシュ内に予約フラグをセットする
上記手段が、選択プロセッサによる選択アドレスへの保
留の原子的メモリ参照に応答して、上記選択プロセッサ
に関連する各レベル・キャッシュ内に予約ビットをセッ
トする手段を含む、（４）記載のシステム。 （６）高レベル・キャッシュにおけるキャッシュ・デー
タ・エントリの置換に応答して、包含レベル・キャッシ
ュの対応するキャッシュ・データ・エントリを消去する
上記手段が、高レベル・キャッシュにおけるキャッシュ
・データ・エントリの置換に応答して、包含レベル・キ
ャッシュ内のキャッシュ・データ・エントリに対する変
更目的読出し（ＲＷＩＴＭ）命令を発行する手段を含
む、（４）記載のシステム。
る。 （１）各々が多重包含レベル・キャッシュを含み、共通
バスを介して互いにリンクされる複数プロセッサを含む
マルチプロセッサ・データ処理システムにおける原子的
メモリ参照を実行する方法であって、選択プロセッサに
よる選択アドレスへの保留の原子的メモリ参照に応答し
て、上記選択プロセッサに関連する各レベル・キャッシ
ュ内に予約フラグをセットするステップと、高レベル・
キャッシュにおけるキャッシュ・データ・エントリの置
換に応答して、包含レベル・キャッシュの対応するキャ
ッシュ・データ・エントリを消去するステップと、第１
レベル・キャッシュにおいて、上記第１レベル・キャッ
シュのキャッシュ・データ・エントリに作用する上記共
通バス上の各バス・オペレーションを検出するステップ
と、上記第１レベル・キャッシュより上位の全ての包含
レベル・キャッシュに、上記検出されたバス・オペレー
ションを通知するステップと、上記選択アドレスに作用
するバス・オペレーションまたは上記選択アドレスに対
応するキャッシュ・データ・エントリの消去の発生に応
答して、上記予約フラグをリセットするステップとを含
み、上記多重包含レベル・キャッシュ全体に渡って上記
選択アドレスの分布を要求することなく、原子的メモリ
参照を実行する方法。 （２）選択プロセッサによる選択アドレスへの保留の原
子的メモリ参照に応答して、上記選択プロセッサに関連
する各レベル・キャッシュ内に予約フラグをセットする
上記ステップが、選択プロセッサによる選択アドレスへ
の保留の原子的メモリ参照に応答して、上記選択プロセ
ッサに関連する各レベル・キャッシュ内に予約ビットを
セットするステップを含む、（１）記載の方法。 （３）高レベル・キャッシュにおけるキャッシュ・デー
タ・エントリの置換に応答して、包含レベル・キャッシ
ュの対応するキャッシュ・データ・エントリを消去する
上記ステップが、高レベル・キャッシュにおけるキャッ
シュ・データ・エントリの置換に応答して、包含レベル
・キャッシュ内のキャッシュ・データ・エントリに対す
る変更目的読出し（ＲＷＩＴＭ）命令を発行するステッ
プを含む、（１）記載の方法。 （４）各々が多重包含レベル・キャッシュを含み、共通
バスを介して互いにリンクされる複数プロセッサを含む
マルチプロセッサ・データ処理システムにおける原子的
メモリ参照を実行するシステムであって、選択プロセッ
サによる選択アドレスへの保留の原子的メモリ参照に応
答して、上記選択プロセッサに関連する各レベル・キャ
ッシュ内に予約フラグをセットする手段と、高レベル・
キャッシュにおけるキャッシュ・データ・エントリの置
換に応答して、包含レベル・キャッシュの対応するキャ
ッシュ・データ・エントリを消去する手段と、第１レベ
ル・キャッシュにおいて、上記第１レベル・キャッシュ
のキャッシュ・データ・エントリに作用する上記共通バ
ス上の各バス・オペレーションを検出する手段と、上記
第１レベル・キャッシュより上位の全ての包含レベル・
キャッシュに、上記検出されたバス・オペレーションを
通知する手段と、上記選択アドレスに作用するバス・オ
ペレーションまたは上記選択アドレスに対応するキャッ
シュ・データ・エントリの消去の発生に応答して、上記
予約フラグをリセットする手段とを含み、上記多重包含
レベル・キャッシュ全体に渡って上記選択アドレスの分
布を要求することなく、原子的メモリ参照を実行するシ
ステム。 （５）選択プロセッサによる選択アドレスへの保留の原
子的メモリ参照に応答して、上記選択プロセッサに関連
する各レベル・キャッシュ内に予約フラグをセットする
上記手段が、選択プロセッサによる選択アドレスへの保
留の原子的メモリ参照に応答して、上記選択プロセッサ
に関連する各レベル・キャッシュ内に予約ビットをセッ
トする手段を含む、（４）記載のシステム。 （６）高レベル・キャッシュにおけるキャッシュ・デー
タ・エントリの置換に応答して、包含レベル・キャッシ
ュの対応するキャッシュ・データ・エントリを消去する
上記手段が、高レベル・キャッシュにおけるキャッシュ
・データ・エントリの置換に応答して、包含レベル・キ
ャッシュ内のキャッシュ・データ・エントリに対する変
更目的読出し（ＲＷＩＴＭ）命令を発行する手段を含
む、（４）記載のシステム。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
多重レベル・キャッシュ・システムにおいて、予約の保
留の間におけるキャッシュ・システムからの関連データ
・ブロックの廃棄にも関わらず、予約状態を維持可能な
原子的メモリ参照を達成する方法及びシステムが提供さ
れる。
多重レベル・キャッシュ・システムにおいて、予約の保
留の間におけるキャッシュ・システムからの関連データ
・ブロックの廃棄にも関わらず、予約状態を維持可能な
原子的メモリ参照を達成する方法及びシステムが提供さ
れる。
【図１】本発明の方法及びシステムを実施するために使
用されるマルチプロセッサ・データ処理システムを示す
ハイレベル・ブロック図である。
用されるマルチプロセッサ・データ処理システムを示す
ハイレベル・ブロック図である。
【図２】本発明の方法及びシステムを実施するために使
用される図１のマルチプロセッサ・データ処理システム
内の多重レベル・キャッシュ・システムのハイレベル・
ブロック図である。
用される図１のマルチプロセッサ・データ処理システム
内の多重レベル・キャッシュ・システムのハイレベル・
ブロック図である。
【図３】本発明の方法及びシステムによる、"ロード・
アンド・リザーブ"（ＬＡＲＸ）命令の処理を表すハイ
レベル論理流れ図である。
アンド・リザーブ"（ＬＡＲＸ）命令の処理を表すハイ
レベル論理流れ図である。
【図４】本発明の方法及びシステムによる、予約フラグ
をリセットするために使用される、レベル２（Ｌ２）キ
ャッシュにおけるフィルタ処理を表すハイレベル論理流
れ図である。
をリセットするために使用される、レベル２（Ｌ２）キ
ャッシュにおけるフィルタ処理を表すハイレベル論理流
れ図である。
【図５】本発明の方法及びシステムによる、予約フラグ
をリセットするために使用される、レベル１（Ｌ１）キ
ャッシュにおけるフィルタ処理を表すハイレベル論理流
れ図である。
をリセットするために使用される、レベル１（Ｌ１）キ
ャッシュにおけるフィルタ処理を表すハイレベル論理流
れ図である。
【図６】本発明の方法及びシステムによる、"条件付き
記憶"（ＳＴＣＸ）命令の処理を表すハイレベル論理流
れ図である。
記憶"（ＳＴＣＸ）命令の処理を表すハイレベル論理流
れ図である。
【図７】本発明の方法及びシステムによる、多重レベル
・キャッシュ・システムのバス・トラフィックのフィル
タ制御処理を表すハイレベル論理流れ図である。
・キャッシュ・システムのバス・トラフィックのフィル
タ制御処理を表すハイレベル論理流れ図である。
６ マルチプロセッサ・データ処理システム ８ バス １０ マルチスケーラ・プロセッサ １８ システム・メモリ ２０ レベル２（Ｌ２）キャッシュ・メモリ ４０ レベル１（Ｌ１）キャッシュ・メモリ ４２ 予約フラグ ４４ 予約アドレス ５０ 読出しオペレーション・キュー ５２ レベル１（Ｌ１）バス制御 ５４ レベル２（Ｌ２）バス制御 ６０ スヌープ・プロトコル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ステファン・マヒッチ アメリカ合衆国78759、テキサス州オー スティン、アルバーストーン・ウェイ 8606 (72)発明者 ロバート・ジェームズ・リース アメリカ合衆国78717、テキサス州オー スティン、エフライム・ロード 8100
Claims (6)
- 【請求項１】第１レベル・キャッシュが最低位であり、
各レベル・キャッシュが自身より低位のレベル・キャッ
シュの全てのデータ・エントリを含む、多重包含レベル
・キャッシュを含み、共通バスを介して互いにリンクさ
れる複数プロセッサを含むマルチプロセッサ・データ処
理システムにおける原子的メモリ参照を実行する方法で
あって、 選択プロセッサによる選択アドレスへの保留中の原子的
メモリ参照に応答して、上記選択プロセッサに関連する
各レベル・キャッシュ内に予約フラグをセットするステ
ップと、 高位のレベル・キャッシュにおけるキャッシュ・データ
・エントリの置換に応答して、包含レベル・キャッシュ
の対応するキャッシュ・データ・エントリを消去するス
テップと、 第１レベル・キャッシュにおいて、上記第１レベル・キ
ャッシュのキャッシュ・データ・エントリに作用する上
記共通バス上の各バス・オペレーションを検出するステ
ップと、 上記第１レベル・キャッシュより高位の全ての包含レベ
ル・キャッシュに、上記検出されたバス・オペレーショ
ンを通知するステップと、 上記選択アドレスに作用するバス・オペレーションまた
は上記選択アドレスに対応するキャッシュ・データ・エ
ントリの消去の発生に応答して、上記予約フラグをリセ
ットするステップとを含み、 上記多重包含レベル・キャッシュ全体に渡って上記選択
アドレスの分布を要求することなく、原子的メモリ参照
を実行する方法。 - 【請求項２】選択プロセッサによる選択アドレスへの保
留中の原子的メモリ参照に応答して、上記選択プロセッ
サに関連する各レベル・キャッシュ内に予約フラグをセ
ットする上記ステップが、選択プロセッサによる選択ア
ドレスへの保留中の原子的メモリ参照に応答して、上記
選択プロセッサに関連する各レベル・キャッシュ内に予
約ビットをセットするステップを含む、請求項１記載の
方法。 - 【請求項３】高位のレベル・キャッシュにおけるキャッ
シュ・データ・エントリの置換に応答して、包含レベル
・キャッシュの対応するキャッシュ・データ・エントリ
を消去する上記ステップが、高位のレベル・キャッシュ
におけるキャッシュ・データ・エントリの置換に応答し
て、包含レベル・キャッシュ内のキャッシュ・データ・
エントリに対する変更目的読出し（ＲＷＩＴＭ）命令を
発行するステップを含む、請求項１記載の方法。 - 【請求項４】各々が多重包含レベル・キャッシュを含
み、共通バスを介して互いにリンクされる複数プロセッ
サを含むマルチプロセッサ・データ処理システムにおけ
る原子的メモリ参照を実行するシステムであって、 選択プロセッサによる選択アドレスへの保留中の原子的
メモリ参照に応答して、上記選択プロセッサに関連する
各レベル・キャッシュ内に予約フラグをセットする手段
と、 高位のレベル・キャッシュにおけるキャッシュ・データ
・エントリの置換に応答して、包含レベル・キャッシュ
の対応するキャッシュ・データ・エントリを消去する手
段と、 第１レベル・キャッシュにおいて、上記第１レベル・キ
ャッシュのキャッシュ・データ・エントリに作用する上
記共通バス上の各バス・オペレーションを検出する手段
と、 上記第１レベル・キャッシュより高位の全ての包含レベ
ル・キャッシュに、上記検出されたバス・オペレーショ
ンを通知する手段と、 上記選択アドレスに作用するバス・オペレーションまた
は上記選択アドレスに対応するキャッシュ・データ・エ
ントリの消去の発生に応答して、上記予約フラグをリセ
ットする手段とを含み、 上記多重包含レベル・キャッシュ全体に渡って上記選択
アドレスの分布を要求することなく、原子的メモリ参照
を実行するシステム。 - 【請求項５】選択プロセッサによる選択アドレスへの保
留中の原子的メモリ参照に応答して、上記選択プロセッ
サに関連する各レベル・キャッシュ内に予約フラグをセ
ットする上記手段が、選択プロセッサによる選択アドレ
スへの保留中の原子的メモリ参照に応答して、上記選択
プロセッサに関連する各レベル・キャッシュ内に予約ビ
ットをセットする手段を含む、請求項４記載のシステ
ム。 - 【請求項６】高位のレベル・キャッシュにおけるキャッ
シュ・データ・エントリの置換に応答して、包含レベル
・キャッシュの対応するキャッシュ・データ・エントリ
を消去する上記手段が、高位のレベル・キャッシュにお
けるキャッシュ・データ・エントリの置換に応答して、
包含レベル・キャッシュ内のキャッシュ・データ・エン
トリに対する変更目的読出し（ＲＷＩＴＭ）命令を発行
する手段を含む、請求項４記載のシステム。
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