JP2521417B2 - Electroforming method - Google Patents

Electroforming method

Info

Publication number
JP2521417B2
JP2521417B2 JP6221158A JP22115894A JP2521417B2 JP 2521417 B2 JP2521417 B2 JP 2521417B2 JP 6221158 A JP6221158 A JP 6221158A JP 22115894 A JP22115894 A JP 22115894A JP 2521417 B2 JP2521417 B2 JP 2521417B2
Authority
JP
Japan
Prior art keywords
resist layer
base material
lead
resist
manufacturing process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP6221158A
Other languages
Japanese (ja)
Other versions
JPH07307425A (en
Inventor
和彦 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maxell Holdings Ltd
Original Assignee
Hitachi Maxell Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Maxell Ltd filed Critical Hitachi Maxell Ltd
Priority to JP6221158A priority Critical patent/JP2521417B2/en
Publication of JPH07307425A publication Critical patent/JPH07307425A/en
Application granted granted Critical
Publication of JP2521417B2 publication Critical patent/JP2521417B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は、IC,LSI等の半導
体チップを固定するリードフレームのような精密電鋳体
を得る電鋳方法に関する。 【0002】 【従来の技術】近年、電子部品等は機器や装置の小型、
薄形化につれ、精密な形状が要求されてきており、例え
ばICやLIS等の半導体装置は多ピン化傾向にあり、
これを構成するリードフレームはリード間ピッチが狭く
なるとともにリード自体の幅も狭く、しかも精度が要求
されている。 【0003】そこで最も精度が要求されるリードフレー
ムを例に、従来の電鋳体製造方法を説明すると、このリ
ードフレームは薄い金属板をプレスで打ち抜いたり、エ
ッチングなどによって形成されており、その形状は図1
3に示すように、半導体チップ1を取り付ける短形のタ
ブ2をその4隅において指示するタブリード3と、タブ
2の周縁に内端を臨ませる複数のフィンガ4と、これら
フィンガ4及びタブリード3の外端を支持する枠部5
と、枠部5の両側縁に沿って定間隔に設けられたスプロ
ケット孔6とからなっている。 【0004】このようなリードフレーム10を用いて半
導体装置を組み立てるには、まずタブ2上に半導体チッ
プ1を取り付けた後、半導体チップ1の各電極とこれに
対応するフィンガ4の内端をワイヤあるいはワイヤを用
いず直接に接続し、その後矩形枠部5の内側領域を合成
樹脂でモールドし半導体チップ1を被覆し、次いで枠部
5を切除し、フラットリードあるいはインライン型の半
導体装置を得るのである。 【0005】ところで、上記の半導体装置にあってはリ
ードフレーム10のフィンガ4と半導体チップ1の電極
との接続作業が極めて困難なものである。最近のように
半導体装置のピン数、即ちリードフレーム10のフィン
ガ4の数が増加し、しかも小型化によって隣接するフィ
ンガ4の間隔が小さく、フィンガ4自身の幅も細くなっ
てくると、接続作業の能率、確実性は製品コストに対し
て無視できないものとなっている。 【0006】そのため、図14に示すように、シリコン
7上に形成されたアルミニウム電極8がシリコン表面に
形成された保護膜9より薄く、半導体チップ1の内方に
形成されているものに対しては、従来よりこの電極8と
接続されるフィンガ4の先端にはバンプ4aを設けて接
触を確実に行うようにしている。 【0007】しかし、近年において多数のピンの半導体
装置が要求されてくると、フィンガの幅はますます細い
ものとならざるを得ず、上記バンプの形成が困難となっ
てきている。 【0008】これらの欠点を解消し、製造が容易で、微
細な部分が成形できる方法として、最近電鋳技術を用い
たリードフレームの開発がなされている。 【0009】図15〜図21は電鋳技術を用いたリード
フレームの製造方法を説明する工程図である。 【0010】まず、図15に示すように、ポリイミド、
ポリエステル等の樹脂材の表面にアルミニウム、銅、ス
テンレス等の導電性の金属膜が形成されたベース材11
の前記金属膜の表面に第1のレジスト層12が塗布され
る。このレジスト層12の塗布に際しては、ベース材1
1の塗布面が予め剥離処理が施されている。 【0011】次に、図16に示すように、レジスト層1
2の表面にバンプ形成用マスク13がセット(即ちマス
キング)され、この状態でマスク13の上方向から露光
が行なわれる。 【0012】マスク13は、バンプの形成希望部分のみ
が非透光にされ、他の部分が透明にされている。また、
レジスト層12は紫外線や電子線の照射を受けることに
よって硬化する材料が用いられている。したがって、露
光により、マスク13の透明部13aの直下のレジスト
層部分が硬化し、遮光部13bの直下のレジスト層部分
が未硬化のまま残される。 【0013】次に、図17に示すように、レジスト層1
2の未硬化部分を除去し、この部分より露出するベース
材11の表面をエッチングして凹部を形成し、このエッ
チング部に金メッキを施す。 【0014】ついでベース材11の表面に残されている
レジスト層12を除去する。エッチング部に形成された
金メッキがバンプ14となる。 【0015】次に、図18に示すように、ベース材11
のバンプ14の形成面を第2のシート状レジスト層15
で覆う。 【0016】次に、図19に示すように、リード部形成
用のマスク16が装着される。このマスク16は、リー
ド形成部分のみが非透光にされ、他の部分は透明にされ
ている。 【0017】この状態で図16の場合と同様に紫外光に
より露光すると、マスク16の透明部の直下のレジスト
層15が硬化し、非透光部の直下のレジスト層部分は未
硬化となる。この未硬化部分はベース材11の表面から
除去され、硬化部分のレジスト層15のみが残される。 【0018】次に、図20に示すように、レジスト層1
5以外のベース材11及びバンプ14の表面に銅材によ
るリード部17を電鋳する。この電鋳により、バンプ1
4がリード部17に接続される。このバンプ4aの高さ
(図14における薄肉部4c下面とバンプ4a下面との
段差)は一般に12〜30μ程度である。 【0019】さらに図21に示すように、バンプ付きの
リード部17、すなわちインナーリードをベース材11
から剥離する。なお、図21の説明では、1対のリード
の製造工程について述べたが、図13に示したように、
半導体チップ1の電極数に対応して多数個が同時に作成
される。このようにして作られたリードフレームは、多
数電極に対応することが可能になる。 【0020】 【発明が解決しようとする課題】しかし、図18で示す
状態でシート状レジスト層15を配すると、図22のよ
うにバンプ14部分の凹みが塞がれるため凹み内に空気
が留まり、この空気がレジスト層15の接着時の加勢や
環境温度により膨張し、持ち上げ密着を損なうことにな
る。 【0021】この結果、硬化ボケや電鋳物の張出し電鋳
により精密な電鋳体の作成が困難になる。 【0022】これを解消するには、例えば上記従来のリ
ードフレームの製法では凹みがベース材11と同一レベ
ルになるまで金メッキを施して凹みを無くすことが考え
られるが、バンプの金メッキは表面に存在すれば充分で
あるので、凹み全体を金で埋めることは無駄が多い。 【0023】またシート状レジスト層15を真空状態で
覆う場合には、このレジスト層15の表面は凹み量に応
じて凹むことになり、電鋳体の厚さが変化し、または凹
みに向けて張出し状に電鋳体が成長し精度が損なわれ
る。 【0024】このような凹みは、上記バンプ用の凹部
ような比較的寸法の大きいものでは顕著に前記空気膨
張現象が生じるが、電鋳体の精度が高くなる程ベース材
の表面自体の凹みも影響している。本発明の目的は、こ
のような点に鑑みなされたもので、ベース材表面にある
窪みを平滑化し、この窪みなどに影響されにくい電鋳を
行うことができ、高精度の電鋳体を提供することにあ
る。 【0025】 【課題を解決するための手段】本発明は、表面に導電性
を有するベース材上に、 そのベース材表面の凹部を埋め
て、かつ表面に連続したレジスト面を有する下地用レジ
スト層と、その下地用レジスト層上に形成されて、電鋳
体の厚みを確保するための電鋳体厚み確保用レジスト層
を積層し、 上記積層レジスト層に所定のパターンの未硬
化部分と硬化部分とを形成し、 上記未硬化部分を除去し
た後、電鋳を施こすことを特徴とするものである。 【0026】 【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図1は本発明の電鋳方法による半導体装置の一
実施例のリードフレームを示す斜視図である。リードフ
レーム20は、リード部20a及び該リード部20aの
先端にリード部20aの長さ方向に直交させて、その全
幅に形成されるカマボコ形のバンプ20bより構成され
る。バンプ20bは、レジスト及び電鋳処理を用いた工
程を経て図11のように作られる。 【0027】図2〜図11は本発明に係るリードフレー
ムの製造工程を説明する工程図である。 【0028】まず、図2に示すように、ポリイミド、ポ
リエステル等の樹脂材の表面にアルミニウム、銅、ステ
ンレス等の導電性の金属膜が形成されたベース材21の
前記金属膜の表面に第1のレジスト層22が塗布され
る。このレジスト層22の塗布に際しては、ベース材2
1の塗布面が予め剥離処理が施されている。 【0029】次に、図3に示すように、レジスト層22
の表面にバンプ形成用のマスク23がセット(即ちマス
キング)され、この状態でマスク23の上方向から露光
が行なわれる。マスク23は、図12のようにバンプの
形成希望部分のみが非透光にされた環状の遮光部23a
と、他の部分が透明にされた透明部23bとより構成さ
れている。 【0030】また、レジスト層22は紫外線の照射を受
けることによって硬化する材料が用いられている。した
がって、露光により、マスク23の透明部23aの直下
のレジスト層部分が硬化し、遮光部23bの直下レジス
ト層部分が未硬化のまま残される。 【0031】次に、図4に示すように、レジスト層22
の未硬化部分を除去し、この部分より露出するベース材
21の表面をエッチングして凹部溝24を形成する。 【0032】次に、図6のように、ベース材21の表面
に第2のレジスト層25を形成する。このレジスト層2
5は、2層からなり、凹部溝24が埋する下地用レジ
スト層25aとリード部の厚みを確保する電鋳体厚み
確保用レジスト層25bを積層してなるもので、下地用
レジスト層25aはベース材21の表面の凹みと馴染
み、埋する程度に軟らかいもので、本実施例では溶液
状レジストを用いる。同図に示されているように、下地
用レジスト層25aは表面に連続したレジスト面を有す
る。 【0033】バンプ用凹部溝24の凹み量(12〜30
μ程度)より微細なものでは、液状レジストの他に、微
凹みを埋できる軟らかなレジストであれば良い。 【0034】厚み調整用レジスト層25bはレジスト層
の厚みを容易に確保できるシート状レジストを用いる。 【0035】こうして下地用レジスト層25aで表面を
ならし、この下地用レジスト層25aの表面にシート状
レジスト層25bをセットし加圧又は加熱接着して密着
させている。 【0036】次に、図7に示すように、図13に示すフ
ィンガ4に対応する部分が遮光部にされたマスク26を
用いて、図3のときと同様に紫外線により露光する。こ
れにより、マスク26の透明部の直下のレジスト層25
が硬化し、遮光部の直下のレジスト層25は未硬化とな
る。 【0037】次に、図8に示すように、未硬化部分はベ
ース材21の表面から除去され、硬化部分のレジスト層
25のみが残される。 【0038】次に、図9に示すように、凹部溝24の少
くとも底部に金の電鋳によりバンプ先端部27を形成
し、さらにバンプ先端部27の上部及びレジスト層25
の除去部に銅の電鋳を施し、リード部28を形成する。
この工程によって、バンプ及びリード部が形成されたこ
とになる。 【0039】さらに図11に示すように、バンプ付きの
リード部28、すなわちインナーリードをベース材21
から剥離する。 【0040】なお、図11の説明では、1対のリードの
製造工程について述べたが、図13に示したように、半
導体チップ1の電極数に対応して多数個が同時に作成さ
れる。 【0041】図2〜図11によって製造されたインナー
リードの組付けは、図13の説明で行なったと同一であ
るので説明を省略する。得られたインナーリードは図1
の如くであり、従来のような点接触に対し線接触になる
ため、電極8に対する接続が確実に行なわれると共に、
バンプのつぶれによる接続不良等を招くこともない。 【0042】 【発明の効果】以上説明した通り、本発明によれば表面
に導電性を有するベース材上に、そのベース材表面の凹
部を埋めて、かつ表面に連続したレジスト面を有する下
地用レジスト層と、その下地用レジスト層上に形成され
て、電鋳体の厚みを確保するための電鋳体厚み確保用レ
ジスト層を積層し、上記積層レジスト層に所定のパター
ンの未硬化部分と硬化部分とを形成し、上記未硬化部分
を除去した後、電鋳を施してなるので、ベース材の表面
窪みを平化し、この窪みに影響されにくい電鋳を行う
ことができ、高精度の電鋳体を得ることができる。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electroforming method for obtaining a precision electroformed body such as a lead frame for fixing semiconductor chips such as IC and LSI. 2. Description of the Related Art In recent years, electronic parts, etc.
As the device becomes thinner, a precise shape has been required. For example, semiconductor devices such as IC and LIS tend to have many pins,
In the lead frame that constitutes this, the pitch between the leads is narrowed, the width of the leads themselves is also narrowed, and moreover, accuracy is required. A conventional electroformed body manufacturing method will be described by taking a lead frame, which requires the most precision, as an example. This lead frame is formed by punching a thin metal plate with a press, etching or the like. Figure 1
As shown in FIG. 3, tab leads 3 for pointing the short tabs 2 to which the semiconductor chip 1 is attached at four corners thereof, a plurality of fingers 4 having inner ends facing the periphery of the tabs 2, and these fingers 4 and the tab leads 3 are provided. Frame part 5 supporting the outer end
And sprocket holes 6 provided at regular intervals along both side edges of the frame portion 5. In order to assemble a semiconductor device using such a lead frame 10, first, the semiconductor chip 1 is mounted on the tab 2 and then the electrodes of the semiconductor chip 1 and the inner ends of the fingers 4 corresponding thereto are wired. Alternatively, direct connection is made without using wires, then the inner region of the rectangular frame 5 is molded with synthetic resin to cover the semiconductor chip 1, and then the frame 5 is cut off to obtain a flat lead or in-line type semiconductor device. is there. By the way, in the above-mentioned semiconductor device, it is extremely difficult to connect the fingers 4 of the lead frame 10 to the electrodes of the semiconductor chip 1. When the number of pins of the semiconductor device, that is, the number of fingers 4 of the lead frame 10 has increased, and the gap between adjacent fingers 4 has become small due to the miniaturization, and the width of each finger 4 itself has become narrower, connection work has been done recently. The efficiency and certainty of the product cost cannot be ignored for the product cost. Therefore, as shown in FIG. 14, the aluminum electrode 8 formed on the silicon 7 is thinner than the protective film 9 formed on the silicon surface and is formed inside the semiconductor chip 1. Conventionally, a bump 4a is provided at the tip of the finger 4 connected to the electrode 8 to ensure reliable contact. However, in recent years, when a semiconductor device having a large number of pins is required, the width of the finger is unavoidably narrower, and it becomes difficult to form the bump. As a method of eliminating these drawbacks, facilitating manufacturing, and molding a fine portion, a lead frame using an electroforming technique has been recently developed. 15 to 21 are process drawings for explaining a method of manufacturing a lead frame using an electroforming technique. First, as shown in FIG. 15, polyimide,
Base material 11 in which a conductive metal film of aluminum, copper, stainless steel or the like is formed on the surface of a resin material such as polyester
The first resist layer 12 is applied to the surface of the metal film. When applying the resist layer 12, the base material 1
The coated surface of No. 1 has been previously subjected to a peeling process. Next, as shown in FIG. 16, the resist layer 1
A bump forming mask 13 is set (that is, masking) on the surface of No. 2, and in this state, exposure is performed from above the mask 13. In the mask 13, only the portions where the bumps are desired to be formed are made non-transparent, and the other portions are made transparent. Also,
The resist layer 12 is made of a material that cures when exposed to ultraviolet rays or electron beams. Therefore, the exposure hardens the resist layer portion immediately below the transparent portion 13a of the mask 13, and leaves the resist layer portion immediately below the light shielding portion 13b uncured. Next, as shown in FIG. 17, the resist layer 1
The uncured portion 2 is removed, the surface of the base material 11 exposed from this portion is etched to form a concave portion, and the etched portion is plated with gold. Then, the resist layer 12 left on the surface of the base material 11 is removed. The gold plating formed on the etched portion becomes the bump 14. Next, as shown in FIG. 18, the base material 11
Of the second sheet-like resist layer 15 on the formation surface of the bump 14 of
Cover with. Next, as shown in FIG. 19, a mask 16 for forming the lead portion is mounted. Only the lead forming portion of the mask 16 is made non-translucent and the other portions are made transparent. In this state, when exposed to ultraviolet light as in the case of FIG. 16, the resist layer 15 immediately below the transparent portion of the mask 16 is hardened, and the resist layer portion immediately below the non-light-transmitting portion is uncured. This uncured portion is removed from the surface of the base material 11, leaving only the resist layer 15 in the cured portion. Next, as shown in FIG. 20, the resist layer 1
Lead parts 17 made of a copper material are electroformed on the surfaces of the base material 11 and the bumps 14 other than 5. By this electroforming, bump 1
4 is connected to the lead portion 17. The height of the bump 4a (the step between the lower surface of the thin portion 4c and the lower surface of the bump 4a in FIG. 14) is generally about 12 to 30 μm. Further, as shown in FIG. 21, the lead portion 17 with bumps, that is, the inner lead is formed into the base material 11.
Peel from. In the description of FIG. 21, the manufacturing process of the pair of leads has been described, but as shown in FIG.
A large number of semiconductor chips 1 are simultaneously formed corresponding to the number of electrodes. The lead frame manufactured in this way can accommodate a large number of electrodes. However, when the sheet-like resist layer 15 is arranged in the state shown in FIG. 18, the recesses in the bumps 14 are closed as shown in FIG. 22, so that air remains in the recesses. However, this air expands due to the force applied when the resist layer 15 is bonded and the ambient temperature, and lifts up and impairs the adhesion. As a result, it becomes difficult to produce a precise electroformed body due to hardening blurring or electroforming of the electroformed article. In order to solve this, for example, in the above-mentioned conventional lead frame manufacturing method, it is conceivable to apply gold plating until the recess is at the same level as the base material 11 to eliminate the recess, but the gold plating of the bump exists on the surface. Since it is enough, filling the entire recess with gold is wasteful. When the sheet-like resist layer 15 is covered in a vacuum state, the surface of the resist layer 15 is dented according to the amount of dents, the thickness of the electroformed body changes, or the dents face toward the dents. The electroformed body grows in an overhanging state and the accuracy is impaired. Such a recess is a recess groove for the bump.
As described above, the air expansion phenomenon occurs remarkably in the case of a relatively large size, but the higher the precision of the electroformed body is, the more the depression of the surface itself of the base material influences. The purpose of the present invention is to
It is made on the surface of the base material.
Smooth the dents and use electroforming that is not easily affected by these dents.
To provide a highly accurate electroformed body that can be
It SUMMARY OF THE INVENTION The present invention provides a conductive surface.
A base member on having fills the recess of the base material surface
And a resist for a base having a continuous resist surface on the surface
Formed on the strike layer and the underlying resist layer, and electroformed
Resist layer for securing thickness of electroformed body for securing body thickness
Is laminated, and a predetermined pattern of uncured is formed on the laminated resist layer.
Forming a cured portion and a cured portion, and removing the uncured portion
After that, electroforming is performed. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a perspective view showing a lead frame of a semiconductor device according to an embodiment of the electroforming method of the present invention. The lead frame 20 is composed of a lead portion 20a and a chamfered bump 20b formed on the tip of the lead portion 20a so as to be orthogonal to the length direction of the lead portion 20a and formed over the entire width thereof. The bump 20b is formed as shown in FIG. 11 through a process using a resist and an electroforming process. 2 to 11 are process drawings for explaining the manufacturing process of the lead frame according to the present invention. First, as shown in FIG. 2, the first metal film is formed on the surface of the base material 21 in which a conductive metal film of aluminum, copper, stainless steel or the like is formed on the surface of a resin material such as polyimide or polyester. Resist layer 22 is applied. When applying the resist layer 22, the base material 2
The coated surface of No. 1 has been previously subjected to a peeling process. Next, as shown in FIG. 3, a resist layer 22 is formed.
A mask 23 for bump formation is set (that is, masking) on the surface of, and in this state, exposure is performed from above the mask 23. As shown in FIG. 12, the mask 23 has a ring-shaped light-shielding portion 23a in which only portions where bumps are desired to be formed are made non-translucent.
And a transparent portion 23b whose other portion is made transparent. Further, the resist layer 22 is made of a material which is cured by being irradiated with ultraviolet rays. Therefore, the exposure cures the resist layer portion immediately below the transparent portion 23a of the mask 23, and leaves the resist layer portion immediately below the light shielding portion 23b uncured. Next, as shown in FIG. 4, a resist layer 22 is formed.
The uncured portion is removed and the surface of the base material 21 exposed from this portion is etched to form the recessed groove 24. Next, as shown in FIG. 6, a second resist layer 25 is formed on the surface of the base material 21. This resist layer 2
5 consists of two layers, an underlying resist layer 25a of the recess groove 24 is set embedded, painful thickness conductive to ensure the thickness of the lead portion
Formed by laminating a securing resist layer 25b, underlying resist layer 25a by way soft enough to familiar, embedding settings and depressions on the surface of the base material 21, in this embodiment, a solution form resist. As shown in the figure,
Resist layer 25a for use has a continuous resist surface on the surface.
It Depression amount of the bump recess groove 24 (12 to 30)
It intended Finer μ approximately), in addition to the liquid resist, may be a soft resist that can set embedded fine dents. As the thickness adjusting resist layer 25b, a sheet resist which can easily secure the thickness of the resist layer is used. In this manner, the surface of the underlying resist layer 25a is smoothed, and the sheet-shaped resist layer 25b is set on the surface of the underlying resist layer 25a and pressed or heat-bonded to bring them into close contact. Next, as shown in FIG. 7, using the mask 26 shown in FIG. 13 in which the portion corresponding to the finger 4 is a light-shielding portion, it is exposed to ultraviolet rays as in the case of FIG. As a result, the resist layer 25 immediately below the transparent portion of the mask 26 is formed.
Is hardened, and the resist layer 25 immediately below the light shielding part is uncured. Next, as shown in FIG. 8, the uncured portion is removed from the surface of the base material 21, leaving only the resist layer 25 in the cured portion. Next, as shown in FIG. 9, a bump tip 27 is formed on at least the bottom of the concave groove 24 by electroforming of gold, and the upper portion of the bump tip 27 and the resist layer 25 are formed.
The removed portion is subjected to electroforming of copper to form the lead portion 28.
By this step, the bump and the lead portion are formed. Further, as shown in FIG. 11, the lead portion 28 with bumps, that is, the inner lead is formed into the base material 21.
Peel from. Although the manufacturing process of the pair of leads has been described in the description of FIG. 11, as shown in FIG. 13, a large number of electrodes are simultaneously formed corresponding to the number of electrodes of the semiconductor chip 1. Since the assembly of the inner leads manufactured by FIGS. 2 to 11 is the same as that described in FIG. 13, the description thereof will be omitted. The obtained inner lead is shown in Fig. 1.
Since the line contact is made as compared with the conventional point contact, the connection to the electrode 8 is surely made, and
It does not cause connection failure due to bump crushing. As described above, according to the present invention, the concave portion of the surface of the base material is formed on the base material having the conductive surface.
Underneath, which fills the area and has a continuous resist surface on the surface
Formed on the ground resist layer and the underlying resist layer
Te, electroforming body hurts thickness securing resist layer conductive to ensure the thickness and lamination, to form a uncured portion and the curing portion of the predetermined pattern on the laminated resist layer, removing the uncured portions after, since by performing electroforming, turned into a flat smooth surface depression of the base material, affected by the recess poorly electroforming can be performed, it is possible to obtain a high accuracy of electroformed member.

【図面の簡単な説明】 【図1】本発明の一実施例により作成したインナーリー
ドの構成を示す斜視図である。 【図2】図1に示すリードフレームの製造工程で、ベー
ス材に第1のレジストの塗布状態を示す。 【図3】同製造工程で、マスクによる露光状態を示す。 【図4】同製造工程で、凹部溝形成状態を示す。 【図5】同製造工程で、第1のレジスト層除去状態を示
す。 【図6】同製造工程で、第2のレジスト層形成状態を示
す。 【図7】同製造工程で、マスクによる露光状態を示す。 【図8】同製造工程で、レジスト層硬化状態を示す。 【図9】同製造工程で、露出部分の金電鋳状態を示す。 【図10】同製造工程で、リード部の電鋳状態を示す。 【図11】同製造工程で、リード部剥離状態を示す。 【図12】図3の工程で用いられるマスクの斜視図であ
る。 【図13】一般的なリードフレーム形状を示す平面図で
ある。 【図14】バンプと半導体チップの電極との関係を示す
断面図である。 【図15】従来のリードフレームの製造工程で、ベース
材に第1のレジストの塗布状態を示す。 【図16】同製造工程で、マスクによる露光状態を示
す。 【図17】同製造工程で、バンプ部の電鋳状態を示す。 【図18】同製造工程で、第2のレジスト層形成状態を
示す。 【図19】同製造工程で、マスクによる露光状態を示
す。 【図20】同製造工程で、リード部の電鋳状態を示す。 【図21】同製造工程で、リード部剥離状態を示す。 【図22】図18のレジスト層形成時の不具合を示す説
明図である。 【符号の説明】 1 半導体チップ 25 積層レジスト層 25a 下地用レジスト層 25b 電鋳体厚み調整用レジスト層
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view showing the structure of an inner lead made according to an embodiment of the present invention. FIG. 2 shows a coating state of a first resist on a base material in the manufacturing process of the lead frame shown in FIG. FIG. 3 shows an exposure state with a mask in the same manufacturing process. FIG. 4 shows a recess groove formation state in the same manufacturing process. FIG. 5 shows the first resist layer removed state in the same manufacturing process. FIG. 6 shows a second resist layer forming state in the same manufacturing process. FIG. 7 shows an exposure state with a mask in the same manufacturing process. FIG. 8 shows a cured state of the resist layer in the same manufacturing process. FIG. 9 shows a gold electroformed state of an exposed portion in the same manufacturing process. FIG. 10 shows an electroformed state of a lead portion in the same manufacturing process. FIG. 11 shows a peeled state of a lead portion in the same manufacturing process. 12 is a perspective view of a mask used in the process of FIG. FIG. 13 is a plan view showing a general lead frame shape. FIG. 14 is a cross-sectional view showing the relationship between bumps and electrodes of a semiconductor chip. FIG. 15 shows a coating state of a first resist on a base material in a conventional lead frame manufacturing process. FIG. 16 shows an exposure state with a mask in the same manufacturing process. FIG. 17 shows an electroformed state of bumps in the same manufacturing process. FIG. 18 shows a second resist layer formation state in the same manufacturing process. FIG. 19 shows an exposure state with a mask in the same manufacturing process. FIG. 20 shows an electroformed state of a lead portion in the same manufacturing process. FIG. 21 shows a lead portion peeled state in the same manufacturing process. 22 is an explanatory diagram showing a problem at the time of forming the resist layer in FIG. [Description of Reference Signs] 1 semiconductor chip 25 laminated resist layer 25a underlying resist layer 25b electroformed body thickness adjusting resist layer

Claims (1)

(57)【特許請求の範囲】 1.表面に導電性を有するベース材上に、そのベース材表面の凹部を埋めて、かつ表面に連続した
レジスト面を有する下地用レジスト層と、その下地用レ
ジスト層上に形成されて、電鋳体の厚みを確保するため
の電鋳体厚み確保用レジスト層 を積層し、 上記積層レジスト層に所定のパターンの未硬化部分と硬
化部分とを形成し、 上記未硬化部分を除去した後、電鋳を施してなる電鋳方
法。
(57) [Claims] 1. On the base material that has conductivity on the surface, fill the recesses on the surface of the base material and continue to the surface
The underlayer resist layer having a resist surface and the underlayer resist layer
Formed on the gist layer to ensure the thickness of the electroformed body
The electroformed body thickness ensuring resist layer is laminated, and an uncured portion and a cured portion having a predetermined pattern are formed in the laminated resist layer, and after the uncured portion is removed, electroforming is performed. Method.
JP6221158A 1994-08-22 1994-08-22 Electroforming method Expired - Lifetime JP2521417B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6221158A JP2521417B2 (en) 1994-08-22 1994-08-22 Electroforming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6221158A JP2521417B2 (en) 1994-08-22 1994-08-22 Electroforming method

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP62207385A Division JP2567866B2 (en) 1987-08-22 1987-08-22 Semiconductor device

Publications (2)

Publication Number Publication Date
JPH07307425A JPH07307425A (en) 1995-11-21
JP2521417B2 true JP2521417B2 (en) 1996-08-07

Family

ID=16762389

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6221158A Expired - Lifetime JP2521417B2 (en) 1994-08-22 1994-08-22 Electroforming method

Country Status (1)

Country Link
JP (1) JP2521417B2 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719865B2 (en) * 1985-04-10 1995-03-06 九州日立マクセル株式会社 Method for manufacturing lead frame of semiconductor device
JPS61234062A (en) * 1985-04-10 1986-10-18 Kyushu Hitachi Maxell Ltd Manufacture of lead frame of semiconductor device

Also Published As

Publication number Publication date
JPH07307425A (en) 1995-11-21

Similar Documents

Publication Publication Date Title
US6316289B1 (en) Method of forming fine-pitch interconnections employing a standoff mask
KR100880104B1 (en) Method for forming microelectronic spring structures on a substrate
US8641913B2 (en) Fine pitch microcontacts and method for forming thereof
JP3638771B2 (en) Semiconductor device
US6841419B2 (en) Method of fabricating a COF utilizing a tapered IC chip and chip mounting hole
TW200405496A (en) Semiconductor device and method of manufacturing the same
JPH10256416A (en) Structure of conductive bump on wiring board
JP2009182068A (en) Mask for array and method of manufacturing the same
JP2000124354A (en) Chip-size package and its manufacture
JPH0217948B2 (en)
JP2002004077A (en) Electroforming product and method for manufacturing the same
JP2521417B2 (en) Electroforming method
USRE31967E (en) Gang bonding interconnect tape for semiconductive devices and method of making same
US6196042B1 (en) Coining tool and process of manufacturing same for making connection components
JP2008288481A (en) Semiconductor device and method for manufacturing the same
JPS63164327A (en) Manufacture of film carrier with bump
JP2567866B2 (en) Semiconductor device
JPS6399995A (en) Ic card and manufacture thereof
JP5156118B2 (en) Mask for array
JP4077666B2 (en) Contact probe manufacturing method
JP2525824B2 (en) Method for manufacturing lead frame
JP2002260753A (en) Manufacturing method of sheets with bumps
JP3953342B2 (en) Printing plate and manufacturing method thereof
US6218213B1 (en) Microelectronic components with frangible lead sections
JP3932689B2 (en) TAB film carrier tape