JP2520830B2 - 度数累算型メモリ半導体集積回路 - Google Patents

度数累算型メモリ半導体集積回路

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JP2520830B2
JP2520830B2 JP4303477A JP30347792A JP2520830B2 JP 2520830 B2 JP2520830 B2 JP 2520830B2 JP 4303477 A JP4303477 A JP 4303477A JP 30347792 A JP30347792 A JP 30347792A JP 2520830 B2 JP2520830 B2 JP 2520830B2
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勝行 中島
豊 大淵
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は１次元、２次元あるいは
他次元の度数分布表(ヒストグラム)をメモリ内に高速に
作成するための処理装置である度数累算型メモリ半導体
集積回路に係るものである。
【０００２】
【従来の技術】従来この種の処理は度数が増える毎に、
メモリの特定アドレスの内容を読み出し、累算器を用い
て累算を行い、また元のアドレスに書き戻すといういく
つかの段階を経て行なわれていた。
【０００３】
【発明が解決しようとする課題】このため処理時間が
増加する、装置が複雑になる、設計に時間がかか
る、装置が高価になる等の問題があった。
【０００４】本発明では記憶素子としてコンデンサを用
い、これに蓄積する電荷を記憶量と見なし、累算動作を
コンデンサによる積分動作に置き換え、記憶素子単位全
てに累算器の機能を付加した構成として前記問題点を解
決した度数累算型メモリ半導体集積回路を提供すること
を目的としている。
【０００５】
【課題を解決するための手段】添付図面を参照して本発
明の要旨を説明する。
【０００６】累算用電子スイッチ３、読み出し用電子ス
イッチ６、累算コンデンサ５から構成される累算型記憶
素子単位７を複数個用意し、その内の一個を指示するた
めのアドレス入力線10、刻時パルス入力線11を有し、累
算型記憶素子単位７に累算される増分を指示する増分入
力線２を有し、累算型記憶素子単位７に累算動作をする
か、その内容を読み出すかを切り替える累算型読出切換
線12を有し、累算型記憶素子単位７に増分入力線２の値
によって決まる一定量の電荷を注入する電荷注入回路４
を有し、累算型記憶素子単位７から累算された結果を読
み出す、読出し出力線13を有し、これらを総合的に制御
する制御回路８を含めて１つのパッケージに集積したこ
とを特徴とする度数累算型メモリ半導体集積回路に係る
ものである。
【０００７】請求項１の増分入力線２を取り去った請求
項１記載の度数累算型メモリ半導体集積回路の係るもの
である。
【０００８】
【作用】累算動作について説明する。
【０００９】まず累算読出し切換線12を累算に切り換え
る。アドレス入力線10にアドレスが与えられ、刻時パル
ス入力線11から刻時パルスが入力されると制御回路８は
アドレスデコーダ９を用いて累算型記憶素子単位７のう
ちの１つを選び、累算用電子スイッチ３を適当な時間閉
じて増分入力線２の値を電荷注入回路４を経て累算コン
デンサ５に累算する。
【００１０】読み出し動作について説明する。
【００１１】まず累算読出し切換線12を読み出しに切り
換える。制御回路８は累算型記憶素子単位７の内容を、
読出し用電子スイッチ６を用いて電荷転送素子列１に移
し、刻時パルス入力線11からの刻時パルスの入力によっ
て順次転送しながら読出し出力線13に出力する。
【００１２】
【実施例】図１及び図２は請求項１記載の発明に係る実
施例を示すものである。図１は概略構成図、図２は累算
型記憶素子単位７周辺の詳細図である。完成した度数分
布は電荷転送素子列１を用いて時間直列に読出す。請求
項２記載の発明では増分が常に一定の場合に応用でき
る。
【００１３】累算型記憶素子単位７の物理的な配置は自
由である。たとえ１次元上の配列であっても使う上で多
次元の度数分布作成に応用できる。
【００１４】
【発明の効果】請求項１記載の発明においては簡単な回
路で記憶素子単位全てに累算器の機能を付加した構成の
ため、刻時パルスの１挙動で任意のアドレスに累算が完
了する。 従って、処理速度が速く、簡単な回路なので
低価格に構成でき、回路全体が一個のパッケージに集積
されているので周辺回路の設計が容易である。
【００１５】請求項２記載の発明においては請求項１記
載の発明の前記効果を持つと同時に入力線の数が減り回
路が簡単になる。
【図面の簡単な説明】
【図１】本実施例の１つのパッケージに封入される回路
全体の概略構成図である。
【図２】本実施例の累算型記憶素子単位７周辺の詳細構
成図である。
【符号の説明】
１ 電荷転送素子列 ２ 増分入力線 ３ 累算用電子スイッチ ４ 電荷注入回路 ５ 累算コンデンサ ６ 読出し用電子スイッチ ７ 累算型記憶素子単位 ８ 制御回路 ９ アドレスデコーダ 10 アドレス入力線 11 刻時パルス入力線 12 累算読出し切換線 13 読出し出力線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大淵 豊 福岡県久留米市日の出町103番地の１ (72)発明者 井上 勝敬 大阪府箕面市大字栗生間谷1971番地の15 (56)参考文献 特開 昭51−65857（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 累算用電子スイッチ、読み出し用電子ス
    イッチ、累算コンデンサから構成される累算型記憶素子
    単位を複数個用意し、その内の一個を指示するためのア
    ドレス入力線、刻時パルス入力線を有し、 累算型記憶素子単位に累算される増分を指示する増分入
    力線を有し、 累算型記憶素子単位に累算動作をするか、その内容を読
    み出すかを切り替える累算型読出切換線を有し、 累算型記憶素子単位に増分入力線の値によって決まる一
    定量の電荷を注入する電荷注入回路を有し、 累算型記憶素子単位から累算された結果を読み出す読出
    し出力線を有し、 これらを総合的に制御する制御回路を含めて１つのパッ
    ケージに集積したことを特徴とする度数累算型メモリ半
    導体集積回路。
  2. 【請求項２】 請求項１の増分入力線を取り去った請求
    項１記載の度数累算型メモリ半導体集積回路。
JP4303477A 1992-11-13 1992-11-13 度数累算型メモリ半導体集積回路 Expired - Lifetime JP2520830B2 (ja)

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JPH06223558A JPH06223558A (ja) 1994-08-12
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US9600336B1 (en) 2015-08-28 2017-03-21 International Business Machines Corporation Storing service level agreement compliance data
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