JP2516609B2 - 循環コンテクストアドレス指定可能メモリ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は一般的に、データ処理システムの分野に関
し、より詳細には、データ処理システムに用いるメモリ
システムに関する。

背景技術 人工知能システムに用いられる実質的に全てのデータ
処理システムは、情報が記憶され且つ選択的に検索され
ることを要する。情報は、一度に１つ検索されるべき多
数のレコードから成るメモリに記憶されるデータベース
として通常は構成される。通常、各レコードは、１単位
として検索される。データベース検索の最も単純な例
は、１つ又はそれ以上のキーワードを含む全てのレコー
ドの検索を含むものである。例えば、データベースが、
１レコード当り１つの記事として、特定の組の科学雑誌
における全ての記事からなっているとする。ここで、１
つ又はそれ以上のキーワードを含む全ての記事、例え
ば、「計算」及び「人工知能」という語を含む全てのレ
コードを検索したくなったとしよう。

「エキスパートシステム」において、データベース
は、種々のルールに体系的に整理され、所与の仕様に一
致するルールを繰り返し探索されなければならない。こ
の所与の仕様は、「問合せシーケンス」と呼ぶことがで
きる。「ルールベース」探索と呼ばれるこの型の探索
は、上記の１つ又はそれ以上のキーワードを含むレコー
ドの探索とは大きく異なる。エキスパートシステムに問
題が与えられると、このシステムは、データベースにお
ける多くのルールの内どれを現在存在する問題に次に適
用すべきかを選択しなければならない。この選択は、解
決される問題における変数間のデータ及び関係に依存す
る。エキスパートシステムは、同一のデータ及び（又
は）変数の間の関係を含むこれらのルールを選択しなけ
ればならない。例えば、これらのルールは、次の形式と
なる。

IF＜条件＞,THEN＜行動又は結論＞である。

データベースにおけるこれらのルールの１つは以下の
ようになる。

IF（Ｘが食べる）,THEN（Ｘは空腹である）。

問題が情報「ピータが食べる」を含む場合、システム
は、（Ｘが食べる）を含む情報を見つけるために全ての
ルールを探索するタスクに直面する。ここで、Ｘは、既
知の情報における任意のエレメントに置き換えられる可
変エレメントである。上記のルールは、「食べる」を含
む任意の他のルールと共に検索される。一旦、システム
がこのルールを検索すると、システムは、Ｘにピータを
置き換え、次にピータは空腹であると結論する。

このルールベースの探索は、１つ又はそれ以上のキー
ワードを含む全てのレコードが探索される単純なキーワ
ード又はキーエレメント探索とは大きく異なる。ルール
ベース探索において、データベース記憶に含まれるエレ
メントの数と順序は両方とも重要である。３つのレコー
ド（a,x,b），（a,z,b），及び（b,（d,e）,a）を含む
データベースを考えることにする。「ａ」及び「ｂ」を
含む全てのレコードへの要求は、上記のレコードの全て
を探索する。しかしながら、形式（a,b）の全ての「ル
ール」への要求は、各レコードが、３個のエレメントを
含んでおり且つ要求されたルールが２つしかエレメント
を含んでいないため、これらのレコードのどれによって
も満足されない。形式（a,?,b），即ち？は、任意のベ
ース、副表現、又は別の変数によって満足し得る可変エ
レメントを示すこの形式の全てのルールに対する要求
は、「ａ」及び「ｂ」が第３のレコードにおいて異った
順序で現われるため、最初の２つのレコードを検索する
が、第３のレコードは検索しない。従って、変数の概念
によっても、ルールベースの検索システムは、規定され
ていない順序にあるキーエレメントに基づくレコードを
選択するのに都合よく用いることができない。

逆に、キーワード探索システムは、ルールベースの探
索のために用いることが困難である。キーワードシステ
ムについてルールベースの探索を実行するために、２つ
のステップを用いなければならない。先ず、ルールにお
けるエレメントを含む全てのレコードは、検索され、特
定の補助記憶装置に記憶される。次に、これらの記録の
各々は、それが、付加エレメントを有していない正しい
順序にあるエレメントを含むか否かを決定するために別
々に試験されなければならない。

現在入手可能なコンピュータハードウェアを用いる人
工知能システムを実現するにあたり遭遇する主な問題
は、大きなデータベースを探索して特定の問合せシーケ
ンスに一致するレコードを見つけるのに要する時間であ
る。有用なものとするためには、斯かるシステムは、非
常に多くのレコードを含まなければならない。データベ
ースを探索するのに必要な時間は、データベースの長さ
に比例するため、固定探索速度を有するシステムが、新
しいルールの型をとる新しい情報の付加によって「より
賢く」なると、この時間も、遅くなる。この問題は、探
索されるべきデータベースのサイズが増加する時にシス
テムの探索速度を早くすることによってのみ解決され得
る。

集積回路技術においてなされてきた多くの改良にも拘
わらず、近代的なコンピュータは、元来のノイマン型の
設計とは殆んど異なっていない。古典的なノイマン型マ
シンは、中央処理装置及び固定された長さのワードで構
成される独立のメモリからなっている。処理装置は、こ
のメモリの始めに対する所望のワードの位置を規定する
ことにより一度に１ワードずつメモリからデータを取り
出す。上記の探索を実行するために、ノイマン型の中央
処理装置は、この後、メモリからデータベースの各ワー
ドを探索し、次にこれをこれもまたメモリに記憶されて
いる問合せシーケンスにおけるワードの各々と比較す
る。１つの処理装置が実行することができる速度には限
度があるため、実用におけるノイマン型マシンは、アク
セスされ得るデータベースのサイズについて限定されて
いる。１秒当り１千万回の比較という速度においてさ
え、ノイマン型マシンは、例えば、米国における種々の
管轄に関する司法リポーターシリーズのみを含んでいる
ライブラリーの内容を探索するのに困難を窮める。

速度の限界に加えて、ノイマン型アーキテクチャはま
た、その固有のハードウェア依存性の故に多くの限界を
示す。メモリアドレスを規定するために、固定された数
のアドレスラインが用いられる。Ｎ個のアドレスライン
を有するシステムは、2^Nワードのメモリをアドレス指定
できるだけである。この限界を越えてメモリ容量を増加
するには、アドレスラインの数を増加しなければならな
い。たいがいのシステムは、コンピュータの命令セット
が、アドレス指定することのできる最大メモリサイズを
規定するため、ハードウェアとソフトウェアの両方の変
更を伴う。更に、メモリの一部が、その成分の１つの故
障によって作動不能となった場合、再プログラミングす
ることなしにこの記憶をメモリの損傷のないセグメント
に転送することは困難である。メモリのサイズが、より
多くの数のデータレコードの記憶の必要性に応答して大
きくなると、メモリのある成分における斯かる故障の確
率が大きくなる。

最後に、大きなデータベースの探索の問題は、中央処
理装置に存在するわずかな命令のみの使用しか必要とし
ない。典型的な中央処理装置は、外界を取り扱うための
入力／出力命令から、数を表わすメモリワードを組み合
わせるための数学的な命令までの様々な文字通り何百と
いう実行可能な命令を有している。データベースの探索
の問題は、これらの命令の多くても10乃至20しか必要と
しない。従って、データベースの探索の問題は、中央処
理装置のレパートリを十分に使えない。

中央処理装置の速度上の制限は、各々がメモリに対す
るアクセスを有する多重中央処理装置を有するシステム
を構成することによりある程度克服することができる。
しかしながら、この解決方法にも、その限界がある。与
えられたメモリを共有することができる中央処理装置の
数は、各中央処理装置がメモリにアクセスするのに要す
る時間によって究極的には製限される。メモリバスが、
この時間の1/10にわたって各中央処理装置に専用されな
ければならない場合、10個以下の中央処理装置しか、同
一のメモリを効果的に共用することができない。斯くし
て、中央処理装置を反復するのは、ノイマン型マシンの
速度上の制限に関する最良の解決方法ではない。

反復された中央処理装置を用いてこの検索時間を効果
的に減らすことができても、依然としてハードウエアに
よって課せられる制限が残っている。遅かれ早かれ、ノ
イマン型マシンにおいては実行することが困難であるこ
れらのハードウエア上の制限を越えてデータベースを拡
大したくなくなるであろう。データベースのサイズの増
大が、アドレスラインの数を増加するという付随的な必
要性を見ることなく、要求する時は必ずシステムに付加
することができるモジュラーメモリを希望するのが理想
的である。メモリを拡大するこの機能は、永久的に増え
続ける量の情報を獲得し且つ用いることのできるマシン
を構成することを求めるこれらの人工知能システムにお
いては段々と重要になろう。

発明の開示 本発明は、問合せシーケンスに応答して記号のデータ
シーケンスを記憶し且つ検索するためのメモリシステム
からなっている。これらのデータシーケンス及び問合せ
シーケンスの各々は、３つの型の記号、即ち定数、区切
り文字、及び変数から構成されている。データシーケン
スは、もしデータシーケンスと問合せシーケンスの２つ
のシーケンスが、各シーケンスにおける各変数を定数又
は定数と区切り文字の組合せによって置き換えることに
より同等となり得る場合は、問合せシーケンスに応答し
て検索され、この組合せは、区切り文字に始まり区切り
文字に終る。この終端は、各データシーケンスから選択
された記号と対応の問合せシーケンス記号との間の幾つ
かの対に関する比較を実行することによって成される。
これらの対に関する試験の各々を首尾よく通過するこれ
らのデータシーケンスは、検索される。

データシーケンスは、各記号が、それが読み出しのた
めに得られる幾つかのタップ点のそばを定期的に通過す
る２進ビットのシーケンスとして記憶される循環メモリ
記憶部に記憶される。これらのタップ点の各々は、記憶
されたデータシーケンスを、循環メモリ記憶部に記憶さ
れたデータを表わすのに用いられる記号と同じ型の記号
のシーケンスからなる問合せシーケンスと比較すること
のできるプロセッサを含んでいる。メモリシステムは、
この問合せシーケンスを保持し且つこれを、循環メモリ
記憶部におけるデータシーケンスを表わしている２進ビ
ットのシーケンスと都合よく比較することのできる２進
ビットのシーケンスに変換するための独立の記憶バッフ
ァを含んでいる。データ検索機能のオペレーションに割
込みすることなしに、新しいデータシーケンスを循環メ
モリ記憶部に入力するための独特のサブシステムが提供
されている。このデータ入力技術は自動的に、新しいデ
ータシーケンスを記憶するには小さすぎた断片的記憶領
域を集め、これらの領域を、この新しいデータシーケン
スが挿入されるより大きなスペースに組み合わせる。こ
れら種々のメモリ機能のオペレーションは、システムを
最小のオーバーヘッドを有する、より大きなコンピュー
タシステムに集積することができる組込プロセッサの制
御の下にある。

本発明の目的は、メモリにおけるルールの記憶位置に
対するものとしてそれらの内容を規定することによりこ
れらのルールが検索可能であるルールベースの人工知能
システムに適用可能なルールの記憶及び検索のためのメ
モリシステムを提供することにある。

本発明の別の目的は、複数の処理装置が、与えられた
問合せシーケンスを満足する全てのデータシーケンスを
見つけるために探索する、折り返された形の共存するデ
ータ処理システムを用いることにより、上記のレコード
を検索するのに必要な時間を削減することにある。

上記及び他の目的は、本発明の次の詳細な説明及び添
付図面から明らかとなろう。

図面の簡単な説明 第１図は、本発明の好ましい実施例のブロック線図で
ある。

第２図は、好ましい実施例において記号を記憶するの
に用いられるデータフォーマットの概要を示す図であ
る。

第３図は、好ましい実施例において用いられるタップ
の内の１つを示すブロック線図である。

第４図及び第４（ａ）図は、好ましい実施例において
用いられる問合せ記憶バッファを示すブロック線図であ
る。

第５（ａ）図乃至第５（ｄ）図は、１つ又はそれ以上
のブロックの未使用スペースの代わりにメモリの中へ新
しいデータを挿入することの説明のための図である。

第６図は、好ましい実施例においてタップを実現する
のに用いられる有限状態マシンに関する状態図である。

発明を実施するための最良の形態 メモリ構成の選択 上記に指摘されたように、サーチ時間は、探索されて
いるデータベースの長さに比例する。従って、サーチ時
間は、それぞれがそれ自身の処理ユニットを有している
幾つかのサブユニットにデータベースを分解することに
より低減することができる。これは、サーチタスクを、
それぞれが、サーチリストにおけるキーワード及びデー
タベースの１つ又はそれ以上のワードを保持するのに十
分なメモリを有している多数の小型ノイマン型マシンの
間に分割するのと同等である。斯かるシステムによる最
も早い探索は、メモリの各ワードに組込まれる１つの処
理ユニットを有しているメモリによって達成される。次
に、１つのメモリサイクルにおいて、メモリはそれ自身
をキーワードと比較し且つこのキーワードが現われた各
レコードを識別することができた。データベースワード
と処理ユニットの最適比は、明らかにメモリの複雑性に
対する処理ユニットの相対的な複雑性に依存する。処理
ユニットは探索機能を実行するのに数個の命令のみしか
必要としないため、比較的高い密度の処理ユニットが可
能である。この型式の高度な複製のモジュラー構造は、
最新のVSLI集積回路組立技術に特によく適している。

この型式のアーキテクチュアはまた、メモリ容量の各
ユニットは、それと共にそれ自身の探索能力をその組込
み処理ユニットの形で備えているため、データベースの
サイズが増加しても処理時間が増加しないというデータ
ベース探索問題によく適している。従って、このシステ
ムの計算能力は、データベースが拡大すると拡大する。
更に、このシステムの中央処理装置は、メモリにおける
探索機能を行う処理ユニットのそれに対するものとし
て、この型式では比較的オーバヘッドが少ない。アドレ
ス即ちメモリの内容に関連する他のデータに絶えず注意
している必要はない。探索の諸結果をどこに記憶すべき
かについての命令を有する多数のモジュールから構成さ
れているメモリユニットに問合せシーケンスを送るだけ
でよい。

原則として、データシーケンスは、多数の物理的メモ
リデバイスの任意のデバイスに記憶することができる。
これらのデバイスの全ては、これらのデータシーケンス
を保持するためのある種類のメモリ及びこれらのシーケ
ンスを問合せシーケンスと比較するためのプロセッサを
含んでいる。この比較は、データシーケンスからの１つ
の記号及び問合せシーケンスからの１つの記号を含む対
で比較するシーケンスとして実行される。これらの記憶
されたデータシーケンスを探索して特定の問合せシーケ
ンスに一致するデータシーケンスを見つけるのに必要な
時間は、これらの対で比較する比較器回路の速度並びに
用いられている斯かる回路の数に依存するであろう。比
較器と記憶位置との比が大きいシステムは、これらの突
合せシーケンスを最小の時間で検索するが、これらのシ
ステムは、追加の比較器の中に含まれたであろう回路が
追加のメモリに改造される、より少ない比較器を有する
システムよりも、低いメモリ密度及び高いコストを一般
的に有するであろう。

本発明の装置において、循環メモリ記憶システムがデ
ータシーケンス用に使われ、問合せシーケンスは静的状
態を保ち、且つデータシーケンスは、各データシーケン
スが問合せシーケンスのそばを流れる時に問合せシーケ
ンスの突合される。ここで、各データシーケンスは、一
度に１つずつ問合せシーケンスに対して別々にテストさ
れる。特定のデータシーケンスが問合せシーケンスに一
致すると、このデータシーケンスは、プロセッサが次の
データシーケンスを続けてテストする前に読み出され
る。特定のデータシーケンスが一致しない場合、プロセ
ッサはシーケンスの残りが通過するのを待ち、次の記憶
データシーケンスをテストする。

大抵の循環メモリシステムは、実際は「ビットシリア
ル」である。例えば、磁気ディスクが一般的に、データ
ワードを直列シーケンスのビットに変換して、次にこれ
らのビットを循環記憶媒体に書き込むことにより得られ
る単一ビットのシーケンスであるトラックを読み出し且
つ書き込む。２つの可能な設計方法が、記憶媒体のシリ
アルな特性に与えられている。最初の１つは、シリアル
ビットストリームがワードに戻って変換され、次にこれ
らのワードが問合せシーケンスにおけるワードと比較さ
れるシステムを構成することができた。斯かるシステム
は、１ワード巾であり且つ１つの「比較サイクル」にお
ける１つの問合せワードをテストする比較器を用いる。
第２の代わりの設計方法は、問合せシーケンスワードを
対応するビットシリアルな表現に変換し、次にこの２つ
のビットシリアルな表現を１ビット巾のみである比較器
において比較することである。これらのデータワードが
Ｎビット長であった場合、Ｎ比較サイクルが必要となろ
う。しかしながらこれらの比較器のコストは、上記のス
キームのＮビット巾比較器が、単一ビット巾比較器に置
き換えられるため、大巾に低減される。

これらの代替方法の最初のものは第２の代替方法が必
要とするＮ比較サイクルと比べ、各問合せワードをその
対応するデータワードに対してテストするのに１比較サ
イクルしか必要としないため、より早い比較を行うよう
に見えるが、実際はそうではない。第１の場合において
比較を行うのに要する時間は、このデータワードを構成
するＮビットをビットシリアルストリームから集めるの
に必要な時間とこれらを次にＮビット巾比較器に与えら
れるデータワードに変換するのに必要な時間との和であ
る。このオペレーションは、データを「シリアルインパ
ラレルアウト（serial−in parallel−out）」シフトレ
ジスタにシフトすることによって実行される。Ｎビット
をシリアルインパラレルアウトシフトレジスタにシフト
するのに必要な時間は少なくとも１つの排他的論理和ゲ
ートにおいてＮ比較を行うのに必要な時間と同じ位長い
ため、最初の代替方法は、少なくとも、単純な１ビット
シリアルの比較アルゴリズムと同じ位の長さだけ比較を
行うのに時間を要する。更に、Ｎビット巾比較器に加え
て、タップ点毎に１つのシリアルインパラレルアウトシ
フトレジスタを必要とするため、更にコストがかさむ。
従って、このビットシリアルな方法は、実際にビットシ
リアルである循環記憶媒体に基づくパターンアドレス可
能メモリを構成するための選択の方法である。

突合せアルゴリズム 本発明のメモリシステムは、与えられた問合せシーケ
ンスに対応する全てのデータシーケンスを検索するよう
に設計されている。各データシーケンスは、記号のシー
ケンスから成っている。各記号は、３つの可能な型即
ち、定数、変数、及び区切り文字の１つに属する。問合
せシーケンスは、同様にして、これら３つの型の記号か
ら構成される。記憶されたシーケンスは、これらシーケ
ンスの各々における変数エレメントの各々を区切り文字
から始まり区切り文字に終る定数又は定数の幾つかの組
合せによって置き換えることにより２つのシーケンスを
同等にすることができる場合、問合せシーケンスに対応
するように定められる。これらの定数又は定数の組合せ
は、置き換えられた変数の各々に対して異なることがで
きる、例えば、シーケンス （a,d,?,e,c,（a,b）,g） は、第１シーケンスにおいて？をｇによって置き換える
ことにより且つ第２シーケンスにおいてその変数を組合
せ（a,b）に置き換えることによりシーケンス （a,d,g,e,c,?,g） と同等とすることができる。

突き合せアルゴリズムは、問合せシーケンスからとら
れた１つのエレメントとテストされているデータシーケ
ンスからとられた１つのエレメントとの対での突き合せ
のシリーズとして実施される。一致という効果の対的突
き合せの各々において、次の突き合せで用いられる次の
エレメントは、副表現が存在する時それらの表現の回り
のジャンプがしばしば必要となるため、特定されなけれ
ばならない。これは、上記の２つのシーケンスを用いて
示すことができ、第２のシーケンスは、第１のシーケン
スによって表わされるデータシーケンスに対して突き合
せられている問合せシーケンスである。この突き合せ
は、第２のシーケンスにおける「（」に対して突き合さ
れている第１シーケンスにおける「（」から始まる。こ
のプロセスは、第２及び第３エレメントに続く。第４の
突き合せにおいて、問合せシーケンスにおける記号
「ｇ」は、データシーケンスにおける変数「？」に対し
て突き合される。「？」は、任意のものに突き合される
ため、この突き合せは成功（一致）という結果となる。
このプロセスは、問合せシーケンスにおける「？」が、
データシーケンスに含まれる副表現の「（」に対して突
き合されるまで継続する。「？」がこの場合は完全な副
表現（a,b）である次のエレメントに突き合されるた
め、データシーケンスにおいてテストされるべき次のエ
レメントは、「（」の後の「ａ」ではなく、「）」の後
の「ｇ」である。従って、１方のシーケンスにおける変
数の他方のシーケンスにおける「（」に対して突き合さ
れる時、テストする次の記号は、「？」に続く記号及び
「？」に対して突き合された「（」に対応する「）」に
続く記号である。データシーケンスは、上記の対による
突き合せの各々が満足する場合に問合せシーケンスに対
応すると言われる。

更に、本発明は、問合せシーケンスによって規定され
るシーケンスで始まるデータシーケンスが、問合せシー
ケンスよりも長い場合であっても戻される「ほぼ正確
な」突き合せモードを実施する。例えば、問合せシーケ
ンス（a,d）が、ほぼ正確な突き合せモードにおいて用
いられた場合、（a,d,……と開始する全てのデータシー
ケンスが検索されよう。このモードは、終りのシーケン
スの全ての可能な組合せを規定することなく、同一のシ
ーケンスから始まる異なった長さのデータシーケンスを
検索することができる。

ハードウエアのインプリメンテーションの概要 本発明のこの好ましい実施例は、第１図の10に略示さ
れている。この実施例は、ビットシリアルデータストリ
ーム12として構成されている循環メモリ及び幾つかの異
なったタップ点においてこのストリームにアクセスする
幾つかの同等のデータ処理ユニット18を含んでおり、こ
の例は、22に示されている。

好ましい実施例において、ビットシリアルデータスト
リーム12は、１ビットメモリセルから構成される長いシ
フトレジスタからなる。記憶されたデータシーケンスの
各記号は、これらの１ビットメモリセルの連続ブロック
に２進コード数として記憶される。このシフトレジスタ
に記憶されるシンボルは、各メモリセルの内容を次の隣
接のメモリセルにシフトすることにより各タップ点を通
って循環させられ、最後のメモリセルの内容は、最初の
メモリセルにシフトされる。

１ビット巾より大きい他の循環メモリは、当業者には
明らかである。例えば、Ｎが各記号を記憶するのに用い
られるビットの数である場合のＮビット巾であるシフト
レジスタは、１ビット巾シフトレジスタを用いる上記の
メモリと類似の方法で循環メモリを形成するのに用いら
れ得る。

この好ましい実施例は、各記号を記憶するのに固定さ
れた数のメモリセルを用いる。異なった記号を記憶する
のに異なった数のメモリセルが用いられる実施例は、当
業者には明らかであろう。記号毎に可変の数のメモリセ
ルを用いるシステムにおいて、各記号は、記号の始まり
を示すコードによって先行され、この記号の終りを定め
る手段、ストップコードが与えられる。

これ以後タップと呼ばれる処理ユニット18の各々は、
上記のビットシリアルデータストリーム12に記憶されて
いるデータシーケンスの探索に用いられる問合せシーケ
ンスを含む問合せ記憶バッファ20に接続されている。入
力プロセッタ16もまた、ビットシリアルデータストリー
ム12に対して設けられている。このプロセッサは、入力
バッファ14と共に、データをビットシリアルデータスト
リーム12に入れるのに用いられる。この個々のタップ
は、マスタ制御プロセッサ24と通信するのにも用いられ
る内部バス26において互いに通信する。マスタ制御プロ
セッサ24は、本発明のメモリが外部バス30において機能
する外部処理システムと通信する。マスタ制御プロセッ
サ24はまた、問合せシーケンスを問合せ記憶バッファ20
に入力するのに用いられるバス28によって問合せ記憶バ
ッファ20にも接続されている。

探索が行なわれる前に、ビットシリアルデータストリ
ーム12には、探索されるデータシーケンスがロードされ
なければならない。この機能は、マスタ制御プロセッサ
24から記憶されるべきデータシーケンスを受信する入力
プロセッサ16によって実行される。この入力システムの
オペレーションは、以下のように詳細に説明される。個
別のデータシーケンスは、如何なる時間においてもビッ
トシリアルデータストリーム12に付加することができ
る。

一旦ビットシリアルストリームがロードされると、与
えられた問合せシーケンスに対応する全てのデータシー
ケンスに対する探索は、以下のように行なわれる。先
ず、問合せシーケンスは、マスタ制御プロセッサ24によ
って問合せ記憶バッファ20にリレーされる。第２に、タ
ップ18及びビットシリアルデータストリーム12において
循環する記憶データシーケンスは、以下に述べるように
探索に対して初期化される。第３に、タップ18は、問合
せ記憶バッファ20における問合せシーケンスへの一致を
見つけるように指示される。タップ18の１つが問合せシ
ーケンスに一致するデータシーケンスを見つける毎に、
このタップ18は、データシーケンスの位置を他のタップ
18に内部バス26を介して送る。このデータシーケンスに
遭遇すべき第１タップ18は、次に、このデータシーケン
スを内部バス26を介してマスタ制御プロセッサ24に含ま
れる出力ハンドラに送る。マスタ制御プロセッサ24は、
問題のデータシーケンスを、本発明のメモリが作動して
いる処理システムに中継する。

データフォーマット 各データシーケンスは、記号のシーケンスからなって
いる。特別な記号は、各データシーケンスの始まり及び
終りを示す信号を送るのに用いられる。各記号は、１つ
の失なわれたメモリセルの連続ブロックである記憶「ワ
ード」によって表わされる。好ましい実施例において、
各記憶ワードは、34ビット長である。これらの34ビット
は、この記号がデータシーケンスからなるこれらの記号
の１つである場合ビットシリアルデータストリーム12に
おいて循環する。問合せ記憶バッファ20は、問合せシー
ケンス記号を同一の34ビットフォーマットに記憶するた
めの34ビット記憶ワードを含んでいる。各記憶ワード
は、識別グループ及びデータグループに分けられる。各
ワードの最初の２ビットは、データビットと呼ばれる、
残りの32ビットにおいて記憶されるデータの特質を示す
識別ビットである。定数及び変数を含む記憶ワードにお
いて、データビットは、この定数又は変数の「名前」を
記憶するのに用いられる。変数に対して記憶された名前
は、本発明の装置によっては用いられない。この選択自
由な名前は、データシーケンスをより英語のように解さ
れるために与えられている。この選択自由な名前はま
た、本発明の装置に結合されているデータ処理システム
によっても用いられ得る。

区切り文字を含むあるいはデータシーケンスの始まり
及び終り等の幾つかのシステム機能を示す信号を送るの
に用いられる記憶ワードにおいて、これらのデータビッ
トの１つ又はそれ以上のビットは、識別ビットと結び付
いて、この機能を規定するのに用いられ得る。これらの
種々の識別ビット及び関連データビットは、第２図に要
約されている。データシーケンスを修了するための特別
な記号に加えて、特定のデータシーケンスが問合せシー
ケンスに対する一致において既にテストされたことを示
す特別な記号「見える」及び「見えない」並びに記憶ワ
ードは、新しいデータシーケンスを記憶するのに入手可
能であることを示す特別な記号「空」が存在する。見え
る記号又は見えない記号のどちらかは、データシーケン
スの始まりを示すのに用いられる。探索が初期化される
と、各データシーケンスの第１の記号は、「見えない」
記号に変化する。タップが、このデータシーケンスを問
合せシーケンスと比較した後、第１の記号は、「見え
る」記号に変化する。

問合せシーケンスを構成するこれらの諸記号は、第２
図に示されるように、類似のフォーマットにコード化さ
れる。しかしながら、「見える」及び「見えない」デー
タシーケンス並びに空データワードの概念は、ここでは
適用できない。従って、５つの型のデータ記憶ワードの
みが、問合せシーケンスにおいて定められる。これらの
データ記憶ワードは、開区切り文字を例外として、記憶
されたデータシーケンスにおいて対応する記憶ワードと
同一である。

問合せシーケンス開区切り文字のデータビットは、対
応の閉区切り文字の位置を記憶するのに用いられる。上
記に指摘されたように、単純な定数に加えて、データシ
ーケンスにおける変数は、問合せシーケンスにおける完
全な副表現に突き合され得る。斯かる副表現の各々は、
開区切り文字から始まる。従ってこの場合は、問合せシ
ーケンスにおける開区切り文字に対して突き合わせをさ
れているデータシーケンスにおける変数によって合図さ
れる。問合せシーケンスにおける開区切り文字が、デー
タシーケンスにおける変数に対して突き合されている
時、この付き合せを行なっているタップ18は、問題の開
区切り文字に対応する問合せシーケンスにおける閉区切
り文字にジャンプしなければならず、次に閉区切り文字
の後の問合せ記号から始まる突き合せオペレーションに
継続する。これは、付き合せ閉区切文字の位置を開区切
り文字を含む問合せ記憶ワードのデータビットに記憶す
ることにより本発明において達成される。問合せシーケ
ンスにおける開区切り文字は、データシーケンスにおけ
る変数の突き合されると、タップ18は、開区切り文字の
データビットにおいて規定される問合せ記憶バッファ20
における位置にジャンプし、次にこのジャンプにおいて
規定された突き合せの後にこの記号を用いる突き合せを
継続する。このジャンプ位置は、ジャンプされる問合せ
シーケンスにおける各記号に対する開区切り文字記憶ワ
ードにおける１つのデータビットをセットすることによ
りコード化される。従って、問合せシーケンスが副表現
（a,b）を含んでいた場合、開区切り文字は、最初の２
データビットを１にセットせしめる。

タッププロセッサ タップ18の１つのタップに対するブロック図が、第３
図に示されている。各タップ18は、データシーケンス記
号問合せシーケンス記号と比較するための手段を含んで
いる。データシーケンス記号は、ビットシリアルデータ
ストリーム12において循環しているビットのシーケンス
としてタップ18に入力される。この比較において用いら
れるべき問合せシーケンス記号は、同様にして、ビット
シリアルフォーマットとしてタップ18に入力される。問
合せ記号のこのフォーマットへの変換は以下に述べるよ
うに問合せ記号バッファ20において実行される。問合せ
ストリームと呼ばれる問合せ記号のビットシリアルな表
現は、問題のタップ18を問合せ記憶バッファ20に接続す
るライン56におけるタップに入力される。

各タップ18は、４つの主なエレメントを含んでいる。
先ず各タップは、問題のタップに関連する上記のタップ
点22において現在読み出されているデータシーケンスの
「アドレス」を追跡するアドレス論理回路30を含んでい
る。この回路は、タップ18を通過するビットシリアルデ
ータストリーム12における現在のアドレスを計算するた
めのアドレスカウンタ32、システムにおいて種々のタッ
プを接続するバス26の一部であるアドレスバス36におい
て他方のタップへの通信のためのアドレスを記憶するた
めのアドレスラッチ34、及び現在のアドレスを上記のア
ドレスバスにおいて通信されるアドレスに対してテスト
するための比較回路36からなっている。ビットシリアル
データストリーム12において記憶されているデータシー
ケンスの現在のアドレスは、本発明の装置の外側におい
てはアクセス可能ではないが、装置の内部においては、
データシーケンスはアドレスによってアクセス可能であ
る。各タップ18は他方のタップに対して相対的なそのア
ドレス並びにアドレス回路30が初期化されると必ず再定
義されるビットシリアルデータストリーム12におけるあ
る点に対して相対的なアドレスを計算する。これは、ア
ドレス回路30が初期化される時にアドレスカウンタ32の
各々に所定の数を記憶することによって達成される。こ
の数は、各タップ18に対して異なっている。これは、こ
のタップと第１のタップとのビットシリアルデータスト
リーム12におけるデータビットの数である。ビットシリ
アルデータストリーム12における各データビットが与え
られたタップを通過すると、このタップのアドレス回路
30は、このタップに位置されているアドレスカウンタ32
を増分する。タップ18によって実施されるオペレーショ
ンは、それが見つけたデータシーケンスのアドレスを別
のタップ18に通信する必要がある場合は、このアドレス
をゲート38によってアドレスバス36にゲートされるアド
レスラッチ34にラッチすることによりそのようにする。
例えば、データシーケンスと問合せシーケンスとの間に
一致が見つかった時、この一致を見つけたタップ18は、
問題のデータシーケンスのこのアドレスを他方のタップ
の全てに中継する。別のタップ18がこのアドレスと遭遇
すると、これは、このビットシリアルデータストリーム
12をマスタ制御プロセッサ24に含まれる出力ハンドラに
スイッチする。好ましい実施例において、タップ18の全
ては、同一のアドレスを共有し、バスアービトレーショ
ン（arbitration）スキームは、２つ又それ以上の競合
するタップの間のコンフリクトを解決するのに用いられ
る。

各タップ18に存在する第２の主なエレメントは、デー
タシーケンスにおける副表現をマークする与えられた開
区切り文字に対応する閉区切り文字を見つけるのに用い
られる区切り文字カウンタ42である。問合せシーケンス
における「？」が、記憶されたデータシーケンスにおけ
る開区切り文字に一致している時、このタップ18は、対
応する閉区切り文字が、データ及び問合せシーケンスの
比較を再開する前にデータストリームにおいて遭遇する
まで待機しなければならない。これは、問題の開区切り
文字に対応する開区切り文字に遭遇するまでタップ18を
通過する区切り文字を計数することにより達成される。
次に突き合せは、上記の閉区切り文字に続くデータシー
ケンス記号から再開する。スキップされている副表現
は、別の副表題をその一部として含み得るため、この区
切り文字カウンタ42は、「（」及び「）」の両方を計数
しなければならない。区切り文字カウンタ42は、可変問
合せ記号は、開区切り文字データシーケンス記号と比較
される時の初期状態にセットされる。このカウンタは、
各々の「（」において増分され且つ各々の「）」におい
て減分される。区切り文字カウンタ42が初期状態とは異
なる値を有している限り、問合せストリームをビットシ
リアルデータストリームと比較する回路は抑止される。
この区切り文字カウンタ42が、その初期状態に戻ると、
この突き合せのオペレーションが再開される。問題の副
表現の始めをマークする開区切り文字はまた、このプロ
セスにおいて計数される。この区切り文字カウンタは、
データシーケンスにおける与えられた開区切り文字に対
応する閉区切り文字を識別するための手段として及び与
えられた問合せ記号に対応するデータ記号がまたタップ
18に入手可能でないことを示すための「保持」手段とし
て作用する。

各タップ18の第３の主なエレメントは、データ及び問
合せシーケンス記号を比較するための比較手段である。
以下に論じられるように、問合せ記憶バッファ20は、問
合せシーケンス記号、ビットシリアルデータストリーム
12において循環するデータシーケンス記号に対して用い
られるのと同じフォーマットを有するビットシリアルデ
ータストリームに復号する。両方の流れはビットシリア
ルであるため、排他的論理和ゲート50の形の比較器が、
これら２つのビットストリームを比較するのに十分であ
る。ゲート50の出力は、テストされているデータシーケ
ンスの第１の記号が、問合せシーケンスの第１の記号に
比較される時に第１状態にセットされるフラグ47に接続
されている。これらの比較の任意の比較がタップ18にお
いて読み出されているデータシーケンス記号と対応の問
合せ記号との間の突き合せを見つけなかった場合、フラ
グ47は、第２の状態にセットされる。このフラグがデー
タ及び問合せシーケンスの最後の記号が比較された後上
記の第１状態に以然としてセットされている場合、問題
のデータシーケンスは検索される予定である。インジケ
ータ歩進回路44は、このフラグをモニタし、不適当な突
き合せに気付いた時は必ず現在のデータシーケンスに対
して突き合せが中止される。

各タップ18の第４の主なエレメントは、インジケータ
歩進回路44である。このインジケータ歩進回路44は、以
下に論じられるように信号ライン55を経由して問合せ記
憶バッファ20と通信し且つ内部バス26を通してマスタ制
御プロセッサ24と通信する。この回路44はまた、その一
部としてアドレスバス36を含んでいる内部バス26を経由
して他のタップとも通信する。

このインジケータ歩進回路44の主な機能は、問合せシ
ーケンスとデータシーケンスシリアルビットストリーム
の比較を指揮し且つ問合せ記憶バッファ20からタップ18
に送られる予定の次の問合せシーケンス記号を規定する
ことである。各ビットストリームにおいて比較されてい
る記号は、この比較を行う目的のために、４つの型、即
ち定数、開区切り文字、閉区切り文字、及び変数に分割
することができる。タップ18において行なわれる16の可
能な対による比較の組合せが存在する。これらの比較を
行うにあたり、インジケータ歩進回路は先ず、これらの
記号の識別ビットを比較する。これらのビットは、それ
ぞれ、問合せ状態ラッチ46及びデータ状態ラッチ48に記
憶されている。これらの識別ビットがこれらの記号間の
可能な突き合せを示す場合、インジケータ歩進回路44
は、これらの記号のデータビットの比較を続けて行う。

これらの比較の可能な成果は、表１に要約されてい
る。各々の場合、インジケータ歩進回路44は、この突き
合せを継続すべきか否か、継続すべきである場合は、問
合せシーケンスのどの記号が次の比較において用いられ
るべきであるかを決定しなければならない。次の問合せ
シーケンスエレメントの選択は通信ライン55における信
号によって問合せ記憶バッファ20に通信される。１つの
パルスがライン55を通して送られる毎に、このタップに
対する問合せシーケンスポインタと呼ばれるポインタが
歩進される。各タップは、タップに送られるべき問合せ
記号を規定する１つの問合せシーケンスポインタを制御
する。パルスが何も送られない場合は、問合せ記憶バッ
ファ20は、現在の記憶に対するビットシリアルストリー
ムを反復する。タップが、このラインを通して１つのパ
ルスを送る場合、問合せ記憶バッファ20は、問合せシー
ケンスにおける次の記号を送る。２つのパルスが送られ
た場合、問合せ記憶バッファ20は問合せシーケンスにお
ける１つの記号をスキップし、次の比較は、ビットシリ
アルデータストリーム12における次の信号と問合せ記憶
バッファ20における現在の位置から２つの位置に記憶さ
れている記号との間で行なわれる。

２つの場合を除き全ての場合において、識別ビット及
び各ストリームにおける以下のデータビットの最大２つ
のビットの検査は、インジケータ歩進回路44がその決定
を行うのに十分である。これら２つの場合は、ビットシ
リアルデータストリーム12における定数に対する問合せ
ストリームにおける定数の突き合せ及びビットシリアル
データストリーム12における変数に対する問合せストリ
ームにおける開区切り文字の突き合せを含んでいる。こ
れらの場合の最初の場合（表１におけるケース１）にお
いて、インジケータ歩進回路44は、これら２つの定数が
一致するか否かを確認するために両方のストリームにお
けるデータワードの全体を検査しなければならない。こ
れらが一致しない場合、この突き合せの処理は、このデ
ータシーケンスに対して中断される。これらが一致する
場合、問合せ記憶バッファ20における問合せシーケンス
ポインタは、パルスをライン55を通して問合せ記憶バッ
ファ20に送ることにより次の問合せシーケンスエレメン
トを示すために歩進される。

これらの場合の第２の場合（表１におけるケース15）
において、データシーケンスにおける変数は、問合せシ
ーケンスにおける区切り文字に対して突き合わされる。
この変数が、この開区切り文字から始まるサブシーケン
スの全体と突き合わされるため、問合せシーケンスポイ
ンタは、問合せシーケンスにおける対応する閉区切り文
字に進行しなければならない。上記で論じたように、問
合せシーケンスにおける各開区切り文字は、対応の区切
り文字に到達するためにジャンプされる記号の数によっ
てコード化される。このコード化は、上記の開区切り文
字を記憶するのに用いられる記憶ワードのデータビット
における「１」ビットのシーケンスの形として行なわ
れ、スキップされなければならない各記号に対して１つ
の「１」が存在する。斯くして、閉区切り文字が、問合
せシーケンスにおいて４つの記号だけ離れていた場合、
この開区切り文字は、４つの「１」を含む。インジケー
タ歩進回路44は単に、これらの「１」をライン55を通し
て問合せ記憶バッファ20に中継する。問合せ記憶バッフ
ァ20における回路は、問合せシーケンスポインタを歩進
する。問合せシーケンスポインタが一旦、対応の閉区切
り文字に送られると、インジケータ歩進回路44はこの場
合は、それが定数及び突き合わされた変数を含むかのよ
うに取り扱い、即ち、問合せシーケンスにおいて１記号
だけ歩進され、この突き合せは、ビットシリアルデータ
ストリーム12における次の記号に継続する。

データストリームにおける開区切り文字に対して突き
合せをされる問合せシーケンスにおける変数を含む補足
的な場合（表１におけるケース12）において、インジケ
ータ歩進回路44は、問合せシーケンスポインタを歩進す
る前にデータストリームにおける対応の閉区切り文字が
通過するまで待機しなければならない。これは、上で論
じたように、区切り文字カウンタ42における開及び閉区
切り文字の数を計数することにより達成される。

13個の残りの場合の全てにおいて、突き合せは、継続
し、この場合は突合せシーケンスポインタが次の問合せ
シーケンス記号に歩進されるか、あるいは突き合せが中
断されて、問合せシーケンスポインタの位置が変化され
ないままになるか、のどちらかである。

閉区切り文字が問合せシーケンスにおいて遭遇される
全ての場合（ケース５乃至８）において、インジケータ
歩進回路44は、この閉区切り文字が実際問合せシーケン
スマーカの終りであるか否かを見るためにデータビート
を検査しなければならない。これは上記のマーカであり
且つインジケータ歩進回路44が以下に述べる部分突き合
せモードにおいて作動するように指示されている場合、
インジケータ歩進回路44は、この場合はビットシリアル
データストリーム12がデータシーケンスの終りを示す閉
区切り文字を含んでいるかのように取り扱う。インジケ
ータ歩進回路44が、全突き合せモードにおいて作動して
いる場合、データストリームがまた、データシーケンス
閉区切り文字の終りを含んでいた場合にのみ突き合せが
生じる。第７図にリストされている残りの場合は、自明
である。

突き合せ機能を監視することに加えて、インジケータ
歩進回路44はまた、データシーケンスの削除及び出力、
データシーケンス識別ビットの初期化、及びメモリを全
体として初期化することを監視する。これらのオペレー
ションは、マスタ制御プロセッサ24からの信号に応答し
て実行される。データシーケンスの削除及び出力は、イ
ンジケータ歩進回路44が、出力されるか削除されるべき
データシーケンスのアドレスと共に検査されている現在
のシーケンスのアドレスと一致することを必要とする。
このアドレスは、前の突き合せ指示の結果としてアドレ
スバス36に置かれる。この削除又は出力の指示は、マス
タ制御プロセッサ24によって中継される。このアドレス
が、上記のタップ18によって現在読み出されているビッ
トシリアルデータシーケンスのアドレスと一致する時
は、適当な処置がとられる。データシーケンスが出力さ
れる場合、これは、マスタ制御プロセッサ24に位置され
ている出力ハンドラにコピーされる。データシーケンス
が削除される場合、識別ビット及びデータシーケンスに
おける各ワードの最初の２つのデータビットは、このワ
ードが空のスペースであることを示す値にセットされ
る。

特定のシーケンスを削除するために、このシーケンス
は、本発明の装置に問合せシーケンスとして送られる。
この突き合せオペレーションの結果、このシーケンス
は、「検索」される。即ち、そのアドレスは、アドレス
バス36に置かれる。この削除指示は次に与えられる。

問合せシーケンスに対応する全てのデータシーケンス
の探索の前にメモリを初期化することは各データシーケ
ンスの第１の記号の最初の２つのデータビットのセッテ
ィングを含む。これらのビットは、上記に論じられた
「見えない」状態にセットされる。メモリを全体として
初期化することは、各ワード毎に識別及び最初の２デー
タビットを「空」状態にセットすることにより達成され
る。

指令セット 従来のランダムアクセスメモリは、２つの命令、即ち
読出し及び書込みからなる指令セットを有している。本
発明の装置は、その増加した機能性によって、以下に要
約される７つの指令を有している。これらのオペレーシ
ョンは、本発明が機能しているデータ処理システムに通
信するために、マスタ制御プロセッサ24によって用いら
れるバス30にコードを置くことによって開始する。各コ
ードは、１つ又はそれ以上の制御ラインにおける特別な
問合せ記号又は信号の形であり得る。マスタ制御プロセ
ッサは、これらのコードを復号し、本発明の装置の内部
にある適当なアクションを開始する。

FIND MATCH及びFIND PARTIAL MATCH命令は、２つのス
テップで実行される。先ず、問合せシーケンスは、通信
バス30を通して一度に１記号だけ本発明の装置に送られ
る。問合せシーケンスの始まり及び終りは、特別な区切
り文字記号によってマークされるため、マスタ制御プロ
セッサ24は、最後の記号が受けられた時を確認すること
ができる。最後の問合せ記号が一旦問合せレコードバッ
ファ20に記憶されると、メモリにおけるデータシーケン
スの始まりを示す信号を発する各記憶ワードの適当なビ
ットは、「見えない」状態にセットされタップは、突き
合せのオペレーションを実行するために合図される。こ
のFIND PARTIAL MATCH命令は、FIND MATCH命令と異なる
が、それは、問合せシーケンスと一致するこれらのデー
タシーケンスのみに対して、問合せシーケンスから始ま
る全てのデータシーケンスに戻るということだけが異な
る。

一致が一旦見つけられると、GIVE MATCH命令の結果、
マスタ制御プロセッサ24は、見つけられたデータシーケ
ンスをバス30を通して外部データ処理システムに送る。
突き合せが何も見つからなかった時にこのオペレーショ
ンが与えられる場合、このオペレーションは無視され
る。この命令がマスタ制御プロセッサ24に与えられる毎
に問合せシーケンスに一致したデータシーケンスの１つ
が、外部データ処理システムに伝送される。

DELETE MATCH命令は、データ記憶からデータシーケン
スを削除するのに用いられる。この命令は、削除される
べきデータシーケンスが問合せシーケンスとして送られ
たGIVE MATCH命令の後に与えられなければならない。こ
の削除命令の結果、そのアドレスが現在アドレス36にラ
ッチされているデータシーケンスにおける全てのワード
の識別及びデータビットが上記に論じた「空」名称に送
られる。

ADD RECORD命令は、ビットシリアルデータストリーム
12に新しいデータシーケンスを追加するのに用いられ
る。データシーケンスの実際の挿入は、以下に詳細に述
べるように、入力バッファ及びその関連の入力プロセッ
サ16によって実行される。マスタ制御プロセッサ24は単
に、マスタ制御プロセッサ24が挿入されるべきデータシ
ーケンスをバス30を通して受ける時に、このデータシー
ケンスを内部バス26を通して入力バッファ14に中継す
る。新しいデータシーケンスの最後の記号が、受け取ら
れた後、マスタ制御プロセッサ24は、新しいデータシー
ケンスを挿入するように入力プロセッサ16に信号を送る INIT.MEMORY及びCLEAR TAGS命令の結果、識別ビット
又はデータワードの全体は、それぞれクリアされる。こ
れらの指示は、第１データシーケンスをロードする前に
メモリをクリアするのに用いられる。

問合せ記憶バッファ 本発明の好ましい実施例において、問合せ記憶バッフ
ァ20は、ビットシリアルデータストリーム12からデータ
シーケンスを選択するのに現在用いられている問合せシ
ーケンスを記憶するための多重ポート記憶バッファであ
る。問合せシーケンスを保持するのに必要な記憶スペー
スを最小化するべく、タップ18の全てにサービスを与え
るのに、唯１つの記憶バッファが用いられる。問合せシ
ーケンスを記憶するのに加えて、問合せ記憶バッファ
は、問合せ信号のビットシリアルな表現を種々のタップ
18に与える責任がある。各タップ18が、問合せ記憶バッ
ファ20に記憶された記号の任意のものへの独立アクセス
を有していなければならない。これは、スイッチ及びポ
インタのアレイを通して達成される。各タップ18は、ス
イッチのアレイを通してポインタに至るべき問合せ記憶
バッファにおけるワードを規定するポインタを制御す
る。

本発明の好ましい実施例において用いられる問合せ記
憶バッファ20は、第４図に略示されている。このバッフ
ァは、各々が現在探索されている問合せシーケンスから
の１つの記号を記憶するのに用いられる、第４（ａ）図
に示されるような複数のシフトレジスタ84を含むメモリ
アレイ80からなっている。これらの記号は、マスタ制御
プロセッサ24によってバスからメモリアレイにロードさ
れる。好ましい実施例において、これは、問合せシーケ
ンスの各連続記号を垂直矢印90によって示される方向に
シフトレジスタのアレイにシフトすることにより達成さ
れる。シフトレジスタ84の各々は、第４（ａ）図に示さ
れる水平矢印92によって示される方向にシフトすること
によりその内容を再循環する。この再循環オペレーショ
ンは、各ワードからデータのビットシリアルストリーム
を形成する。問合せ記号の各々の記号のこのビットシリ
アルな表現は、タップ18の１つ又はそれ以上に送られ得
る。ビットが各シフトレジスタの終りから離れるように
シフトされると、それらは、レジスタ88における最初の
ビットへの入力として且つまたタップスイッチ82の１つ
又はそれ以上に対する入力として用いられる。各タップ
18に対しては１つのタップスイッチ82が存在する。どの
ワードが特定のタップ18に送られるかについての選択
は、各タップ18に関連する問合せシーケンスポインタ94
をセットすることによりなされる。

各タップ18は、このタップ18に専用の且つメモリアレ
イ80の全体の長さにわたって延びているタップスイッチ
82によってサービスされる。このスイッチによって、こ
のタップ18は、任意の問合せシーケンス記号をビットシ
リアルストリームとして受信する。このタップ18に切り
換えられるシフトレジスタ84ワードは、問題のタップ18
の制御下にある問合せシーケンスポインタ94によって決
定される。各シーケンスポインタ94は、ビットの１つが
「１」にセットされており且つの残りのビットが「０」
にセットされているシフトレジスタから成っている。上
記の「１」が存在するメモリアレイ位置は、この位置に
配置されている問合せシーケンス記号のビットシリアル
な表現を上記の問合せシーケンスポインタ94に関連して
タップ18と通信させるのに用いられるライン56に接続さ
れている。これらのシフトレジスタの各々は、上記のタ
ップ18を問合せ記憶バッファ20に接続しているライン55
における信号により上記シフトレジスタに更に接続され
ているタップ18からの信号によって、シフトされ得る。
各々の送られたパルスの結果は、問合せシーケンスポイ
ンタ94は、メモリアレイ80において１ワードだけシフト
される。問合せシーケンスポインタ94は、バス28を通し
て問合せ記憶バッファ制御プロセッサ96に通信している
マスタ制御プロセッサ24の制御下で各探索の開始におい
て実施される初期化オペレーションの一部として問合せ
シーケンスにおける第１の記号にセットされる。各タッ
プ18は、このタップ18において読み出されているデータ
シーケンスの第１の記号との比較を開始するに先立ち、
その関連の問合せシーケンスポインタを問合せシーケン
スの開始をマークする記号にリセットする。

データ入力 データシーケンスの記憶部への付加は、記憶データシ
ーケンスのシリアルな特性によって複雑化される。個々
のデータシーケンスの絶対位置は重要ではないが、各デ
ータシーケンスは、記憶位置の連続ブロックに記憶され
なければならない。データシーケンスが削除され且つ新
しいデータシーケンスがビットシリアルデータストリー
ム12に付加されると、空きスペースは分解され、ビット
シリアルデータストリーム12にわたって広がるため、十
分な空きスペースが存在している時でも新しいデータシ
ーケンスを付加することが不可能になる。この問題を直
すために、空きスペースを固めて、新しいデータシーケ
ンスを記憶するのに用いられるようにするこのによりこ
のスペースの権利を主張するために特殊なハードウェア
が与えられている。このプロセスは、以下で、「ガーベ
ッジコレクション（Garbage Collection）」と呼ばれて
いる。

ガーベッジコレクションは、連続記憶ワードを占有し
なければならないデータシーケンスにデータを記憶する
任意の記憶システムに関連した問題である。この問題は
通常、メモリにおけるデータを記憶ワードの１つの連続
ブロックに再複写して、これにより、データシーケンス
間の任意の空きスペースを記憶ワードの１ブロックに、
通常はメモリに既に記憶されているデータシーケンスに
よって用いられるスペースの終りに移動せしめることに
よって解決される。この方法は、再複写オペレーション
の間にメモリがサービスからとられることを要求する。
本発明は、このサービル外時間を避ける。

本発明において、ガーベッジコレクション機能は、新
しいデータシーケンスがビットシリアルデータストリー
ム12に記憶される時は必ずガーベッジコレクションが自
動的に生じるようにデータ入力機能と組み合わされる。
この方法は、ビットシリアルデータストリーム12に挿入
され得る、「バブル（bubble）」と呼ばれる、シフトレ
ジスタ記憶の可変長ループを用いる。第５（ａ）図につ
いて説明すると、バブル120が、ビットシリアルデータ
ストリーム12に挿入されると、ビットシリアルデータス
トリーム12における循環データは、規定された点100に
おいてビットシリアルデータストリーム12を出て、下に
説明されるようにバブル120の内容によって決定される
点102においてバブル120に入り、バブル120を横断し、
バブル120が挿入されなかった場合に次に横断したであ
ろう点104においてビット直列データストリーム12に再
入力する。

新しいデータシーケンスは、バブル120を通してビッ
トシリアルデータストリーム12に挿入される。データシ
ーケンスは、マスタ制御プロセッサ24の制御下でバブル
120に先ずロードされる。次に、バブル120は、第５
（ａ）図に示されるようにビットシリアルデータストリ
ーム12に挿入される。第５（ｂ）図について説明する
と、ビットシリアルデータストリーム12におけるデータ
が陰影の付けられた領域106によって示されるようにバ
ブル120に循環すると、バブル120に記憶されている新し
いデータシーケンスは、108における網目の陰影の付け
られた領域によって示されるように、ビットシリアルデ
ータストリーム12にシフトされる。データは、バブル12
0が、ビットシリアルデータストリーム12の一部である
かのようにバブル120にシフトされ且つバブル120からシ
フトされる。

バブル120の長さは、ビットシリアルデータストリー
ム12を出るデータがバブル120にエンタするバブル120に
おける点102を変化させることにより変化し得る。空の
記憶ワードは、第５（ｃ）図における110において示さ
れるように、バブル120にシフトされると、この空の点
は、これらの空のワードの直前で102から点142に移動す
る。これは、第５（ｄ）図に示される構成におけるバブ
ル120を出る。この結果、バブルは「収縮」し且つこの
空のワードは、バブルの未使用部分に残る。バブルの長
さがゼロに収縮すると、入力オペレーションが完了す
る。従って、新しいデータシーケンスが入力され、それ
を記憶するのに十分な連続スペースが存在しない時は必
ず２つ又はそれ以上のより小さなスペースが自動的に組
み合わされて、その記憶に十分に大きなスペースを形成
し、且つこのオペレーションは、ガーベッジコレクショ
ンなしにデータシーケンスを入力するのに要する時間よ
り長い時間は必要としないが、これは、バブル120にお
けるデータが挿入されている間に他のメモリ機能が継続
し得るからである。

挿入されるべきデータシーケンスは、バブル120より
も大きな場合、各々は、バブル120の最大長より小さい
かこれに等しい一連の短い挿入部分に分解される。各挿
入がなされた後、バブルのオペレーションを制御する入
力プロセッサ14は、最後の入力がなされた位置を記録す
る。バブル120は次に、この位置がバブル挿入点104を通
過した時に再ロードされ且つ挿入される。

ハードウェアのインプリメーションの詳細な説明 本発明の装置は、基準のCMOS集積回路技術を用いる単
一チップによって実施されてきている。このビットシリ
アルデータストリーム12メモリは、集積回路製造の分野
の業者には周知であるCMOS集積回路技術を用いて構成さ
れた32,000ビットシフトレジスタである。この特定の実
施例は、８個のタップ18を含んでおり、問合せ記憶バッ
ファ20は、問合せシーケンスを記憶するための36個のワ
ードを有している。

上で論じた制御回路の各々は、回路製造の技術におけ
る業者にはよく知られた技術を用いるプログラムと論理
アレイの形にある有限状態マシンとして構成されてい
る。これらのタップ18の各々におけるインジケータ歩進
回路44は典型的なものである。このインジケータ歩進回
路有限状態マシンよって実施されるアルゴリズム、第６
図に略示されている。この機械は、２つの部分に分離す
ることができる。最初の部分は、突き合せを検出するの
に用いられ、第２の部分は、突き合せが見つかった場合
に突き合せの一致という結果を報告するのに用いられ
る。第６図について説明すると、初期状態、即ち状態０
から状態１への遷移は、突き合せ機能が要求され、現在
のデータワード及び問合せシーケンスワードの状態識別
ビットが、データ状態ラッチ48及び問合せ状態ラッチ46
にそれぞれラッチされ、これらの識別ビットが、データ
ワードが「見えない」データシーケンスの始まりである
ことを示す場合に生じる。これらの条件が満足すると、
この状態マシンは、初期化され且つ第６図の状態１でマ
ークされている突き合せ状態に進み、試験されているデ
ータシーケンスの第１の記号のアドレスは、このタップ
18に関連するアドレスラッチ34にラッチされる。突き合
せは次に、問題のデータ及び問合せワードの識別ビット
に応じて、更に２つの状態の１つにおいて進行する。デ
ータもしくは問合せワードのどちらかが閉区切り文字で
ある場合、このマシンは、状態２に進み、突き合せオペ
レーションあるいは閉区切り文字への突き合せに関連し
た他の条件の終りに対してなされる。どのワードも閉区
切り文字を含まない場合、この状態マシンは、状態３に
進み、ここでこの２つのワードは、互いに対して突き合
わされる。状態３におけるオペレーションの結果が、こ
れらのワードが一致することを示す場合、この突き合せ
において用いられるべき次の問合せシーケンスエレメン
トが特定され、マシンは問合せシーケンスワードと循環
メモリにおける次のデータワードとの間の次の突き合せ
オペレーションを待つために状態１に戻る。データワー
ドが問合せワードに一致しないと判った場合、マシンは
状態０に戻る。突き合せが見られた場合、この状態機械
は、第２のセクションに進み、ここで突き合せが報告さ
れる。

循環記憶システムにおける特有な１つの問題は、デー
タシーケンスが問合せシーケンスと突き合わされること
が決定する時間までに、データシーケンスは、比較がな
されたタップ18を通過し、従ってそれが再循環するまで
このタップ18においては読出しができないことである。
本発明に用いられているこの問題に対する解決方法は、
マシンが初期化機能の一部として状態０から状態１に進
む時に検査されているデータシーケンスの開始アドレス
を記憶することである。データシーケンスが突き合せで
あると見い出された場合、このアドレスは、他方のタッ
プ18に通信される。別のタップ18が、このアドレスにお
いてデータシーケンスを読み出す時、このタップは、デ
ータストリームをマスタ制御プロセッサ24における出力
ハンドラにコピーする。従って、データシーケンスは、
それが突き合せがなされたタップ18を通過して再循環す
る前に読み出され得る。全てのタップ18は、この通信の
目的のために共通アドレスバス36を共有するため、UNIB
USアービトレーションスキームにおいて用いられている
のと類似のアービトレーションスキームが用いられ、こ
れによりアドレスバス36におけるコンフリクトを防止す
る。この計画は、第６図の状態ダイアグラムの状態4,5,
及び６に示されている。このタップは、このバスにおけ
るFAMラインに合図することによりバスグラント（Bas g
rant）を要求する。このバスが空いている時、タップ18
には、それが「サック（Sack）」信号によって認める
「グラント（“grant"）」が与えられる。バスが空いて
いるとすぐに、タップ18は、バスビジー信号を発生する
ことによりアドレスバス36の制御を行う。一旦、タップ
18がアドレスバス36の制御を行うと、突き合せデータシ
ーケンスのアドレスは、データシーケンスが見つけられ
て、出力が完了するまで、アドレスバス36に保持されよ
う。

上記及び第６図において説明した有限状態マシンの論
理を上記のアルゴリズムを実行するためのプログラムと
論理アレイに翻訳するための方法は、VLSI集積回路技術
（マックグローヒルブック社出版,J.ミルマン著マイク
ロ電子工学参考）の当業者には周知である。一旦、この
有限状態マシンの機能が定められると、プログラムド論
理アレイのプログラムが書き込まれる。このプログラム
は次に、VLSI回路における斯かるアレイを構成するのに
用いられる多数のシステムの任意のものにおいて実施さ
れ得る。

上記に論じられ且つ第６図に略示されたインジケータ
歩進回路44の機能を実施するためのプログラムド論理ア
レイプログラムは、好ましい実施例において用いられる
種々の有限状態マシンによって実行される諸機能が以下
に実施されるかについての一例として第２図に示されて
いる。インジケータ歩進回路プログラムド論理アレイへ
の入力が、出力から垂直線によって離された第２図の上
部に沿って示されている。状態4,5,及び６においてのみ
機能するこれらの入力及び出力は、表２の下部に沿って
示されている。入力欄においてブランクスペースが存在
するところのこの表における任意の位置において、この
入力を無視される。出力欄においてブランクが存在する
ところの第２表における任意の位置において、この出力
ラインは活動化されない。有限マシンの現在の状態は、
３つの「状態」ビット、即ち状態0,状態1,及び状態２に
おいてコード化される。比較されている問合せシーケン
ス記号のビットは、第３図に示されている問合せ状態ラ
ッチ46にラッチされている現在の問合せシーケンス記号
の識別ビットである「Ｐ」,P0及びP1によって示され
る。Ｐビット及びＤビットは、比較されている２つのビ
ットシリアルストリームにおける現在のビットに言及す
る。比較されているデータシーケンス記号に関連するこ
れらのビットは、第３図に示されているデータ状態ラッ
チ48にラッチされている現在のデータ記憶の識別ビット
である「Ｄ」、即ちD0及びD1によって示される。このフ
ラグは、第３図に示されている排他的論理和ゲート50の
出力を監視するフラグ42である。このフラグは、「WE」
出力信号が「１」であった時に排他的論理和ゲートによ
ってなされる最後の比較の結果を記憶する。SOR入力ラ
インは、データシーケンス記号の開始がタップ18によっ
て見られており一方、マスタ制御プロセッサ24が突き合
せがなされることを要求していることを示す。「STATU
S」入力ラインは、識別ビットD0,D1,P0,及びP1がラッチ
されていることを示す。「SLOT」入力は、データストリ
ームにおける新しいワードが開始したことを示す。最後
に、「Ｊ＝０」ラインは、データストリームにおける副
表現が、第３図に示されている区切り文字カウンタ42に
おける開及び閉区切り文字を計数することによりスキッ
プされていることを示す。この入力は、初期化信号INIT
によって１にセットされ且つCOUNT出力によって０にセ
ットされる。INCR.及びDECR.出力の結果、このカウンタ
は、それぞれ増分され減分される。このカウンタがその
初期地に戻ると、「Ｊ＝０」は０から１にリセットされ
る。

状態4,5,及び６において排他的に用いられているこれ
らの入力及び出力は、好ましい実施例において用いられ
ているバスアービトレーションスキームを実施するため
のものである。「BG」入力は、このバスがタップ18に対
して「許可」されていることを示す。このバスが許可さ
れていない場合は、プログラムは、バスグラントを要求
する「FAM」信号を維持する。一旦、このバスが許可さ
れると、タップ18は、「サック」出力によるグラントを
認め、状態５に入り、ここで、「Bbsy」入力によって示
されるようにバスが空きになるのを待機する。一旦、こ
のバスが空きになると、タップ18は、マスタ制御プロセ
ッサ24が、問題のデータシーケンスが「Ssync」入力を
通して出力されたことを合図するまで保持する「Bbsy」
出力を通してバスの制御を行う。

簡潔を期すために、問合せシーケンスよりも長くしか
も問合せシーケンスから開始するデータシーケンスも戻
る不完全な突き合せモードは、プログラムド論理アレイ
プログラムには示されていない。同様にして、タップに
よって実行される種々の非突き合せ機能（データシーケ
ンスの削除、メモリの初期化等）のためのプログラミン
グは省略した。

入力プロセッサ16、マスタ制御プロセッサ24、及び問
合せ記憶バッファ20において用いられる論理回路は同様
にして有限状態マシンとして構成されている。これらの
マシンに対する詳細な状態ダイヤグラムは、VSLI集積回
路技術の当業者には明白であろう。

本発明の種々の実施例が本明細書において述べられて
きたが請求の範囲に記載の本発明から逸脱することなく
種々の変更及び修正がなされ得ることが了解されよう。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−139273（ＪＰ，Ａ) 特開 昭55−22297（ＪＰ，Ａ) 米国特許3906455（ＵＳ，Ａ)

Claims (27)

(57)【特許請求の範囲】
1. 【請求項１】記号のデータシーケンスの記憶及び検索の
   ためのメモリシステムにおいて、 それぞれが複数の記号を含む複数の前記データシーケン
   スを記憶するメモリセルの第１のアレイと、前記記号を
   複数のタップ点を通ってシーケンシャルに循環させる手
   段と、を含み、前記タップ点は、メモリセルの前記第１
   のアレイの相互に排他的な位置においてメモリセルの前
   記第１のアレイに結合されている、循環メモリと、 前記メモリシステムに結合された記号の問合せシーケン
   スを受け取る受取り手段であって、前記問合せシーケン
   スが受け取られる度に前記循環メモリを初期化する初期
   化手段を含み、前記初期化手段は、記号の前記データシ
   ーケンスのそれぞれに対して、比較された状態と比較さ
   れていない状態との２つの状態の中の１つを特定する手
   段を含み、前記初期化手段は、記号の前記問合せシーケ
   ンスの前記受取りに応答して記号の前記データシーケン
   スのそれぞれに対して前記比較されていない状態を特定
   する、受取り手段と、 前記受取り手段に結合され、記号の前記前記問合せシー
   ケンスを記憶する記憶手段であって、メモリセルの第２
   のアレイを含む、記憶手段と、 前記タップ点のそれぞれに動作的に結合されており、前
   記初期化手段が前記循環メモリを初期化した以降に前記
   データシーケンスが前記循環メモリから検索されていな
   い場合には、記号の前記問合せシーケンスに対応する記
   号の前記データシーケンスの１つをメモリセルの前記第
   １のアレイから検索する検索手段であって、前記検索手
   段は、前記比較されていない状態では記号の前記データ
   シーケンスのそれぞれに対して動作し、前記検索手段
   は、記号の前記データシーケンスと記号の前記問合せシ
   ーケンスとを比較して記号の前記データシーケンスが記
   号の前記問合せシーケンスに対応するかどうかを判断す
   る比較手段と、前記初期化手段に記号の前記データシー
   ケンスに対して前記比較された状態を特定させる手段
   と、前記比較手段が記号の前記データシーケンスと記号
   の前記問合せシーケンスとが対応すると判断する場合に
   は記号の前記データシーケンスを出力する出力手段と、
   を含み、前記出力手段は、記号の前記データシーケンス
   が記号の前記問合せシーケンスに対応する場合には、前
   記タップ点の別の１つに記号の前記データシーケンスを
   出力させる手段を含む、検索手段と、 を備えていることを特徴とするメモリシステム。
2. 【請求項２】請求項１記載のメモリシステムにおいて、
   前記メモリシステムに結合された記号の前記データシー
   ケンスの１つを受け取り、該受け取られた記号の前記デ
   ータシーケンスを前記第１のアレイに記憶する手段を更
   に備えていることを特徴とするメモリシステム。
3. 【請求項３】請求項２記載のメモリシステムにおいて、
   受け取られたデータシーケンスを記憶する前記手段は、 メモリセルの第３のアレイであって、第１のメモリセル
   と、最後のメモリセルと、前記メモリセルの１つを含む
   エントリ（入口）点と前記最後のメモリセルとの間の前
   記第３のアレイの一部をデータ記号に横切（traverse）
   らせる手段と、を有する複数の連続的なメモリセルを含
   む、第３のアレイと、 前記第３のアレイにおけるメモリセルの連続的なブロッ
   クに受け取られたデータシーケンスを、前記受け取られ
   たデータシーケンスの最後の記号が前記第３のアレイの
   前記最後のメモリセルに記憶されるようにロードする手
   段であって、前記エントリ点は前記受け取られたデータ
   シーケンスの前記第１の記号を含むメモリセルである、
   手段と、 前記第３のアレイの前記一部を前記循環メモリの所定の
   出口点における前記循環メモリに挿入する挿入手段であ
   って、データ記号を、前記出口点において前記循環メモ
   リから離れさせ、前記第３のアレイの前記一部を横切ら
   せ、前記第３のアレイの前記一部が挿入されなかったな
   らば前記記号が前記循環メモリにおいて横切っていたで
   あろう前記循環メモリの前記出口点の直後の前記メモリ
   セルにおいて前記循環メモリに再度入らせる手段を含
   み、前記エントリ点は、所定の記号が前記第３のアレイ
   に入ることによって前記所定の記号が前記第３のアレイ
   の前記一部を横切ることを防止する度に前記第３のアレ
   イの前記最後のメモリセルに向かって１つのメモリセル
   だけ進む、挿入手段と、 前記エントリ点が前記第３のアレイの前記最後のメモリ
   セルまで進んだときには、前記第３のアレイの前記一部
   を、前記循環メモリから除去する手段と、 を更に備えていることを特徴とするメモリシステム。
4. 【請求項４】請求項３記載のメモリシステムにおいて、
   データ記号の所定のシーケンスが前記出口点を通過する
   ときに、メモリセルの前記第３のアレイの前記一部を前
   記循環メモリに挿入する手段を更に備えていることを特
   徴とするメモリシステム。
5. 【請求項５】請求項３記載のメモリシステムにおいて、
   記号のシーケンスを、前記メモリシステムに結合された
   信号に応答して、メモリセルの前記第３のアレイの前記
   一部に、挿入する手段を更に備えていることを特徴とす
   るメモリシステム。
6. 【請求項６】請求項３記載のメモリシステムにおいて、
   前記第１及び第３のメモリアレイは、１ビット幅のシフ
   トレジスタを備えていることを特徴とするメモリシステ
   ム。
7. 【請求項７】請求項１記載のメモリシステムにおいて、
   前記検索手段は、記号の前記問合せシーケンスに同等な
   記号の全てのデータシーケンスを検索することを特徴と
   するメモリシステム。
8. 【請求項８】請求項１記載のメモリにおいて、記号の前
   記データシーケンスと記号の前記問合せシーケンスと
   は、３つの型の記号、即ち区切り文字、定数及び変数を
   含み、前記検索手段は、記号の前記問合せシーケンスに
   対応する記号の全てのデータシーケンスを検索し、記号
   のデータシーケンスは、前記シーケンスのそれぞれにお
   ける各変数を定数又は定数と区切り文字との組合せであ
   って区切り文字で始まり区切り文字で終了する組合せに
   よって置き換えることにより前記２つのシーケンスを同
   等とすることができる場合には、前記問合せシーケンス
   に対応するものと定義されることを特徴とするメモリシ
   ステム。
9. 【請求項９】請求項８記載のメモリシステムにおいて、
   前記検索手段は複数のタップ点プロセッサを含んでお
   り、このタップ点プロセッサの１つは、前記タップ点の
   それぞれに動作的に接続されており、前記タップ点プロ
   セッサのそれぞれは、 データシーケンス記号を識別する第１のインジケータ手
   段と、 問合せシーケンス記号を識別する第２のインジケータ手
   段と、 前記第１のインジケータ手段によって識別された前記デ
   ータシーケンス記号と前記第２のインジケータ手段によ
   って識別された前記問合せシーケンス記号と比較し、２
   つの代替的な状態、即ち、比較された前記２つの記号が
   同じであった又は前記記号の少なくとも一方が変数であ
   ったことを示す一致（matched）状態と、前記２つの記
   号が異なり、かつ、いずれも変数でなかったことを示す
   不一致（not matched）状態との一方を有する出力信号
   を発生する比較手段と、 前記比較手段の出力信号に応答し、不一致状態を有する
   出力信号の発生を示すフラグ手段と、 前記第１のインジケータ手段に選択されたデータシーケ
   ンスの前記第１の記号を示させ、前記第２のインジケー
   タ手段に前記問合せシーケンスの前記第１の記号を示
   さ、前記比較手段に前記識別された記号を比較させるた
   めの手段と、前記第１のインジケータ手段に次のデータ
   シーケンス記号を識別させ、前記第２のインジケータ手
   段に次の問合せシーケンス記号を識別させ、終了条件が
   検出されるまで前記比較手段に前記識別された記号を比
   較させる手段と、を有するインジケータ進め手段と、 終了条件を検出する手段と、 前記終了条件に応答して、前記フラグ手段が前記の比較
   のどれもが不一致出力信号の発生を結果として生じない
   場合には、前記選択されたデータシーケンスを出力する
   手段と、 を備えていることを特徴とするメモリシステム。
10. 【請求項１０】請求項９記載のメモリシステムにおい
    て、前記終了条件は、前記比較手段が前記問合せシーケ
    ンスの前記最後の記号とデータシーケンス記号とを比較
    するときに生じるものと定義されることを特徴とするメ
    モリシステム。
11. 【請求項１１】請求項９記載のメモリシステムにおい
    て、前記終了条件は、前記比較手段が前記データシーケ
    ンスの１つの前記最後の記号と問合せシーケンス記号と
    を比較するときに生じるものと定義されることを特徴と
    するメモリシステム。
12. 【請求項１２】請求項９記載のメモリシステムにおい
    て、前記終了条件は、前記比較手段が前記データシーケ
    ンスの１つの前記最後の記号と前記と問合せシーケンス
    の前記最後の記号とを比較するとき、又は、前記比較手
    段が前記不一致状態にある出力信号を発生するとき、の
    いずれかに生じるものと定義されることを特徴とするメ
    モリシステム。
13. 【請求項１３】請求項９記載のメモリシステムにおい
    て、 前記区切り文字は、記号のシーケンス又は記号のシーケ
    ンスに埋め込まれている記号のサブシーケンスの開始を
    画するのに用いられる開区切り文字と、記号の前記シー
    ケンス又は記号のサブシーケンスの終りを画するのに用
    いられる対応する閉区切り文字と、の対応する対として
    生じ、 前記インジケータ進め手段は、どの閉区切り文字がそれ
    ぞれの開区切り文字に対応するかを決定する手段を含ん
    でおり、前記インジケータ進め手段によって識別される
    前記次のデータシーケンス記号と前記次の問合せシーケ
    ンス記号とは、それぞれ、次の隣接するデータシーケン
    ス記号と問合せシーケンス記号とであり、ただし、前の
    比較が変数と開区切り文字との間で行なわれ、前記の次
    の記号が、前記変数の後の次の接続する記号及び前記開
    区切り文字に対応する閉区切り文字の後の次の隣接する
    記号である場合にはそうでない、ことを特徴とするメモ
    リシステム。
14. 【請求項１４】請求項13記載のメモリシステムにおい
    て、どの開区切り文字が与えられた開区切り文字に対応
    するかを判断する前記手段は、その対応の閉区切り文字
    の位置を各開区切り文字の一部分として記号の前記シー
    ケンスに記憶する手段を備えていることを特徴とするメ
    モリシステム。
15. 【請求項１５】請求項14記載のメモリシステムにおい
    て、各記号は１ビットのメモリセルの連続ブロックに記
    憶され、前記ブロックは識別グループとセルのデータグ
    ループとに分割され、前記識別グループは１ビットのメ
    モリセルの前記ブロックに記憶されているデータ記号の
    タイプを特定する２以上のセルを含み、前記データグル
    ープは１ビットのメモリセルの前記ブロックの残りを含
    み、任意の与えられた開区切り文字に対応する閉区切り
    文字の位置を記憶する前記手段は、開区切り文字を記憶
    するのに用いられる前記ブロックの前記データグループ
    におけるＮ個のメモリセルに１の値を記憶させる手段を
    含み、ただし、ここでＮは、前記開区切り文字と、前記
    開区切り文字を含む記号の前記シーケンスにおける前記
    開区切り文字に対応する閉区切り文字との間の記号の数
    であることを特徴とするメモリシステム。
16. 【請求項１６】請求項15記載のメモリシステムにおい
    て、前記第２のインジケータ手段は前記問合せシーケン
    ス記憶手段におけるポインタを含み、前記インジケータ
    進め手段は前記ポインタを増加させる手段を含み、前記
    ポインタは、データシーケンス記号と問合せシーケンス
    記号とが比較されその結果として前記一致出力が前記比
    較手段によって発生された後で、開区切り文字問合せシ
    ーケンス記号が変数データシーケンス記号と比較される
    ときに増加され、前記ポインタは、前記開区切り文字を
    記憶するのに用いられる１ビットの記憶セルの前記ブロ
    ックの前記データグループにおいて各データグループが
    １に設定される度に増加されることを特徴とするメモリ
    システム。
17. 【請求項１７】請求項13記載のメモリシステムにおい
    て、記号のデータシーケンスにおけるどの開区切り文字
    が記号の前記シーケンスにおける与えられた開区切り文
    字に対応するかを判断する前記手段は、各前記タップ点
    プロセッサに動作的に接続され前記開区切り文字を含む
    記号の前記データシーケンスにおける区切り文字を計数
    （カウント）する計数手段を含み、前記計数手段は、前
    記開区切り文字が前記読出し手段によって読み出される
    ときに所定の第１の計数に初期化され、前記計数手段
    は、前記開区切り文字を含む記号の前記データシーケン
    スにおいて開区切り文字が読み出される度に増加され、
    前記計数手段は、記号の前記シーケンスにおいて閉区切
    り文字に遭遇する度に等しい量だけ減少され、前記対応
    する閉区切り文字は、前記計数手段に前記所定の計数を
    示させる閉区切り文字である、ことを特徴とするメモリ
    システム。
18. 【請求項１８】請求項13記載のメモリシステムにおい
    て、前記第１のインジケータ手段は前記比較手段を禁止
    する保持手段を含み、前記保持手段は準備（ready）と
    未準備（not−ready）との２つの状態を有し、該未準備
    状態は、前記第２のインジケータ手段によって特定され
    た前記問合せシーケンス記号に比較されるべき前記デー
    タシーケンス記号は前記タップ点において読み出される
    べき次の記号ではなく前記比較手段は禁止されるべきで
    あることを示し、前記準備状態は、前記第２のインジケ
    ータ手段によって特定される前記問合せシーケンス記号
    に比較されるべき前記データシーケンス記号は前記タッ
    プ点において読み出されるべき次のデータシーケンス記
    号であることを示し、前記インジケータ進め手段は、変
    数問合せシーケンス記号が前記比較手段によって開区切
    り文字データシーケンス記号と比較されるときには、前
    記保持手段の状態を未準備状態に設定し、前記インジケ
    ータ歩進手段は、前記対応する閉区切り文字が前記タッ
    プ点において読み出されるときには前記保持手段を準備
    状態に再設定することを特徴とするメモリシステム。
19. 【請求項１９】記号のデータシーケンスの記憶及び検索
    のためのメモリシステムにおいて、 複数の前記データシーケンスを記憶するための１ビット
    メモリセルの第１のアレイを含む循環メモリであって、
    各前記データシーケンスは、複数の記号を含み、前記記
    号は、３つのタイプ、即ち、区切り文字、定数及び変数
    であると定義され、前記区切り文字は、対応する対、即
    ち、記号のシーケンス又は記号のシーケンスに埋め込ま
    れている記号のサブシーケンスの開始をマークする開区
    切り文字と、記号の前記シーケンス又はサブシーケンス
    の終りをマークする対応する閉区切り文字との対として
    生じ、各前記データシーケンス記号は、前記１ビットメ
    モリセルの連続ブロックに記憶されており、各前記ブロ
    ックは、少なくとも２つの前記メモリセルを含む識別グ
    ループと前記ブロックにおける前記メモリセルの残りを
    含むデータグループとに分割され、前記識別グループは
    前記ブロックに記憶された記号のタイプを特定する、循
    環メモリと、 メモリセルの前記第１のアレイの相互に排他的な位置に
    おいてメモリセルの前記第１のアレイに結合された複数
    のタップ点と、 前記循環メモリに含まれており、前記第１のアレイに記
    憶された前記データシーケンスを、前記タップ点のそれ
    ぞれを通ってシーケンシャルに循環させる手段であっ
    て、前記第１のアレイに記憶されているデータ記号のそ
    れぞれを、それが前記タップ点を通過する際に読み出す
    プロセッサ手段と、記号の前記データシーケンスを受け
    取り、前記第１のアレイに前記データシーケンスを記憶
    する手段と、を含む手段と、 記号の問合せシーケンスを受け取る手段であって、前記
    問合せシーケンスは記号の前記データシーケンスに含ま
    れると同じ３つのタイプの１又は複数の記号を含み、前
    記問合せシーケンスが受け取られる度に前記循環メモリ
    を初期化する手段を含む、手段と、 １ビットメモリセルの第２のアレイを含む記号の前記問
    合せシーケンスを記憶する手段であって、各問合せ信号
    は前記１ビットメモリセルの連続ブロックに記憶され、
    各前記ブロックは前記ブロックに記憶された記号のタイ
    プを特定するための少なくとも２つの前記メモリセルを
    含む識別グループと前記メモリセルの残りを含むデータ
    グループとに分割され、前記識別グループが開区切り文
    字が前記ブロックに記憶されていることを特定する場合
    には、前記開区切り文字に対応する閉区切り文字の位置
    が前記ブロックの前記データグループに記憶され、更
    に、その中に記憶されている各問合せシーケンス記号を
    各前記プロセッサ手段に選択的に結合する手段と、前記
    問合せシーケンス記号のどれが選択されるかを特定する
    複数のインジケータ手段であって、その１つが各前記プ
    ロセッサ手段に対応しをれに応答するインジケータ手段
    と、含む記憶手段と、を備えており、 各前記プロセッサ手段は、 前記プロセッサ手段に対応する前記インジケータ手段に
    よって特定された問合せシーケンス記号と前記プロセッ
    サ手段によって現に読み出されている前記データシーケ
    ンス記号と比較する手段であって、前記記号が同一かあ
    るいは前記記号の少なくとも１つが変数である場合には
    一致出力信号を発生し、前記記号が異なり両方とも変数
    でない場合には不一致信号を発生する比較手段と、 ２つの代替状態を有し、不一致状態にある任意の出力信
    号の発生を示し、前記比較手段出力信号に応答するフラ
    グ手段と、 どのデータシーケンス閉区切り文字が与えられたデータ
    シーケンス開区切り文字に対応するかを判断する区切り
    文字判断手段であって、前記開区切り文字を含む記号の
    前記データシーケンスにおける区切り文字を計数する手
    段を含み、前記計数手段は、前記開区切り文字が前記プ
    ロセッサによって読み出されるときに所定の計数に初期
    化され、前記計数手段は、前記開区切り文字を含む記号
    の前記データシーケンスにおいて開区切り文字が読み出
    されるたびに増加され、前記計数手段は、記号の前記シ
    ーケンスにおいて閉区切り文字に遭遇するたびに等しい
    量だけ減少され、前記対応する閉区切り文字は前記計数
    手段が前記所定の計数を指示するときに前記計数手段に
    よって指示される、区切り文字判断手段と、 前記比較手段が２つの記号を比較するのを防止する保持
    手段であって、前記保持手段は準備と未準備との２つの
    状態を有し、該未準備状態は、前記プロセッサ手段に対
    応する前記インジケータ手段によって特定された前記問
    合せシーケンス記号に比較されるべき前記データシーケ
    ンス記号は前記プロセッサ手段によって読み出されるべ
    き次の記号ではなく、前記準備状態は、前記プロセッサ
    手段に対応する前記インジケータ手段によって特定され
    る前記問合せシーケンス記号に比較されるべき前記デー
    タシーケンス記号は前記プロセッサ手段によって読み出
    されるべき次のデータシーケンス記号であることを示
    す、保持手段と、を含み、 前記プロセッサ手段は、前記問合せシーケンスにおける
    変数記号が前記比較手段によって前記データシーケンス
    における開区切り文字記号と比較されるときには、前記
    保持手段の状態を前記未準備状態に設定し、前記データ
    シーケンスにおける前記開区切り文字に対応する前記デ
    ータシーケンスにおける前記閉区切り文字記号が前記プ
    ロセッサ手段によって前記変数記号と比較されるときに
    は前記保持手段の状態を前記準備状態に再設定し、更
    に、 前記プロセッサ手段に対応する前記インジケータ手段
    に、記号の問合せシーケンスを記憶する前記手段におけ
    る前記問合せシーケンス結合手段によって前記プロセッ
    サ手段に結合されるべき次の問合せシーケンス記号を特
    定させるインジケータ進め手段であって、前記問合せ記
    憶手段における与えられた問合せシーケンス開区切り文
    字に対応する前記閉問合せシーケンス文字を識別する手
    段と、前記フラグ手段を前記不一致状態にある出力信号
    は発生されていないことを示す状態に置き、前記インジ
    ケータ手段は、前記プロセッサ手段に対応し、選択され
    たデータシーケンスが前記タップ点において読み出され
    るときには前記問合せシーケンスの前記第１の状態を示
    し、前記第１のデータシーケンス記号と前記第１の問合
    せシーケンス記号を前記比較手段によって比較させる手
    段とを含む、インジケータ進め手段と、 前記インジケータ進め手段に含まれており、前記プロセ
    ッサ手段に対応する前記インジケータ手段に前記保持手
    段が準備状態にある時にその対応するタップ点において
    前記プロセッサ手段によって読み出されるべき次データ
    シーケンス記号と比較されるべき次の問合せ記号を反復
    的に特定させ、終了条件が検出されるまで前記問合せ及
    びデータ記号にに前記比較手段によって比較させる手段
    であって、前記次の問合せシーケンス記号は、前記問合
    せシーケンスにおける前に特定された問合せシーケンス
    記号に続く次の隣接の記号であり、ただし、前記比較手
    段によってなされた前の比較が、変数データシーケンス
    記号と開区切り文字問合せシーケンス記号との間で行な
    われており、この場合に次の問合せシーケンス記号が、
    前記問合せシーケンスにおける前記開区切り文字に対応
    する閉区切り文字に続く次の隣接の記号であるような場
    合はそうではない、手段と、 前記インジケータ進め手段に含まれており、前記終了条
    件を検出する手段と、 前記プロセッサ手段の任意のものの前記フラグ手段が前
    の比較の全ての結果として一致出力信号が前記データシ
    ーケンスに対して発生されたことを示す場合には、記号
    のデータシーケンスを出力し、前記データシーケンス
    は、前記初期化手段が前記循環メモリを初期化して以降
    は別の前記プロセッサ手段の前記出力手段によって出力
    されていない、手段と、 を備えていることを特徴とするメモリシステム。
20. 【請求項２０】請求項19記載のメモリシステムにおい
    て、前記終了条件は、前記比較手段が前記問合せシーケ
    ンスの前記最後の記号とデータシーケンス記号とを比較
    するときに生じるものと定義されることを特徴とするメ
    モリシステム。
21. 【請求項２１】請求項19記載のメモリシステムにおい
    て、前記終了条件は、前記比較手段が前記データシーケ
    ンスの１つの前記最後の記号と問合せシーケンス記号と
    を比較するときに生じるものと定義されることを特徴と
    するメモリシステム。
22. 【請求項２２】請求項19記載のメモリシステムにおい
    て、前記終了条件は、前記比較手段が前記データシーケ
    ンスの１つの前記最後の記号と前記問合せシーケンスの
    前記最後の記号とを比較するとき、又は、前記比較手段
    が前記不一致状態にある出力信号を発生するとき、のい
    ずれかに生じるものと定義されることを特徴とするメモ
    リシステム。
23. 【請求項２３】請求項19記載のメモリシステムにおい
    て、与えられた開問合せシーケンス区切り文字に対応す
    る閉問合せシーケンス区切り文字を決定する前記手段
    は、前記閉区切り文字の位置を、前記開区切り文字を記
    憶するメモリセルのブロックのデータグループから読み
    出す手段を含むことを特徴とするメモリシステム。
24. 【請求項２４】請求項19記載のメモリシステムにおい
    て、データシーケンス受け取り前記データシーケンスを
    メモリセルの前記第１のアレイに記憶する前記手段は、
    更に、 メモリセルの第３のアレイであって、第１のメモリセル
    と、最後のメモリセルと、前記メモリセルの１つを含む
    エントリ点と前記最後のメモリセルとの間の前記第３の
    アレイの一部をデータ記号に横切らせる手段と、を有す
    る複数の連続的なメモリセルを含む、第３のアレイと、 前記第３のアレイにおけるメモリセルの連続的なブロッ
    クに受け取られたデータシーケンスを、前記受け取られ
    たデータシーケンスの最後の記号が前記第３のアレイの
    前記最後のメモリセルに記憶されるようにロードする手
    段であって、前記エントリ点は前記受け取られたデータ
    シーケンスの前記第１の記号を含むメモリセルである、
    手段と、 前記第３のアレイの前記一部を前記循環メモリの所定の
    出口点における前記循環メモリに挿入する挿入手段であ
    って、データ記号を、前記出口点において前記循環メモ
    リから離れさせ、前記第３のアレイの前記一部を横切ら
    せ、前記第３のアレイの前記一部が挿入されなかったな
    らば前記記号が前記循環メモリにおいて横切っていたで
    あろう前記循環メモリの前記出口点の直後の前記メモリ
    セルにおいて前記循環メモリに再度入らせる手段を含
    み、前記エントリ点は、所定の記号が前記第３のアレイ
    に入ることによって前記所定の記号が前記第３のアレイ
    の前記一部を横切ることを防止する度に前記第３のアレ
    イの前記最後のメモリセルに向かって１つのメモリセル
    だけ進む、挿入手段と、 前記エントリ点が前記第３のアレイの前記最後のメモリ
    セルまで進んだときには、前記第３のアレイの前記一部
    を、前記循環メモリから除去する手段と、 を更に備えていることを特徴とするメモリシステム。
25. 【請求項２５】請求項24記載のメモリシステムにおい
    て、データシーケンス記号の所定のシーケンスが前記出
    口点を通過するときに、前記第３のアレイの前記一部を
    前記循環メモリに挿入する手段を更に備えていることを
    特徴とするメモリシステム。
26. 【請求項２６】請求項24記載のメモリシステムにおい
    て、前記第１及び第３のメモリアレイは、１ビット幅の
    シフトレジスタを備えていることを特徴とするメモリシ
    ステム。
27. 【請求項２７】メモリシステムにおいて、 複数の記号のデータシーケンスを記憶するための複数の
    記憶ワードと、各前記データシーケンスの各前記記号
    を、全ての前記記憶ワードを通してシーケンシャルに循
    環させる手段と、を含む循環記憶手段と、 記号の問合せシーケンスを記憶する手段と、 複数のタップ点において前記循環記憶手段にアクセスす
    る手段であって、前記タップ点のそれぞれは異なる前記
    記憶ワードに結合され、前記タップ点のそれぞれは、そ
    れぞれの前記タップ点を通過する時に各データ記号を読
    み出す、手段と、 各前記タップ読出し手段に接続されており、記号の前記
    読み出されたデータシーケンスと記号の前記問合せシー
    ケンスとを比較し、記号の前記データシーケンスが記号
    の前記問合せシーケンスと対応する時に、記号の前記読
    み出されたデータシーケンスの一致を示す一致信号を発
    生する手段であって、更に、記号の前記データシーケン
    スの一致を少なくとも１つの他のタップ点に通信する手
    段を含む比較手段と、 前記タップ点のそれぞれに接続され、前記一致信号の１
    つの受取りに応答して、前記循環記憶手段から記号の前
    記一致データシーケンスの１つを読み出す出力手段であ
    って、記号の前記一致データシーケンスは、前記一致信
    号が前記発生手段によって発生された後で前記一致デー
    タシーケンスの第１の記号を読み出す第１のタップ点か
    ら読み出され、更に、記号の前記データシーケンスが読
    み出されたことを示す信号を発生し前記信号を前記タッ
    プ点のそれぞれに結合する手段を含む出力手段と、 を備えていることを特徴とするメモリシステム。