JP2512993B2 - Reset circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、リセット回路に関する。TECHNICAL FIELD The present invention relates to a reset circuit.
リセット回路は、リセット端子を有し、このリセット
端子にリセットレベルのリセット信号を印加することに
より、内部回路をリセットする。これにより内部回路は
初期化される。リセット解除後、内部回路はノーマルモ
ードとして通常動作を実行する。The reset circuit has a reset terminal and resets the internal circuit by applying a reset level reset signal to the reset terminal. As a result, the internal circuit is initialized. After the reset is released, the internal circuit operates in the normal mode and performs the normal operation.
周知のとおり、内部回路はその動作が正常であるかど
うかをテストする必要があり、そのテストのためのモー
ドが非ノーマルモードとして設けられている。即ち、ノ
ーマルモードと非ノーマルモードと２つのモードがあ
り、どちらのモードを選択指定するためにモード切替ラ
ッチが設けられている。このラッチに第１の情報が書き
込まれるとノーマルモードが指定され、第２の情報が書
き込まれると非ノーマルモードが指定される。As is well known, the internal circuit needs to test whether its operation is normal, and the mode for the test is provided as a non-normal mode. That is, there are two modes, a normal mode and a non-normal mode, and a mode switching latch is provided to select and specify which mode. When the first information is written in this latch, the normal mode is designated, and when the second information is written, the non-normal mode is designated.
このように、モード切替ラッチの情報は書換可能では
あるが、リセット端子にリセット信号が印加されるとい
うことは、内部を初期化することであるから、モード切
替ラッチも初期化されてノーマルモードを指定する状態
となるように接続されている。As described above, although the information of the mode switching latch is rewritable, the fact that the reset signal is applied to the reset terminal means that the internal is initialized. Therefore, the mode switching latch is also initialized and the normal mode is set. It is connected so that it will be in the specified state.
しかしながら、モード切替ラッチがノーマルモードを
指定している状態から誤って非ノーマルモードに切り替
わる場合がある。従来は、このような状態を自動的に検
出し再びノーマルモード状態に復帰させる手段がないた
めに、外部から外部からリセット信号を印加して復帰さ
せなければならなかった。However, the state in which the mode switching latch designates the normal mode may be erroneously switched to the non-normal mode. Conventionally, since there is no means for automatically detecting such a state and returning to the normal mode state again, it has been necessary to apply a reset signal from the outside to restore the state.
したがって、本願発明の目的は、回路が誤動作して非
ノーマルモードに移行したときに自動的にノーマルモー
ドに移行する手段を提供することにある。Therefore, an object of the present invention is to provide means for automatically shifting to a normal mode when the circuit malfunctions and shifts to a non-normal mode.
本発明のリセット回路は、リセット端子を有し、この
リセット端子へのリセットレベルのリセット信号の印加
により内部をリセット状態とするリセット回路であっ
て、リセット端子はノーマルモードにおいてはオープン
状態となり非ノーマルモードにおいてはリセットレベル
とは異なるレベルに保持されるリセット回路において、
書き込まれた情報に基づきノーマルモードか又は非リセ
ットモードを指定する出力を発生し、かつリセット端子
へのリセット信号の印加によりリセットされてノーマル
モードを指定する出力を発生するように接続されたモー
ド切替ラッチと、リセットレベルの電位点とリセット端
子との間に設けられたトランジスタと、モード切替ラッ
チからの非ノーマルモードを指定する出力に応答してト
ランジスタを導通させる手段とを設けることを特徴とす
る。The reset circuit of the present invention is a reset circuit that has a reset terminal and internally resets it by applying a reset signal of a reset level to the reset terminal. In the reset circuit that is held at a level different from the reset level in the mode,
A mode switch connected so as to generate an output designating a normal mode or a non-reset mode based on the written information and which is reset by application of a reset signal to a reset terminal to generate an output designating the normal mode. A latch, a transistor provided between the potential point of the reset level and the reset terminal, and means for making the transistor conductive in response to an output designating a non-normal mode from the mode switching latch. .
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の回路図である。モード切
替ラッチ１はＤ−F/Fである。図示しない回路が、ラッ
チクロックとともにデータ端子Ｄにロウレベルを与える
と、そのＱ出力はロウレベルとなり、ノーマルモードが
指定される。一方、データ端子Ｄにハイレベルを与える
と、Ｑ出力はハイとなり非ノーマルモードが指定され
る。また、本回路には、リセット端子RESETを有し、ア
クティブハイの信号により内部回路がリセットされる。
このとき、リセット端子RESETはモード切替ラッチ１の
リセット端子RESETにも接続されているので、アルティ
ブハイのリセット信号によりモード切替ラッチ１はリセ
ットされ、その出力はロウレベルとなってノーマルモー
ドを示す出力を発生する。さらに、本リセット回路で
は、モード切替ラッチ１の出力をインバータ４を介して
ゲートに受け、ソースが電源端子に接続され、ドレイン
がリセット端子RESETに接続されたPchのトランジスタ２
を備えている。リセット端子RESETはさらにプルダウン
抵抗３を介して設置されている。この抵抗３の抵抗値は
トランジスタ２のON抵抗値に対して十分に大きくなるよ
うに設定されている。FIG. 1 is a circuit diagram of an embodiment of the present invention. The mode switching latch 1 is D-F / F. When a circuit (not shown) gives a low level to the data terminal D together with the latch clock, its Q output becomes low level, and the normal mode is designated. On the other hand, when a high level is given to the data terminal D, the Q output becomes high and the non-normal mode is designated. Further, this circuit has a reset terminal RESET, and the internal circuit is reset by a signal of active high.
At this time, since the reset terminal RESET is also connected to the reset terminal RESET of the mode switching latch 1, the mode switching latch 1 is reset by the reset signal of altive high, and its output becomes low level to generate the output indicating the normal mode. To do. Further, in this reset circuit, the output of the mode switching latch 1 is received by the gate via the inverter 4, the source is connected to the power supply terminal, and the drain is connected to the reset terminal RESET.
It has. The reset terminal RESET is further installed via the pull-down resistor 3. The resistance value of the resistor 3 is set to be sufficiently larger than the ON resistance value of the transistor 2.
以下、動作につき説明する。 The operation will be described below.
ノーマルモード時には、モード切替ラッチ１のＱ出力
はLoレベルであるので、トランジスタ２のゲート入力は
Hiレベルとなり、非導通となっている。このとき、リセ
ット端子RESETには、外部からのレベル印加がないオー
プンとなっている。したがって、プルダウン抵抗３によ
りリセットLoレベルになる。In the normal mode, since the Q output of the mode switching latch 1 is at Lo level, the gate input of the transistor 2 is
It becomes Hi level and is non-conductive. At this time, the reset terminal RESET is open without any external level application. Therefore, the pull-down resistor 3 sets the reset Lo level.
非ノーマルモードを設定するとには、リセット端子RE
SETをLoレベルにした状態において、モード切替ラッチ
１にハイレベルを書き込みそのＱ出力はHiレベルとす
る。このHiレベルはインバータ４によりトランジスタ２
を導通させるが、ヰセット端子RESETはLoレベルに保持
されているので、非ノーマルモードが解除されることは
ない。To set the non-normal mode, use the reset pin RE
In the state where SET is set to Lo level, the high level is written in the mode switching latch 1 and its Q output is set to Hi level. This Hi level is the transistor 2 by the inverter 4.
However, the non-normal mode is not released because the reset terminal RESET is held at Lo level.
テストを終了し、非ノーマルモードからノーマルモー
ドに移行するときには、リセット端子RESETにLoレベル
の印加を中止する。すると、トランジスタ２は導通して
いることからモード切替ラッチ１はリセットされる。当
該リセットによりモード切替ラッチ１は、Loレベルを出
力しノーマルモードを指定する。また、このLoレベルの
Ｑ出力はトランジスタ２を非導通とする。When the test ends and the mode shifts from the non-normal mode to the normal mode, the application of the Lo level to the reset terminal RESET is stopped. Then, since the transistor 2 is conducting, the mode switching latch 1 is reset. By the reset, the mode switching latch 1 outputs the Lo level and designates the normal mode. Further, this Lo-level Q output makes the transistor 2 non-conductive.
ここで、ノーマルモード状態から誤ってモード切替ラ
ッチ１にハイレベルが書き込まれ、そのＱ出力が非ノー
マルモードを指定すべくハイレベルとなったとしても、
インバータ４はトランジスタ１を導通させ、また、この
ときリセット端子RESETはオープン状態にあることか
ら、モード切替ラッチ１はそのリセット端子RESETにリ
セットレベルを受けることになる。すなわち、ラッチ１
はリセットされ、その出力をロウレベルにしてノーマル
モードに復帰させる。Here, even if the high level is mistakenly written in the mode switching latch 1 from the normal mode state and its Q output becomes the high level to specify the non-normal mode,
Since the inverter 4 makes the transistor 1 conductive and the reset terminal RESET is in the open state at this time, the mode switching latch 1 receives the reset level at the reset terminal RESET. That is, latch 1
Is reset, and its output is set to low level to return to the normal mode.
以上説明したように、本発明のリセット回路はノーマ
ルモードであるときに間違って非ノーマルモードに移行
したとき、自動的にノーマルモードに移行することがで
きる。As described above, when the reset circuit of the present invention mistakenly shifts to the non-normal mode in the normal mode, it can automatically shift to the normal mode.
第１図は本発明の一実施例の回路図である。 １……モード切替ラッチ ２……Pchトランジスタ ３……プルダウン抵抗 ４……インバータ FIG. 1 is a circuit diagram of an embodiment of the present invention. 1 …… Mode switching latch 2 …… Pch transistor 3 …… Pull-down resistor 4 …… Inverter
Claims (1)
のリセットレベルのリセット信号の印加により内部をリ
セット状態とするリセット回路であって、前記リセット
端子はノーマルモードにおいてはオープン状態となり非
ノーマルモードにおいては前記リセットレベルとは異な
るレベルに保持されるリセット回路において、書き込ま
れた情報に基づき前記ノーマルモードか又は前記非リセ
ットモードを指定する出力を発生し、かつ前記リセット
端子への前記リセット信号の印加によりリセットされて
前記ノーマルモードを指定する出力を発生するように接
続されたモード切替ラッチと、前記リセットレベルの電
位点と前記リセット端子との間に設けられたトランジス
タ、前記モード切替ラッチからの前記非ノーマルモード
を指定する出力に応答して前記トランジスタを導通させ
る手段とを設けることを特徴とするリセット回路。1. A reset circuit having a reset terminal, wherein a reset signal having a reset level applied to the reset terminal causes an internal reset state. The reset terminal is in an open state in a normal mode and in a non-normal mode. In the reset circuit that is held at a level different from the reset level, an output designating the normal mode or the non-reset mode is generated based on the written information, and the reset signal to the reset terminal is output. A mode switching latch connected to generate an output which is reset by application to specify the normal mode, a transistor provided between the reset level potential point and the reset terminal, and the mode switching latch In the output that specifies the non-normal mode Reset circuit, characterized in that answer to providing a means for conducting the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135884A JP2512993B2 (en) | 1988-06-01 | 1988-06-01 | Reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135884A JP2512993B2 (en) | 1988-06-01 | 1988-06-01 | Reset circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304515A JPH01304515A (en) | 1989-12-08 |
| JP2512993B2 true JP2512993B2 (en) | 1996-07-03 |
Family
ID=15162037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135884A Expired - Fee Related JP2512993B2 (en) | 1988-06-01 | 1988-06-01 | Reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512993B2 (en) |
-
1988
- 1988-06-01 JP JP63135884A patent/JP2512993B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01304515A (en) | 1989-12-08 |
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