JP2511253B2 - Digital graphic equalizer - Google Patents
Digital graphic equalizerInfo
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はデジタル・グラフィック・イコライザに係
り、例えばPCMオーディオ信号等のデジタルオーディオ
信号を各周波数帯域別にレベル可変して取出すグラフィ
ック・イコライザに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital graphic equalizer, and more particularly to a graphic equalizer which extracts a digital audio signal such as a PCM audio signal by varying its level for each frequency band.
従来の技術 従来のデジタル・グラフィック・イコライザに用いら
れるデジタル・フィルタは、一般に、個々の帯域強調/
減衰フィルタをもち、それらを合成して総合特性を得る
ように構成されたものであり、1個のフィルタで構成さ
れたものではなかった。2. Description of the Related Art Digital filters used in conventional digital graphic equalizers generally use individual band enhancement /
It has an attenuating filter and is configured to combine them to obtain an overall characteristic, and is not configured by one filter.
発明が解決しようとする課題点 従来のFIRデジタル・フィルタでは、帯域強調特性Kb
(ブースト量Lb)及び帯域減衰特性Kc(カット量Lc)を
得るための各バンド別にフィルタを設けなければならな
いため、構成が複雑となる問題点があった。Problems to be Solved by the Invention In the conventional FIR digital filter, the band emphasis characteristic K b
Since it is necessary to provide a filter for each band in order to obtain (boost amount L b ) and band attenuation characteristic K c (cut amount L c ), there is a problem that the configuration becomes complicated.
一方、例えば特開昭58−182315号公報記載のIIRデジ
タル・フィルタを用いる技術が知られているが、これを
用いた場合IIRデジタル・フィルタであるために位相が
非直線であり、又、まるめ誤差によって高域のSN比が劣
化し、更に、発振し易いと共に1個のフィルタでは所望
の総合特性を得にくい問題点があった。On the other hand, for example, a technique using an IIR digital filter described in Japanese Patent Laid-Open No. 58-182315 is known. However, when this is used, the phase is non-linear because it is an IIR digital filter, and Due to the error, the SN ratio in the high frequency range is deteriorated, and further, there is a problem that it is easy to oscillate and it is difficult to obtain a desired overall characteristic with one filter.
本発明は、1個のFIRデジタル・フィルタで構成し、
少ない係数データで高速に所望の帯域強調及び減衰特性
を得ることができるデジタル・グラフィック・イコライ
ザを提供することを目的とする。The present invention consists of one FIR digital filter,
An object of the present invention is to provide a digital graphic equalizer that can obtain desired band enhancement and attenuation characteristics at high speed with a small amount of coefficient data.
問題点を解決するための手段 第1図において、制御装置9及びDSP(デジタル・シ
グナル・プロセッサ)4は特性入力部13からの指定に応
じてフィルタ係数を変更し、帯域側の係数を加算して新
たな係数を得、一旦保持する手段及び新たな係数にて周
波数特性を変更される手段の各一実施例である。Means for Solving the Problems In FIG. 1, the control device 9 and the DSP (digital signal processor) 4 change the filter coefficient according to the designation from the characteristic input section 13 and add the coefficient on the band side. The present invention is an embodiment of a means for obtaining and holding a new coefficient once, and a means for changing the frequency characteristic with the new coefficient.
作用 複数の帯域別に仮想されるFIRデジタル帯域フィルタ1
7k(k=1〜n)(第4図)各々の複数の係数hki(i
=1〜l)(第8図)のうち特性入力部13からの指定に
対応した該当帯域のフィルタの係数を指定に応じて変更
し、複数の係数別(1〜l)に複数の帯域(1〜n)の
係数を加算して 複数の係数別の数と同じ数lの係数h1〜hn(第5図)を
得、この得られた係数に基づいてFIRデジタル・フィル
タ40(第4図)の周波数特性に変更する。このとき、係
数変更手段はFIRデジタルフィルタが動作中に保持され
た係数を新たな係数に切換える。このため、リアルタイ
ムでFIRデジタルフィルタの特性切換えが行なえる。Function FIR digital bandpass filter virtualized by multiple bands 1
7 k (k = 1 to n) (FIG. 4) A plurality of coefficients h ki (i
= 1 to 1) (FIG. 8), the coefficient of the filter of the corresponding band corresponding to the specification from the characteristic input unit 13 is changed according to the specification, and a plurality of bands (1 to 1) are divided into a plurality of bands (1 to l). 1 to n) The same number l of coefficients h 1 to h n (FIG. 5) as the number of coefficients are obtained, and the frequency characteristic of the FIR digital filter 40 (FIG. 4) is changed based on the obtained coefficients. At this time, the coefficient changing means switches the coefficient held during the operation of the FIR digital filter to a new coefficient. Therefore, the characteristics of the FIR digital filter can be switched in real time.
実施例 第1図は本発明イコライザの一実施例のブロック系統
図を示す。同図中、13は特性入力部、14は表示部で、第
2図に示す如く、特性可変用スイッチSW1,SW2,…S
Wn、表示素子群141,142,…14nが設けられている。4
はDSPで、特性入力部13にて設定された例えば第3図に
示すnバンドのイコライザ特性K1〜Knを実現すべくデジ
タル・フィルタ演算を行なうもので、内部に係数メモリ
42、プログラムROM41等を有する。Embodiment FIG. 1 shows a block system diagram of an embodiment of the equalizer of the present invention. In the figure, 13 is a characteristic input section, and 14 is a display section. As shown in FIG. 2, characteristic changing switches SW 1 , SW 2 , ...
W n and display element groups 14 1 , 14 2 , ... 14 n are provided. Four
Is a DSP for performing digital filter operation to realize the n-band equalizer characteristics K 1 to K n set in the characteristic input unit 13 as shown in FIG.
It has 4 2 , program ROM 4 1, etc.
入力端子1に光ファイバ(図示せず)を経て供給され
たデジタル・オーディオ信号は光インタフェース2にて
電気変換されると共に例えばシリアル/バラレル変換さ
れ、ラッチ回路3に供給されてここにラッチされる。ラ
ッチ回路3の出力は後述のDSP4にて特性入力部13の指定
に応じてイコライザ特性を可変され、ラッチ回路5に供
給され、光インターフェース6にてパラレル/シリアル
変換され、又光信号に変換され、端子15より取出され、
光ファイバに供給される。The digital audio signal supplied to the input terminal 1 through an optical fiber (not shown) is electrically converted by the optical interface 2 and is also serial / parallel converted, supplied to the latch circuit 3 and latched therein. . The output of the latch circuit 3 has its equalizer characteristic changed by the DSP 4 described later according to the designation of the characteristic input unit 13, supplied to the latch circuit 5, converted into parallel / serial by the optical interface 6, and converted into an optical signal. , Taken out from terminal 15,
It is supplied to the optical fiber.
DSP4は実質上第4図に示す如く、nバンドのデジタル
・帯域フィルタ171〜17nの各係数を係数メモリ42の書換
えによって可変することにより所望のイコライザ特性K1
〜Knを得る構成とされており、デジタル・帯域フィルタ
としては例えば第6図(A),(B)に示すものが考え
られる。DSP4 is as shown substantially in the Figure 4, the desired equalizer characteristic by varying the coefficients of a digital bandpass filter 17 1 to 17 n of the n bands by rewriting the coefficient memory 4 2 K 1
.About.K n , and the digital / bandpass filter shown in FIGS. 6 (A) and 6 (B) can be considered.
第6図(A),(B)は夫々デジタル・帯域フィルタ
の回路及びその概略ブロック系統図を示す。第6図
(A)において、1サンプル遅延部281〜28l、乗算部29
1〜29l、加算部302〜30lにて第7図(A)の実線の特性
を得る低域通過フィルタ(低域フィルタ)22、1サンプ
ル遅延部331〜33l、乗算部341〜34l、加算部352〜35lに
て同図(B)の実線の特性を得る高域通過フィルタ(高
域フィルタ)24が夫々構成されており、一方、1サンプ
ル遅延部321〜32m、乗算部(レベル調整部)31、36にて
全域フィルタ(実質的に遅延回路及びアッテネータ)23
が構成されている。6 (A) and 6 (B) respectively show a circuit of the digital bandpass filter and its schematic block system diagram. In FIG. 6A, 1-sample delay units 28 1 to 28 l and multiplication unit 29
1 to 29 l , adder units 30 2 to 30 l to obtain the characteristics of the solid line in FIG. 7 (A), low-pass filter (22), 1-sample delay unit 33 1 to 33 l , multiplication unit 34 1 to 34C l, and solid high-pass filter to obtain the characteristics (high pass filter) 24 of the same at the addition unit 35 2 to 35 l FIG (B) is respectively configured, whereas, 1 sample delay part 32 1 Up to 32 m , all-pass filter (substantially delay circuit and attenuator) 23 in multiplication units (level adjustment units) 31 and 36
Is configured.
低域フィルタ22の乗算器291〜29lの係数a1〜alは第10
図(A)に示す関数窓であり、一方、高域フィルタ24の
乗算部341〜34lの係数b1〜blは同図(B)に示す関数窓
であり、全域フィルタ23の出力は低域フィルタ22及び高
域フィルタ24の中間タップmの加算部30m,35mに供給さ
れる。The coefficients a 1 to a l of the multipliers 29 1 to 29 l of the low-pass filter 22 are the tenth
Figure is a function window (A), the other hand, the coefficient b 1 ~b l multiplier 34 1 to 34C l of high-pass filter 24 is a function window shown in FIG. (B), the output of the all-pass filter 23 Is supplied to the addition units 30 m and 35 m of the intermediate tap m of the low-pass filter 22 and the high-pass filter 24.
この場合、第7図(A)に示す如く、低域フィルタ
(実線)と全域フィルタ(一点鎖線)とを合成して破線
の特性を得、これらを合成して同図(C)に示す)帯域
減衰特性Kcを得る。In this case, as shown in FIG. 7 (A), the low-pass filter (solid line) and the all-pass filter (dotted line) are combined to obtain the characteristic of the broken line, and these are combined to show in FIG. 7 (C). The band attenuation characteristic K c is obtained.
一方、帯域強調特性を得る場合、帯域フィルタ22の乗
算部291〜29lの係数a1〜alを可変設定して第7図(E)
に示す特性を得るように構成する一方、高域フィルタ24
の乗算部341〜34lの係数b1〜blを可変設定して同図
(D)に示す特性を得るように構成する。上記帯域減衰
特性を得る場合と同様に、第7図(D)に示す如く、高
域フィルタ(実線)と全域フィルタ(一点鎖線)とを合
成して破線の特性を得ると共に、同図(E)に示す如
く、低域フィルタ(実線)と全域フィルタ(一点鎖線)
とを合成して破線の特性を得、これらを合成して同図
(C)に示す帯域強調特性Kbを得る。On the other hand, in the case of obtaining the band emphasis characteristic, the coefficients a 1 to a l of the multiplication units 29 1 to 29 l of the band filter 22 are variably set, and FIG.
While being configured to obtain the characteristics shown in
The coefficients b 1 to b l of the multiplication units 34 1 to 34 l are variably set to obtain the characteristic shown in FIG. Similar to the case of obtaining the above band attenuation characteristic, as shown in FIG. 7 (D), the high-pass filter (solid line) and the all-pass filter (dashed line) are combined to obtain the characteristic of the broken line, and FIG. ), Low-pass filter (solid line) and all-pass filter (dashed line)
Are combined to obtain the characteristic of the broken line, and these are combined to obtain the band emphasis characteristic K b shown in FIG.
第8図は第6図(A)に示す帯域フィルタを簡略化し
たもので、全域フィルタを特別に設けず、低域フィルタ
22の係数ai(a1〜al)と高域フィルタ24の係数bi(b1〜
bl)とを加算部31(311〜31l)で加算した係数hki(h11
〜h1)(第11図)を乗算部29(291〜29l)の係数に
設定したものであり、実質的に第6図(A)に示す回路
図と等価である。FIG. 8 is a simplified version of the bandpass filter shown in FIG. 6 (A).
22 coefficients a i (a 1 to a l ) and high-pass filter 24 coefficients b i (b 1 to a l ).
b l ) and the coefficient added by the adder 31 (31 1 to 31 l ) h ki (h 11
To h 1) (and which was the FIG. 11) is set to the coefficient multiplier 29 (29 1 ~29 l), is equivalent to the circuit diagram shown in substantially FIG. 6 (A).
これらが等価となる理由については、次の通りであ
る。The reason why these are equivalent is as follows.
第6図及び第8図を参照するに、遅延回路28(第6図
(A)及び第8図)と遅延回路33(第6図(A))は、
入力された信号X(n)からそれぞれのサンプル遅延信
号X(n−1),X(n−2),...,X(n−l)を作るた
めのもので、これらは縦続に接続された複数の1サンプ
ル遅延部(Z-1)によって構成され、遅延回路28と33は
互いに同一の機能を有するものである。Referring to FIGS. 6 and 8, the delay circuit 28 (FIGS. 6 (A) and 8) and the delay circuit 33 (FIG. 6 (A)) are
The sample delay signals X (n-1), X (n-2), ..., X (n-1) are generated from the input signal X (n), and these are connected in cascade. The delay circuits 28 and 33 are composed of a plurality of 1-sample delay sections (Z −1 ) and have the same function.
また、第6図(A)の遅延回路32は信号X(n)から
mサンプル遅延信号X(n−m)を作る目的で設けら
れ、縦続に接続された複数の1サンプル遅延部(Z-1)
によって構成され、遅延回路28(の一部)と同一の機能
を有するものである。そこで、それらの遅延回路におけ
るk番目の信号X(n−k)に対して遅延回路28では係
数akを掛け、遅延回路33では係数bkを掛け、遅延回路32
では係数at、btをそれぞれ乗算してから加算器30lと35l
とからそれぞれの総和 [ただし、1≦k≦l]と,at・X(n−m)の総和、
及び [ただし、1≦k≦l]と、bt・X(n−m)の総和)
を得て、それらを加算器37で加算することは、第8図に
示すように予め係数ak、bk、及びat、btを加算しておい
て係数hkiとし、それらを用いて乗算して総和を得るこ
とと等しく(数式で等価になる)、第6図(A)と第8
図とが等価になる。Further, the delay circuit 32 of FIG. 6 (A) is provided for the purpose of producing the m-sample delay signal X (n-m) from the signal X (n), and a plurality of 1-sample delay sections (Z − 1 )
And has the same function as (a part of) the delay circuit 28. Therefore, the delay circuit 28 multiplies the k-th signal X (n−k) in these delay circuits by the coefficient ak, the delay circuit 33 multiplies the coefficient bk, and the delay circuit 32
Now multiply the coefficients at and bt respectively, and then adder 30l and 35l
And sum of each [Where 1 ≦ k ≦ l] and the sum of at · X (n−m),
as well as [However, the sum of 1 ≦ k ≦ l] and bt · X (n−m))
The obtained, is adding them at the adder 37, advance coefficient ak as shown in FIG. 8, bk, and at, the coefficient h ki keep by adding bt, by multiplying with them Equivalent to obtaining the sum (equal to the mathematical formula), FIG. 6 (A) and FIG.
Is equivalent to the figure.
そして、第7図(C)の合成特性KCが第7図(A)と
第7図(B)の合成から得られる理由は次の通りであ
る。The reason why the composite characteristic KC of FIG. 7 (C) is obtained from the composite of FIG. 7 (A) and FIG. 7 (B) is as follows.
一般に、原形フィルタを考えると、この鏡像フィルタ
はその鏡像関係にあり、即ち、原形フィルタのパスバン
ドが鏡像フィルタのストップバンドになり、原形フィル
タのストップバンドが鏡像フィルタのパスバンドになる
ことが知られており、このような2つのフィルタを合成
すると、互いに干渉して平坦なフィルタ、即ち、全域通
過フィルタとなり、互いの特性は打ち消しあう。In general, when considering the original filter, it is known that this mirror image filter is in a mirror image relationship, that is, the pass band of the original filter becomes the stop band of the mirror image filter, and the stop band of the original filter becomes the pass band of the mirror image filter. However, when such two filters are combined, they interfere with each other to form a flat filter, that is, an all-pass filter, and the characteristics of each other cancel each other out.
しかし、実際には第7図(A)における低域フィルタ
が平坦特性と交差する点(周波数)と第7図(B)にお
ける高域フィルタが平坦特性と交差する点(周波数)の
レベルは第7図(C)のレベル−Lcに一致しておらず、
それよりも約6dB(デシベル)低いので、これらの低域
フィルタおよび高域フィルタが加算されて得られる合成
特性ではレベル−Lcに一致させることができ、第7図
(C)の特性が可能である。つまり、実際にこのような
両特性の打ち消しあいにより“干渉”は発生するが、こ
の第7図(C)のようにカット曲線(減衰曲線)の極小
部分のレベルが−Lcに収まるようにすることが可能であ
ることが分かる。However, in reality, the level at the point (frequency) at which the low-pass filter in FIG. 7 (A) intersects the flat characteristic and at the point (frequency) at which the high-pass filter in FIG. 7 (B) intersects the flat characteristic is It does not match the level-Lc in Fig. 7 (C),
Since it is about 6 dB (decibel) lower than that, it is possible to match the level-Lc in the combined characteristic obtained by adding these low-pass filter and high-pass filter, and the characteristic of FIG. 7 (C) is possible. is there. That is, although "interference" is actually caused by the cancellation of these two characteristics, the level of the minimum part of the cut curve (attenuation curve) is set within -Lc as shown in FIG. 7 (C). It turns out that it is possible.
第7図(E)における低域フィルタが平坦特性と交差
する点(周波数)と第7図(D)における高域フィルタ
が平坦特性と交差する点(周波数)のレベルは、第7図
(C)のレベルLbで表した場合に、レベル−Lbに一致し
ておらず、それよりも約6dB低いところに設定すること
により、これらの低域フィルタおよび高域フィルタとさ
らに全域通過フィルタが加算されて得られる合成特性で
は第7図(C)に描いたようなレベル+Lbのピークを有
するブースト特性(増強特性)を得ることができる。The level at the point (frequency) at which the low-pass filter in FIG. 7 (E) intersects the flat characteristic and at the point (frequency) at which the high-pass filter in FIG. 7 (D) intersects the flat characteristic is shown in FIG. 7 (C). ) Level Lb does not match the level −Lb and is set about 6 dB lower than that, these low-pass filter, high-pass filter, and all-pass filter are added. With the obtained combined characteristic, it is possible to obtain a boost characteristic (enhancement characteristic) having a peak of level + Lb as shown in FIG. 7 (C).
なお、個別に計算される1バンドの場合、係数は、正
規化する必要がないが、複数のバンドを処理する場合に
は、単純に加算する前に係数を正規化する必要があり、
複数バンドでは加算する係数データは予め正規化してあ
る。In the case of one band calculated individually, the coefficient does not need to be normalized, but when processing a plurality of bands, it is necessary to normalize the coefficient before simply adding,
The coefficient data to be added in a plurality of bands is normalized in advance.
第6図(A),第8図に示す帯域フィルタは第4図の
各帯域フィルタ171〜17lに夫々適用されるものである
が、第5図に示す帯域フィルタは第4図に示す帯域フィ
ルタ171〜17n及び加算器19全体(40で示す)と等価のも
ので、実際には、本発明では第5図に示す帯域フィルタ
を用いる。第5図に示すものは、第8図に示す加算方法
で得られるh11〜h1を第1バンドの係数、以下同様
の方法で得たh21〜h2lを第2バンドの係数、h31〜h3lを
第3バンドの係数、…,hn1〜hnlを第nバンドの係数と
し、加算部(演算部)441,442,…,44lにより夫々 を演算して夫々乗算器291,292,…29lに供給すること
により、第4図に示す帯域フィルタ171〜17nを個々に演
算したのと等価な結果を1つの帯域フィルタで得るもの
である。The band-pass filters shown in FIGS. 6 (A) and 8 are applied to the band-pass filters 17 1 to 17 l shown in FIG. 4, respectively. The band-pass filter shown in FIG. 5 is shown in FIG. It is equivalent to the band-pass filters 17 1 to 17 n and the entire adder 19 (indicated by 40), and in practice, the band-pass filter shown in FIG. 5 is used in the present invention. In FIG. 5, h 11 to h 1 obtained by the addition method shown in FIG. 8 are the coefficients of the first band, h 21 to h 2l obtained by the same method below are the coefficients of the second band, h the 31 to h 3l coefficients of the third band, ..., a h n1 to h nl the coefficient of the n band adding section (operation section) 4 41, 4 42, ..., respectively by 4 4l s Is calculated and supplied to the multipliers 29 1 , 29 2 , ... 29 l, respectively , to obtain a result equivalent to the individual calculation of the bandpass filters 17 1 to 17 n shown in FIG. 4 by one bandpass filter. I will get it.
この第4図のような並列接続による総合特性は、第3
図の単純な重ね合わせとはならず、干渉された特性にな
ることが知られている。即ち、このような干渉が十分無
視できるような限定された条件、即ち、第3図の特性が
クロスしていない、例えば第3図における特性K1,K4,
・・・,KK,Knのような離れた特性とすることにより干
渉が無視できる。すなわち、特性K1の中心周波数は75Hz
であり180Hzでブースト/カット特性のゲインがほぼゼ
ロdBとなり、特性K4の中心周波数は600Hzであり220Hzで
ブーストまたはカット特性のゲインがほぼゼロdBとな
り、特性がクロスしていない。The overall characteristics of parallel connection as shown in Fig. 4 are
It is known that it is not a simple superposition of the figures, but an interfering characteristic. That is, a limited condition in which such interference can be sufficiently ignored, that is, the characteristics of FIG. 3 are not crossed, for example, the characteristics K 1 , K 4 in FIG.
The interference can be neglected by making the characteristics such that K K and K n are separated. That is, the center frequency of the characteristic K 1 is 75 Hz
The gain of the boost / cut characteristic is almost zero dB at 180 Hz, the center frequency of the characteristic K 4 is 600 Hz, and the gain of the boost or cut characteristic is almost zero dB at 220 Hz, and the characteristics are not crossed.
したがって、本願実施例は干渉がある場合には、例え
ば、−K1(中心周波数75Hz)とK2(中心周波数150Hz)
のような接近特性を合成した場合にはそれぞれのカット
特性およびブースト特性がゼロdBになる周波数がクロス
しているので、互いのピークが減少させられると共にそ
のピークの間のレベルがほぼ平坦になる。本実施例では
厳密な等化を言うには互いにクロスしないこととの制限
がある。Therefore, in the present embodiment, when there is interference, for example, -K 1 (center frequency 75 Hz) and K 2 (center frequency 150 Hz)
When the close characteristics such as are combined, the frequencies at which the cut characteristics and the boost characteristics become 0 dB are crossed, so the peaks of each are reduced and the level between the peaks becomes almost flat. . In this embodiment, the strict equalization is limited to the fact that they do not cross each other.
次に、イコライザ特性の切換えについて説明する。イ
コライザ特性を切換えるに際してDSP4を実質上構成する
デジタル・フィルタの係数に対応した係数データを切換
えるのであるが、この切換え動作を制御するのは制御装
置9内のCPU(制御手段)10であり、CPU10はROM11,RAM1
2からの制御信号に基づき第9図に示すフローチャート
に従って動作する構成とされている。Next, switching of the equalizer characteristic will be described. When the equalizer characteristic is switched, the coefficient data corresponding to the coefficient of the digital filter which substantially constitutes the DSP 4 is switched. It is the CPU (control means) 10 in the control device 9 that controls this switching operation. Is ROM11, RAM1
It is configured to operate according to the flow chart shown in FIG. 9 based on the control signal from 2.
特性入力部13の所定のバンドのスイッチを操作するこ
とによりスイッチ位置制御データが入力され(第9図
(A)中ステップ101)、このバンドに対応した表示素
子群の所定のセグメントが表示され(ステップ102)、
指定されたイコライザ特性に対応したフィルタ係数(例
えば第3バンドであればh31,h32,…h3l)がROM(格納
部)11から検索される(ステップ103)。入力操作の終
了は、最終の入力操作を待ってフィルター係数が検索さ
れ変更されるものではなく、入力操作の最小の移動操作
毎に入力結果がフィルタ係数の変更をもたらし、上記操
作がすべて終了した時が、真の終了となる。The switch position control data is input by operating the switch of the predetermined band of the characteristic input unit 13 (step 101 in FIG. 9A), and the predetermined segment of the display element group corresponding to this band is displayed ( Step 102),
A filter coefficient (for example, h 31 , h 32 , ... H 3l for the third band) corresponding to the designated equalizer characteristic is retrieved from the ROM (storage unit) 11 (step 103). The end of the input operation does not mean that the filter coefficient is searched and changed after waiting for the final input operation, but the input result causes the change of the filter coefficient at every minimum movement operation of the input operation, and the above operation is completed. Time is the true end.
ROM11からフィルタ係数が検索されるとこれがRAM12に
移され、これらは割り込みタイミングでラッチ回路(第
1の保持手段)8の順次送出される(第9図(B)中ス
テップ111)。When the filter coefficients are retrieved from the ROM 11, they are transferred to the RAM 12, and these are sequentially sent to the latch circuit (first holding means) 8 at the interrupt timing (step 111 in FIG. 9B).
このラッチ回路8には、所定の1つのバンド(例えば
第3バンド)のデータ(例えばh31、h32、...h3l)がラ
ッチされ、その度に、データ11〜nlの中の、所定の1つ
のバンドに関するこれらのデータ(すなわち例えば
h31、h32、...h3l)のアドレスが指定される。The latch circuit 8 latches data (for example, h31, h32, ... h3l) of a predetermined one band (for example, the third band), and each time, a predetermined one of the data 11 to nl is latched. These data for one band (ie eg
The addresses of h 31 , h 32 , ... h3l) are specified.
これと同時にアドレスデータがアドレスメモリ7に供
給され、各ラッチデータに対応するアドレスが指定され
る(ステップ112)。このとき、CPU10は11〜nlの中の1m
〜nlまでの部分を順次カウントアップし、全データが入
力されたことの判定がカウンタセットを以て行なわれる
(ステップ113〜115)。At the same time, the address data is supplied to the address memory 7, and the address corresponding to each latch data is designated (step 112). At this time, CPU 10 is 1 m out of 1 1 to n l.
Up to n l are sequentially counted up, and it is judged by the counter set that all the data have been input (steps 113 to 115).
DSP4により、ラッチ回路8の出力データがアドレスメ
モリ7にて指定されたアドレスで係数メモリ42(第2の
保持部)に書き込まれる。全てのアドレスにフィルタ係
数が書き込まれると、前述の如く加算部441,442,…,
44lにより、 が演算されメモリ部431〜43l(第5図)にストアされ
る。この場合、係数メモリ42の各フィルタ係数(1〜
l)のメモリ部(第3の保持部)431〜43lを構成する2
つのメモリ部のうち非動作中のページのメモリ部にスト
アされ、直ちに切換えられ、これによって新たな係数
h1,h2,…,hlが得られ、1サンプリン毎にフィルタ演
算が行われ、新たなイコライザ特性が得られる。The DSP 4, the output data of the latch circuit 8 is written into the coefficient memory 4 2 at the specified address (the second holding portion) by the address memory 7. When the filter coefficients are written in all the addresses, the adding units 4 41 , 4 42 , ...
4 4l Is calculated and stored in the memory units 4 31 to 43 1 (FIG. 5). In this case, the filter coefficients of the coefficient memory 4 2 (1
2) constituting the memory unit (third holding unit) 4 31 to 43 1 of 1)
It is stored in the memory part of the non-operating page of the two memory parts and is switched immediately, so that the new coefficient
h 1 , h 2 , ..., H l are obtained, a filter operation is performed for each sampler, and a new equalizer characteristic is obtained.
このように、特性入力部13にてイコライザ特性を指定
する度に が演算されて新たな係数h1,h2,…,hlが得られ、イコ
ライザ特性がリアルタイムで可変される。In this way, each time the equalizer characteristic is specified in the characteristic input unit 13, Is calculated to obtain new coefficients h 1 , h 2 , ..., H l , and the equalizer characteristic is changed in real time.
なお、上記実施例では の演算はDSP4が行なう構成とされているが、CPU10にて
行なうように構成しても良い。In the above embodiment, Although the operation of is performed by the DSP 4, it may be performed by the CPU 10.
又、帯域強調特性Kb及び帯域減衰特性Kcは第3図に示
したものに限らず、バンドパスフィルタのゲインを変え
る方式のものでも良い。Further, the band emphasis characteristic K b and the band attenuation characteristic K c are not limited to those shown in FIG. 3, and may be of a system in which the gain of the band pass filter is changed.
発明の効果 本発明になるデジタル・グラフィック・イコライザに
よれば、1個のFIRデジタル・フィルタを用いているた
めに構成が簡単であり、又、FIRデジタル・フィルタを
用いるため、IIRデジタル・フィルタを用いているた
め、IIRデジタル・フィルタを用いたものに比して特に
高域のSN比の劣化がなく、発振等の問題も生じることな
く、又、係数の組を1系統の組に変換するようにしてい
るために少ない係数データで様々な特性を組合わせ得、
これにより、特性の自由度が大であり、又、一のフィル
タ構成で実現できるので、構成が簡単で短時間で演算可
能であり、例えばDSP等の高速プロセッサ等で小形、か
つ、低コストに構成し得、また更に、特性入力部から所
望のイコライザ特性の指定があった場合、FIRデジタル
・フィルタの動作ならびに係数変更手段の動作が一連的
に行なわれながら保持部に保持された係数が切換えられ
て周波数特性が変更されているため、フィルタ特性をリ
アルタイムで可変できる等の特長を有する。EFFECTS OF THE INVENTION According to the digital graphic equalizer of the present invention, the configuration is simple because one FIR digital filter is used, and since the FIR digital filter is used, the IIR digital filter is used. Since it is used, compared to the one using IIR digital filter, there is no deterioration in the SN ratio in the high frequency range, problems such as oscillation do not occur, and the set of coefficients is converted into one system set. Therefore, it is possible to combine various characteristics with a small amount of coefficient data,
As a result, the degree of freedom in characteristics is large, and since it can be realized with one filter configuration, the configuration is simple and it is possible to perform calculations in a short time. For example, a high-speed processor such as DSP can be made compact and low cost. In addition, when the desired equalizer characteristic is designated from the characteristic input section, the coefficient held in the holding section is switched while the operation of the FIR digital filter and the operation of the coefficient changing unit are performed in series. Since the frequency characteristics have been changed, the filter characteristics can be changed in real time.
第1図及び第2図は夫々本発明イコライザの一実施例の
ブロック系統図及びその一部の概略図、第3図及び第4
図は夫々イコライザ特性図及びイコライザ特性を得る帯
域フィルタのブロック系統図、第5図は本発明のイコラ
イザに用いるFIRデジタル・フィルタの回路図、第6図
はFIRデジタル・帯域フィルタの回路図、第7図はフィ
ルタの周波数特性図、第8図はFIRデジタル・帯域フィ
ルタの回路図、第9図はCPUの動作説明用フローチャー
ト、第10図及び第11図はフィルタの係数値を示す図であ
る。 1…デジタル・オーディオ信号入力端子、4…DSP、42
…係数メモリ、7…アドレスメモリ、8…ラッチ回路、
9…制御装置、10…CPU、11…プログラムROM、12…CP
U、12…CPU作業用RAM、13…特性入力部、14…表示部、1
5…出力端子部、281〜29l…乗算部、302〜30l,321〜32
l…加算部、40…FIRデジタル・フィルタ。1 and 2 are a block system diagram of an embodiment of the equalizer of the present invention and a schematic diagram of a part thereof, FIGS. 3 and 4, respectively.
FIG. 5 is a block diagram of an equalizer characteristic diagram and a band filter for obtaining an equalizer characteristic, FIG. 5 is a circuit diagram of an FIR digital filter used in the equalizer of the present invention, and FIG. 6 is a circuit diagram of an FIR digital band filter. FIG. 7 is a frequency characteristic diagram of the filter, FIG. 8 is a circuit diagram of the FIR digital band filter, FIG. 9 is a flowchart for explaining the operation of the CPU, and FIGS. 10 and 11 are diagrams showing the coefficient values of the filter. . 1 ... digital audio signal input terminal, 4 ... DSP, 4 2
... coefficient memory, 7 ... address memory, 8 ... latch circuit,
9 ... Control device, 10 ... CPU, 11 ... Program ROM, 12 ... CP
U, 12 ... RAM for CPU work, 13 ... Characteristic input section, 14 ... Display section, 1
5 ... Output terminal block, 28 1 to 29 l Multiply block, 30 2 to 30 l , 32 1 to 32
l … Adder, 40… FIR digital filter.
Claims (1)
を指定する特性入力部(13)と、 該複数の帯域別に仮想されたFIRデジタル帯域フィルタ
の夫々の係数を格納する格納部(11)と、 該格納部(11)から前記の指定に応じて対応する係数を
取出して第1の保持部(8)に供給するための制御手段
(10)と、 該第1の保持部(8)から供給される係数が書き込まれ
る第2の保持部(42)と、該第2の保持部(42)に書き
込まれた係数に基づいて該複数の係数別に複数の帯域別
の係数を加算するための演算部441〜44l)と、この加算
結果を一旦記憶するための第3の保持部(431〜43l)と
を具備する係数変更手段(4)とから成り、 該係数変更手段(4)は、そのフィルタ動作中におい
て、該加算により得られた係数に基づいて、周波数特性
を変更して1個のデジタル・フィルタを構成することを
特徴とするデジタルグラフィック・イコライザ。1. A characteristic input unit (13) for designating a desired equalizer characteristic for each of a plurality of bands, and a storage unit (11) for storing each coefficient of a virtual FIR digital bandpass filter for each of the plurality of bands. A control means (10) for extracting a coefficient corresponding to the designation from the storage section (11) and supplying the coefficient to the first holding section (8), and from the first holding section (8) A second holding unit (4 2 ) in which the supplied coefficient is written, and a plurality of coefficient for each band is added for each of the plurality of coefficients based on the coefficient written in the second holding unit (4 2 ). a calculation unit 4 41 to 4 4l) for made from the coefficient changing means comprises a third holding unit for temporarily storing the result of the addition (4 31 ~4 3l) (4 ), changes the coefficient Means (4), during the filter operation, based on the coefficient obtained by the addition, frequency characteristics Is changed to configure one digital filter, a digital graphic equalizer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22315985A JP2511253B2 (en) | 1985-10-07 | 1985-10-07 | Digital graphic equalizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22315985A JP2511253B2 (en) | 1985-10-07 | 1985-10-07 | Digital graphic equalizer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6282707A JPS6282707A (en) | 1987-04-16 |
JP2511253B2 true JP2511253B2 (en) | 1996-06-26 |
Family
ID=16793715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22315985A Expired - Lifetime JP2511253B2 (en) | 1985-10-07 | 1985-10-07 | Digital graphic equalizer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2511253B2 (en) |
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JP2881767B2 (en) * | 1988-04-08 | 1999-04-12 | ソニー株式会社 | Volume control device |
JP2627346B2 (en) * | 1990-02-19 | 1997-07-02 | 三洋電機株式会社 | Sound equipment |
WO2005057784A1 (en) * | 2003-12-12 | 2005-06-23 | Neuro Solution Corp. | Digital filter designing method and designing device |
WO2005078925A1 (en) * | 2004-02-17 | 2005-08-25 | Neuro Solution Corp. | Digital filter design method and device, digital filter design program, and digital filter |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178808A (en) * | 1983-03-30 | 1984-10-11 | Oki Electric Ind Co Ltd | Digital equalizer amplifier for audio use |
-
1985
- 1985-10-07 JP JP22315985A patent/JP2511253B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
ディジタル信号処理の基礎,前田渡著,オーム社,昭和55.10.25,P.186−188 |
Also Published As
Publication number | Publication date |
---|---|
JPS6282707A (en) | 1987-04-16 |
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