JP2024515482A - 表面実装無線周波数構成部品 - Google Patents

Abstract

表面実装構成部品が、モノリシック基板と、入力端子と、出力端子と、ＤＣバイアス端子とを備え得る。各々の端子はモノリシック基板の上に形成され得る。導電性トレースが、入力端子と出力端子との間の信号経路に含まれるモノリシック基板の表面の上に形成され得る。薄膜抵抗器が、ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に接続され得る。ＤＣバイアス経路は、ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に沿う１つまたは複数の場所において、モノリシック基板の表面に対して垂直である平面において断面積を有し得る。ＤＣバイアス経路の断面積は約１，０００平方ミクロン未満であり得る。

Description

関連出願の相互参照
本出願は、２０２１年３月２９日の出願日を有する米国仮特許出願第６３／１６７，２０２号の出願の利益を主張し、この特許出願は、その全体において、本明細書で参照により組み込まれている。

本主題は、概して、表面実装構成部品に関する。より詳細には、本主題は、直流（ＤＣ）成分を信号へと調整（例えば、除去および／または追加）するための表面実装構成部品に関する。

高周波数無線信号通信の人気が増加している。小形化に向けた動向は、小さい受動構成部品の望ましさも増加させている。小形化は、表面実装する小さい受動構成部品の難しさも増加させている。

バイアスティは、バイアスティを通過した信号への直流（ＤＣ）成分の除去および／または追加を行うように構成されている。しかしながら、従来のバイアスティ構成部品は、高い輪郭（例えば、厚さ）および大きなフットプリントを有するなど、概して大きい。従来のバイアスティは、構成部品の大きさを増加させ得るワイヤの巻かれた誘導子をしばしば含み得る。

本発明の一実施形態によれば、表面実装構成部品が、モノリシック基板と、入力端子と、出力端子と、ＤＣバイアス端子とを備え得る。各々の端子はモノリシック基板の上に形成され得る。導電性トレースが、入力端子と出力端子との間の信号経路に含まれるモノリシック基板の表面の上に形成され得る。薄膜抵抗器が、ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に接続され得る。ＤＣバイアス経路は、ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に沿う１つまたは複数の場所において、モノリシック基板の表面に対して垂直である平面において断面積を有し得る。ＤＣバイアス経路の断面積は約１，０００平方ミクロン未満であり得る。

本発明の他の実施形態によれば、表面実装構成部品が、モノリシック基板と、入力端子と、出力端子と、ＤＣバイアス端子とを備え得る。各々の端子はモノリシック基板の上に形成され得る。導電性トレースが、入力端子と出力端子との間の信号経路に含まれるモノリシック基板の表面の上に形成され得る。薄膜抵抗器が、ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に接続され得る。ＤＣバイアス経路は、ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に沿う１つまたは複数の場所において、モノリシック基板の表面と平行であるＸＹ平面において、約１００ミクロン未満である幅を有することができる。

本発明の他の実施形態によれば、表面実装構成部品を形成する方法が、入力端子と出力端子との間の信号経路に含まれるモノリシック基板の表面の上に導電性トレースをパターン形成するステップと、ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に接続される薄膜抵抗器を堆積させるステップと、入力端子、出力端子、およびＤＣバイアス端子をモノリシック基板の上に形成するステップとを含み得る。ＤＣバイアス経路は、ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に沿う１つまたは複数の場所において、モノリシック基板の表面に対して垂直である平面において断面積を有することができ、ＤＣバイアス経路の断面積は約１，０００平方ミクロン未満である。

本発明の最良の様態を含み、当業者に向けられた、本発明の完全な可能化する開示は、添付の図を参照する本明細書で述べられている。

本開示の態様による表面実装構成部品の一実施形態の斜視図である。 図１Ａの表面実装構成部品の一部分の部分的に拡大した斜視図である。 本開示の態様による、ＤＣブロッキングコンデンサを備える表面実装構成部品の実施形態の図である。 本開示の態様による、４つの端子ではなく３つの端子を含む表面実装構成部品の実施形態の概略図である。 本開示の態様による表面実装構成部品の他の実施形態の図である。 図２Ａの表面実装構成部品の一部分の部分的に拡大した斜視図である。 ＤＣブロッキングコンデンサなしで図２の表面実装構成部品と概して同様である表面実装構成部品の実施形態を示す図である。 図３の表面実装構成部品と、直列に接続された多層セラミックコンデンサとを含む表面実装組立体の実施形態の図である。 図３の表面実装構成部品と同様の表面実装構成部品と、表面実装構成部品の信号経路に接続された多層セラミックコンデンサとを含む表面実装組立体の実施形態の図である。 本開示の態様による表面実装構成部品の他の実施形態の上面図である。 本開示の態様による表面実装構成部品を形成するための方法の流れ図である。 図１Ｃの表面実装構成部品の入力端子（ポート１）と出力端子（ポート２）との間の挿入損失応答曲線（Ｓ２１）の図である。 図１Ａおよび図１Ｂの表面実装構成部品の入力端子（ポート１）と出力端子（ポート２）との間の挿入損失応答曲線（Ｓ２１）の図である。 図２Ａおよび図２Ｂの表面実装構成部品についての入力端子（ポート１）と出力端子（ポート２）との間の挿入損失応答曲線（Ｓ２１）の図である。 本開示の態様による活性電極層の一実施形態の上面図である。 本開示の態様による、図９Ａに示されているように構成された交互の電極層の斜視図である。 複数の容量領域が本開示の態様により形成されている図９Ａの活性電極層の実施形態の上下方向での図である。 複数の容量領域が本開示の態様により形成されている遮蔽電極層の実施形態の上下方向での図である。 本開示の態様による、活性電極層が図９Ａ～図９Ｃにおいて示されているように構成されており、遮蔽電極層が図９Ｄに示されているように構成されている複数の領域を含むコンデンサの一実施形態の側方からの断面図である。 本開示の態様による活性電極層の他の実施形態の上面図である。 複数の容量領域が本開示の態様により形成されている図１０Ａの活性電極層の実施形態の上下方向での図である。 本開示の態様による、図１０Ａに示されているように構成された交互の電極層の斜視図である。 本開示の態様による、活性電極層が図１０Ａ～図１０Ｃにおいて示されているように構成されており、遮蔽電極層が図９Ｄに示されているように構成されている複数の領域を含むコンデンサの他の実施形態の側方からの断面図である。 本開示の態様によるコンデンサの他の実施形態の図である。 複数の容量領域を伴う、図９Ａ～図９Ｅで示されたコンデンサの実施形態の回路概略図である。 複数の容量領域を伴う、図１０Ａ～図１０Ｃで示されたコンデンサの実施形態の回路概略図である。 本開示の態様によるコンデンサの活性電極層の一実施形態の上面図である。 本開示の態様による、図１４Ａの電極パターンの複数の容量領域を示す図である。 本開示の態様による遮蔽電極を備えるコンデンサの実施形態の側方からの立面図である。 本開示の態様による遮蔽電極のない他のコンデンサの側方からの立面図である。

本明細書および添付の図面を通じての符号の繰り返しの使用は、本発明の同じまたは類似の特徴または要素を表すように意図されている。

ＤＣバイアス電圧をＡＣ信号へと調整（例えば、除去および／または追加）することができる表面実装構成部品が開示されている。表面実装構成部品は、１つもしくは複数の薄膜抵抗器および／または細い電流狭窄部を備え得る。このような特徴は、ＤＣバイアス成分を信号に追加するとき、ＡＣ摂動を低減することができる。薄膜抵抗器および細い電流狭窄部は、結果的にできた表面実装構成部品が（例えば、印刷回路基板などにおいて）小さいフットプリントで達成され得るように、非常に小さい領域（例えば、フットプリント）で概して提供できる。さらに、ある実施形態では、表面実装構成部品は、入力信号のＤＣ成分を阻止（例えば、除去）することと、新たなＤＣ成分を、表面実装構成部品から受信された出力信号に追加することとの両方を可能とするように、ＤＣブロッキングコンデンサを備え得る。したがって、現在の表面実装構成部品は、信号のＤＣバイアス成分を調整するためのコンパクトな解決策を提供することができる。

例えば、表面実装構成部品は、例えばフットプリントなど、コンパクトな大きさを有し得る。表面実装構成部品は、約１５ｍｍ^２未満であり、ある実施形態では約１０ｍｍ^２未満であり、ある実施形態では約５ｍｍ^２未満であり、ある実施形態では約３ｍｍ^２未満であり、ある実施形態では約２ｍｍ^２未満であるフットプリントを有し得る。

表面実装構成部品は、約１ｍｍから約３．５ｍｍまでで、ある実施形態では約１ｍｍから約３ｍｍまでで、ある実施形態では約１．２ｍｍから約２ｍｍまでの全長を有し得る。

表面実装構成部品は、約０．８ｍｍから約３．５ｍｍまでで、ある実施形態では約０．９ｍｍから約３ｍｍまでで、ある実施形態では約１ｍｍから約２ｍｍまでの全幅を有し得る。

表面実装構成部品は、約０．１ｍｍから約２ｍｍまでで、ある実施形態では約０．２ｍｍから約１．５ｍｍまでで、ある実施形態では約０．３ｍｍから約１ｍｍまでで、ある実施形態では約０．４ｍｍから約０．８ｍｍまででの全厚を有し得る。

表面実装構成部品は、モノリシック基板と、モノリシック基板の表面に形成された複数の端子とを備え得る。表面実装構成部品は、入力端子（例えば、第１の端子）と、第２の出力端子（例えば、第２の端子）と、ＤＣバイアス端子（例えば、第３の端子）とを備え得る。ある実施形態では、表面実装構成部品は、モノリシック基板の上に形成され得る追加のＤＣバイアス端子（例えば、第４の端子）を備え得る。導電性トレースが、入力端子と出力端子との間の信号経路に含まれるモノリシック基板の表面の上に形成され得る。

ＤＣバイアス端子と信号経路との間でＤＣバイアス経路に沿う１つまたは複数の場所において、ＤＣバイアス経路は、１，０００平方ミクロン未満である断面積、および／または、１００ミクロン未満である幅を有し得る。断面積は、モノリシック基板の表面に対して垂直である平面においてであり得る。幅は、モノリシック基板の表面と平行である平面であり得る。例えば、ある実施形態では、この断面積および／または幅は、導電性薄膜コネクタが導電性トレースと接続する場所において位置付けられ得る。ＤＣバイアス経路は、ＤＣバイアス経路に沿う他の場所において、より幅広いだけであり得る、および／または、より大きい断面積を有し得る。しかしながら、他の実施形態では、ＤＣバイアス経路は、ＤＣバイアス経路の一部、ほとんど、または全部に沿って、１，０００平方ミクロン未満である断面積、および／または、１００ミクロン未満である幅を概して有し得る。

例の実施形態において、第１の抵抗器は、ＤＣバイアス端子と接続される第１の端と、１，０００平方ミクロン未満である断面積、および／または１００ミクロン未満である幅を有する第１の導電性薄膜コネクタによって導電性トレースと接続される第２の端とを有し得る。

第１の抵抗器、ならびに／または、ＤＣバイアス経路（例えば、第１の導電性薄膜コネクタ）の比較的小さい断面積および／もしくは幅は、交流電流（ＡＣ）摂動が、ＤＣバイアス端子から信号経路に導入されるのを低減および／または禁止するように構成され得る。

第１の導電性薄膜コネクタに沿う１つまたは複数の場所において、第１の導電性薄膜コネクタは比較的小さい断面積を有し得る。比較的小さい断面積は、ＡＣ摂動が通過するのを低減および／または禁止することができる。例えば、断面積は、モノリシック基板の表面に対して垂直である平面においてであり得る。

一例として、断面積は、第１の導電性薄膜コネクタが導電性トレースと接続する場所（例えば、導電性トレースの縁）において位置付けられ得る。前記導電性トレースはＹ方向に長くされ得る。第１の導電性薄膜コネクタは、Ｙ方向に対して垂直であるＺ方向において厚さを有し得る。第１の導電性薄膜コネクタは、１つまたは複数の場所において、ＸＹ平面（例えば、Ｙ方向）に幅を有し得る。例えば、導電性トレースは、第１の縁と、第１の縁と反対の第２の縁とを有し得る。第１の縁および第２の縁の各々はＹ方向に延びることができる。それら縁は真っ直ぐとでき、互いと平行とできる。第１の導電性薄膜コネクタは、第１の導電性薄膜コネクタが導電性トレースの第１の縁と接続する場所に位置付けられ得る第１の導電性薄膜コネクタの幅を有し得る。

しかしながら、細い断面積は、ＤＣバイアス端子と導電性トレースとの間でＤＣバイアス経路に沿う任意の適切な場所に位置付けられ得る。例として、薄膜抵抗器および／またはＤＣバイアス端子は、小さい断面積および／または幅を定める１つまたは複数の場所を有し得る。

ある実施形態では、第２の抵抗器（例えば、追加の抵抗器）が、追加のＤＣバイアス端子と接続される第１の端と、第２の抵抗器を導電性トレースに接続する第２の導電性薄膜コネクタなどによって信号経路と接続される第２の端とを有し得る。第２の導電性薄膜コネクタは、第１の導電性薄膜コネクタと同様の構成を有し得る。例えば、第２の導電性薄膜コネクタは、約１，０００平方ミクロン未満の断面積、および／または、約１００ミクロン未満の幅を有し得る。

入力信号が入力端子（例えば、第１の端子）に適用でき、出力信号が出力端子（例えば、第２の端子）において生成され得る。直流（ＤＣ）バイアス電圧が、入力端子に対して、ＤＣバイアス端子および／または追加のＤＣバイアス端子に適用され得る。第１の導電性薄膜コネクタおよび／または第２の導電性薄膜コネクタは、信号経路に導入されることで、出力端子において生成される出力信号へと導入されるＡＣ摂動を、低減および／または制限することができる。例えば、第１の導電性薄膜コネクタおよび第２の導電性薄膜コネクタのそれぞれの細い位置または狭窄された位置が、ＤＣバイアス端子および／または追加のＤＣバイアス端子から導電性トレースへの交流電流の伝送を低減または禁止することができる。

表面実装構成部品は、ランドグリッドアレイ、ボールグリッドアレイなど、グリッドアレイ式の実装のために構成され得る。例えば、端子の各々は表面実装構成部品の表面に形成され得る。各々の端子は、ボールグリッドアレイ式の実装のためのそれぞれの半田ボールを含み得る。しかしながら、任意の適切な様々な外部端子が、表面実装構成部品を実装する表面のために設けることができる。表面実装構成部品の１つまたは複数の端子は、表面実装構成部品の基板の１つまたは複数の側面に形成され得る。例えば、第１の外部端子および第２の外部端子は側面の周りを包むことができる。第３の外部端子および／または第４の外部端子は、基板の側面に形成することができ、キャスタレーションなどとして構成することができる。

ある実施形態では、導電性トレースは、入力端子および第２の端子の各々と直接的に電気的に接続させることができる。導電性トレースは、入力端子と第２の端子との間で直流の流れを遮断するコンデンサまたは他の要素がなくてもよい。しかしながら、他の実施形態では、表面実装構成部品は１つまたは複数のコンデンサを含み得る。ある実施形態では、表面実装構成部品は、入力端子に適用される入力信号のＤＣ成分を低減および／または除去するように構成され得る。例えば、表面実装構成部品はコンデンサを含み得る。コンデンサは、入力端子と第２の端子との間の信号経路において導電性トレースと接続することができる。例えば、第１の導電性薄膜コネクタは、コンデンサと入力端子との間にある、導電性トレースに沿う第１の場所において、導電性トレースと接続することができる。コンデンサは、入力端子から第２の端子への入力信号のＤＣ成分を阻止することができる一方で、入力信号のＡＣ成分を、コンデンサを介して第２の端子へと通過させることができる。したがって、表面実装構成部品は、入力端子からの入力信号のＤＣ成分を阻止することができる一方で、（例えば、第３の端子および／または第４の端子によって）ＤＣバイアス端子および／または追加のＤＣバイアス端子から出力信号へと導入させるために、ＤＣバイアス電圧を導入することができる。

ある実施形態では、第１の導電性薄膜コネクタは、Ｙ方向において第２の導電性薄膜コネクタと概して並べることができる。例えば、導電性トレースはＹ方向に長くされ得る。第１の導電性薄膜コネクタは、導電性トレースに沿う第１の場所において導電性トレースと接続することができる。第２の導電性薄膜コネクタは、第２の場所において導電性トレースと接続することができる。第２の場所は、Ｙ方向において第１の場所と概して並べることができる。例えば、第１の場所は、Ｙ方向において、約１０ミクロンの距離未満で第２の場所から離間され得る。したがって、第１の導電性薄膜コネクタは、Ｙ方向において第２の導電性薄膜コネクタと概して並べることができる。

モノリシック基板は、様々な適切な材料であり得る、または様々な適切な材料を含み得る。例えば、モノリシック基板は、酸化アルミニウム（アルミナ）、窒化アルミニウム、酸化ベリリウム、窒化ホウ素、窒化ケイ素、酸化マグネシウム、酸化亜鉛、炭化ケイ素、任意の適切なセラミック材料、およびそれらの混合物など、様々なセラミック材料であり得る、またはそのような材料を含み得る。モノリシック基板は、ケイ素（Ｓｉ）、ガラス、およびガラス－セラミック材料であり得る、またはそのような材料を含み得る。

薄膜部品（例えば、薄膜抵抗器、導電性トレース、端子、および／または導電性薄膜コネクタ）は、様々な適切なサブトラクティブ法、セミアディティブ法、または完全なアディティブ法の過程を用いて正確に形成することができる。例えば、物理蒸着および／または化学蒸着が使用できる。例えば、ある実施形態では、薄膜部品は、スパッタリング、ある種の物理蒸着を使用して形成できる。しかしながら、例えば、プラズマ促進化学蒸着（ＰＥＣＶＤ）、無電解メッキ、および電気メッキを含め、様々な他の適切な過程が使用できる。リソグラフィマスクおよびエッチングが、薄膜部品の所望の形を生成するために使用できる。反応性ガスまたは非反応性ガス（例えば、アルゴン、窒素、酸素、塩素、三塩化ホウ素）のプラズマを用いるドライエッチング、および／またはウェットエッチングを含め、様々な適切なエッチング技術が使用できる。

抵抗層は、フォトリソグラフィもしくは任意の他の適切なパターン形成技術、エッチング、ＰＥＣＶＤ（プラズマ促進化学蒸着）過程、または他のアディティブ法および／もしくはサブトラクティブ法の技術を含め、様々な薄膜技術を使用して形成することができる。抵抗層は、様々な適切な抵抗材料から形成することができる。例えば、抵抗層は、窒化タンタル（ＴａＮ）、ニッケルクロム（ＮｉＣｒ）、アルミ化タンタル、クロムシリコン、窒化チタン、チタンタングステン、タンタルタングステン、このような材料の酸化物および／もしくは窒化物、ならびに／または任意の他の適切な薄膜抵抗材料を含み得る。

抵抗層は任意の適切な厚さを有し得る。例えば、ある実施形態では、抵抗層の厚さは、約０．０１μｍから約１００μｍまでの範囲であり得、ある実施形態では約０．１μｍから約５０μｍまでの範囲であり得、ある実施形態では約０．５μｍから約２０μｍまでの範囲であり得る。

導電性トレースは、様々な適切な導電性材料から形成することができる。例えば、導電性トレースは、アルミニウム、銅、金、銀、ニッケル、それらの混合物、および／もしくは任意の他の適切な金属、金属充填ポリマ材料、または任意の他の適切な導電性材料を含み得る。

導電性トレースは任意の適切な厚さを有し得る。例えば、ある実施形態では、導電性トレースの厚さは、約０．００１μｍから約１，０００μｍまでの範囲であり得、ある実施形態では約０．０１μｍから約１００μｍまでの範囲であり得、ある実施形態では約０．１μｍから約５０μｍまでの範囲であり得、ある実施形態では約０．５μｍから約２０μｍまでの範囲であり得る。

本明細書で使用されているように、「の上に形成される」は、他の層に直接的に接触している層に言及することができる。しかしながら、中間層がそれらの間に形成されてもよい。また、下面を参照して使用されるとき、「の上に形成される」は、構成部品の外面に対して使用され得る。したがって、下面「の上に形成される」層は、それが形成される層より構成部品の外部に近くなり得る。

本開示の態様は、例えば図４Ａおよび図４Ｂを参照して以下に記載されているように、表面実装構成部品および多層セラミックコンデンサを含む表面実装組立体に向けられている。

積層型セラミックコンデンサは、実装表面に対して第１の配向で優れた挿入損失特性を呈する。例えば、コンデンサは、約１ＧＨｚから約４０ＧＨｚで約－０．５ｄＢより大きく、ある実施形態では約－０．４ｄＢより大きく、ある実施形態では約－０．３５ｄＢより大きく、ある実施形態では約－０．３ｄＢより大きい挿入損失を呈することができる。ある実施形態では、コンデンサは、約１０ＧＨｚで約－０．４ｄＢより大きく、ある実施形態では約１０ＧＨｚで約－０．３５ｄＢより大きく、ある実施形態では約－０．３ｄＢより大きく、ある実施形態では約１０ＧＨｚで約－０．２５ｄＢより大きい挿入損失を呈することができる。コンデンサは、約２０ＧＨｚで約－０．４ｄＢより大きく、ある実施形態では約２０ＧＨｚで約－０．３５ｄＢより大きく、ある実施形態では約２０ＧＨｚで約－０．３ｄＢより大きい挿入損失を呈することができる。コンデンサは、約３０ＧＨｚで約－０．４ｄＢより大きく、ある実施形態では約３０ＧＨｚで約－０．３５ｄＢより大きく、ある実施形態では約３０ＧＨｚで約－０．３ｄＢより大きく、ある実施形態では約３０ＧＨｚで約－０．２５ｄＢより大きい挿入損失を呈することができる。コンデンサは、約４０ＧＨｚで約－０．４ｄＢより大きく、ある実施形態では約４０ＧＨｚで約－０．３５ｄＢより大きく、ある実施形態では約４０ＧＨｚで約－０．３ｄＢより大きく、ある実施形態では約４０ＧＨｚで約－０．２５ｄＢより大きい挿入損失を呈することができる。

ある実施形態では、広帯域積層型セラミックコンデンサは、約５ＧＨｚから約２０ＧＨｚで約－０．０５ｄＢから約－０．４ｄＢまでの範囲、ある実施形態では約１０ＧＨｚから約２０ＧＨｚで約－０．０５ｄＢから約－０．３ｄＢまでの範囲、ある実施形態では約２０ＧＨｚから約３０ＧＨｚで約－０．０５ｄＢから約－０．３ｄＢまでの範囲、ある実施形態では約３０ＧＨｚから約４０ＧＨｚで約－０．０５ｄＢから約－０．３ｄＢまでの範囲である挿入損失を呈することができる。

Ｉ． 例の実施形態
図１Ａは、モノリシック基板１０２を備える表面実装構成部品１００を示している。入力端子１０４、出力端子１０６、ＤＣバイアス端子１０８、および追加のＤＣバイアス端子１１０が、モノリシック基板１０２と接続することができる（例えば、モノリシック基板１０２の上に形成され得る）。導電性トレース１１２が、入力端子１０４と第２の端子１０６との間の信号経路１１５に含まれるモノリシック基板１０２の表面１１４の上に形成され得る。

第１の抵抗器１１６が、ＤＣバイアス端子１０８と接続される第１の端１１８と、導電性トレース１１２を介して信号経路１１５と接続される第２の端１２０とを有し得る。描写されている実施形態において、細い位置１２４を有する第１の導電性薄膜コネクタ１２２が、第１の抵抗器１１６を導電性トレース１１２と接続し、延いては信号経路１１５と接続するために、第１の抵抗器１１６と導電性トレース１１２との間で延びる。第１の抵抗器１１６および／または第１の導電性薄膜コネクタ１２２は、ＡＣ摂動が、ＤＣバイアス端子１０８から導電性トレース１１２へと導入されるのを低減および／または禁止するように構成され得る。

第１の導電性薄膜コネクタ１２２の細い位置１２４は、ＡＣ摂動が通り抜けるのを低減および／または禁止するように機能することができる比較的小さい断面積を有し得る。例えば、細い位置１２４は、モノリシック基板１０２の表面１１４に対して垂直である平面において断面積を有し得、モノリシック基板の表面１１４と平行である平面において幅を有し得る。例えば、断面積は、Ｚ方向１３０およびＹ方向１２６と並べられるＹＺ平面において定められ得る。表面１１４は、Ｙ方向１２６と、Ｙ方向１２６およびＺ方向１３０の各々に対して垂直であるＸ方向１２９とを含むＸＹ平面に位置し得る。幅は、表面１１４と平行なＸＹ平面において定められ得る。

図１Ｂは、図１Ａの表面実装構成部品１００の一部分の部分的に拡大した斜視図を示している。導電性トレース１１２はＹ方向１２６に長くされ得る。第１の導電性薄膜コネクタ１２２は、Ｙ方向１２６に対して垂直であるＺ方向１３０において厚さ１２８を有し得る。第１の導電性薄膜コネクタ１２２は、第１の導電性薄膜コネクタ１２２の細い位置１２４において、Ｙ方向１２６における幅１３２を有し得る。例えば、導電性トレース１１２は、第１の縁１３１と、第１の縁１３１と反対の第２の縁１３３（図１Ａ）とを有し得る。第１の縁１３１および第２の縁１３３の各々はＹ方向１２６に延びることができる。例えば、第１の縁１３１と第２の縁１３３とは真っ直ぐであり得、互いと平行であり得る。第１の導電性薄膜コネクタ１２２の細い位置１２４は、第１の導電性薄膜コネクタ１２２が導電性トレース１１２の第１の縁１３１と接続し得る場所に位置付けられ得る。

再び図１Ａを参照すると、ある実施形態では、第２の抵抗器１３４が、追加のＤＣバイアス端子１１０と接続される第１の端１３６と、導電性トレース１１２を介して信号経路と接続される第２の端１３８とを有し得る。より具体的には、第２の導電性薄膜コネクタ１４０が、第２の抵抗器１３４を信号経路と接続するために、第２の抵抗器１３４と導電性トレース１１２との間で延びる。第２の導電性薄膜コネクタ１４０は、第１の導電性薄膜コネクタ１２２と同様の構成を有し得る。例えば、第２の導電性薄膜コネクタ１４０は細い位置１４２を有し得る。細い位置１４２は、表面１１４に対して垂直であるＹＺ平面において断面積を有し得る。

第１の導電性薄膜コネクタ１２２および第２の導電性薄膜コネクタ１４０は、本開示の範囲内で様々な形を有することができる。例えば、第１の導電性薄膜コネクタ１２２は、第１の場所１５２において収束する実質的に真っ直ぐな縁１２３、１２５の対を有し得る。しかしながら、他の実施形態では、縁１２３、１２５は、湾曲させられてもよい、および／または、第１の場所１５２において収束する複数の階段状の段差を含んでもよい。導電性薄膜コネクタ１２２、１４０は、それぞれの細い位置１２４、１４２を含む任意の適切な形を有し得る。

入力信号が入力端子１０４に適用でき、出力信号が出力端子１０６において生成され得る。ＤＣバイアス電圧が、入力端子１０４に対して、ＤＣバイアス端子１０８および／または追加のＤＣバイアス端子１１０に適用され得る。第１の導電性薄膜コネクタ１２２および第２の導電性薄膜コネクタ１４０は、導電性トレース１１２に導入されることで、第２の端子または出力端子１０６において生成される出力信号へと導入されるＡＣ摂動を、低減および／または制限することができる。例えば、第１の導電性薄膜コネクタ１２２および第２の導電性薄膜コネクタ１４０のそれぞれの細い位置１２４、１４２は、ＤＣバイアス端子１０８および／または追加のＤＣバイアス端子１１０から導電性トレース１１２へのＡＣの伝送を低減または禁止することができる。

ある実施形態では、導電性トレース１１２は、入力端子１０４および出力端子１０６の各々と直接的に接続させることができる。例えば、導電性トレース１１２は、入力端子１０３と第２の端子１０６との間で直流の流れを遮断するコンデンサまたは他の要素がなくてもよい。しかしながら、他の実施形態では、表面実装構成部品１００は、例えば、図１Ｃおよび図３を参照して以下に記載されているように、１つまたは複数のコンデンサを備え得る。

表面実装構成部品１００は、ランドグリッドアレイ、ボールグリッドアレイなど、グリッドアレイ式の実装のために構成され得る。例えば、端子１０４、１０６、１０８、１１０の各々は表面実装構成部品１００の表面１１４に形成され得る。各々の端子１０４、１０６、１０８、１１０は、ボールグリッドアレイ式実装のためにそれぞれの半田ボール１４４、１４６、１４８、１５０を備え得る。しかしながら、任意の適切な様々な外部端子が、表面実装構成部品１００を実装する表面のために設けることができる。例えば、図２Ａおよび図２Ｂを参照すると、表面実装構成部品２００が、表面実装構成部品２００のモノリシック基板２０２の１つまたは複数の側面２０１に形成された第１の外部端子２０４、第２の外部端子２０６、第３の外部端子２０８、および第４の外部端子２１０を備え得る。例えば、第１の外部端子２０４および第２の外部端子２０６（例えば、入力端子２０４および出力端子２０６）は側面２０１の周りを包むことができる。第３の外部端子２０８および／または第４の外部端子２１０（例えば、ＤＣバイアス端子２０８および追加のＤＣバイアス端子２１０）は、モノリシック基板２０２の側面２０１に形成することができ、キャスタレーションなどとして構成することができる。

図１Ｃは、本開示の態様による表面実装構成部品１８０の他の実施形態を示している。同じ特徴および構成部品を反映するために、図１Ａおよび図１Ｂと同じ符号が図１Ｃでは使用されている。表面実装構成部品１８０は、入力端子１０４と第２の端子１０６との間の信号経路において導電性トレース１１２と接続されるコンデンサ１８２を備え得る。例えば、第１の導電性薄膜コネクタ１２２は、コンデンサ１８２と入力端子１０４との間にある、導電性トレース１１２に沿う場所において、導電性トレース１１２と接続することができる。

コンデンサ１８２は、入力端子１０４から第２の端子１０６への入力信号のＤＣ成分を阻止することができる一方で、入力信号のＡＣ成分を、コンデンサ１８２を介して第２の端子１０６へと通過させることができる。したがって、表面実装構成部品１８０は、入力端子１０４からの入力信号のＤＣ成分を阻止することができる一方で、ＤＣバイアス端子１０８および／または追加のＤＣバイアス端子１１０への出力信号にＤＣバイアス電圧を導入させることができる。

図１Ｄは、本開示の態様による表面実装構成部品の他の実施形態を概略的に示している。同じ特徴および構成部品を反映するために、図１Ａ～図１Ｃと同じ符号が図１Ｄでは使用されている。図１Ｄに示されている表面実装構成部品１９０は、図１Ａ～図１Ｃに示されているような４つの端子のデバイスではなく３つの端子のデバイスであり得る。例えば、表面実装構成部品１９０は、ＤＣバイアス端子１０８と信号経路との間で延びる抵抗器１１６を備える。図１Ｄの実施形態では、抵抗器１１６は、ＤＣバイアス端子１０８と導電性トレース１１２との間で延びるが、例えば図５に示されている実施形態に関して、より詳細に記載されているように、入力端子１０４または出力端子１０６と直接的に接続することができる。表面実装構成部品１９０は、追加のＤＣバイアス端子１１０も、抵抗器１３４などの第２の抵抗器も含まない。

図２Ａおよび図２Ｂは、本開示の態様による表面実装構成部品２００の他の実施形態を示している。図１Ａおよび図１Ｂで使用されている符号と同様である符号が、表面実装構成部品２００について図２Ａおよび図２Ｂにおいて使用されている。例えば、図１Ａおよび図１Ｂの表面実装構成部品１００は導電性トレース１１２を備え、図２Ａおよび図２Ｂの表面実装構成部品２００は導電性トレース２１２を備え得る。

表面実装構成部品２００はコンデンサ２５０を備え得る。コンデンサ２５０は、入力端子２０４と第２の端子２０６との間の信号経路２１５において導電性トレース２１２と接続することができる。例えば、第１の導電性薄膜コネクタ２２２は、コンデンサ２５０と入力端子２０４との間にある、導電性トレース２１２に沿う第１の場所２５２において、導電性トレース２１２と接続することができる。

コンデンサ２５０は、入力端子２０４から第２の端子２０６への入力信号のＤＣ成分を阻止することができる一方で、入力信号のＡＣ成分を、コンデンサ２５０を介して第２の端子２０６へと通過させることができる。したがって、表面実装構成部品２００は、入力端子２０４からの入力信号のＤＣ成分を阻止することができる一方で、ＤＣバイアス端子２０８および／または追加のＤＣバイアス端子２１０への出力信号にＤＣバイアス電圧を導入させることができる。

ある実施形態では、第１の導電性薄膜コネクタ２２２は、Ｙ方向２２６において第２の導電性薄膜コネクタ２４０と概して並べることができる。例えば、導電性トレース２１２はＹ方向２２６に長くされ得る。第１の導電性薄膜コネクタ２２２は、導電性トレース２１２に沿う第１の場所２５２において導電性トレース２１２と接続することができる。第２の導電性薄膜コネクタ２４０は、第２の場所２５４において導電性トレース２１２と接続することができる。第２の場所２５４は、Ｙ方向２２６において第１の場所２５２と概して並べることができる。例えば、第１の場所２５２は、Ｙ方向２２６において、約１０ミクロンの距離２５６未満で第２の場所２５４から離間され得る。したがって、第１の導電性薄膜コネクタ２２２は、Ｙ方向２２６において第２の導電性薄膜コネクタ２４０と概して並べることができる。

図３は、本開示の態様による表面実装構成部品３００の他の実施形態を示している。表面実装構成部品３００は、コンデンサ２５０のない場合の図２Ａおよび図２Ｂの表面実装構成部品２００と概して同様であり得る。図２Ａおよび図２Ｂと同様の符号が図３において使用されている。表面実装構成部品３００はコンデンサがない可能性があり得る。例えば、導電性トレース３１２は、入力端子３０４と、第２の端子または出力端子３０６との間で直流の流れを遮断するコンデンサまたは他の要素がなくてもよい。

図４Ａは、本開示の態様による表面実装組立体４００の実施形態を示している。表面実装組立体４００は、図３の表面実装構成部品３００と、多層セラミックコンデンサ４０２とを備え得る。コンデンサ４０２は、モノリシック体４０４と、第１の外部端子４０６と、第２の外部端子４０８とを備え得る。コンデンサは、第１の外部端子４０６と接続される第１の複数の活性電極と、第２の外部端子４０８と接続された第２の複数の活性電極とを備え得る。表面実装組立体４００は表面実装構成部品３００と直列に接続され得る。例えば、表面実装組立体４００の第１の外部端子４０６は表面実装構成部品３００の出力端子３０６と接続できる、または、第２の外部端子４０８は出力端子３０６と接続できる。しかしながら、表面実装構成部品３００と多層セラミックコンデンサ４０２とが、直列で電気的に接続されるように任意の適切な構成で実装され得ることは、理解されるべきである。多層セラミックコンデンサ４０２はＤＣブロッキングコンデンサとして作用することができる。ある実施形態では、コンデンサ４０２は、図９Ａ～図１４Ｄを参照して後で記載されている高周波数コンデンサ１０００、１０６０、１１００として構成され得る。

図４Ｂは、本開示の態様による表面実装組立体４５０の他の実施形態を示している。表面実装組立体４５０は、表面実装構成部品４５２と、多層セラミックコンデンサ４０２とを備え得る。表面実装構成部品４５２は、図３の表面実装構成部品３００と概して同様であり得る。しかしながら、表面実装構成部品４５２の導電性トレース３１２は、多層セラミックコンデンサ４０２が横切って接続される隙間４５４を定め得る。多層セラミックコンデンサ４０２の第１の外部端子４０６は入力端子３０４と接続され得る。第２の外部端子４０８は、薄膜コネクタ３２２、３４０が導電性トレース３１２と接続する第１の場所３５２の近くで、導電性トレース３１２と接続され得る。したがって、多層セラミックコンデンサ４０２は、図２Ａのコンデンサ２５０と同様に、ＤＣブロッキングコンデンサとして作用することができる。

本明細書に記載されている表面実装構成部品１００、２００、３００が、本開示の範囲内の表面実装組立体を形成するために、コンデンサ４０２などの積層型セラミックコンデンサと接続され得ることは、理解されるべきである。ある実施形態では、コンデンサは、図９Ａ～図１４Ｄを参照して後で記載されている高周波数コンデンサ１０００、１０６０、１１００として構成され得る。

図５を見ると、本開示の態様による表面実装構成部品の他の実施形態の上面図が提供されている。図１Ａ～図４Ｂで使用されている符号と同様である符号が、表面実装構成部品５００について図５において使用されている。

図５は、モノリシック基板５０２を備える表面実装構成部品５００を示している。入力端子５０４、出力端子５０６、ＤＣバイアス端子５０８、および追加のＤＣバイアス端子５１０が、モノリシック基板５０２と接続することができる（例えば、モノリシック基板５０２の上に形成され得る）。導電性トレース５１２が、入力端子５０４と、第２の端子または出力端子５０６との間の信号経路５１５に含まれるモノリシック基板５０２の表面５１４の上に形成され得る。

第１の抵抗器５１６が、ＤＣバイアス端子５０８と接続された第１の端５１８と、入力端子５０４または出力端子５０６と接続された第２の端５２０とを有することができ、それらの端は信号経路５１５の一部である。図５に示されているように、第１の抵抗器５１６はＤＣバイアス端子５０８と出力端子５０６との間に接続される。したがって、このような構成において、第１の抵抗器５１６は、例えば、図１Ａ～図４Ｂに描写されている実施形態に示されているように、導電性トレース５１２を通じて出力端子５０６に接続されているのではなく、出力端子５０６およびＤＣバイアス端子５０８に直接的に接続される。しかしながら、図５に示されている表面実装構成部品５００の直接的な接続構成は、先に記載されている表面実装構成部品１００、２００、３００の実施形態と電気的に同じ振る舞いをする。

ある実施形態では、第１の抵抗器５１６は、表面実装構成部品５００と、本明細書に記載されているコンデンサ４０２などのコンデンサとを含む表面実装組立体が、コンデンサ４０２の後に位置決めされる第１の抵抗器５１６を有し得るように、（例えば、図５に示されているように）入力端子５０４ではなく出力端子５０６に接続され得る。つまり、第１の抵抗器５１６はコンデンサ４０２と出力端子５０６との間に位置決めされ得る。

第１の抵抗器５１６は、ＡＣ摂動が、ＤＣバイアス端子５０８から出力端子５０６へと導入されるのを低減および／または禁止するように構成され得る。例えば、第１の抵抗器５１６の第２の端５２０は、ＡＣ摂動が通り抜けるのを低減および／または禁止するように機能することができる比較的小さい断面積を有し得る。例えば、第２の端５２０は、モノリシック基板５０２の表面５１４に対して垂直である平面において断面積を有することができ、例えば、断面積は、Ｚ方向５３０（ページの中および外へと延びる）およびＹ方向５２６と並べられるＹＺ平面において定められ得る。表面５１４は、Ｙ方向５２６と、Ｙ方向５２６およびＺ方向５３０の各々に対して垂直であるＸ方向５２９とを含むＸＹ平面に位置する。第２の端５２０は、表面５１４と平行であるＸＹ平面に幅が位置するように、Ｙ方向５２６において幅を有し得る。第２の端５２０の断面積は、ＤＣバイアス端子５０８からの摂動を最小限とするために、第１の抵抗器５１６が出力端子５０６への比較的小さい接続を有するように、例えば、Ｙ方向５２６における小さい幅、および／または、Ｚ方向５３０における小さい高さなど、比較的小さくできる。

図５でさらに示されているように、表面実装構成部品５００は第２の抵抗器５３４を備えることができ、第２の抵抗器５３４は、第１の抵抗器５１６と実質的に同様に構成され得るが、ＤＣバイアス端子５０８ではなく追加のＤＣバイアス端子５１０と接続され得る。例えば、第２の抵抗器５３４は、追加のＤＣバイアス端子５１０と接続される第１の端５３６と、入力端子５０４または出力端子５０６と接続される第２の端５３８とを有することができる。図５の実施形態では、第２の抵抗器５３４の第２の端５３８は出力端子５０６と接続されている。図５に示されている実施形態では、第２の抵抗器５３４は第１の抵抗器５１６と実質的に同様であり、例えば、第２の抵抗器５３４は、追加のＤＣバイアス端子５１０からの摂動を最小限にするために、（例えば、第２の端５３８における比較的小さい断面積を通じて）出力端子５０６との比較的小さい接続を有する。

ある実施形態では、第１の抵抗器５１６および／または第２の抵抗器５３４は、先に記載されている第１の導電性薄膜コネクタ１２２および／または第２の導電性薄膜コネクタ１４０など、導電性薄膜コネクタを介して出力端子５０６に接続され得る。さらに、第１の抵抗器５１６および第２の抵抗器５３４のそれぞれの第２の端５２０、５３８（または、このようなコネクタを含む実施形態について、第１および／または第２の導電性薄膜コネクタ）が、本開示の範囲内において様々な形を有し得ることは、理解されるものである。例えば、第１の抵抗器５１６の第２の端５２０は、第２の端５２０が出力端子５０６と交差する場所において収束する実質的に真っ直ぐな縁１２３、１２５と同様の実質的に真っ直ぐな縁の対を有し得る。しかしながら、他の実施形態では、第２の端５２０の縁は、湾曲させられてもよい、および／または、第２の端５２０と出力端子５０６との間の交差の場所において収束する複数の階段状の段差を含んでもよい。第２の端５２０、５３８（または、第２の端５２０、５３８を出力端子５０６に接続するそれぞれの導電性薄膜コネクタ）は、細い位置１２４、１４２に関して先に記載されているものなどの細い位置を含む任意の適切な形を有することができる。

さらに、図１Ａ～図５において示されているように、各々の抵抗器は任意の適切な形を有し得る。例えば、第１の抵抗器１１６および第２の抵抗器１３４は、図１Ａ～図１Ｃに示されているように、概して長方形とされた薄膜抵抗器として構成され得る。他の実施形態では、第１の抵抗器５１６および第２の抵抗器５３４は、図５に示されているように、概して蛇行して成形された薄膜抵抗器として構成され得る。ある実施形態では、第１の抵抗器および第２の抵抗器は、互いから異なって成形されてもよい、および／または、本明細書に示されている実施形態と異なるように成形されてもよい。それぞれの抵抗器の本体が、例えば、所与の抵抗器についての所望の抵抗値を達成するためなどに、任意の適切な形を有することができるが、それぞれの抵抗器の一方または両方の端が、摂動を最小限にするために、本明細書に記載されているような比較的小さい断面の形を有し得ることは、理解されるものである。

図６を参照すると、本開示の態様は、表面実装構成部品を形成するための方法６００に向けられている。概して、方法６００は、図１Ａ～図２Ｂを参照して先に記載されている表面実装構成部品１００、２００を参照して本明細書に説明される。しかしながら、開示されている方法６００が、図１Ａ～図５に関して記載されている実施形態のいずれかなど、任意の抵抗スプリッタで実施できることは、理解されるべきである。また、図６が、図示および検討の目的のために特定の順番で実施されたステップを描写しているが、本明細書で検討されている方法は、任意の特定の順番または配置に限定されない。当業者は、本明細書で提供されている本開示を使用して、本明細書で開示されている方法の様々なステップが、本開示の範囲から逸脱することなく、様々な方法で省略、再配置、組み合わせ、および／または適合させられ得ることを理解するであろう。

方法６００は、ステップ６０２において、入力端子（例えば、入力端子１０４、２０４）と出力端子（例えば、第２の端子１０６、２０６）との間で信号経路１１５、２１５に含まれるモノリシック基板１０２、２０２の表面１１４、２１４の上に導電性トレース１１２、２１２をパターン形成することを含み得る。導電性トレース１１２、２１２は、任意の適切な薄膜技術を使用して同様に形成され得る。

方法６００は、ステップ６０４において、ＤＣバイアス端子と導電性トレース１１２、２１２との間など、ＤＣバイアス端子（例えば、第３の端子１０８、２０８）と信号経路１１５、２１５との間でＤＣバイアス経路に接続される薄膜抵抗器（例えば、第１の抵抗器１１６、２１６）を堆積させることを含み得る。抵抗器は、クロムシリコンおよびシリコンクロムなどの様々な適切な材料を含み得る。ＤＣバイアス経路は、モノリシック基板１０２、２０２の表面１１４、２１４に対して垂直である平面において断面積を有する細い位置を有し得る。細い位置の断面積は約１，０００平方ミクロン未満であり得る。ある実施形態では、細い位置の幅は１００ミクロン未満であり得る。

方法６００は、ステップ６０６において、入力端子（例えば、入力端子１０４、２０４）、出力端子（例えば、第２の端子１０６、２０６）、およびＤＣバイアス端子（例えば、ＤＣバイアス端子１０８、２０８）をモノリシック基板２０２の上に形成することを含み得る。ある実施形態において、表面実装構成部品１００、２００は、図１Ａ～図１Ｃと図２Ａおよび図２Ｂとを参照して先に記載されているように、４つの端子の代わりに、図１Ｄを参照して記載されているように、３つだけの端子を含み得る。端子１０４、２０４、１０６、２０６、１０８、２０８、１１０、２１０は、フォトリソグラフィもしくは任意の他の適切なパターン形成技術、エッチング、ＰＥＣＶＤ（プラズマ促進化学蒸着）過程、または他のアディティブ法および／もしくはサブトラクティブ法の技術など、任意の適切な薄膜技術を使用して形成できる。

ある実施形態では、方法６００は追加のＤＣバイアス端子１１０、２１０を形成することを含み得る。方法６００は、導電性トレース１１２、２１２と追加のＤＣバイアス端子１１０、２１０との間など、信号経路１１５、２１５と追加のＤＣバイアス端子１１０、２１０との間に第２または追加の薄膜抵抗器１３４、２３４を形成することを含み得る。

抵抗器１１６、２１６、および／または第１の導電性薄膜コネクタ１２２の細い位置１２４、１４２、２２４、２４２は、ＡＣ摂動が通過するのを低減および／または禁止することができる。第１の導電性薄膜コネクタ１２２、２２２または第２の導電性薄膜コネクタ１４０、２４０の少なくとも一方は、モノリシック基板１０２、２０２の表面１１４、２１４に対して垂直であるＹＺ平面においてそれぞれの断面積を有するそれぞれの細い位置１２４、１４２、２２４、２４２を有し得る。断面積は約１，０００平方ミクロン未満であり得る。

図７Ａは、入力端子１０４（ポート１）と出力端子１０６（ポート２）との間での、図１Ｃの表面実装構成部品１８０についての挿入損失応答曲線７００（Ｓ２１）を示している。図１Ｃの表面実装構成部品１８０は、図３に関して先に記載されているように、信号経路においてコンデンサ１８２を備える。図１Ｃの表面実装構成部品１８０は、ボールグリッドアレイ式の実装など、グリッドアレイ式の実装のために構成され得る。挿入損失応答曲線７００はコンピュータモデルを使用して生成された。表面実装構成部品３００の挿入損失は、約１ＧＨｚから約２４ＧＨｚまでの範囲の周波数について－５ｄＢより大きかった。表面実装構成部品１８０の挿入損失は、約１ＧＨｚから約２４ＧＨｚまで、および約２８ＧＨｚから約４０ＧＨｚまでの範囲の周波数について－１０ｄＢより大きかった。

図７Ｂは、入力端子１０４（ポート１）と出力端子１０６（ポート２）との間での、図１Ａおよび図１Ｂの表面実装構成部品１００についての挿入損失応答曲線７５０（Ｓ２１）を示している。図１Ａおよび図１Ｂの表面実装構成部品１００は、図１Ａおよび図１Ｂを参照して先に記載されているように、信号経路にコンデンサを備えていない。図１Ａおよび図１Ｂの表面実装構成部品１００は、ボールグリッドアレイ式の実装など、グリッドアレイ式の実装のために構成され得る。挿入損失応答曲線７５０はコンピュータモデルを使用して生成された。表面実装構成部品１００の挿入損失は、約１ＧＨｚから約２４ＧＨｚまでの範囲の周波数について－５ｄＢより大きかった。表面実装構成部品１００の挿入損失は、約１ＧＨｚから約２４ＧＨｚまで、および約２８ＧＨｚから約４０ＧＨｚまでの範囲の周波数について－１０ｄＢより大きかった。

図８は、入力端子２０４（ポート１）と出力端子２０６（ポート２）との間での、図２Ａおよび図２Ｂの表面実装構成部品２００についての挿入損失応答曲線８００（Ｓ２１）を示している。挿入損失応答曲線８００はコンピュータモデルを使用して生成された。表面実装構成部品２００の挿入損失は、約１ＧＨｚから約２４ＧＨｚまでの範囲の周波数について－５ｄＢより大きかった。表面実装構成部品２００の挿入損失は、約１ＧＨｚから約２４ＧＨｚまで、および約２７ＧＨｚから４２ＧＨｚまでの範囲の周波数について－１０ｄＢより大きかった。

図９Ａ～図９Ｅを見ると、広帯域積層型セラミックコンデンサ１０００の一実施形態が開示されている。図９Ｅは、印刷回路基板または基板などの実装表面１００１に実装されるコンデンサ１０００の単純化された側方の立面図である。コンデンサ１０００は、Ｚ方向１０３６に積み重ねられた複数の電極領域８１０を含み得る。複数の電極領域８１０は、誘電領域８１２と、活性電極領域８１４と、遮蔽電極領域８１６とを備え得る。活性電極領域８１４は、Ｚ方向１０３６において誘電領域８１２と遮蔽電極領域８１６との間に位置付けられ得る。誘電領域８１２は、活性電極領域８１４から広帯域積層型セラミックコンデンサ１０００の上面８１８へと延び得る。コンデンサ１０００は、Ｚ方向１０３６において上面８１８の反対に下面８２０を含み得る。

電極領域８１０は複数の誘電層を含み得る。いくつかの誘電層は、それに形成された電極層を含み得る。概して、誘電層および電極層の厚さは、限定されることはなく、コンデンサの性能特性に応じて望まれるように任意の厚さであり得る。例えば、電極層の厚さは、限定されることはないが、約１μｍ以上など、約２μｍ以上など、約３μｍ以上など、約４μｍ以上から約１０μｍ以下までなど、約５μｍ以下など、約４μｍ以下など、約３μｍ以下など、約２μｍ以下など、約５００ｎｍ以上であり得る。例えば、電極層は、約１μｍから約２μｍまでの厚さを有し得る。また、一実施形態では、誘電層の厚さは、電極層の前述の厚さに応じて定められ得る。また、誘電層のこのような厚さは、本明細書において定められているように存在するとき、任意の活性電極層同士および／または遮蔽電極層同士の間の層にも当てはまり得る。

概して、本発明は、様々な利益および利点を提供する特有の電極配置および構成を有する多層コンデンサを提供する。この点において、コンデンサを構築するときに用いられる材料は、限定されなくてもよく、技術的に一般的に用いられているような任意のものとでき、技術的に一般的に知られている任意の方法を用いて形成され得ることは、理解されるべきである。

概して、誘電層は、ある実施形態では約５０から約３０，０００まで、および、ある実施形態では約１００から約２０，０００までといった、約１０から約４０，０００までなどの比較的高い誘電率（Ｋ）を有する材料から典型的には形成される。

この点において、誘電性材料はセラミックであり得る。セラミックは、ウェーハ（例えば、焼成前）、または、デバイス自体の中で共焼成される誘電性材料など、様々な形態で提供され得る。

高誘電性材料の種類の具体的な例には、例えば、ＮＰＯ（ＣＯＧ）（最高で約１００）、Ｘ７Ｒ（約３，０００から約７，０００まで）、Ｘ７Ｓ、Ｚ５Ｕ、および／またはＹ５Ｖ材料がある。前述の材料が、それらの業界において認められた定義によって説明されることは理解されるべきである、それら定義の一部は、米国電子工業会（ＥＩＡ）によって確立された標準的な分類であり、それ自体が当業者によって認識されるはずである。例えば、このような材料はセラミックを含み得る。このような材料には、チタン酸バリウムおよび関連する固溶体（例えば、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、チタン酸バリウムジルコン酸塩、チタン酸バリウムストロンチウムジルコン酸塩、チタン酸バリウムカルシウムジルコン酸塩など）、チタン酸鉛および関連する固溶体（例えば、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛）、ならびにチタン酸ビスマスナトリウムなどのペロブスカイトがあり得る。１つの具体的な実施形態では、例えば、化学式Ｂａ_ｘＳｒ_１－ｘＴｉＯ_３のチタン酸バリウムストロンチウム（「ＢＳＴＯ」）が用いられ得、ここで、ｘは、０から１までであり、ある実施形態では約０．１５から約０．６５までであり、ある実施形態では約０．２５から約０．６までである。他の適切なペロブスカイトには、例えば、Ｂａ_ｘＣａ_１－ｘＴｉＯ_３（ここで、ｘは約０．２から約０．８までであり、ある実施形態では約０．４から約０．６までである）、Ｐｂ_ｘＺｒ_１－ｘＴｉＯ_３（「ＰＺＴ」）（ここで、ｘは約０．０５から約０．４までの範囲である）、チタン酸ランタンジルコニウム鉛（「ＰＬＺＴ」）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸バリウムカルシウムジルコニウム（ＢａＣａＺｒＴｉＯ_３）、硝酸ナトリウム（ＮａＮＯ_３）、ＫＮｂＯ_３、ＬｉＮｂＯ_３、ＬｉＴａＯ_３、ＰｂＮｂ_２Ｏ_６、ＰｂＴａ_２Ｏ_６、ＫＳｒ（ＮｂＯ_３）、およびＮａＢａ_２（ＮｂＯ_３）_５ＫＨｂ_２ＰＯ_４があり得る。なおも追加の複合ペロブスカイトには、Ａ［Ｂ１_１／３Ｂ２_２／３］Ｏ_３材料があり得、ここで、ＡはＢａ_ｘＳｒ_１－ｘ（ｘは０から１までの値であり得る）であり、Ｂ１はＭｇ_ｙＺｎ_１－ｙ（ｙは０から１までの値であり得る）であり、Ｂ２はＴａ_ｚＮｂ_１－ｚ（ｚは０から１までの値であり得る）である。１つの具体的な実施形態では、誘電層はチタン酸塩を含み得る。

電極層は、技術的に知られているような様々な異なる金属のいずれかから形成することができる。電極層は、導電性金属などの金属から作ることができる。材料には、貴金属（例えば、銀、金、パラジウム、白金など）および卑金属（例えば、銅、錫、ニッケル、クロム、チタン、タングステンなど）などの他に、それらの様々な組み合わせがあり得る。スパッタされたチタン／タングステン（Ｔｉ／Ｗ）合金の他に、クロム、ニッケル、および金のそれぞれのスパッタ層も、適切であり得る。電極は、銀、銅、金、アルミニウム、パラジウムなどの低抵抗材料から作られてもよい。１つの具体的な実施形態では、電極層はニッケルまたはその合金を含み得る。

再び図９Ｅを参照すると、ある実施形態では、誘電領域８１２は、コンデンサ１０００の第１の端１０１９または第２の端１０２１から、コンデンサ１０００の長さ８２１の約４０％を超えて延びる電極層がなくてもよく、ある実施形態では、コンデンサの長さの約２５％を超えて延びる電極層がなくてもよく、ある実施形態では、コンデンサの長さの約２０％を超えて延びる電極層がなくてもよく、ある実施形態では、コンデンサの長さの約１５％を超えて延びる電極層がなくてもよく、ある実施形態では、コンデンサの長さの約１０％を超えて延びる電極層がなくてもよく、ある実施形態では、コンデンサの長さの約５％を超えて延びる電極層がなくてもよく、ある実施形態では、コンデンサの長さの約２％を超えて延びる電極層がなくてもよい。例えば、このような実施形態では、誘電領域８１２は、１つまたは複数の浮遊電極および／またはダミー電極タブを含み得る。しかしながら、他の実施形態では、誘電領域８１２はすべての電極層がなくてもよい。ある実施形態では、広帯域積層型セラミックコンデンサ１０００は、Ｚ方向１０３６において複数の活性電極層１００２、１００４の上方に遮蔽電極８２２、８２４がなくてもよい。ある実施形態では、広帯域積層型セラミックコンデンサ１０００は、Ｚ方向１０３６において複数の活性電極層１００２、１００４の最も低い電極層８１９の上方に遮蔽電極８２２、８２４がなくてもよい。

複数の活性電極層１００２、１００４は活性電極領域８１４の中に配置され得る。各々の活性電極層１００２、１００４は、例えば図９Ａ～図９Ｃを参照して以下に記載されているように、１つまたは複数の活性電極を備え得る。例えば、ある実施形態では、各々の活性電極層１００２、１００４は第１の電極１００６と第２の電極１００８とを備え得る。

コンデンサ１０００は、第１の活性電極層１００２の第１の電極１００６と第２の活性電極層１００４の第２の（対向）電極１００８とに接続される第１の外部端子１０１８を含み得る。コンデンサ１０００は、第２の活性電極層１００４の第１の電極１００６と第１の活性電極層１００２の第２の（対向）電極１００８とに接続される第２の外部端子１０２０を含み得る。

遮蔽電極領域８１６は、例えば図９Ｄを参照して以下に記載されているように、１つまたは複数の遮蔽電極を備え得る。例えば、遮蔽電極領域８１６は、コンデンサ１０００のモノリシック体の中に配置される第１の遮蔽電極８２２を備え得る。第１の遮蔽電極８２２は長手方向１０３２と平行であり得る。第１の遮蔽電極８２２は第１の外部端子１０１８と接続され得る。遮蔽電極領域８１６は、第２の外部端子１０２０と接続され得る第２の遮蔽電極８２４を備え得る。第２の遮蔽電極８２４は、Ｚ方向１０３６において第１の遮蔽電極８２２とおおよそ並べられ得る。

概して、本明細書で検討されている実施形態に関して、外部端子は、技術的に知られているような様々な異なる金属のいずれかから形成することができる。外部端子は、導電性金属などの金属から作ることができる。材料には、貴金属（例えば、銀、金、パラジウム、白金など）および卑金属（例えば、銅、錫、ニッケル、クロム、チタン、タングステンなど）などの他に、それらの様々な組み合わせがあり得る。１つの具体的な実施形態では、外部端子は銅またはその合金を含み得る。

外部端子は、技術的に一般的に知られている任意の方法を用いて形成できる。外部端子は、スパッタリング、塗装、印刷、無電解メッキまたは微細銅終端（ＦＣＴ）、電気メッキ、プラズマ蒸着、噴射剤噴霧／エアブラシなどの技術を使用して形成できる。

一実施形態では、外部端子は、比較的厚くなるように形成され得る。例えば、このような端子は、電極層の露出された部分に金属の厚膜の縞を適用することで（例えば、コンデンサを液体外部端子材料に浸すことで）形成され得る。このような金属は、ガラス基質であり得、銀または銅を含み得る。例として、このような帯片は、コンデンサに印刷および焼結させられ得る。その後、コンデンサが基板に半田付け可能となるように、金属（例えば、ニッケル、錫、半田など）の追加のメッキ層が終端の帯片にわたって作り出され得る。厚い膜の帯片のこのような適用は、技術的に一般的に知られている任意の方法を用いて（例えば、露出された電極層にわたって金属の入ったペーストを転写するための終端機および印字車輪によって）、実施され得る。

厚くメッキされた外部端子は、約１２５μｍ以下など、約１００μｍ以下など、約８０μｍ以下など、約１５０μｍ以下の平均厚さを有し得る。厚くメッキされた外部端子は、約３５μｍ以上など、約５０μｍ以上など、約７５μｍ以上など、約２５μｍ以上の平均厚さを有し得る。例えば、厚くメッキされた外部端子は、約３５μｍから約１２５μｍまでなど、約５０μｍから約１００μｍまでなど、約２５μｍから約１５０μｍまでの平均厚さを有し得る。

他の実施形態では、外部端子は、金属の薄膜メッキとなるように形成され得る。このような薄膜メッキは、導電性金属などの導電性材料を電極層の露出部分に堆積させることで形成され得る。例えば、電極層のリーディングエッジは、メッキされた終端の形態を可能とすることができるように露出させられ得る。

薄くメッキされた外部端子は、約４０μｍ以下など、約３０μｍ以下など、約２５μｍ以下など、約５０μｍ以下の平均厚さを有し得る。薄くメッキされた外部端子は、約１０μｍ以上など、約１５μｍ以上など、約５μｍ以上の平均厚さを有し得る。例えば、外部端子は、約１０μｍから約４０μｍまでなど、約１５μｍから約３０μｍまでなど、約１５μｍから約２５μｍまでなど、約５μｍから約５０μｍまでの平均厚さを有し得る。

概して、外部端子はメッキされた端子を備え得る。例えば、外部端子は、電気メッキされた端子、無電解メッキされた端子、またはそれらの組み合わせを備え得る。例えば、電気メッキされた端子は、電解メッキを介して形成され得る。無電解メッキされた端子が無電解メッキを介して形成されてもよい。

複数の層が外部端子を構成するとき、外部端子は、電気メッキされた端子と無電解メッキされた端子とを備えてもよい。例えば、無電解メッキは、材料の初期の層を堆積させるために初めに用いられてもよい。次に、メッキ技術は、材料のより素早い蓄積を可能にすることができる電気化学メッキシステムへと切り替えられてもよい。

メッキされた端子をいずれかのメッキ方法で形成するとき、コンデンサの本体から露出される電極層のリードタブのリーディングエッジは、メッキ溶液に曝される。曝すことで、一実施形態では、コンデンサはメッキ溶液に浸され得る。

メッキ溶液は、導電性金属などの導電性材料を含み、メッキされた終端を形成するために用いられる。このような導電性材料は、前述の材料、または、技術的に一般的に知られているような任意の材料のいずれかであり得る。例えば、メッキ溶液は、メッキされた層および外部の端子がニッケルを含むように、スルファミン酸ニッケル浴溶液または他のニッケル溶液であり得る。代替で、メッキ溶液は、メッキされた層および外部の端子が銅を含むように、銅酸浴または他の適切な銅溶液であり得る。

また、メッキ溶液が、技術的に一般的に知られているような他の添加物を含んでもよいことは、理解されるべきである。例えば、添加物は、メッキ処理を助けることができる他の有機添加物および媒体を含むことができる。また、添加物は、所望のｐＨにおけるメッキ溶液を用いるために用いられてもよい。一実施形態において、抵抗を低減する添加物が、コンデンサと、リードタブの露出されたリーディングエッジとへの完全なメッキの被覆およびメッキ材料の接着を支援するために、溶液において用いられてもよい。

コンデンサは、所定の長さの時間にわたってメッキ溶液に曝され得るか、沈められ得るか、または浸され得る。このような曝す時間は、必ずしも限定されないが、メッキされた端子を形成するために、十分なメッキ材料を堆積させるのに十分な長さの時間にわたり得る。この点において、時間は、交互の誘電層および電極層のセットの中のそれぞれの電極層の所与の極性のリードタブの所望の曝された隣接するリーディングエッジ同士の間での連続した接続の形成を可能にするのに十分でなければいけない。

概して、電解メッキと無電解メッキとの間の違いは、外部電力供給を使用することなどで、電解メッキが電気的バイアスを用いることである。電解メッキ溶液は、典型的には、例えば１０～１５ａｍｐ／ｆｔ^２（９．４ボルトで評価された）といった高電流密度範囲に曝され得る。接続は、メッキされた端子の形成を必要とするコンデンサへの負の接続と、同じメッキ溶液における固体材料（例えば、Ｃｕメッキ溶液におけるＣｕ）への正の接続とで形成され得る。つまり、コンデンサは、メッキ溶液の極性と反対の極性へと付勢される。このような方法を使用することで、メッキ溶液の導電性材料は、電極層のリードタブの曝されたリーディングエッジの金属に引き寄せられる。

コンデンサをメッキ溶液に沈めるかまたは曝す前に、様々な前処理ステップが用いられ得る。このようなステップは、リードタブのリーディングエッジへのメッキ材料の接着を促進、加速、および／または向上させることを含め、様々な目的のために実施され得る。

また、メッキまたは任意の他の前処理ステップの前に、初期洗浄ステップが用いられてもよい。このようなステップは、電極層の露出されたリードタブに形成する酸化物の蓄積を除去するために用いられ得る。この洗浄ステップは、内部電極または他の導電性要素がニッケルから形成されるとき、酸化ニッケルの蓄積を除去するのを支援するのに特に有用であり得る。構成部品の洗浄は、酸洗浄剤を含むものなどの予洗浄浴に完全に沈めることでもたらすことができる。一実施形態において、曝されるのは、約１０分間の程度など、所定の時間にわたってであり得る。洗浄は、代替で、化学研磨またはハーパライジングのステップによってももたらされ得る。

また、電極層のリードタブの曝された金属のリーディングエッジを活性化するためのステップが、導電性材料の堆積を容易にするために実施され得る。活性化は、パラジウム塩、写真でパターン形成されたパラジウムの有機金属前駆体（マスクまたはレーザを介した）、スクリーン印刷、もしくはインクジェットで堆積したパラジウム化合物、または電気泳動のパラジウム堆積に沈めることによって遂行され得る。パラジウムに基づいた活性化は、ニッケルまたはその合金から形成される曝されたタブ部分についての活性化としばしば良好に作用する活性化溶液の例として現在開示されているだけであることは、理解されるべきである。しかしながら、他の活性化溶液も利用できることは、理解されるべきである。

また、前述の活性化ステップの代替または追加で、活性化ドーパントが、コンデンサの電極層を形成するとき、導電性材料へと導入されてもよい。例えば、電極層がニッケルを含み、活性化ドーパントがパラジウムを含むとき、パラジウムドーパントが、電極層を形成するニッケルのインクまたは組成へと導入され得る。そのようにすることは、パラジウム活性化ステップを排除することができる。有機金属前駆体など、上記の作動方法のうちのいくつかは、コンデンサの概してセラミックの本体への増加した付着のために、それ自体をガラス形成剤と同時に堆積させることは、さらに理解されるべきである。活性化ステップが先に記載されているように取られるとき、活性剤材料のトレースが、終端のメッキの前および後に、曝された導電性部分にしばしば残る可能性がある。

また、メッキの後の後処理ステップが用いられてもよい。このようなステップは、材料の付着を促進および／または向上させることを含め、様々な目的のために実施することができる。例えば、加熱（または焼鈍し）ステップが、メッキステップを実施した後に用いられてもよい。このような加熱は、焼き付け、レーザ曝露、紫外線曝露、マイクロ波曝露、アーク溶接などを介して実施され得る。

本明細書で指示されているように、外部端子は少なくとも１つのメッキ層を含み得る。一実施形態において、外部端子は１つだけのメッキ層を備え得る。しかしながら、外部端子が複数のメッキ層を備え得ることは、理解されるべきである。例えば、外部端子は第１のメッキ層と第２のメッキ層とを備え得る。また、外部端子は第３のメッキ層を備えてもよい。これらのメッキ層の材料は、概して技術的に知られているような、前述のもののいずれかであり得る。

例えば、第１のメッキ層などの１つのメッキ層は、銅またはその合金を含み得る。第２のメッキ層などの他のメッキ層は、ニッケルまたはその合金を含み得る。第３のメッキ層などの他のメッキ層は、錫、鉛、金、または合金などの組み合わせを含み得る。代替で、初期のメッキ層がニッケルを含み、錫または金のメッキ層がそれに続いてもよい。他の実施形態では、銅の初期のメッキ層が形成され、次にニッケルの層が形成されてもよい。

一実施形態では、初期または第１のメッキ層が導電性金属（例えば、銅）であり得る。次に、この領域は、封止のための抵抗体－ポリマ材料を含む第２の層で覆われ得る。次に、領域は、抵抗性ポリマ材料を選択的に除去するために研磨され、次に、導電性金属材料（例えば、銅）を含む第３の層で再びメッキされ得る。

初期のメッキ層の上方の前述の第２の層は、例えばニッケル－半田バリア層といった半田バリア層に対応することができる。ある実施形態では、前述の層は、初期の無電解または電解でメッキされた層（例えば、メッキされた銅）の上に金属（例えば、ニッケル）の追加の層を電気メッキすることで形成されてもよい。前述の半田バリア層のための他の例示の材料には、ニッケル－リン、金、および銀がある。前述の半田バリア層における第３の層は、ある実施形態では、Ｎｉ、Ｎｉ／Ｃｒ、Ａｇ、Ｐｄ、Ｓｎ、Ｐｂ／Ｓｎ、または他の適切なメッキされた半田など、導電性の層に対応し得る。

また、金属メッキの層が、このような金属メッキにわたって、抵抗性合金を、または、無電解のＮｉ－Ｐ合金といったより高い抵抗の金属合金被覆を提供するために、電気メッキステップによって引き続いて形成されてもよい。しかしながら、当業者が本明細書による完全な開示から理解するように、任意の金属被覆を含むことが可能であることは、理解されるべきである。

前述のステップのいずれかも、すべてが技術的に一般的に知られているバレルメッキ過程、流動床式メッキ過程、および／またはフロースルーメッキ終端過程などのバルク過程として行われ得ることは、理解されるべきである。このようなバルク過程は、複数の構成部品を一度に処理させることができ、効率的で迅速な終端過程を提供する。これは、個別の構成部品の処理を必要とする厚膜終端の印刷など、従来の終端方法に対する具体的な利点である。

本明細書で記載されているように、外部端子の形成は、電極層のリードタブの曝露されたリーディングエッジの位置によって概して案内される。このような現象は、コンデンサにおける選択された周囲の場所における電極層の曝露された導電性金属の構成によって外部メッキ端子の形成が決定されるため、「自己決定」と称され得る。ある実施形態では、コンデンサは、他の電極（例えば、活性化電極または遮蔽電極）を含まないコンデンサのモノリシック体の一部分に沿っての曝露された導電性金属を提供するために、「ダミータブ」を含み得る。

コンデンサ端子を形成するための追加の技術も本技術の範囲内にあり得ることは、理解されるべきである。例示の代替は、限定されることはないが、メッキ、磁性、マスキング、電気泳動／静電気、スパッタリング、真空蒸着、印刷、または、厚膜導電層もしくは薄膜導電層の両方を形成するための他の技術による終端の形成を含む。

活性電極領域８１４は本開示の態様による。より明確には、活性電極領域８１４は、例えば図９Ｂを参照して以下に記載されているように、第１の活性電極層１００２と第２の活性電極層１００４とを交互の配置で含み得る。図９Ａを参照すると、各々の活性電極層１００２、１００４は第１の電極１００６と第２の電極１００８とを備え得る。第１の電極１００６は、横方向１０３４において第１の電極１００６の長手方向の縁に沿って延びる基礎部分１０１４を有し得る。第１の電極１００６は、長手方向１０３２において基礎部分１０１４から延びる電極アーム１０１０の対を有し得る。第２の電極１００８は、横方向１０３４において第２の電極層１００８の長手方向の縁に沿って延びる基礎部分１０１４を有し得る。第２の電極１００８は、長手方向１０３２において基礎部分１０１４から延びる電極アーム１０１０の対を有し得る。

第１の電極１００６の電極アーム１０１０は、第２の電極１００８のそれぞれの電極アーム１０１０と概して長手方向に並べられ得る。アーム隙間２０２６が、長手方向１０３２において、第１および第２の電極１００６、１００８の並べられた電極アーム１０１０の間に定められ得る。

中心縁隙間距離８２３が、横方向１０３４において、第１の電極の中心部分１０１２と第２の電極アーム１０１０との間に定められ得る。中心端隙間距離８２５が、長手方向１０３２において、第１の電極１００６の中心部分１０１２と第２の電極１００８の基礎部分１０１４との間に定められ得る。ある実施形態では、中心縁隙間距離８２３は中心端隙間距離８２５とおおよそ等しくなり得る。

第１の電極１００６の中心部分１０１２は、第１の場所における第１の幅８２７と、第１の幅８２７より大きい第２の場所における第２の幅８２９とを有し得る。第１の幅８２７の第１の場所は、長手方向１０３２において第２の幅の第２の場所からずらされ得る。このような構成は、中心縁隙間距離８２３を変更することなく、Ｚ方向１０３６における隣接する電極の中心部分１０１２同士の間の重なる領域の調整を可能にすることができる。

図９Ｂを参照すると、複数の第１の活性電極層１００２と複数の第２の活性電極層１００４とが交互の鏡写しの構成で配置され得る。図示されているように、それぞれの電極層の中心部分１０１２は少なくとも部分的に重なる。図９Ｂは全部で４つの電極層を示しているが、任意の数の電極層が、所望の用途のために所望の容量を得るために用いられ得ることは、理解されるべきである。

図９Ｃを参照すると、いくつかの容量領域が第１の電極１００６と第２の電極１００８との間に形成され得る。例えば、ある実施形態では、中心容量領域１０２２が、第１の電極１００６の中心部分１０１２と、第２の電極１００８の基礎部分１０１４および／またはアーム１０１０との間に形成され得る。ある実施形態では、アーム隙間容量領域１０２４が、第１の電極１００６の電極アーム１０１０と第２の電極１００８との間の主アーム隙間２０４０の中に形成され得る。

図９Ｄは、コンデンサ１０００のモノリシック体の中の遮蔽電極領域８１６（図９Ｅに示されている）の中に含まれ得る遮蔽電極層８２６を示している。先に指示されているように、第１の遮蔽電極８２２は長手方向１０３２と平行であり得る（例えば、図９Ｅに示されている上面８１８および下面８２０と平行であり得る）。第１の遮蔽電極８２２は、横方向１０３４と並べられ、第１の外部端子１０１８（図９Ｅに示されている）および第１の端１０１９から離れる方を向く第１の長手方向の縁８２８を有し得る。第１の遮蔽電極８２２は、横方向１０３４と並べられ、第１の外部端子（図９Ｅに示されている）および第１の端１０１９から離れる方を向く第２の長手方向の縁８３０を有し得る。第２の長手方向の縁８３０は、長手方向１０３２において、第１の長手方向の縁８２８から遮蔽電極ずれ距離８３２でずらされ得る。

第２の遮蔽電極８２４は第２の外部端子１０２０（図９Ｅに示されている）および第２の端１０２１と接続され得る。第２の遮蔽電極８２４は、Ｚ方向１０３６（図９Ｅに示されている）において第１の遮蔽電極８２２とおおよそ並べられ得る。第２の遮蔽電極８２４は第１の遮蔽電極８２２と同様の構成を有し得る。例えば、第２の遮蔽電極８２４は、横方向１０３４と並べられ、第２の外部端子１０２０（図９Ｅに示されている）および第２の端１０２１から離れる方を向く第１の長手方向の縁８２８を有し得る。第２の遮蔽電極８２４は、横方向１０３４と並べられ、第２の外部端子１０２０（図９Ｅに示されている）および第２の端１０２１から離れる方を向く第２の長手方向の縁８３０を有し得る。第２の遮蔽電極８２４の第２の長手方向の縁８３０は、長手方向１０３２において、第２の遮蔽電極８２４の第１の長手方向の縁８２８から遮蔽電極ずれ距離８３２でずらされ得る。

第１の遮蔽容量領域８３４が、第１の遮蔽電極８２２の第１の長手方向の縁８２８と第２の遮蔽電極８２４の第１の長手方向の縁８２８との間に形成され得る。第２の遮蔽容量領域８３６が、第１の遮蔽電極８２２の第２の長手方向の縁８３０と第２の遮蔽電極８２４の第２の長手方向の縁８３０との間に形成され得る。ある実施形態では、横方向１０３４における第１の長手方向の縁８２８の幅８３８が、横方向１０３４における第１の遮蔽電極８２２の幅８４０より小さくなり得る。

第１の遮蔽隙間距離８４２が、長手方向１０３２において、第１の遮蔽電極８２２の第１の長手方向の縁８２８と第２の遮蔽電極８２４の第１の長手方向の縁８２８との間に形成され得る。第２の遮蔽隙間距離８４４が、長手方向１０３２において、第１の遮蔽電極８２２の第２の長手方向の縁８３０と第２の遮蔽電極８２４の第２の長手方向の縁８３０との間に形成され得る。

ある実施形態では、第３の遮蔽隙間距離８４６が、第１の遮蔽電極８２２の第３の長手方向の縁８４８と第２の遮蔽電極８２４の第３の長手方向の縁８４８との間に形成され得る。第３の遮蔽容量領域８５１が、第１の遮蔽電極８２２の第３の長手方向の縁８４８と第２の遮蔽電極８２４の第３の長手方向の縁８４８との間に形成され得る。ある実施形態では、第３の遮蔽隙間距離８４６は、第３の遮蔽容量領域８５１が第２の遮蔽容量領域８３６と大きさおよび形が実質的に同様となり得るように、第２の遮蔽隙間距離８４４とおおよそ等しくなり得る。例えば、ある実施形態では、第１の遮蔽電極８２２および／または第２の遮蔽電極８２４は、長手方向１０３２において延びる長手方向の中心線８５０の周りで、横方向１０３４において対称であり得る。

しかしながら、他の実施形態では、第３の遮蔽隙間距離８４６は、第３の遮蔽容量領域８５１が第２の遮蔽容量領域８３６と異なる大きさおよび／または形とされ、第２の容量領域と異なる容量を生成するように、第２の遮蔽隙間距離８４４より大きくまたは小さくされ得る。

ある実施形態では、遮蔽電極８２２、８２４のうちの１つまたは複数が三角形とされ得ることは、理解されるべきである。別の言い方をすれば、遮蔽電極ずれ距離８３２は、第１の長手方向の縁８２８と第２の長手方向の縁８３０とが並べられるかまたはおおよそ並べられるように、ゼロまたはおおよそゼロとされ得る。

図１０Ａおよび図１０Ｂは、第１および第２の活性電極層１００２、１００４の他の実施形態を示している。より明確には、各々の活性電極層１００２、１００４は第１の電極１００６と第２の電極１００８とを備え得る。第１の電極１００６は基礎部分１０１４を有し得る。電極アーム１０１０の対と少なくとも１つの中心部分１０１２とが基礎部分１０１４から延び得る。第２の電極１００８は、第２の電極層１００８の長手方向の縁に沿って延びる基礎部分１０１４を有し得る。第２の電極１００８は、基礎部分１０１４から延びる電極アーム１０１０の対を有し得る。電極領域８１２、８１４、８１６は概して重ならないようにされ得る。

図９Ｅを参照すると、ある実施形態では、広帯域積層型セラミックコンデンサ１０００は、Ｚ方向１０３６において上面８１８と下面８２０との間にコンデンサ厚さ８５６を有し得る。

誘電領域８１２は、Ｚ方向１０３６において誘電性領域厚さ８５８を有し得る。ある実施形態では、誘電性領域厚さ８５８に対するコンデンサ厚さ８５６の比は、約１．１から約２０までの範囲であり得、ある実施形態では約１．５から約１０までで、ある実施形態では約１．７から約５までの範囲であり得る。

活性電極領域８１４は、Ｚ方向１０３６において活性電極領域厚さ８５９であり得る。活性電極領域８１４は、遮蔽電極８２２、８２４がなくてもよい、および／または、重なる電極だけを含んでもよい。活性電極領域厚さ８５９は最も低い活性電極層８１９と最も高い電極層８６５との間に定められ得る。活性電極領域厚さ８５９に対するコンデンサ厚さ８５６の比は約１．１から約２０までの範囲であり得る。

遮蔽電極領域８１６は、Ｚ方向１０３６において遮蔽電極領域厚さ８６１を有し得る。遮蔽電極領域厚さ８６１は、コンデンサ１０００の下面８２０と複数の活性電極のうちの最も低い電極層８１９との間で定められ得る。遮蔽電極領域厚さ８６１に対するコンデンサ厚さ８５６の比は、約１．１から約２０までの範囲であり得、ある実施形態では約１．５から約１０までで、ある実施形態では約１．７から約５までの範囲であり得る。

ある実施形態では、遮蔽から下面への距離８６３が、遮蔽電極８２２、８２４とコンデンサ１０００の下面８２０との間の距離として定められ得る。複数の遮蔽電極層が含まれる場合、遮蔽から下面への距離８６３は、遮蔽電極層のうちの最も低いものと下面８２０との間の距離として定められ得る。遮蔽から下面への距離８６３に対するコンデンサ厚さ８５６の比は、約１．１から約２０までの範囲であり得、ある実施形態では約１．５から約１０までで、ある実施形態では約１．７から約５までの範囲であり得る。

ある実施形態では、遮蔽電極８２２、８２４は、第１の遮蔽から活性への距離８６７で活性電極１００６、１００８から離間され得る。遮蔽から下面への距離８６３に対する第１の遮蔽から活性への距離８６７の比は、約１から約２０までの範囲であり得、ある実施形態では約２から約１０までで、ある実施形態では約３から約５までの範囲であり得る。

また、図１０Ａは、主部分１０２８と段差部分１０３０とを備える電極アーム１０１０を示している。より明確には、第１の電極１００６の電極アーム１０１０は、横方向１０３４において延び、段差部分１０３０の縁を定め得る第１の長手方向の縁８６０を備え得る。第２の長手方向の縁８６２が、横方向１０３４において延びることができ、アーム１０１０の主部分１０２８の縁を定め得る。第１の長手方向の縁８６０は、長手方向１０３２において、アームずれ距離８６４で第２の長手方向の縁８６２からずれ得る。第１の電極１００６および／または第２の電極１００８の一方または両方の電極アーム１０１０が、それぞれの主部分１０２８および段差部分１０３０を備え得る。例えば、両方の電極１００６、１００８の両方のアーム１０１０が、例えば図１０Ａに示されているように、それぞれの主部分１０２８および段差部分１０３０を備え得る。主アーム隙間２０４０が、並べられたアーム１０１０の段差部分１０３０同士の間に形成され得る。段差アーム隙間２０４２が、並べられたアーム１０１０の主部分１０２８同士の間に形成され得る。

以下の表は、図９Ｅのコンデンサ１０００についての実験的に決定された挿入損失値を提供している。

図９Ｃを参照すると、いくつかの容量領域が、図９Ａの電極構成の第１の電極１００６と第２の電極１００８との間に形成され得る。例えば、ある実施形態では、中心容量領域１０２２が、第１の電極１００６の中心部分１０１２と、第２の電極１００８の基礎部分１０１４および／またはアーム１０１０との間に形成され得る。ある実施形態では、主アーム隙間容量領域１０２５が主アーム隙間２０４０の中に形成でき、段差隙間容量領域１０２６が段差アーム隙間２０４２の中に形成できる。

図１１Ａを参照すると、ある実施形態では、誘電領域８１２は、第１の端子１０１８と接続される第１のダミータブ電極８５２、および／または、第２の端子１０２０と接続される第２のダミータブ電極８５４を備え得る。より明確には、ダミータブ電極８５２、８５４は、例えば微細銅終端過程を用いて、端子１０１８、１０２０を形成する（例えば、堆積させる）ために使用できる。ダミータブ電極８５２、８５４は、第１の端１０１９または第２の端１０２１から、コンデンサ長さ８２１の２５％未満で延び得る。

本明細書に記載されている電極の構成は、隣接する活性電極層１００２、１００４（つまり、平行な板の容量）の中心部分１０１２同士の間の一次容量性要素の他に、例えば図９Ｃ、図９Ｄ、および図１０Ｂを参照して先に記載されているように、追加の二次容量性要素を可能にすることができる。

ある実施形態では、コンデンサ１０００は、１つまたは複数の浮遊電極１０１１を備えることができる。浮遊電極１０１１は誘電領域８１２に位置決めされ得る。しかしながら、他の実施形態では、浮遊電極１０１１は活性電極領域８１４および／または遮蔽電極領域８１６に位置決めされ得る。概して、このような浮遊電極１０１１は外部端子１０１８、１０２０に直接的に接続されない。

しかしながら、いくつかの実施形態において、浮遊電極は、外部端子に電気的に接続される少なくとも１つの電極を含む浮遊電極層の一部であり得るが、このような浮遊電極層は、このような電極または外部端子と直接的に接触しない少なくとも１つの浮遊電極を含む。

浮遊電極は、技術的に知られている任意の方法に従って位置決めおよび構成され得る。例えば、浮遊電極は、活性電極層の第１の活性電極および／または第２の活性電極の中心部分などの一部分と少なくとも重なるように提供され得る。この点において、浮遊電極は、第１の電極層および第２の内部電極層と交互に層形成および配置でき、この点において、このような層は誘電層によって分離され得る。

また、このような浮遊電極は、概して技術的に知られているような任意の形を有し得る。例えば、一実施形態では、浮遊電極層は、短刀状の構成を有する少なくとも１つの浮遊電極を備えてもよい。例えば、このような構成は、本明細書に記載されるような第１の電極の構成および形と同様であり得る。しかしながら、このような第１の電極が、段差部分を伴う電極アームを含む可能性がある、または含まない可能性があることは、理解されるべきである。

また、一実施形態では、浮遊電極層は少なくとも１つの浮遊電極を含む可能性があり、その場合、浮遊電極の端が少なくとも１つの外部端子に隣接し、このような外部端子と接触しない。この点において、このような隙間は、長手方向における浮遊電極隙間と称されてもよい。このような浮遊電極隙間は、長手方向におけるコンデンサの長さの約３％以上など、約５％以上から約５０％以下までなど、約４０％以下など、約３０％以下など、約２０％以下など、約１０％以下など、０％より大きくできる。

図１１Ｂは、本開示の態様による広帯域積層型セラミックコンデンサ１０６０の他の実施形態の図である。コンデンサ１０６０は複数の電極領域１０６２を備え得る。複数の電極領域１０６２は、活性電極領域８１４と、第１の遮蔽電極領域１０６４と、第２の遮蔽電極領域１０６６とを備え得る。活性電極領域８１４は、第１の遮蔽電極領域１０６４と第２の電極領域１０６６との間に位置付けられ得る。

ある実施形態では、コンデンサ１０６０またはその一部分は、長手方向に延びる長手方向中心線１０６７の周りで対称であり得る。例えば、下または第１の遮蔽電極領域１０６４の遮蔽電極８２２、８２４は、上または第２の遮蔽電極領域１０６６の遮蔽電極８２２、８２４に対して、長手方向中心線１０６７の周りで対称であり得る。別の言い方をすれば、遮蔽から下面への距離８６３は、第２の遮蔽電極領域１０６６の遮蔽電極８２２、８２４とコンデンサ１０６０の上面８１８との間で定められ得る遮蔽から上面への距離１０６８とおおよそ等しくできる。例えば、ある実施形態では、遮蔽から上面への距離１０６８に対する遮蔽から下面への距離８６３の比が、約０．８から約１．２まで、ある実施形態では約０．９から約１．１まで、ある実施形態では約０．９５から約１．０５まで、およびある実施形態では約０．９８から約１．０２までの範囲であり得る。

上遮蔽電極領域１０６６の遮蔽電極８２２、８２４は、第２の遮蔽から活性への距離１０６９で活性電極１００６、１００８から離間され得る。遮蔽から上面への距離１０６８に対する第２の遮蔽から活性への距離１０６９の比は、約１から約２０までの範囲であり得、ある実施形態では約２から約１０までで、ある実施形態では約３から約５までの範囲であり得る。また、第２の遮蔽から活性への距離１０６９に対する第１の遮蔽から活性への距離８６７の比が、約０．８から約１．２まで、ある実施形態では約０．９から約１．１まで、ある実施形態では約０．９５から約１．０５まで、およびある実施形態では約０．９８から約１．０２までの範囲であり得る。

図１２は、図９Ｃの電極構成の３つの容量性要素、すなわち、隣接する電極層同士の間の一次容量性要素１０１２’と、中心容量性要素１０２２’と、アーム隙間容量性要素１０２４’とを概略的に示している。容量性要素１０１２’、１０２２’、および１０２４’は、図９Ｃの中心部分１０１２、中心容量領域１０２２、およびアーム隙間容量領域１０２４とそれぞれ対応する。また、外部端子が図１２における符号１０１８および１０２０として描写されている。

図１３は、図１０Ｂの電極構成の４つの容量性要素を概略的に示しており、容量性要素１０１２’、１０２２’、１０２５’、および１０２６’は、図１０Ｂの中心部分１０１２、容量領域１０２２、主アーム隙間容量領域１０２５、および段差隙間容量領域１０２６にそれぞれ対応している。様々な隙間の寸法が、図１３に示されている容量性要素についてのそれぞれの所望の容量値を達成するために選択的に設計され得ることは、理解されるべきである。より明確には、電極層の数、電極の対の重なる中心部分の表面積、分離する電極同士の距離、誘電性材料の誘電率など、コンデンサの構成および様々なパラメータが、所望の容量値を達成するために選択され得る。それでもなお、本明細書で開示されているようなコンデンサは、効果的な広帯域性能を達成するために、組み合わされた直列および並列のコンデンサの配列を含み得る。

ある例示の超広帯域コンデンサの実施形態では、一次容量性要素１０１２’は、約数キロヘルツ（ｋＨｚ）から約２００メガヘルツ（ＭＨｚ）までの間の程度においてなど、概してより低い周波数範囲における動作に適合された比較的大きい容量に概して対応する一方で、二次容量性要素１０２２’、１０２４’、１０２５’、および／または１０２６’は、約２００メガヘルツ（ＭＨｚ）から大きなギガヘルツ（ＧＨｚ）までの間の程度においてなど、比較的より高い周波数範囲において動作するように構成された比較的より小さい値の容量に概して対応することができる。

したがって、活性電極は、積み重ねられた電極の単一のセットの中に複数の容量性要素を呈するように構成され得る。例えば、一次容量性要素は比較的低い周波数で効果的にあり得るが、二次容量性要素（例えば、中心容量領域１０２２および／またはアーム隙間容量領域１０２４）は、比較的中間のおよび／または高い周波数において効果的であり得る。例えば、一次容量は、約１０～１００ｎＦ内など、１～５００ｎＦ内であり得るが、二次容量は、１０～１００ｐＦ内など、１～５００ｐＦ内であり得る。

図１４Ａ～図１４Ｃを見ると、広帯域積層型セラミックコンデンサ１１００の他の実施形態が開示されている。図１４Ａは、本開示の態様によるコンデンサ１１００の例の活性電極層１１０２の一実施形態の上面図を示している。図１４Ｂは、電極層１１０２と遮蔽電極層９１５とによって形成された複数の容量領域を示している。図１４Ｃは、本開示の態様による図１４Ａのコンデンサ１１００の一実施形態の単純化された側方からの立面図である。図１４Ｄは、コンデンサ１１４０の他の実施形態の単純化された側方からの立面図である。図１４Ｃを参照すると、コンデンサ１１００は、Ｚ方向１１３６に積み重ねられた複数の電極領域９１０を含み得る。複数の電極領域９１０は、誘電領域９１２と、活性電極領域９１４と、遮蔽電極領域９１６と、追加の誘電領域１１１５とを備え得る。活性電極領域９１４は、Ｚ方向１１３６において誘電領域９１２と遮蔽電極領域９１６との間に位置付けられ得る。誘電領域９１２は、活性電極領域９１４から広帯域積層型セラミックコンデンサ１１００の上面９１８へと延び得る。コンデンサ１１００は、Ｚ方向１１３６において上面９１８の反対に下面９２０を含み得る。

図１４Ａは、本開示の態様による活性電極領域９１４における１つまたは複数の電極のための活性電極パターンの一実施形態の上面図である。より明確には、活性電極領域９１４は、例えば図１４Ｂを参照して以下に記載されているように、第１の電極層１１０２と第２の電極層１１０４とを交互の配置で含み得る。図１４Ａを参照すると、各々の電極層１１０２、１１０４は第１の活性電極１１０６と第２の活性電極１１０８とを備え得る。第１の活性電極１１０６は、横方向１１３４において第１の活性電極１１０６の長手方向の縁に沿って延びる基礎部分１１１４を有し得る。第１の活性電極１１０６は、長手方向１１３２において基礎部分１１１４から延びる電極アーム１１１０の対を有し得る。第２の活性電極１１０８は、横方向１１３４において第２の電極層１１０８の長手方向の縁に沿って延びる基礎部分１１１４を有し得る。第２の活性電極１１０８は、長手方向１１３２において基礎部分１１１４から延びる電極アーム１１１０の対を有し得る。

第１の活性電極１１０６の電極アーム１１１０は、第２の活性電極１１０８の電極アーム１１１０に対して、概して長手方向に並べられ得る。アーム隙間２０２６が、長手方向１１３２において、第１および第２の電極１１０６、１１０８の並べられた電極アーム１１１０の間に定められ得る。

図１４Ｂを参照すると、いくつかの容量領域が第１の活性電極１１０６と第２の活性電極１１０８との間に形成され得る。例えば、ある実施形態では、中心容量領域１１２２が、第１の活性電極１１０６の中心部分１１１２と、第２の活性電極１１０８の基礎部分１１１４および／またはアーム１１２８との間に形成され得る。ある実施形態では、アーム隙間容量領域１１２４が、第１の活性電極１１０６の電極アーム１１１０と第２の活性電極１１０８との間のアーム隙間２１３８の中に形成され得る。

図１４Ｃおよび図１４Ｄを参照すると、複数の第１の電極層１１０２と複数の第２の電極層１１０４とが交互の鏡写しの構成で配置され得る。図示されているように、それぞれの電極層の中心部分１１１２は少なくとも部分的に重なる。図１４Ｃは全部で４つの電極層を示しているが、任意の数の電極層が、所望の用途のために所望の容量を得るために用いられ得ることは、理解されるべきである。

複数の活性電極層１１０２、１１０４は活性電極領域９１４の中に配置され得る。各々の活性電極層１１０２、１１０４は、例えば図１４Ａ～図１４Ｃを参照して以下に記載されているように、１つまたは複数の活性電極を備え得る。例えば、第１の活性電極層１１０２は第１の活性電極１１０６と第２の活性電極１１０８とを備え得る。第２の活性電極層１１０３が、第１の外部端子１１１８と接続された第３の活性電極１１０７と、第２の外部端子１１２０と接続された第４の活性電極１１０９とを備え得る。第３の活性電極１１０７は第４の活性電極１１０９と同一平面上にあり得る。第１の活性電極１１０６は、長手方向１１３２において第４の活性電極１１０９と重なることができる。第１の活性電極１１０６は、重なり距離１１１３に沿って、第４の活性電極と重なることができる。コンデンサ１１００は、交互する第１の活性電極層１１０２と第２の活性電極層１１０３、１１０４とを含み得る。

コンデンサ１１００は、遮蔽電極領域９１６において１つまたは複数の遮蔽電極層９１５を備え得る。遮蔽電極層９１５は、例えば図９Ｄを参照して先に記載されているように、様々な構成を有することができる。遮蔽電極領域９１６は、活性電極領域９１４とコンデンサ１１００の下面９２０との間でコンデンサ１１００の中に位置付けられ得る。遮蔽電極層９１５は、遮蔽電極９２２、９２４が活性電極１１０６、１１０８から区別されるように、遮蔽から活性への距離９６７で活性電極層１１０２、１１０４から概して離間される。例えば、活性電極層１１０２、１１０４は、「ドロップ」と称されることがある活性電極間隔距離１１０５で、Ｚ方向１１３６において互いから均一に離間され得る。遮蔽から活性への距離９６７は活性電極間隔距離１１０５より大きくなり得る。例えば、遮蔽から活性への距離９６７は活性電極間隔距離１１０５より２倍以上大きくなり得る。例として、活性電極間隔距離１１０５が約０．５ミクロンから約５ミクロンまでの範囲であり得る。遮蔽から活性への距離９６７は、約５ミクロンより大きくでき、ある実施形態では約１０ミクロンより大きくでき、ある実施形態では約２０ミクロンより大きくでき、ある実施形態では約３０ミクロンより大きくできる。

ある実施形態では、コンデンサ１１００は、Ｚ方向１１３６における活性電極領域９１４と遮蔽電極領域９１６との間の追加の誘電領域１１１５（例えば、第２の誘電領域）において、電極層１１０２、１１０４がなくてもよい。しかしながら、他の実施形態において、活性電極領域９１４と遮蔽電極領域９１６との間の領域１１１５は、例えば図１１Ａに示されているように、外部端子を形成することを支援することができる１つまたは複数のダミー電極タブを備え得る。

ある実施形態では、広帯域積層型セラミックコンデンサ１１００は、Ｚ方向１１３６において上面９１８と下面９２０との間にコンデンサ厚さ９５６を有し得る。誘電領域９１２は、Ｚ方向１１３６において誘電性領域厚さ９５８を有し得る。ある実施形態では、誘電性領域厚さ９５８に対するコンデンサ厚さ９５６の比は約１０未満であり得る。

活性電極領域９１４は、Ｚ方向１１３６において活性電極領域厚さ９５９であり得る。活性電極領域９１４は、遮蔽電極９２２、９２４がなくてもよい、および／または、重なる電極だけを含んでもよい。活性電極領域厚さ９５９は最も低い活性電極層９１９と最も高い活性電極層９６５との間に定められ得る。活性電極領域厚さ９５９に対するコンデンサ厚さ９５６の比は約１．１から約２０までの範囲であり得る。

遮蔽電極領域９１６は、Ｚ方向１１３６において遮蔽電極領域厚さ９６１を有し得る。遮蔽電極領域厚さ９６１は、Ｚ方向１１３６に関して、遮蔽電極領域９１６の最も低い遮蔽電極１１３７と遮蔽電極領域９１６の最も高い遮蔽電極１１３８との間に定められ得る。遮蔽電極領域厚さ９６１に対するコンデンサ厚さ９５６の比は約１．１から約２０までの範囲であり得る。

ある実施形態では、遮蔽から下面への距離９６３が、遮蔽電極９２２、９２４とコンデンサ１１００の下面９２０との間の距離として定められ得る。複数の遮蔽電極層９１５が含まれる場合、遮蔽から下面への距離９６３は、遮蔽電極層９１５のうちの最も低いものと下面９２０との間の距離として定められ得る。遮蔽から下面への距離９６３に対するコンデンサ厚さ９５６の比は、約２より大きくなり得る。

ある実施形態では、遮蔽電極９２２、９２４は、第１の遮蔽から活性への距離９６７で活性電極１１０６、１１０８から離間され得る。第１の遮蔽から活性への距離９６７は、Ｚ方向１１３６において、最も低い活性電極９１９と、最も低い活性電極９１９に最も近い上遮蔽電極１１３８との間で定められ得る。遮蔽から下面への距離９６３に対する第１の遮蔽から活性への距離９６７の比は、約１から約２０までの範囲であり得、ある実施形態では約２から約１０までで、ある実施形態では約３から約５までの範囲であり得る。

概して、本明細書で検討されている実施形態に関して、外部端子１１１８、１１２０は、技術的に知られているような様々な異なる金属のいずれかから形成することができる。外部端子１１１８、１１２０は、技術的に知られているような様々な異なる金属のいずれかから形成することができる。外部端子１１１８、１１２０は、導電性金属などの金属から作ることができる。材料には、貴金属（例えば、銀、金、パラジウム、白金など）および卑金属（例えば、銅、錫、ニッケル、クロム、チタン、タングステンなど）などの他に、それらの様々な組み合わせがあり得る。１つの具体的な実施形態では、外部端子１１１８、１１２０は銅またはその合金を含み得る。

本発明のこれらおよび他の改良および変形が、本発明の精神および範囲から逸脱することなく、当業者によって実施され得る。また、様々な実施形態の態様が全部または一部で置き換えることができることは、理解されるべきである。さらに、当業者は、前述の記載が例だけを用いており、添付の特許請求の範囲においてさらに記載されている本発明を限定するようには意図されていないことを理解するであろう。

１００ 表面実装構成部品
１０２ モノリシック基板
１０４ 入力端子
１０６ 出力端子
１０８ ＤＣバイアス端子
１１０ 追加のＤＣバイアス端子
１１２ 導電性トレース
１１４ モノリシック基板の表面
１１５ 信号経路
１１６ 抵抗器
１１８ 第１の端
１２０ 第２の端
１２２ 第１の導電性薄膜コネクタ
１２３、１２５ 縁
１２４ 細い位置
１２６ Ｙ方向
１２８ 第１の導電性薄膜コネクタの厚さ
１２９ Ｘ方向
１３０ Ｚ方向
１３１ 第１の縁
１３２ 第１の導電性薄膜コネクタの幅
１３３ 第２の縁
１３４ 第２の抵抗器
１３６ 第１の端
１３８ 第２の端
１４０ 第２の導電性薄膜コネクタ
１４２ 細い位置
１４４、１４６、１４８、１５０ 半田ボール
１８０ 表面実装構成部品
１８２ コンデンサ
１９０ 表面実装構成部品
２００ 表面実装構成部品
２０１ 側面
２０２ モノリシック基板
２０４ 第１の外部端子、入力端子
２０６ 第２の外部端子、出力端子
２０８ 第３の外部端子
２１０ 第４の外部端子
２１２ 導電性トレース
２１５ 信号経路
２２２ 第１の導電性薄膜コネクタ
２２６ Ｙ方向
２４０ 第２の導電性薄膜コネクタ
２５０ コンデンサ
２５２ 第１の場所
２５４ 第２の場所
３００ 表面実装構成部品
３０４ 入力端子
３０６ 出力端子
３１２ 導電性トレース
３２２、３４０ 薄膜コネクタ
３５２ 第１の場所
４００ 表面実装組立体
４０２ 多層セラミックコンデンサ
４０４ モノリシック体
４０６ 第１の外部端子
４０８ 第２の外部端子
４５０ 表面実装組立体
４５２ 表面実装構成部品
４５４ 隙間
５００ 表面実装構成部品
５０２ モノリシック基板
５０４ 入力端子
５０６ 出力端子
５０８ ＤＣバイアス端子
５１０ 追加のＤＣバイアス端子
５１４ モノリシック基板の表面
５１５ 信号経路
５１６ 第１の抵抗器
５１８ 第１の端
５２０ 第２の端
５２６ Ｙ方向
５２９ Ｘ方向
５３０ Ｚ方向
５３４ 第２の抵抗器
５３６ 第１の端
５３８ 第２の端
７００、７５０、８００ 挿入損失応答曲線
８１０ 電極領域
８１２ 誘電領域
８１４ 活性電極領域
８１６ 遮蔽電極領域
８１８ 上面
８１９ 最も低い電極層
８２０ 下面
８２１ コンデンサの長さ
８２２ 第１の遮蔽電極
８２３ 中心縁隙間距離
８２４ 第２の遮蔽電極
８２５ 中心端隙間距離
８２６ 遮蔽電極層
８２７ 第１の幅
８２８ 第１の長手方向の縁
８２９ 第２の幅
８３０ 第２の長手方向の縁
８３２ 遮蔽電極ずれ距離
８３４ 第１の遮蔽容量領域
８３６ 第２の遮蔽容量領域
８３８ 第１の長手方向の縁の幅
８４０ 第１の遮蔽電極の幅
８４２ 第１の遮蔽隙間距離
８４４ 第２の遮蔽隙間距離
８４６ 第３の遮蔽隙間距離
８４８ 第３の長手方向の縁
８５０ 長手方向の中心線
８５１ 第３の遮蔽容量領域
８５２ 第１のダミータブ電極
８５４ 第２のダミータブ電極
８５６ コンデンサ厚さ
８５８ 誘電性領域厚さ
８５９ 活性電極領域厚さ
８６０ 第１の長手方向の縁
８６１ 遮蔽電極領域厚さ
８６２ 第２の長手方向の縁
８６３ 遮蔽から下面への距離
８６５ 最も高い電極層
８６７ 第１の遮蔽から活性への距離
９１０ 電極領域
９１２ 誘電領域
９１４ 活性電極領域
９１５ 遮蔽電極層
９１６ 遮蔽電極領域
９１８ 上面
９１９ 最も低い活性電極層
９２０ 下面
９２２、９２４ 遮蔽電極
９５６ コンデンサ厚さ
９５８ 誘電性領域厚さ
９５９ 活性電極領域厚さ
９６１ 遮蔽電極領域厚さ
９６３ 遮蔽から下面への距離
９６５ 最も高い活性電極層
９６７ 第１の遮蔽から活性への距離
１０００ 高周波数コンデンサ、広帯域積層型セラミックコンデンサ
１００１ 実装表面
１００２ 第１の活性電極層
１００４ 第２の活性電極層
１００６ 第１の電極
１００８ 第２の電極、対向電極、第２の電極層
１０１０ 電極アーム
１０１１ 浮遊電極
１０１２ 第１の電極の中心部分
１０１２’ 一次容量性要素
１０１４ 基礎部分
１０１８ 第１の外部端子
１０１９ 第１の端
１０２０ 第２の外部端子
１０２１ 第２の端
１０２２ 中心容量領域
１０２２’ 中心容量性要素
１０２４ アーム隙間容量領域
１０２４’ アーム隙間容量性要素
１０２５ 主アーム隙間容量領域
１０２５’ 容量性要素
１０２６ 段差隙間容量領域
１０２６’ 容量性要素
１０２８ 主部分
１０３０ 段差部分
１０３２ 長手方向
１０３４ 横方向
１０３６ Ｚ方向
１０６０ 高周波数コンデンサ、広帯域積層型コンデンサ
１０６２ 電極領域
１０６４ 第１の遮蔽電極領域、下遮蔽電極領域
１０６６ 第２の遮蔽電極領域、上遮蔽電極領域
１０６７ 長手方向中心線
１０６８ 遮蔽から上面への距離
１０６９ 第２の遮蔽から活性への距離
１１００ 高周波数コンデンサ、広帯域積層型セラミックコンデンサ
１１０２ 第１の活性電極層
１１０３、１１０４ 第２の活性電極層
１１０５ 活性電極間隔距離
１１０６ 第１の活性電極
１１０７ 第３の活性電極
１１０８ 第２の活性電極
１１０９ 第４の活性電極
１１１０ 電極アーム
１１１２ 中心部分
１１１３ 重なり距離
１１１４ 基礎部分
１１１５ 追加の誘電領域、第２の誘電領域
１１１８ 第１の外部端子
１１２０ 第２の外部端子
１１２２ 中心容量領域
１１２４ アーム隙間容量領域
１１２８ アーム
１１３６ Ｚ方向
１１３７ 最も低い遮蔽電極
１１３８ 最も高い遮蔽電極
１１４０ コンデンサ
２０２６ アーム隙間
２０４０ 主アーム隙間
２０４２ 段差アーム隙間
２１３８ アーム隙間

Claims (41)

1. モノリシック基板と、
   前記モノリシック基板の上に各々が形成される入力端子、出力端子、およびＤＣバイアス端子と、
   前記入力端子と前記出力端子との間の信号経路に含まれる、前記モノリシック基板の表面の上に形成される導電性トレースと、
   前記ＤＣバイアス端子と前記信号経路との間でＤＣバイアス経路に接続される薄膜抵抗器と
   を備え、
   前記ＤＣバイアス経路は、前記ＤＣバイアス端子と前記信号経路との間で前記ＤＣバイアス経路に沿う１つまたは複数の場所において、前記モノリシック基板の前記表面に対して垂直である平面において断面積を有し、前記ＤＣバイアス経路の前記断面積は約１，０００平方ミクロン未満である、表面実装構成部品。
2. 前記ＤＣバイアス経路は前記ＤＣバイアス端子と前記導電性トレースとの間で延びる、請求項１に記載の表面実装構成部品。
3. 前記ＤＣバイアス経路は、前記薄膜抵抗器と前記信号経路との間に接続される第１の導電性薄膜コネクタを備え、前記第１の導電性薄膜コネクタは、約１，０００平方ミクロン未満である前記断面積を有する、請求項１に記載の表面実装構成部品。
4. 前記第１の導電性薄膜コネクタは前記薄膜抵抗器と前記導電性トレースとの間に接続される、請求項３に記載の表面実装構成部品。
5. 追加のＤＣバイアス端子をさらに備え、前記ＤＣバイアス経路は、前記信号経路と前記追加のＤＣバイアス端子との間に接続される追加の薄膜抵抗器を備える、請求項１に記載の表面実装構成部品。
6. 追加の前記ＤＣバイアス経路が、前記薄膜抵抗器と前記信号経路との間に接続される第２の導電性薄膜コネクタを備え、前記第２の導電性薄膜コネクタは、前記モノリシック基板の前記表面に対して垂直である平面において追加の断面積を有し、前記追加の断面積は約１，０００平方ミクロン未満である、請求項５に記載の表面実装構成部品。
7. 前記第２の導電性薄膜コネクタは前記薄膜抵抗器と前記導電性トレースとの間に接続される、請求項６に記載の表面実装構成部品。
8. 前記追加の断面積に対する前記断面積の比率は約０．９から約１．１までの範囲にある、請求項６に記載の表面実装構成部品。
9. 前記ＤＣバイアス経路は、前記薄膜抵抗器と前記信号経路との間に接続される第１の導電性薄膜コネクタを備え、
   前記導電性トレースはＹ方向に長くされ、
   前記第１の導電性薄膜コネクタは、前記導電性トレースに沿う第１の場所において前記導電性トレースと接続し、
   前記第２の導電性薄膜コネクタは、前記Ｙ方向において前記第１の場所から１０ミクロン未満である、前記導電性トレースに沿う第２の場所において、前記導電性トレースと接続する、
   請求項６に記載の表面実装構成部品。
10. 前記第１の導電性薄膜コネクタは前記薄膜抵抗器と前記導電性トレースとの間に接続され、前記導電性トレースはＹ方向に長くされ、前記Ｙ方向に延びる相対する真っ直ぐな縁を有し、前記第１の導電性薄膜コネクタは、１，０００平方ミクロン未満である前記断面積を有し、前記第１の導電性薄膜コネクタは、前記導電性トレースの前記相対する真っ直ぐな縁の一方と接続する、請求項３に記載の表面実装構成部品。
11. 前記導電性トレースは前記入力端子および前記出力端子の各々と直接的に電気的に接続される、請求項１に記載の表面実装構成部品。
12. 前記入力端子と前記出力端子との間の前記信号経路において前記導電性トレースと接続されるコンデンサをさらに備える、請求項１に記載の表面実装構成部品。
13. 前記ＤＣバイアス経路は、前記コンデンサと前記入力端子との間である、前記導電性トレースに沿っての第１の場所において、前記薄膜抵抗器と前記導電性トレースとの間に接続される第１の導電性薄膜コネクタを備える、請求項１２に記載の表面実装構成部品。
14. 前記コンデンサは積層型セラミックコンデンサを備える、請求項１２に記載の表面実装構成部品。
15. 前記コンデンサは、約５ＧＨｚから約２０ＧＨｚで約－０．５ｄＢより大きい挿入損失を呈する、請求項１４に記載の表面実装構成部品。
16. 前記コンデンサは、
    前記コンデンサの第１の端に沿って配置される第１の外部端子であって、前記コンデンサの下面に沿って延びる下部分を含む第１の外部端子と、
    長手方向において前記第１の端と反対にある前記コンデンサの第２の端に沿って配置される第２の外部端子であって、前記第２の外部端子は、前記コンデンサの前記下面に沿って延びる下部分を含み、前記第１の外部端子の前記下部分と前記第２の外部端子の前記下部分とは、前記長手方向において下外部端子間隔距離で離間される、第２の外部端子と
    を備え、
    前記コンデンサは、前記第１の端と前記第２の端との間で、前記長手方向においてコンデンサ長さを有し、前記下外部端子間隔距離に対する前記コンデンサ長さの比が約４より大きい、請求項１４に記載の表面実装構成部品。
17. 前記第１の導電性薄膜コネクタは、第１の場所において収束する実質的に真っ直ぐな縁の対を有する、請求項３に記載の表面実装構成部品。
18. 前記入力端子、前記出力端子、または前記ＤＣバイアス端子のうちの少なくとも１つが、前記モノリシック基板の前記表面の上に形成され、前記表面実装構成部品の格子配列形式の実装のために、前記モノリシック基板の縁から離間される、請求項１に記載の表面実装構成部品。
19. 前記入力端子、前記出力端子、または前記ＤＣバイアス端子のうちの少なくとも１つが、前記モノリシック基板の前記表面に対して垂直である前記モノリシック基板の側面に沿って形成される、請求項１に記載の表面実装構成部品。
20. 前記薄膜抵抗器は、クロムシリコンまたはシリコンクロムの少なくとも一方を含む、請求項１に記載の表面実装構成部品。
21. 前記薄膜抵抗器は、約１０ミクロン未満の厚さを有する抵抗材料の層を備える、請求項１に記載の表面実装構成部品。
22. 前記断面積はＸＹ平面において幅を有し、前記断面積の前記幅は約１００ミクロン未満である、請求項１に記載の表面実装構成部品。
23. モノリシック基板と、
    前記モノリシック基板の上に各々が形成される入力端子、出力端子、およびＤＣバイアス端子と、
    前記入力端子と前記出力端子との間の信号経路に含まれる前記モノリシック基板の表面の上に形成される導電性トレースと、
    前記ＤＣバイアス端子と前記信号経路との間でＤＣバイアス経路に接続される薄膜抵抗器と
    を備え、
    前記ＤＣバイアス経路は、前記ＤＣバイアス端子と前記信号経路との間で前記ＤＣバイアス経路に沿う１つまたは複数の場所において、前記モノリシック基板の前記表面と平行であるＸＹ平面において幅を有し、前記幅は約１００ミクロン未満である、表面実装構成部品。
24. 前記ＤＣバイアス経路は前記ＤＣバイアス端子と前記導電性トレースとの間で延びる、請求項２３に記載の表面実装構成部品。
25. 前記ＤＣバイアス経路は、前記薄膜抵抗器と前記信号経路との間に接続される第１の導電性薄膜コネクタを備え、前記第１の導電性薄膜コネクタは、約１００ミクロン未満である前記幅を有する、請求項２３に記載の表面実装構成部品。
26. 前記第１の導電性薄膜コネクタは前記薄膜抵抗器と前記導電性トレースとの間に接続される、請求項２５に記載の表面実装構成部品。
27. 追加のＤＣバイアス端子をさらに備え、前記ＤＣバイアス経路は、前記信号経路と前記追加のＤＣバイアス端子との間に接続される追加の薄膜抵抗器を備える、請求項２３に記載の表面実装構成部品。
28. 前記ＤＣバイアス経路は、前記薄膜抵抗器と前記信号経路との間に接続される第１の導電性薄膜コネクタを備え、前記第１の導電性薄膜コネクタは、約１００ミクロン未満である前記幅を有し、追加の前記ＤＣバイアス経路が、前記薄膜抵抗器と前記信号経路との間に接続される第２の導電性薄膜コネクタを備え、前記第２の導電性薄膜コネクタは、前記モノリシック基板の前記表面に対して垂直な平面において追加の幅を有し、前記追加の幅は約１００ミクロン未満である、請求項２７に記載の表面実装構成部品。
29. 前記第２の導電性薄膜コネクタは前記薄膜抵抗器と前記導電性トレースとの間に接続される、請求項２８に記載の表面実装構成部品。
30. 前記第２の導電性薄膜コネクタの前記追加の幅に対する前記第１の導電性薄膜コネクタの前記幅の比は約０．９から約１．１までの範囲にある、請求項２８に記載の表面実装構成部品。
31. 前記導電性トレースはＹ方向に長くされ、
    前記第１の導電性薄膜コネクタは、前記導電性トレースに沿う第１の場所において前記導電性トレースと接続し、
    前記第２の導電性薄膜コネクタは、前記Ｙ方向において前記第１の場所から１０ミクロン未満である、前記導電性トレースに沿う第２の場所において、前記導電性トレースと接続する、
    請求項２８に記載の表面実装構成部品。
32. 前記ＤＣバイアス経路は、前記薄膜抵抗器と前記信号経路との間に接続される第１の導電性薄膜コネクタを備え、前記第１の導電性薄膜コネクタは前記薄膜抵抗器と前記導電性トレースとの間に接続され、前記導電性トレースはＹ方向に長くされ、前記Ｙ方向に延びる相対する真っ直ぐな縁を有し、前記第１の導電性薄膜コネクタは、約１００ミクロン未満である前記幅を有し、前記第１の導電性薄膜コネクタは、前記導電性トレースの前記相対する真っ直ぐな縁の一方と接続する、請求項２３に記載の表面実装構成部品。
33. 前記導電性トレースは前記入力端子および前記出力端子の各々と直接的に電気的に接続される、請求項２３に記載の表面実装構成部品。
34. 前記入力端子と前記出力端子との間の前記信号経路において前記導電性トレースと接続されるコンデンサをさらに備える、請求項２３に記載の表面実装構成部品。
35. 前記ＤＣバイアス経路は、前記コンデンサと前記入力端子との間である、前記導電性トレースに沿っての第１の場所において、前記薄膜抵抗器と前記導電性トレースとの間に接続される第１の導電性薄膜コネクタを備える、請求項２３に記載の表面実装構成部品。
36. 前記第１の導電性薄膜コネクタは、前記第１の場所において収束する実質的に真っ直ぐな縁の対を有する、請求項３５に記載の表面実装構成部品。
37. 前記入力端子、前記出力端子、または前記ＤＣバイアス端子のうちの少なくとも１つが、前記モノリシック基板の前記表面の上に形成され、前記表面実装構成部品の格子配列形式の実装のために、前記モノリシック基板の縁から離間される、請求項３６に記載の表面実装構成部品。
38. 前記入力端子、前記出力端子、または前記ＤＣバイアス端子のうちの少なくとも１つが、前記モノリシック基板の前記表面に対して垂直である前記モノリシック基板の側面に沿って形成される、請求項２３に記載の表面実装構成部品。
39. 前記薄膜抵抗器は、クロムシリコンまたはシリコンクロムの少なくとも一方を含む、請求項２３に記載の表面実装構成部品。
40. 前記薄膜抵抗器は、約１０ミクロン未満の厚さを有する抵抗材料の層を備える、請求項２３に記載の表面実装構成部品。
41. 表面実装構成部品を形成する方法であって、
    入力端子と出力端子との間の信号経路に含まれるモノリシック基板の表面の上に導電性トレースをパターン形成するステップと、
    ＤＣバイアス端子と前記信号経路との間でＤＣバイアス経路に接続される薄膜抵抗器を堆積させるステップであって、前記ＤＣバイアス経路は、前記ＤＣバイアス端子と前記信号経路との間で前記ＤＣバイアス経路に沿う１つまたは複数の場所において、前記モノリシック基板の前記表面に対して垂直である平面において断面積を有し、前記ＤＣバイアス経路の前記断面積は約１，０００平方ミクロン未満である、ステップと、
    前記入力端子、前記出力端子、および前記ＤＣバイアス端子を前記モノリシック基板の上に形成するステップと
    を含む方法。

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