JP2024081593A - 積層型電子部品及びその製造方法 - Google Patents

Abstract

【課題】信頼性に優れ、単位体積当たりの容量が向上した積層型電子部品を提供し、焼成過程で誘電体層と内部電極との間の応力不均一を改善する。
【解決手段】本発明の一実施形態による積層型電子部品は、誘電体層、及び上記誘電体層と交互に配置される内部電極を含む本体と、上記本体上に配置される外部電極と、を含み、上記誘電体層と内部電極との間にはセラミック層が配置され、上記セラミック層中の空隙が占める面積比率をＳｐ１、上記誘電体層中の空隙が占める面積比率をＳｐ２とするとき、Ｓｐ１は５％未満であり、Ｓｐ１＜Ｓｐ２を満たすことができる。
【選択図】図４

Description

本発明は、積層型電子部品及びその製造方法に関するものである。

積層型電子部品の一つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ－Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの様々な電子製品のプリント回路基板に装着されて電気を充電または放電させる役割を果たすチップ形態のコンデンサである。

積層セラミックキャパシタは、小型でありながらも高容量が保障され、実装が容易であるという利点により、様々な電子装置の部品として用いられることができ、コンピュータ、モバイル機器など、各種電子機器が小型化、高出力化され、積層セラミックキャパシタに対する小型化及び高容量化の要求が増大している。このような積層セラミックキャパシタの小型化及び高容量化の傾向に伴い、積層セラミックキャパシタの単位体積当たりの容量を増加させることに対する重要性が高まっている。

積層セラミックキャパシタは、基本的に誘電体層及び内部電極が積層された本体と、上記本体の外部に配置される外部電極を含むことができる。一方、焼成過程で誘電体層及び内部電極間の収縮率の差が生じることがあり、このような収縮率の違いにより誘電体層と内部電極との間の応力不均一が発生し、内部電極の切れ及び凝集現象が発生して、内部電極の厚さを増加させ、誘電体層の厚さを減少させることができる。これにより、ＭＬＣＣの静電容量が減少することがあり、耐電圧及び絶縁抵抗特性が低下することがある。したがって、誘電体層と内部電極との間の応力不均一を改善させた積層セラミックキャパシタに対する開発が求められている。

本発明のいくつかの目的の一つは、信頼性に優れた積層型電子部品を提供することである。

本発明のいくつかの目的の一つは、単位体積当たりの容量が向上した積層型電子部品を提供することである。

本発明のいくつかの目的の一つは、焼成過程で誘電体層と内部電極との間の応力不均一を改善することである。

但し、本発明の目的は上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。

本発明の一実施形態による積層型電子部品は、誘電体層、及び上記誘電体層と交互に配置される内部電極を含む本体と、上記本体上に配置される外部電極と、を含み、上記誘電体層と内部電極との間にはセラミック層が配置され、上記セラミック層中の空隙が占める面積比率をＳｐ１、上記誘電体層中の空隙が占める面積比率をＳｐ２とするとき、Ｓｐ１は５％未満であり、Ｓｐ１＜Ｓｐ２を満たすことができる。

本発明の一実施形態に係る積層型電子部品の製造方法は、セラミックグリーンシート上にセラミック物質を蒸着して第１セラミック膜を形成した後、上記第１セラミック膜に内部電極パターンを形成し、上記内部電極パターン上にセラミック物質を蒸着して第２セラミック膜を形成する段階と、上記セラミックグリーンシートを積層して積層体を得る段階と、上記積層体を焼結して本体を得る段階と、上記本体上に外部電極を形成する段階と、を含むことができる。

本発明の様々な効果の一つとして、誘電体層と内部電極との間にセラミック層を配置することで、積層型電子部品の信頼性を向上させたものである。

本発明の様々な効果の一つとして、誘電体層と内部電極との間にセラミック層を配置することで、内部電極の凝集及び切れ現象を抑制して、積層型電子部品の単位体積当たりの容量を向上させたものである。

但し、本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解することができる。

本発明の一実施例による積層型電子部品の斜視図を概略的に示したものである。 図１のＩ－Ｉ'線に沿った断面図を概略的に示したものである。 図１のＩＩ－ＩＩ'線に沿った断面図を概略的に示したものである。 図２のＫ１領域を拡大した図面である。 図２のＫ２領域を拡大した図面である。 図２のＫ３領域を拡大した図面である。 図３のＫ４領域を拡大した図面である。 本発明の一変形例による積層型電子部品に対する図７に対応する図面である。 本発明の一実施形態に係る積層型電子部品の製造方法のうち、セラミックグリーンシート上にセラミック膜及び内部電極パターンを形成する過程を説明するための図面である。 本発明の一実施形態に係る積層型電子部品の製造方法のうち、積層体を形成する過程を説明するための図面である。

以下、具体的な実施形態及び添付の図面を参照して、本発明の実施形態を説明する。しかし、本発明の実施形態は、いくつかの他の形態に変形することができ、本発明の範囲が以下説明する実施形態に限定されるものではない。また、本発明の実施形態は、通常の技術者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上に同一符号で示される要素は同一要素である。

尚、図面において本発明を明確に説明するために説明と関係ない部分は省略し、図示した各構成の大きさ及び厚さは、説明の便宜のために任意で示したものであるため、本発明は必ずしも図示により限定されない。また、同一の思想の範囲内の機能が同一である構成要素は、同一の参照符号を用いて説明することができる。さらに、明細書全体において、ある部分がある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

図面において、第１方向は積層方向または厚さ（Ｔ）方向、第２方向は長さ（Ｌ）方向、第３方向は幅（Ｗ）方向と定義することができる。

積層型電子部品
図１は、本発明の一実施例による積層型電子部品の斜視図を概略的に示したものであり、図２は、図１のＩ－Ｉ'線に沿った断面図を概略的に示したものであり、図３は、図１のＩＩ－ＩＩ'線に沿った断面図を概略的に示したものであり、図４は、図２のＫ１領域を拡大した図面であり、図５は、図２のＫ２領域を拡大した図面であり、図６は、図２のＫ３領域を拡大した図面であり、図７は、図３のＫ４領域を拡大した図面である。

以下、図１～図７を参照して、本発明の一実施形態による積層型電子部品１００について詳細に説明する。また、積層型電子部品の一例として、積層セラミックキャパシタ（Ｍｕｌｔｉ－ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ、以下「ＭＬＣＣ」という）について説明するが、本発明がこれに限定されるものではなく、セラミック材料を用いる様々な積層型電子部品、例えば、インダクタ、圧電体素子、バリスタ、またはサーミスタなどにも適用されることができる。

本発明の一実施形態による積層型電子部品１００は、誘電体層１１１、及び上記誘電体層と交互に配置される内部電極１２１、１２２を含む本体１１０と、上記本体に配置される外部電極１３１、１３２と、を含み、上記誘電体層１１１と内部電極１２１、１２２との間にはセラミック層ＣＬが配置され、上記セラミック層中の空隙が占める面積比率をＳｐ１、上記誘電体層中の空隙が占める面積比率をＳｐ２とするとき、Ｓｐ１は５％未満であり、Ｓｐ１＜Ｓｐ２を満たすことができる。

本発明の一実施形態によると、誘電体層１１１と内部電極１２１、１２２との間にセラミック層ＣＬを配置することによって、内部電極の切れ及び凝集現象を抑制して積層型電子部品の信頼性及び単位体積当たりの容量を向上させることができる。

また、セラミック層ＣＬは、焼結工程時の内部電極と誘電体層との間の応力不均一を抑制することができ、拘束焼結効果を誘導して厚さ方向の収縮率を増加させて、内部電極の薄層化及び内部電極の連結性向上に寄与することができる。

セラミック層ＣＬ中の空隙（ｐｏｒｅ）が占める面積比率をＳｐ１、誘電体層１１１中の空隙（ｐｏｒｅ）が占める面積比率をＳｐ２とするとき、Ｓｐ１は５％未満であり、Ｓｐ１＜Ｓｐ２を満たすことができる。

セラミック層ＣＬ中の空隙（ｐｏｒｅ）が占める面積比率Ｓｐ１が５％未満であることによって、セラミック層ＣＬは緻密度が高く、優れた剛性を有することができる。ここで、剛性とは、外部から圧力を受けても形状や体積が変わらない硬い性質を意味する。

誘電体層１１１と内部電極１２１、１２２との間に剛性に優れたセラミック層ＣＬが配置されることにより、焼結工程時の内部電極と誘電体層との間の応力不均一を抑制することができる。

一般的に、焼成過程で誘電体層及び内部電極間の収縮率の差が生じることがあり、このような収縮率の違いにより誘電体層と内部電極との間の応力不均一が発生し、内部電極の切れ及び凝集現象が発生して、内部電極の厚さを増加させ、誘電体層の厚さを減少させることがある。一方、本発明の一実施形態によって誘電体層１１１と内部電極１２１、１２２との間に剛性に優れたセラミック層ＣＬが配置される場合、内部電極と誘電体層との間の応力不均一を抑制して内部電極の切れ及び凝集現象を抑制することができる。

図４を参照すると、内部電極１２１、１２２の厚さ方向の下部に第１セラミック層ＣＬ１が配置され、厚さ方向の上部に第２セラミック層ＣＬ２が配置されることによって、内部電極１２１、１２２はセラミック層ＣＬ１、ＣＬ２によって拘束され、横方向（第２方向）への収縮が抑制され、厚さ方向（第１方向）に集中的な収縮を起こすようにすることができる。これにより、内部電極を薄くしながらも内部電極の連結性及び平滑度を向上させることができる。

セラミック層ＣＬ中の空隙（ｐｏｒｅ）が占める面積比率Ｓｐ１が５％以上であるか、誘電体層１１１中の空隙（ｐｏｒｅ）が占める面積比率Ｓｐ２以下である場合には、誘電体層１１１と内部電極１２１、１２２との間の応力不均一を抑制する効果及び／または拘束焼結効果が不十分であり得る。

セラミック層ＣＬ中の空隙（ｐｏｒｅ）が占める面積比率Ｓｐ１は、本体１１０の第１及び第２方向の断面で測定されることができる。具体的には、本体１１０の第３方向（幅方向）の中央部で切断した第１及び第２方向（長さ及び厚さ方向）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いてスキャンしたイメージから抽出された任意の５つのセラミック層ＣＬについて空隙が占める面積を測定して平均値を計算したものであることができる。また、誘電体層１１１中の空隙（ｐｏｒｅ）が占める面積比率Ｓｐ２も、上記スキャンしたイメージから抽出された任意の５つの誘電体層１１１について空隙が占める面積を測定して平均値を計算したものであることができる。

一方、誘電体層１１１中の空隙（ｐｏｒｅ）が占める面積比率Ｓｐ２は、特に限定する必要はない。例えば、誘電体層１１１中の空隙（ｐｏｒｅ）が占める面積比率Ｓｐ２は、５％以上４０％以下であることができ、より好ましくは１０％以上３０％以下であり得る。

一実施例において、セラミック層ＣＬは、Ｂａ、Ｔｉ、Ｓｉ、Ｚｒ、Ｈｆ、及びＳｒのうち１つ以上を含み得る。これにより、セラミック層ＣＬの誘電体層１１１と内部電極１２１、１２２との間の応力不均一を抑制する効果及び／または拘束焼結効果をより向上させることができる。

一方、セラミック層ＣＬは、Ｒｕ、Ｒｈ、Ｒｅ、Ｐｔ、Ｉｒ及びＯｓを含まないことができる。Ｒｕ、Ｒｈ、Ｒｅ、Ｐｔ、Ｉｒ及びＯｓは、焼結工程条件によってセラミック層ＣＬから誘電体層１１１に移動して静電容量を低下させることができる。また、セラミック層ＣＬはＡｌ_２Ｏ_３を含まないことができる。但し、これに制限されるものではなく、本発明によるセラミック層ＣＬの応力不均一を抑制する効果及び／又は拘束焼結効果を維持する範囲でセラミック層ＣＬは、Ｒｕ、Ｒｈ、Ｒｅ、Ｐｔ、Ｉｒ、Ｏｓ及びＡｌ_２Ｏ_３のうち１つ以上を一定量含むことができる。

一実施例において、誘電体層１１１は、ＢａＴｉＯ_３、（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３（０＜ｘ＜１）、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３（０＜ｙ＜１）、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｘ＜１、０＜ｙ＜１）及びＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｙ＜１）のうち１つ以上を主成分として含み、セラミック層ＣＬは、誘電体層１１１の主成分と同じ主成分を含むことができる。ここで、主成分の意味は、主成分１００モルに対して主成分を除いた残りの成分のモル数が３０モル以下であることを意味することができる。これにより、セラミック層ＣＬの追加による誘電率の低下を最小化することができる。但し、セラミック層ＣＬと誘電体層１１１の組成が完全に同一であることを意味するものではなく、主成分を除いた残りの成分は互いに異なることができる。

一実施例において、セラミック層ＣＬの平均厚さｔｃｌは、５ｎｍ以上５０ｎｍ以下であり得る。セラミック層ＣＬの平均厚さが５ｎｍ未満の場合には、セラミック層ＣＬの応力不均一を抑制する効果及び／または拘束焼結効果が不十分であることができ、５０ｎｍ超過である場合には、誘電率が低下するおそれがある。

ここで、セラミック層ＣＬの厚さは、セラミック層ＣＬの第１方向の大きさを意味することができる。セラミック層ＣＬの平均厚さｔｃｌは、本体１１０の第１方向及び第２方向の断面を１万倍率の走査電子顕微鏡（ＳＥＭ）を用いてスキャンして測定することができる。より具体的には、１つのセラミック層ＣＬの多数の地点、例えば、第２方向に等間隔の３０の地点でその厚さを測定して平均値を測定することができる。上記等間隔の３０の地点は、後述する容量形成部Ａｃで指定されることができる。また、このような平均値測定を１０のセラミック層ＣＬに拡張して平均値を測定すると、セラミック層ＣＬの平均厚さをさらに一般化することができる。

一実施例において、セラミック層ＣＬは、スパッタリング工法、真空蒸着工法、またはＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工法を用いて形成されることができる。スパッタリング工法、真空蒸着工法、またはＡＬＤ工法を用いて形成することによって、セラミック層ＣＬ中の空隙（ｐｏｒｅ）が占める面積比率Ｓｐ１を５％未満に容易に制御することができ、セラミック層ＣＬを薄く形成して誘電率の低下を抑制することができる。

一方、内部電極１２１、１２２をスパッタリング工法、真空蒸着工法、またはＡＬＤ工法を用いて形成する場合、別途のマスクパターンが必要であるが、セラミック層ＣＬはセラミックグリーンシートの全面に蒸着可能であり、内部電極パターンを形成した後にも内部電極パターンの全面に蒸着可能であるため、別途のマスクパターンが不要である。したがって、セラミック層ＣＬは、別途のマスクパターンなしで容易に形成することができるという利点がある。また、図５を参照すると、別途のマスクパターンなしで第１セラミック層ＣＬ１及び第２セラミック層ＣＬ２を形成することによって、第２内部電極１２２と第１外部電極１３１が離隔した空間である長さ方向のマージン部において、第１セラミック層ＣＬ１及び第２セラミック層ＣＬ２が接するように配置されることができる。また、セラミック層ＣＬは、第３面及び第４面と全て連結された形態を有することができる。

一方、図６を参照すると、第１内部電極１２１の端部には、セラミック層ＣＬが配置されないことによって、第１外部電極１３１との電気的連結性を確保することができる。

また、図７を参照すると、別途のマスクパターンなしで第１セラミック層ＣＬ１及び第２セラミック層ＣＬ２を形成することによって、第１サイドマージン部１１４において第１セラミック層ＣＬ１及び第２セラミック層ＣＬ２が接するように配置されることができ、第２サイドマージン部１１５においても第１セラミック層ＣＬ１及び第２セラミック層ＣＬ２が接するように配置されることができる。したがって、セラミック層ＣＬは、第３、第４、第５及び第６面と全て連結された形態を有することができる。

但し、図８を参照すると、本発明の変形例によって内部電極１２１、１２２による段差を抑制するために、積層後の内部電極が本体の第５及び第６面５、６に露出するように切断した後、単一誘電体層または２つ以上の誘電体層を容量形成部Ａｃの両側面に第３方向（幅方向）に積層してサイドマージン部１１４、１１５を形成する場合にはサイドマージン部１１４、１１５にはセラミック層ＣＬが配置されないことができる。

以下、本発明の一実施形態に係る積層型電子部品１００に含まれる各構成について説明する。

本体１１０は、誘電体層１１１及び内部電極１２１、１２２が交互に積層されていることができる。

本体１１０の具体的な形状に特に制限はないが、図示のように本体１１０は六面体状やこれと類似した形状からなることができる。焼成過程で本体１１０に含まれたセラミック粉末の収縮により、本体１１０は完全な直線を有する六面体状ではなく、実質的に六面体状を有することができる。

本体１１０は、第１方向に向かい合う第１及び第２面１、２、上記第１及び第２面１、２と連結され、第２方向に向かい合う第３及び第４面３、４、第１及び第２面１、２と連結され、第３及び第４面３、４と連結され、第３方向に向かい合う第５及び第６面５、６を有することができる。

誘電体層１１１上に内部電極１２１、１２２が配置されていないマージン領域が重なることによって、内部電極１２１、１２２の厚さによる段差が発生して、第１面と第３～第５面を連結するコーナー及び／または第２面と第３～第５面を連結するコーナーは、第１面または第２面を基準として見たとき、本体１１０の第１方向の中央側に収縮した形態を有することができる。あるいは、本体の焼結過程での収縮挙動によって、第１面１と第３～第６面３、４、５、６を連結するコーナー及び／又は第２面２と第３～第６面３、４、５、６を連結するコーナーは、第１面または第２面を基準として見るとき、本体１１０の第１方向の中央側に収縮した形態を有することができる。あるいは、チッピング不良などを防止するために本体１１０の各面を連結する角を別途の工程を行ってラウンド処理するにつれて第１面と第３～第６面を連結するコーナー及び／又は第２面と第３～第６面を連結するコーナーは、ラウンド形態を有することができる。

一方、内部電極１２１、１２２による段差を抑制するために、積層後に内部電極が本体の第５及び第６面５、６に露出するように切断した後、単一誘電体層又は２つ以上の誘電体層を容量形成部Ａｃの両側面に第３方向（幅方向）に積層して、マージン部１１４、１１５を形成する場合には、第１面と第５及び第６面を連結する部分及び第２面と第５及び第６面を連結する部分が収縮した形態を有さないことができる。

本体１１０を形成する複数の誘電体層１１１は、焼成された状態であり、隣接する誘電体層１１１間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。誘電体層の積層数は特に制限する必要はなく、積層型電子部品の大きさを考慮して決定することができる。例えば、誘電体層を４００層以上積層して本体を形成することができる。

誘電体層１１１は、セラミック粉末、有機溶剤及びバインダーを含むセラミックスラリーを製造し、上記スラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥してセラミックグリーンシートを設けた後、上記セラミックグリーンシートの焼成によって形成することができる。セラミック粉末は、十分な静電容量が得られる限り、特に制限されないが、例えば、セラミック粉末としてチタン酸バリウム系（ＢａＴｉＯ_３）系粉末を用いることができる。より具体的な例として、セラミック粉末はＢａＴｉＯ_３、（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３（０＜ｘ＜１）、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３（０＜ｙ＜１）、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｘ＜１、０＜ｙ＜１）及びＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｙ＜１）のうち一つ以上であることができる。

誘電体層１１１の平均厚さｔｄは特に限定する必要はないが、例えば１０μｍ以下であることができる。また、誘電体層１１１の平均厚さｔｄは、所望の特性や用途に応じて任意に設定することができる。

但し、誘電体層１１１の平均厚さｔｄが０．４μｍ以下である場合に本発明による効果がより顕著になることができる。

一般的に、誘電体層１１１の厚さが薄くなるほど、焼結工程時の内部電極と誘電体層との間の応力不均一、内部電極の凝集及び切れ現象が発生しやすくなる。一方、本発明の一実施形態に係る積層型電子部品の場合、誘電体層１１１と内部電極１２１、１２２との間にセラミック層ＣＬを配置することによって、内部電極の切れ及び凝集現象を抑制することができ、焼結工程時の内部電極と誘電体層との間の応力不均一を抑制することができるため、誘電体層１１１の平均厚さｔｄが０．４μｍ以下である場合にも積層型電子部品の信頼性を向上させることができる。

ここで、誘電体層１１１の平均厚さｔｄは、内部電極１２１、１２２の間に配置される誘電体層１１１の第１方向の大きさを意味する。誘電体層１１１の平均厚さは、本体１１０の第１方向及び第２方向の断面を１万倍率の走査電子顕微鏡（ＳＥＭ）を用いてスキャンして測定することができる。より具体的には、１つの誘電体層１１１の多数の地点、例えば第２方向に等間隔の３０の地点でその厚さを測定して平均値を測定することができる。上記等間隔の３０の地点は、後述する容量形成部Ａｃで指定されることができる。また、このような平均値測定を１０の誘電体層１１１に拡張して平均値を測定すると、誘電体層１１１の平均厚さをさらに一般化することができる。

本体１１０は本体１１０の内部に配置され、誘電体層１１１を挟んで互いに対向するように配置される第１内部電極１２１及び第２内部電極１２２を含んで容量が形成される容量形成部Ａｃと、上記容量形成部Ａｃの第１方向の上部及び下部に形成されたカバー部１１２、１１３を含むことができる。

また、上記容量形成部Ａｃは、キャパシタの容量形成に寄与する部分であり、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返し積層して形成されることができる。

カバー部１１２、１１３は、上記容量形成部Ａｃの第１方向の上部に配置される上部カバー部１１２及び上記容量形成部Ａｃの第１方向の下部に配置される下部カバー部１１３を含むことができる。

上記上部カバー部１１２及び下部カバー部１１３は、単一誘電体層又は２つ以上の誘電体層を容量形成部Ａｃの上下面にそれぞれ厚さ方向に積層して形成することができ、基本的に物理的又は化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。

上記上部カバー部１１２及び下部カバー部１１３は内部電極を含まず、誘電体層１１１と同じ材料を含むことができる。

すなわち、上記上部カバー部１１２及び下部カバー部１１３はセラミック材料を含むことができ、例えばチタン酸バリウム（ＢａＴｉＯ_３）系セラミック材料を含むことができる。

一方、カバー部１１２、１１３の厚さは特に限定する必要はない。但し、積層型電子部品の小型化及び高容量化をより容易に達成するために、カバー部１１２、１１３の厚さｔｃは１５μｍ以下であることができる。

カバー部１１２、１１３の平均厚さｔｃは、第１方向の大きさを意味することができ、容量形成部Ａｃの上部または下部で等間隔の５の地点で測定したカバー部１１２、１１３の第１方向の大きさを平均した値であることができる。

また、上記容量形成部Ａｃの側面にはマージン部１１４、１１５が配置されることができる。

マージン部１１４、１１５は、本体１１０の第５面５に配置された第１マージン部１１４と第６面６に配置された第２マージン部１１５を含むことができる。すなわち、マージン部１１４、１１５は、上記セラミック本体１１０の幅方向の両端面（ｅｎｄ ｓｕｒｆａｃｅｓ）に配置されることができる。

マージン部１１４、１１５は、図３に示したように、上記本体１１０を幅－厚さＷ－Ｔ方向に切断した断面（ｃｒｏｓｓ－ｓｅｃｔｉｏｎ）で第１及び第２内部電極１２１、１２２の両端と本体１１０の境界面との間の領域を意味することができる。

マージン部１１４、１１５は、基本的に物理的または化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。

マージン部１１４、１１５は、セラミックグリーンシート上にマージン部が形成されるところを除いて導電性ペーストを塗布して内部電極を形成することによって形成されたものであることができる。

また、内部電極１２１、１２２による段差を抑制するために、積層後の内部電極が本体の第５及び第６面５、６に露出するように切断した後、単一誘電体層又は２つ以上の誘電体層を容量形成部Ａｃの両側面に第３方向（幅方向）に積層して、マージン部１１４、１１５を形成することもできる。

一方、マージン部１１４、１１５の幅は特に限定する必要はない。但し、積層型電子部品の小型化及び高容量化をより容易に達成するために、マージン部１１４、１１５の平均幅は１５μｍ以下であることができる。

マージン部１１４、１１５の平均幅は、内部電極が第５面と離隔した領域の第３方向の平均大きさＭＷ１及び内部電極が第６面と離隔した領域の第３方向の平均大きさＭＷ２を意味することができ、容量形成部Ａｃの側面で等間隔の５の地点で測定したマージン部１１４、１１５の第３方向の大きさを平均した値であることができる。

したがって、一実施例において、内部電極１２１、１２２が第５及び第６面と離隔した領域の第３方向の平均大きさＭＷ１、ＭＷ２はそれぞれ１５μｍ以下であり得る。

内部電極１２１、１２２は、第１及び第２内部電極１２１、１２２を含むことができる。第１及び第２内部電極１２１、１２２は、本体１１０を構成する誘電体層１１１を挟んで互いに対向するように交互に配置され、本体１１０の第３及び第４面３、４でそれぞれ露出することができる。

第１内部電極１２１は第４面４と離隔し、第３面３を介して露出し、第２内部電極１２２は第３面３と離隔し、第４面４を介して露出することができる。本体の第３面３には第１外部電極１３１が配置され、第１内部電極１２１と連結され、本体の第４面４には第２外部電極１３２が配置され、第２内部電極１２２と連結されることができる。

すなわち、第１内部電極１２１は第２外部電極１３２とは連結されず、第１外部電極１３１と連結され、第２内部電極１２２は第１外部電極１３１とは連結されず、第２外部電極１３２と連結される。したがって、第１内部電極１２１は第４面４で一定距離離隔して形成され、第２内部電極１２２は第３面３で一定距離離隔して形成されることができる。また、第１及び第２内部電極１２１、１２２は、本体１１０の第５及び第６面と離隔して配置されることができる。

内部電極１２１、１２２に含まれる導電性金属は、Ｎｉ、Ｃｕ、Ｐｄ、Ａｇ、Ａｕ、Ｐｔ、Ｉｎ、Ｓｎ、Ａｌ、Ｔｉ及びこれらの合金のうち１つ以上であることができ、本発明がこれに限定されるものではない。

内部電極１２１、１２２は、セラミックグリーンシート上にセラミック膜を形成した後、セラミック膜上に所定の厚さで導電性金属を含む内部電極用導電性ペーストを塗布して焼成することで形成されることができる。

セラミックグリーンシート上にセラミック膜を形成せずに内部電極用導電性ペーストを印刷して内部電極１２１、１２２を形成する場合、焼成過程で導電性金属間にネッキング（ｎｅｃｋｉｎｇ）が発生して、内部電極の凝集及び／又は切れ現象などが容易に発生することがある。このような内部電極の切れ現象などは、積層型電子部品の静電容量を減少させ、絶縁抵抗特性を低下させるという問題点が発生する可能性がある。本発明によると、セラミック層ＣＬの応力不均一を抑制する効果及び／または拘束焼結効果に応じて、内部電極用導電性ペーストを印刷して内部電極を形成する場合にも、内部電極を薄くかつ均一に形成することができる。

内部電極用導電性ペーストの塗布方法は、スクリーン印刷法またはグラビア印刷法などを用いることができ、本発明がこれに限定されるものではない。

内部電極１２１、１２２は、セラミックグリーンシート上にセラミック膜を形成した後、スパッタリング工法、真空蒸着法及び／又は化学気相蒸着法を用いて導電性金属を上記セラミック膜上にスパッタ及び／又は蒸着することで形成することができ、さらに好ましくは、内部電極１２１、１２２はスパッタリング工法によって形成されたスパッタリング層であり得る。

内部電極１２１、１２２がスパッタリング層である場合、内部電極１２１、１２２は高い密度を有することができ、昇温間の内部電極の金属粒子の焼結による応力不均一の現象は比較的低くなる可能性がある。但し、内部電極は緻密な膜で形成され、誘電体層を形成するセラミックグリーンシートは密度が低く、互いに構成する材料も異なるため、このような密度及び材料の差異による応力が発生する可能性がある。本発明によると、誘電体層１１１と内部電極１２１、１２２との間にセラミック層ＣＬが配置されることによって、誘電体層１１１と内部電極１２１、１２２の密度及び材料の差異による応力を最小化することができる。

内部電極の平均厚さｔｅは特に限定する必要はない。このとき、内部電極１２１、１２２の厚さは、内部電極１２１、１２２の第１方向の大きさを意味することができる。

但し、本発明の一実施形態に係る積層型電子部品の場合、誘電体層１１１と内部電極１２１、１２２との間にセラミック層ＣＬを配置することによって、内部電極の切れ及び凝集現象を抑制することができ、焼結工程時の内部電極と誘電体層との間の応力不均一を抑制することができるため、内部電極１２１、１２２の平均厚さが３００ｎｍ以下である場合にも積層型電子部品の信頼性を確保することができる。内部電極１２１、１２２の平均厚さの下限は特に限定する必要はないが、例えば５０ｎｍ以上であることができる。

ここで、内部電極の平均厚さｔｅは、本体１１０の第１方向及び第２方向の断面を１万倍率の走査電子顕微鏡（ＳＥＭ）を用いてスキャンして測定することができる。より具体的には、１つの内部電極１２１、１２２の多数の地点、例えば第２方向に等間隔の３０の地点でその厚さを測定して平均値を測定することができる。上記等間隔の３０の地点は容量形成部Ａｃで指定されることができる。また、このような平均値測定を１０の内部電極１２１、１２２に拡張して平均値を測定すると、内部電極１２１、１２２の平均厚さをさらに一般化することができる。

一実施例において、内部電極１２１、１２２の厚さの標準偏差をσｔｅとするとき、σｔｅ／ｔｅは０．０５以下であり得る。σｔｅ／ｔｅは０．０５以下の場合、内部電極１２１、１２２の厚さの均一性を確保することで内部電極１２１、１２２に応力が不均一に加えられる現象を防止することができ、これにより内部電極１２１、１２２が凝集したり切れたりする現象を防止することができる。

上記内部電極の厚さの標準偏差σｔｅは、内部電極１２１、１２２の平均厚さｔｅを測定するための上記第２方向に等間隔の３０の地点で測定された各厚さで上記内部電極の平均厚さｔｅを引いた後に二乗し、この値の平均値を計算することで分散を求めた後、上記分散値を二乗根することで測定することができる。

一方、内部電極１２１、１２２がスパッタリング層である場合、内部電極１２１、１２２の平均厚さｔｅと内部電極の厚さの標準偏差σｔｅを容易に低減させることができ、平均厚さが３００ｎｍ以下の内部電極１２１、１２２を容易に形成することができる。

外部電極１３１、１３２は、本体１１０の第３面３及び第４面４に配置されることができる。

外部電極１３１、１３２は、本体１１０の第３及び第４面３、４にそれぞれ配置され、第１及び第２内部電極１２１、１２２とそれぞれ連結された第１及び第２外部電極１３１、１３２を含むことができる。

図１を参照すると、外部電極１３１、１３２は、サイドマージン部１１４、１１５の第２方向の両端面を覆うように配置されることができる。

本実施形態では、積層型電子部品１００が２つの外部電極１３１、１３２を有する構造を説明しているが、外部電極１３１、１３２の個数や形状などは内部電極１２１、１２２の形態やその他の目的に応じて変更されることができる。

一方、外部電極１３１、１３２は、金属などの電気導電性を有するものであれば、どのような物質を用いても形成されることができ、電気的特性、構造的安定性などを考慮して具体的な物質が決定されることができ、さらに多層構造を有することができる。

例えば、外部電極１３１、１３２は、本体１１０に配置される電極層１３１ａ、１３２ａ及び電極層１３１ａ、１３２ａ上に形成されためっき層１３１ｂ、１３２ｂを含むことができる。

電極層１３１ａ、１３２ａに対するより具体的な例として、電極層１３１ａ、１３２ａは、導電性金属及びガラスを含む焼成（ｆｉｒｉｎｇ）電極であるか、導電性金属及び樹脂を含む樹脂系電極であることができる。

また、電極層１３１ａ、１３２ａは、本体上に焼成電極及び樹脂系電極が順次的に形成された形態であることができる。また、電極層１３１ａ、１３２ａは、本体上に導電性金属を含むシートを転写する方式で形成されるか、焼成電極上に導電性金属を含むシートを転写する方式で形成されたものであることができる。

電極層１３１ａ、１３２ａに含まれる導電性金属として、電気導電性に優れた材料を用いることができ、特に限定しない。例えば、導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）及びそれらの合金のうち１つ以上であり得る。

めっき層１３１ｂ、１３２ｂは、実装特性を向上させる役割を果たす。めっき層１３１ｂ、１３２ｂの種類は特に限定されず、Ｎｉ、Ｓｎ、Ｐｄ及びこれらの合金のうち１つ以上を含むめっき層であることができ、複数の層で形成されることができる。

めっき層１３１ｂ、１３２ｂに対するより具体的な例として、めっき層１３１ｂ、１３２ｂは、Ｎｉめっき層またはＳｎめっき層であることができ、電極層１３１ａ、１３２ａ上にＮｉめっき層及びＳｎめっき層が順次的に形成された形態であることができ、Ｓｎめっき層、Ｎｉめっき層及びＳｎめっき層が順次的に形成された形態であることができる。また、めっき層１３１ｂ、１３２ｂは、複数のＮｉめっき層及び／または複数のＳｎめっき層を含むこともできる。

積層型電子部品１００の大きさは特に限定する必要はない。

但し、本発明の一実施例によると、セラミック層ＣＬの応力不均一を抑制する効果及び／又は拘束焼結効果に応じて内部電極及び誘電体層の薄層化が容易であるため、０６０３（長さ×幅、０．６ｍｍ×０．３ｍｍ）以下の大きさを有する積層型電子部品１００において、本発明による信頼性及び単位体積当たりの容量向上の効果がより顕著になることができる。また、０２０１（長さ×幅、０．２ｍｍ×０．１ｍｍ）以下の大きさを有する積層型電子部品１００にも本発明の構造を適用することができる。

製造誤差、外部電極大きさなどを考慮すると、積層型電子部品１００の長さが０．６６ｍｍ以下であり、幅が０．３３ｍｍ以下である場合、本発明による信頼性及び単位体積当たりの容量向上の効果がより顕著になることができる。ここで、積層型電子部品１００の長さは、積層型電子部品１００の第２方向の最大大きさを意味し、積層型電子部品１００の幅は、積層型電子部品１００の第３方向の最大大きさを意味することができる。

本発明の一実施形態による積層型電子部品１００は、誘電体層１１１、及び上記誘電体層と交互に配置される内部電極１２１、１２２を含む本体１１０と、上記本体に配置される外部電極１３１、１３２と、を含み、上記誘電体層１１１と内部電極１２１、１２２との間にはセラミック層ＣＬが配置され、上記セラミック層はスパッタリング層、真空蒸着によって形成された層、または原子層蒸着工法によって形成された層であることができる。

積層型電子部品の製造方法
図９は、本発明の一実施形態に係る積層型電子部品の製造方法のうち、セラミックグリーンシート上にセラミック膜及び内部電極パターンを形成する過程を説明するための図面であり、図１０は、本発明の一実施形態に係る積層型電子部品の製造方法のうち、積層体を形成する過程を説明するための図面である。

本発明の一実施形態に係る積層型電子部品の製造方法は、セラミックグリーンシートＧＳ上にセラミック物質を蒸着して第１セラミック膜ＰＣＬ１を形成した後、上記第１セラミック膜上に内部電極パターンＥＰを形成し、上記内部電極パターン上にセラミック物質を蒸着して第２セラミック膜ＰＣＬ２を形成する段階と、上記セラミックグリーンシートを積層して積層体を得る段階と、上記積層体を焼結して本体を得る段階と、上記本体上に外部電極を形成する段階と、を含むことができる。

以下、図９及び図１０を参照して、本発明の一実施形態に係る積層型電子部品の製造方法について説明する。但し、上述した本発明の一実施形態に係る積層型電子部品が下記の製造方法によって制限されるものではなく、上述した内容と重複する内容は、重複した説明を避けるために省略されることができる。

図９を参照すると、セラミックグリーンシートＧＳ上にセラミック物質を蒸着して第１セラミック膜ＰＣＬ１を形成することができる。セラミック物質を蒸着する方法は特に制限せず、スパッタリング工法、真空蒸着工法、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）工法を用いて形成することができる。第１セラミック膜ＰＣＬ１は、焼結工程後に第１セラミック層ＣＬ１を構成するようになる。

セラミックグリーンシートＧＳは特に限定する必要はなく、セラミック粉末を用いてセラミックグリーンシートを形成することができる。例えば、セラミックグリーンシートは、セラミック粉末、有機溶媒及びバインダーを含むスラリーを用いて形成されたものであり得る。具体的にセラミック粉末に添加剤を添加した後、エタノールとトルエンを溶媒として分散剤と混合した後、バインダーを混合してセラミックグリーンシートＧＳを形成することができる。セラミック粉末は、ＢａＴｉＯ_３系セラミック粉末であることができ、例えば、ＢａＴｉＯ_３、ＢａＴｉＯ_３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）などが一部固溶された（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３（０＜ｘ＜１）、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３（０＜ｙ＜１）、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｘ＜１、０＜ｙ＜１）またはＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｙ＜１）などが挙げられる。

このとき、第１及び第２セラミック膜ＰＣＬ１、ＰＣＬ２を形成するセラミック物質は、上記セラミックグリーンシートＧＳに含まれたセラミック粉末と同じ物質を含むことができる。

この後、第１セラミック膜ＰＣＬ１上に内部電極パターンＥＰを形成することができる。

内部電極パターンＥＰを形成する方法は特に制限されず、上述したように導電性金属を含む内部電極用導電性ペーストを塗布して内部電極パターンＥＰを形成することができ、内部電極用導電性ペーストの塗布方法は、スクリーン印刷法またはグラビア印刷法などを用いることができ、本発明はこれに限定されるものではない。

また、内部電極パターンＥＰは、スパッタリング工法、真空蒸着法及び／又は化学気相蒸着法を用いて導電性金属を第１セラミック膜ＰＣＬ１上にスパッタ及び／又は蒸着することで形成することができる。このとき、内部電極パターンＥＰを形成しない領域には、マスクを配置して内部電極パターンＥＰが蒸着されないようにすることができる。

内部電極パターンＥＰは、焼結工程後に内部電極１２１、１２２を構成するようになる。

この後、内部電極パターンＥＰ上にセラミック物質を蒸着して第２セラミック膜ＰＣＬ２を形成することができる。第２セラミック膜ＰＣＬ２は、焼結工程後に第２セラミック層ＣＬ２を構成することができる。

図１０を参照すると、第１セラミック膜ＰＣＬ１、内部電極パターンＥＰ及び第２セラミック膜ＰＣＬ２が形成されたセラミックグリーンシートを積層して積層体を形成することができる。

積層体の第１方向の上部及び下部には、第１セラミック膜ＰＣＬ１、内部電極パターンＥＰ及び第２セラミック膜ＰＣＬ２が形成されていないセラミックグリーンシートを積層することでカバー部を形成することができる。

この後、上記積層体を焼結して本体を得ることができる。このとき、焼結前に積層体をチップ単位で切断した後、焼成を行うことができる。

また、上記本体は、誘電体層及び上記誘電体層と交互に配置される内部電極を含み、上記誘電体層と内部電極との間にはセラミック層が配置され、上記セラミック層中の空隙が占める面積比率をＳｐ１、上記誘電体層中の空隙が占める面積比率をＳｐ２とするとき、Ｓｐ１は５％未満であり、Ｓｐ１＜Ｓｐ２を満たすことができる。

次に、上記本体１１０に外部電極１３１、１３２を形成して積層型電子部品１００を製造することができる。

外部電極１３１、１３２を形成する方法は特に限定されず、導電性金属及びガラスを含むペーストにディッピングする方法を利用することができ、導電性金属を含むシートを転写する方式で形成されることもできる。また、導電性金属及び樹脂を含むペーストを用いたり、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）工法、分子層蒸着（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＬＤ）工法、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）工法、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）工法などを用いて外部電極を形成することもできる。

さらに、めっき工程をさらに実行して、外部電極がめっき層１３１ｂ、１３２ｂを含むようにすることができる。

以上、本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で、当技術分野における通常の知識を有する者によって多様な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえる。

また、本開示において用いられた「一実施形態」という表現は、互いに同一の実施形態を意味するものではなく、それぞれ異なる固有の特徴を強調して説明するために提供されたものである。しかしながら、上記提示された一実施形態は、他の一実施形態の特徴と組み合わせて実現されることを排除しない。例えば、特定の一実施形態において説明された事項が他の一実施形態に記載されていなくても、他の一実施形態においてその事項と反対または矛盾する説明がない限り、他の一実施形態に関連する説明として理解することができる。

本開示において用いられた用語は、単に一実施形態を説明するために用いられたものであり、本開示を限定する意図ではない。このとき、単数の表現は、文脈上明らかに異なるものを意味しない限り、複数の表現を含む。

１００ 積層型電子部品
１１０ 本体
１１１ 誘電体層
ＣＬ１、ＣＬ２ セラミック層
１１２、１１３ カバー部
１１４、１１５ マージン部
１２１、１２２ 内部電極
１３１、１３２ 外部電極
１３１ａ、１３２ａ 電極層
１３１ｂ、１３２ｂ めっき層

Claims (16)

1. 誘電体層、及び前記誘電体層と交互に配置される内部電極を含む本体と、
   前記本体上に配置される外部電極と、を含み、
   前記誘電体層と内部電極との間にはセラミック層が配置され、
   前記セラミック層中の空隙が占める面積比率をＳｐ１、前記誘電体層中の空隙が占める面積比率をＳｐ２とするとき、
   Ｓｐ１は５％未満であり、Ｓｐ１＜Ｓｐ２を満たす、積層型電子部品。
2. 前記Ｓｐ２は５％以上４０％以下である、請求項１に記載の積層型電子部品。
3. 前記セラミック層は、Ｂａ、Ｔｉ、Ｓｉ、Ｚｒ、Ｈｆ及びＳｒのうち１つ以上を含む、請求項１に記載の積層型電子部品。
4. 前記誘電体層は、ＢａＴｉＯ_３、（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３（０＜ｘ＜１）、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３（０＜ｙ＜１）、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｘ＜１、０＜ｙ＜１）及びＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｙ＜１）のうち１つ以上を主成分として含み、
   前記セラミック層は、前記誘電体層の主成分と同じ主成分を含む、請求項１に記載の積層型電子部品。
5. 前記セラミック層の平均厚さは５ｎｍ以上５０ｎｍ以下である、請求項１に記載の積層型電子部品。
6. 前記セラミック層は、スパッタリング工法、真空蒸着工法、またはＡＬＤ工法を用いて形成される、請求項１に記載の積層型電子部品。
7. 前記内部電極中の空隙が占める面積比率をＳｐ３とするとき、
   Ｓｐ３は５％未満であり、Ｓｐ３＜Ｓｐ２を満たす、請求項１に記載の積層型電子部品。
8. 前記内部電極の平均厚さは５ｎｍ以上３００ｎｍ以下である、請求項７に記載の積層型電子部品。
9. 前記誘電体層と内部電極は第１方向に交互に配置され、
   前記本体は、前記第１方向に向かい合う第１及び第２面、前記第１及び第２面と連結され、第２方向に向かい合う第３及び第４面、前記第１～第４面と連結され、第３方向に向かい合う第５及び第６面を含み、
   前記セラミック層の少なくとも１つは前記第３及び第４面と連結される、請求項１に記載の積層型電子部品。
10. 前記セラミック層の少なくとも１つは、前記第３、第４、第５及び第６面と連結される、請求項９に記載の積層型電子部品。
11. 前記誘電体層と内部電極は第１方向に交互に配置され、
    前記本体は、前記第１方向に向かい合う第１及び第２面、前記第１及び第２面と連結され、第２方向に向かい合う第３及び第４面、前記第１～第４面と連結され、第３方向に向かい合う第５及び第６面を含み、
    前記積層型電子部品の第２方向の最大大きさは０．２２ｍｍ以下であり、第３方向の最大大きさは０．１１ｍｍ以下である、請求項１～１０のいずれか一項に記載の積層型電子部品。
12. セラミックグリーンシート上にセラミック物質を蒸着して第１セラミック膜を形成した後、前記第１セラミック膜に内部電極パターンを形成し、前記内部電極パターン上にセラミック物質を蒸着して第２セラミック膜を形成する段階と、
    前記セラミックグリーンシートを積層して積層体を得る段階と、
    前記積層体を焼結して本体を得る段階と、
    前記本体上に外部電極を形成する段階と、を含む、積層型電子部品の製造方法。
13. 前記本体は、誘電体層、及び前記誘電体層と交互に配置される内部電極を含み、前記誘電体層と内部電極との間にはセラミック層が配置され、
    前記セラミック層中の空隙が占める面積比率をＳｐ１、前記誘電体層中の空隙が占める面積比率をＳｐ２とするとき、
    Ｓｐ１は５％未満であり、Ｓｐ１＜Ｓｐ２を満たす、請求項１２に記載の積層型電子部品の製造方法。
14. 前記セラミックグリーンシートは、セラミック粉末、有機溶剤及びバインダーを含むスラリーを用いて形成されたものである、請求項１２に記載の積層型電子部品の製造方法。
15. 前記セラミック粉末は、ＢａＴｉＯ_３、（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３（０＜ｘ＜１）、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３（０＜ｙ＜１）、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｘ＜１、０＜ｙ＜１）及びＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｙ＜１）のうち１つ以上であり、
    前記セラミック物質は、前記セラミック粉末と同じ物質を含む、請求項１４に記載の積層型電子部品の製造方法。
16. 前記内部電極パターンは、導電性物質を前記第１セラミック膜上に蒸着して形成されたものである、請求項１２～１５のいずれか一項に記載の積層型電子部品の製造方法。