JP2024068095A - Hall element, Hall sensor, and method for manufacturing Hall element - Google Patents

Hall element, Hall sensor, and method for manufacturing Hall element Download PDF

Info

Publication number
JP2024068095A
JP2024068095A JP2023121358A JP2023121358A JP2024068095A JP 2024068095 A JP2024068095 A JP 2024068095A JP 2023121358 A JP2023121358 A JP 2023121358A JP 2023121358 A JP2023121358 A JP 2023121358A JP 2024068095 A JP2024068095 A JP 2024068095A
Authority
JP
Japan
Prior art keywords
active layer
electrodes
hall element
openings
gout
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023121358A
Other languages
Japanese (ja)
Inventor
兼吾 服部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Microdevices Corp
Original Assignee
Asahi Kasei EMD Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei EMD Corp filed Critical Asahi Kasei EMD Corp
Priority to KR1020230149899A priority Critical patent/KR20240066102A/en
Priority to CN202311471080.4A priority patent/CN117991156A/en
Publication of JP2024068095A publication Critical patent/JP2024068095A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Hall/Mr Elements (AREA)

Abstract

【課題】SN比を向上する。【解決手段】ホール素子1は、基板2、基板上で2次元電子ガス膜を形成する活性層32、活性層の下側及び上側にそれぞれ積層される第1及び第2バッファ層31,33を含む積層体3、積層体上に形成された絶縁膜4、絶縁膜に設けられたコンタクトホール4a~4dを介して活性層にそれぞれ接続する電極6a~6dを備え、電極は、X軸方向に対向する電極6a,6bとY軸方向に対向する電極6c,6dとを含み、2つの電極6a,6bが活性層に接続する接触領域3a,3bの離間距離、それらが対向する幅、及びそれらの間の領域のY軸方向への広がりから定められる形状因子と、2つの電極6c,6dを活性層に接続する接触領域3c,3dの離間距離、それらが対向する幅、及びそれらの間の領域のX軸方向への広がりから定められる形状因子との比が、活性層におけるX軸及びY軸方向のそれぞれに関する移動度の差に応じて定められる。【選択図】図6[Problem] To improve the signal-to-noise ratio. [Solution] A Hall element 1 includes a substrate 2, an active layer 32 forming a two-dimensional electron gas film on the substrate, a laminate 3 including first and second buffer layers 31, 33 laminated respectively on the upper and lower sides of the active layer, an insulating film 4 formed on the laminate, and electrodes 6a to 6d connected to the active layer via contact holes 4a to 4d provided in the insulating film, the electrodes including electrodes 6a, 6b facing each other in the X-axis direction and electrodes 6c, 6d facing each other in the Y-axis direction, and the ratio of a shape factor determined by the distance between contact regions 3a, 3b where the two electrodes 6a, 6b connect to the active layer, the width where they face each other, and the extent of the region between them in the Y-axis direction to a shape factor determined by the distance between contact regions 3c, 3d where the two electrodes 6c, 6d connect to the active layer, the width where they face each other, and the extent of the region between them in the X-axis direction is determined according to the difference in mobility in the active layer in the X-axis and Y-axis directions. [Selected Figure] Fig. 6

Description

本発明は、ホール素子、ホールセンサ、及びホール素子の製造方法に関する。 The present invention relates to a Hall element, a Hall sensor, and a method for manufacturing a Hall element.

磁気センサの一種であるホール素子として、2次元電子ガス膜を形成する活性層を採用することで駆動電圧に対して生成される出力電圧の割合、すなわち感度を向上し、活性層を含む積層体上に絶縁膜を介して電極(UP)を設けることで低ノイズ化し、それによりSN比の向上を図った2次元電子ガス膜-UP型のホール素子が考えられる。斯かる、UP型のホール素子は、例えば、特許文献1に開示されている。
特許文献1 特開2018-160631号公報
As a Hall element, which is a type of magnetic sensor, a two-dimensional electron gas film-UP type Hall element is conceivable, which improves the ratio of the output voltage generated to the driving voltage, i.e., the sensitivity, by adopting an active layer that forms a two-dimensional electron gas film, and reduces noise by providing an electrode (UP) via an insulating film on a laminate including the active layer, thereby improving the S/N ratio. Such an UP type Hall element is disclosed, for example, in Patent Document 1.
Patent Document 1: JP 2018-160631 A

本発明の第1の態様においては、基板と、前記基板上で2次元電子ガス膜を形成する活性層と、該活性層に対してそれぞれ下側及び上側に積層される第1バッファ層及び第2バッファ層と、を含む積層体と、前記積層体上に形成された絶縁膜と、前記絶縁膜に設けられた開口を介して前記活性層にそれぞれ接続する4つの電極であり、2次元面内の第1方向に対向する2つの第1電極と前記第1方向に交差する第2方向に対向する2つの第2電極とを含む、4つの電極と、を備え、前記絶縁膜に設けられた開口のうち、前記2つの第1電極を前記活性層に接続する2つの第1開口の離間距離(Lin)、前記2つの第1開口が対向する幅(Win)、及び前記2つの第1開口間の領域の前記第2方向への広がりから定められる第1形状因子(Gin)と、前記2つの第2電極を前記活性層に接続する2つの第2開口の離間距離(Lout)、前記2つの第2開口が対向する幅(Wout)、及び前記2つの第2開口間の領域の前記第1方向への広がりから定められる第2形状因子(Gout)と、の比(Gin/Gout)が、前記活性層における前記第1方向及び前記第2方向のそれぞれに関する移動度の差に応じて定められる、ホール素子が提供される。 In a first aspect of the present invention, a laminate including a substrate, an active layer forming a two-dimensional electron gas film on the substrate, and a first buffer layer and a second buffer layer laminated on the lower and upper sides of the active layer, respectively, an insulating film formed on the laminate, and four electrodes respectively connected to the active layer via openings provided in the insulating film, the four electrodes including two first electrodes facing each other in a first direction in a two-dimensional plane and two second electrodes facing each other in a second direction intersecting the first direction, and among the openings provided in the insulating film, two first openings connecting the two first electrodes to the active layer are provided. A Hall element is provided in which the ratio (Gin/Gout) of a first shape factor (Gin) determined from the separation distance (Lin), the opposing width (Win) of the two first openings, and the extent of the region between the two first openings in the second direction, to a second shape factor (Gout) determined from the separation distance (Lout) of two second openings connecting the two second electrodes to the active layer, the opposing width (Wout) of the two second openings, and the extent of the region between the two second openings in the first direction, is determined according to the difference in mobility in the first direction and the second direction in the active layer.

本発明の第2の態様においては、第1の態様のホール素子を備え、前記ホール素子の前記活性層に入る磁場の強度を検出するホールセンサが提供される。 In a second aspect of the present invention, a Hall sensor is provided that includes the Hall element of the first aspect and detects the intensity of a magnetic field entering the active layer of the Hall element.

本発明の第3の態様においては、基板上に、2次元電子ガス膜を形成する活性層と、該活性層に対してそれぞれ下側及び上側に積層される第1バッファ層及び第2バッファ層と、を含む積層体を形成する段階と、前記積層体上に絶縁膜を形成する段階と、前記絶縁膜に開口を形成する段階と、前記絶縁膜に設けられた開口を介して前記活性層にそれぞれ接続する4つの電極であり、2次元面内の第1方向に対向する2つの第1電極と前記第1方向に交差する第2方向に対向する2つの第2電極とを含む、4つの電極を形成する段階と、を備え、前記絶縁膜に設けられた開口のうち、前記2つの第1電極を前記活性層に接続する2つの第1開口の離間距離(Lin)、前記2つの第1開口が対向する幅(Win)、及び前記2つの第1開口間の領域の前記第2方向への広がりから定められる第1形状因子(Gin)と、前記2つの第2電極を前記活性層に接続する2つの第2開口の離間距離(Lout)、前記2つの第2開口が対向する幅(Wout)、及び前記2つの第2開口間の領域の前記第1方向への広がりから定められる第2形状因子(Gout)と、の比(Gin/Gout)が、前記活性層における前記第1方向及び前記第2方向のそれぞれに関する移動度の差に応じて定められる、ホール素子の製造方法が提供される。 In a third aspect of the present invention, the present invention includes a step of forming a laminate on a substrate, the laminate including an active layer forming a two-dimensional electron gas film, and a first buffer layer and a second buffer layer laminated on the lower side and the upper side of the active layer, respectively; a step of forming an insulating film on the laminate; a step of forming an opening in the insulating film; and a step of forming four electrodes, the four electrodes being respectively connected to the active layer through the openings provided in the insulating film, the four electrodes including two first electrodes facing each other in a first direction in a two-dimensional plane and two second electrodes facing each other in a second direction intersecting the first direction, and the two first electrodes are connected to the active layer through the openings provided in the insulating film. A method for manufacturing a Hall element is provided in which the ratio (Gin/Gout) of a first shape factor (Gin) determined from the distance (Lin) between two connecting first openings, the width (Win) between the two first openings, and the extent of the region between the two first openings in the second direction, to a second shape factor (Gout) determined from the distance (Lout) between two second openings connecting the two second electrodes to the active layer, the width (Wout) between the two second openings, and the extent of the region between the two second openings in the first direction, is determined according to the difference in mobility in the first direction and the second direction in the active layer.

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 Note that the above summary of the invention does not list all of the features of the present invention. Also, subcombinations of these features may also be inventions.

本実施形態に係るホール素子の全体構成を斜視において示す。1 is a perspective view showing an overall configuration of a Hall element according to the present embodiment. ホール素子の分解構成を斜視において示す。1 shows an exploded perspective view of a Hall element. ホール素子の上面構成を上面視において示す。2 shows the top configuration of a Hall element as viewed from above. 図1Cにおける基準線DDに関するXZ断面上でのホール素子の内部構成を示す。1D shows the internal configuration of a Hall element on an XZ cross section relative to a reference line DD in FIG. 1C. 本実施形態に係るホール素子を備えるホールセンサの全体構成を上面視において示す。1 shows an overall configuration of a Hall sensor including a Hall element according to an embodiment of the present invention, as viewed from above. 図2Aの基準線BBに関する断面上でのホールセンサの内部構成を示す。2B shows the internal structure of the Hall sensor on a cross section taken along the reference line BB in FIG. 2A. 本実施形態に係るホール素子の製造フローを示す。4 shows a manufacturing flow of the Hall element according to the present embodiment. ホール素子の製造フローの基板準備工程における素子の状態を示す。4 shows a state of the Hall element in a substrate preparation step in the manufacturing flow of the element. ホール素子の製造フローの積層体形成工程における素子の状態を示す。4 shows a state of the Hall element in a laminate formation step in the manufacturing flow of the element. ホール素子の製造フローの開口形成工程における素子の状態を示す。4 shows a state of the Hall element during an opening formation step in the manufacturing flow of the element. ホール素子の製造フローの誘電体膜形成工程における素子の状態を示す。4 shows a state of the Hall element in a dielectric film formation step in the manufacturing flow of the element. ホール素子の製造フローの誘電体膜のエッチング工程における素子の状態を示す。4 shows a state of the Hall element during a dielectric film etching step in the manufacturing flow of the element. ホール素子の製造フローの積層体のエッチング工程における素子の状態を示す。4 shows a state of the Hall element during a laminate etching step in the manufacturing flow of the element. ホール素子の製造フローの保護膜形成工程における素子の状態を示す。4 shows a state of the Hall element during a protective film formation step in the manufacturing flow of the element. ホール素子の製造フローのコンタクトホール形成工程における素子の状態を示す。4 shows a state of the element in a contact hole formation step in the manufacturing flow of the Hall element. ホール素子の製造フローの電極形成工程における素子の状態を示す。4 shows a state of the Hall element during an electrode formation step in the manufacturing flow of the element. インジウム砒素(InAs)結晶の異方性を示す。This shows the anisotropy of indium arsenide (InAs) crystals. 活性層の上面の状態、疑似GC形状及びそのサイズパラメータを示す。The state of the upper surface of the active layer, the shape of the pseudo-GC, and its size parameters are shown. 形状因子比の変化の一例を示す。1 shows an example of a change in the form factor ratio. 形状因子比の変化の別の例を示す。13 shows another example of a change in the form factor ratio. 形状因子比に対する定電圧感度の異方性のシミュレーション結果及び測定結果を示す。The simulation and measurement results of the anisotropy of the constant voltage sensitivity with respect to the form factor ratio are shown. 定電圧感度の異方性のシミュレーションで使用したコンタクトホール(接触領域)のパターンを示す。1 shows the pattern of contact holes (contact regions) used in a simulation of the anisotropy of constant voltage sensitivity. シミュレーションで使用したパラメータの数値範囲を示す。The numerical ranges of the parameters used in the simulation are shown below. 実施例及び比較例に係るホール素子における感度異方性の測定結果を示す。4 shows measurement results of sensitivity anisotropy in Hall elements according to an example and a comparative example. ホール素子の感度異方性のシミュレーション結果を示す。1 shows the results of a simulation of the sensitivity anisotropy of a Hall element.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 The present invention will be described below through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Furthermore, not all of the combinations of features described in the embodiments are necessarily essential to the solution of the invention.

図1Aから図1Dに、本実施形態に係るホール素子1の構成を示す。ここで、図1Aは、ホール素子1の全体構成を斜視において示し、図1Bは、ホール素子1の分解構成を斜視において示し、図1Cは、ホール素子1の上面構成を上面視において示し、図1Dは、図1Cにおける基準線DD(すなわち、対向する電極6a,6bの中心を結ぶ基準線)に関するXZ断面上でのホール素子1の内部構成を示す。ホール素子1は、対向する電極、例えば電極6a,6b間に駆動電圧を印加して素子本体に電流を流した際に、別の対向する電極、すなわち電極6c,6d間に発生するホール起電力を検出することで、電極6a,6bの対向方向及び電極6c,6dの対向方向のそれぞれに直交する方向に関する磁場強度を検出する素子である。 1A to 1D show the structure of the Hall element 1 according to this embodiment. Here, FIG. 1A shows the overall structure of the Hall element 1 in a perspective view, FIG. 1B shows the exploded structure of the Hall element 1 in a perspective view, FIG. 1C shows the top structure of the Hall element 1 in a top view, and FIG. 1D shows the internal structure of the Hall element 1 on an XZ cross section with respect to a reference line DD (i.e., a reference line connecting the centers of the opposing electrodes 6a and 6b) in FIG. 1C. The Hall element 1 is an element that detects the magnetic field strength in a direction perpendicular to the opposing direction of the electrodes 6a and 6b and the opposing direction of the electrodes 6c and 6d by detecting the Hall electromotive force generated between another opposing electrode, i.e., the electrodes 6c and 6d, when a drive voltage is applied between the opposing electrodes, for example, the electrodes 6a and 6b, to pass a current through the element body.

ここで、ホール素子において、活性層の材料としてインジウム砒素(InAs)を用いることで、超高移動度を有する2次元電子ガス膜(超高移動度膜とも呼ぶ)を形成することができる。しかし、超高移動度膜は、その結晶構造により2次元面内の一軸方向に成長し、これに交差する軸方向に粒界が生じることで、2つの軸方向で異なる移動度を呈し、これに伴って感度の異方性が生じてノイズの原因となることが予想される。ホール素子1は、基板2、積層体3、絶縁膜4、複数の電極6a~6dを備える。 Here, in the Hall element, by using indium arsenide (InAs) as the material for the active layer, a two-dimensional electron gas film (also called an ultra-high mobility film) with ultra-high mobility can be formed. However, due to its crystal structure, the ultra-high mobility film grows in one axial direction in a two-dimensional plane, and grain boundaries are generated in the axial direction intersecting this, resulting in different mobilities in the two axial directions, which is expected to cause anisotropy in sensitivity and result in noise. The Hall element 1 comprises a substrate 2, a laminate 3, an insulating film 4, and multiple electrodes 6a to 6d.

基板2は、素子本体である積層体3を形成するための基材であり、例えばガリウム砒素(GaAs)のような化合物半導体を含む半導体基板を採用することができる。基板2は、上面視正方形状又は略正方形状を有する。なお、後述する電極6a,6bが対向して配置される基板2上の対角線方向をX軸方向とし、これに交差(本実施形態では直交)する方向であり、後述する電極6c,6dが対向して配置される基板2上の別の対角線方向をY軸方向とし、これらのX軸及びY軸方向に直交する基板2の厚み方向をZ軸方向とする。 The substrate 2 is a base material for forming the laminate 3, which is the element body, and may be a semiconductor substrate containing a compound semiconductor such as gallium arsenide (GaAs). The substrate 2 has a square or nearly square shape when viewed from above. The diagonal direction on the substrate 2 where the electrodes 6a and 6b described later are arranged facing each other is defined as the X-axis direction, another diagonal direction on the substrate 2 that intersects with this (orthogonal in this embodiment) and where the electrodes 6c and 6d described later are arranged facing each other is defined as the Y-axis direction, and the thickness direction of the substrate 2 that is orthogonal to these X-axis and Y-axis directions is defined as the Z-axis direction.

積層体3は、基板2上に支持される素子本体である。積層体3は、基板2よりいくらか小さい上面視正方形状又は略正方形状を有する。後述するように電極6a~6dを積層体3の上に配置することで、基板2の上面のほぼ全域に積層体3(活性層32)を広げることができ、それにより電流集中が緩和されて低ノイズ化を図ることができる。積層体3は、活性層32、第1バッファ層31及び第2バッファ層33を含む。 The laminate 3 is the element body supported on the substrate 2. The laminate 3 has a square or nearly square shape when viewed from above, and is somewhat smaller than the substrate 2. As described below, by arranging the electrodes 6a to 6d on the laminate 3, the laminate 3 (active layer 32) can be spread over almost the entire upper surface of the substrate 2, thereby mitigating current concentration and achieving low noise. The laminate 3 includes the active layer 32, a first buffer layer 31, and a second buffer layer 33.

活性層(感磁面とも呼ぶ)32は、ホール起電力を生成する層であり、例えばインジウム砒素(InAs)のような化合物半導体を含んで膜厚15nmで製膜される。活性層32は、相対的に低いエネルギ伝導帯を有する。活性層32の上面上において、後述する絶縁膜4のコンタクトホール4a~4dの内側に位置し、それらと同形状(又は相似する形状)の領域を接触領域3a~3dと呼ぶ。接触領域3a~3dにおいて、電極6a~6dが活性層32に接続される。なお、接触領域3a~3dの上面視形状(本例においては三角形状)における少なくとも1つの角を丸くすることで、接触領域3a~3dにおいて電極6a~6d及び活性層32の間に流れる電流が領域端部に集中するのを緩和することができる。 The active layer (also called the magnetosensitive surface) 32 is a layer that generates a Hall electromotive force, and is formed to a thickness of 15 nm, including a compound semiconductor such as indium arsenide (InAs). The active layer 32 has a relatively low energy conduction band. On the upper surface of the active layer 32, the regions located inside the contact holes 4a to 4d of the insulating film 4 described later and having the same shape (or similar shape) as these are called the contact regions 3a to 3d. In the contact regions 3a to 3d, the electrodes 6a to 6d are connected to the active layer 32. In addition, by rounding at least one corner of the top view shape of the contact regions 3a to 3d (triangular in this example), it is possible to reduce the concentration of the current flowing between the electrodes 6a to 6d and the active layer 32 in the contact regions 3a to 3d at the end of the region.

第1バッファ層31及び第2バッファ層33は、基板2と活性層32との間の格子不整合を緩和するための層であり、例えばInAsに近い格子定数を有するAlGaAsSbのような化合物半導体を含んでそれぞれ膜厚600nm及び35nmで製膜される。第1バッファ層31及び第2バッファ層33は、相対的に高い、例えば活性層32より1.3eV程高いエネルギ伝導帯を有する。 The first buffer layer 31 and the second buffer layer 33 are layers for reducing the lattice mismatch between the substrate 2 and the active layer 32, and are formed to thicknesses of 600 nm and 35 nm, respectively, containing a compound semiconductor such as AlGaAsSb having a lattice constant close to InAs. The first buffer layer 31 and the second buffer layer 33 have a relatively high energy conduction band, for example, about 1.3 eV higher than the active layer 32.

基板2上で、第1バッファ層31及び第2バッファ層33を活性層32に対してそれぞれ下側及び上側に積層することで(斯かる積層構造の積層体3を超高移動度膜と呼ぶ)、活性層32は、電子が不純物拡散されず、例えば20000cm/Vs以上の高移動度を有する2次元電子ガス膜を形成する。なお、第2バッファ層33にコンタクトホール4a~4dを形成するための開口が設けられる。 On the substrate 2, a first buffer layer 31 and a second buffer layer 33 are stacked respectively above and below the active layer 32 (such a stacked structure 3 is called an ultra-high mobility film), so that the active layer 32 forms a two-dimensional electron gas film in which electrons are not diffused by impurities and have a high mobility of, for example, 20,000 cm 2 /Vs or more. Note that openings for forming contact holes 4a to 4d are provided in the second buffer layer 33.

なお、第1バッファ層31及び第2バッファ層33は、同一の材料に限らず、異なる材料を用いて形成してもよい。さらに、第1バッファ層31の下にGaAsを含む膜厚150nmのバッファ層、第2バッファ層33の上にガリウム砒素アンチモニド(GaAsSb)を含む膜厚10nmのバッファ層を設けてもよい。また、活性層32を製造プロセスによるダメージから保護するよう、第2バッファ層33の上に、例えばGaAsを含むキャップ層を設けてもよい。 The first buffer layer 31 and the second buffer layer 33 are not limited to being made of the same material, and may be made of different materials. Furthermore, a 150 nm-thick buffer layer containing GaAs may be provided under the first buffer layer 31, and a 10 nm-thick buffer layer containing gallium arsenide antimonide (GaAsSb) may be provided on the second buffer layer 33. In addition, a cap layer containing, for example, GaAs may be provided on the second buffer layer 33 to protect the active layer 32 from damage caused by the manufacturing process.

絶縁膜4は、積層体3上に形成されて、特に活性層32を絶縁し且つ腐食から保護するための膜体であり、1種以上の誘電体を含む。絶縁膜4は、酸化シリコン(SiO)及び窒化シリコン(SiN)のうちの少なくとも1つを含んでよい。また、低誘電率膜(low-k膜)、例えば、フッ化シリケートガラス(FSG)、パリレン、炭素ドープSiO(SiOC)、フッ化炭化水素、テフロン(登録商標)、メチルシルセスキオキサン(MSQ)、ハイドロジェンシルセスキオキサン(HSQ)、ポリイミド、芳香族炭化水素ポリマー(SiLK)、ポリアリレンエーテル(PAE)、フッ化アモルファスカーボン、ポーラスシリカ等のうちの少なくとも1つを含んでよい。 The insulating film 4 is formed on the stack 3 and is a film for insulating and protecting the active layer 32 from corrosion, and includes one or more types of dielectric material. The insulating film 4 may include at least one of silicon oxide (SiO) and silicon nitride (SiN). It may also include at least one of low dielectric constant films (low-k films), such as fluorosilicate glass (FSG), parylene, carbon-doped SiO (SiOC), fluorohydrocarbon, Teflon (registered trademark), methylsilsesquioxane (MSQ), hydrogensilsesquioxane (HSQ), polyimide, aromatic hydrocarbon polymer (SiLK), polyarylene ether (PAE), fluorinated amorphous carbon, and porous silica.

絶縁膜4は、一例として積層体3と同じ形状及び同じ大きさを有し、絶縁膜4の4つの角部近傍にZ軸方向に貫通し、さらに第2バッファ層33の開口を介して活性層32の上面に到達するコンタクトホール4a~4dが形成されている。コンタクトホール4a~4dは、一例として上面視直角三角形状を有し、その2つの斜辺がなす頂点を絶縁膜4の角部に向け、2つの斜辺をそれぞれ絶縁膜4の2つの辺部と平行に並べ、底辺を対向する絶縁膜4の角部に向けて配置される。 The insulating film 4 has, as an example, the same shape and size as the stack 3, and contact holes 4a to 4d are formed that penetrate the insulating film 4 in the Z-axis direction near the four corners and reach the upper surface of the active layer 32 through the openings in the second buffer layer 33. As an example, the contact holes 4a to 4d have a right-angled triangular shape when viewed from above, with the apex formed by the two hypotenuses facing the corners of the insulating film 4, the two hypotenuses aligned parallel to the two sides of the insulating film 4, and the base facing the opposing corner of the insulating film 4.

ここで、コンタクトホール4a~4dの形状は、上面視直角三角形状に限らず、三角形、四分円、扇形、四分楕円等、対向するコンタクトホール4a,4b又は4c,4dを結ぶ中心線(活性層32の対角線)に対して対称な形状であってよい。ここで、三角形の底辺等、パターンの一辺を対向する開口に向けて配置される。それにより、対向するコンタクトホール4a,4bのそれぞれの一辺が、それらの間に電流が集中する矩形領域を形成する。対向する一辺は、外向きに(近接する活性層32の角部に向かって)湾曲又は屈曲してもよい。 Here, the shape of the contact holes 4a to 4d is not limited to a right-angled triangle when viewed from above, but may be a triangle, quadrant, sector, quarter ellipse, or other shape that is symmetrical with respect to the center line (diagonal of the active layer 32) connecting the opposing contact holes 4a, 4b or 4c, 4d. Here, one side of the pattern, such as the base of the triangle, is arranged toward the opposing opening. As a result, one side of each of the opposing contact holes 4a, 4b forms a rectangular region between them where current is concentrated. The opposing side may be curved or bent outward (toward the corner of the adjacent active layer 32).

本実施形態においては、絶縁膜4は、誘電体膜41及び保護膜42を含む。誘電体膜(ハードマスクとも呼ぶ)41は、積層体3の全上面及び第2バッファ層32の開口内に部分的に配置され、上述のコンタクトホール4a~4dが形成される。保護膜42は、誘電体膜41の上面上に成膜される。絶縁膜4の膜厚は、135nm以上、好ましくは270nm以上、より好ましくは540nm以上である。誘電体膜41は例えばSiO、保護膜42は例えばSiNを用いてそれぞれ形成してよい。 In this embodiment, the insulating film 4 includes a dielectric film 41 and a protective film 42. The dielectric film (also called a hard mask) 41 is disposed on the entire upper surface of the stack 3 and partially within the openings of the second buffer layer 32, and the above-mentioned contact holes 4a to 4d are formed. The protective film 42 is formed on the upper surface of the dielectric film 41. The insulating film 4 has a thickness of 135 nm or more, preferably 270 nm or more, and more preferably 540 nm or more. The dielectric film 41 may be formed, for example, using SiO, and the protective film 42 may be formed, for example, using SiN.

複数の電極6a~6dは、活性層32に駆動電圧(又は駆動電流)を印加するための一軸方向に対向する2つの電極及び活性層32において発生するホール起電力(ホール出力と呼ぶ)を検出するための一軸方向に交差する方向に対向する2つの電極を含む。本実施形態では、X軸方向に対向する2つの電極6a,6b及びY軸方向に対向する2つの電極6c,6dを含む。なお、ホール素子1の機能を説明するにあたって、2つの電極6a,6bを入力用(in)の電極、2つの電極6c,6dを出力用(out)の電極とするが、2つの電極6a,6bは出力用の電極として、2つの電極6c,6dは入力用の電極としても機能し、ホール素子1を、周期的に入力用の電極と出力用の電極を切り換えてスピニングカレント法のようなチョッピング動作をすることもできる。複数の電極6a~6dは、金、チタンのような金属、ポリシリコンのような導電性材料を用いて形成される。 The electrodes 6a to 6d include two electrodes facing each other in a uniaxial direction for applying a drive voltage (or drive current) to the active layer 32, and two electrodes facing each other in a direction intersecting the uniaxial direction for detecting a Hall electromotive force (called a Hall output) generated in the active layer 32. In this embodiment, the electrodes 6a and 6b facing each other in the X-axis direction and the electrodes 6c and 6d facing each other in the Y-axis direction are included. In addition, in explaining the function of the Hall element 1, the two electrodes 6a and 6b are considered to be input (in) electrodes, and the two electrodes 6c and 6d are considered to be output (out) electrodes, but the two electrodes 6a and 6b function as output electrodes and the two electrodes 6c and 6d function as input electrodes, and the Hall element 1 can be periodically switched between the input electrodes and the output electrodes to perform a chopping operation such as the spinning current method. The electrodes 6a to 6d are formed using a metal such as gold or titanium, or a conductive material such as polysilicon.

複数の電極6a~6dは、一例として上面視正方形状又は略正方形状を有し、絶縁膜4上の4つの角部近傍に配置され、それぞれコンタクトホール4a~4dを介して活性層32の4つの角部近傍に電気的に接続される。各電極、例えば電極6aは、上面視において、-X側の角部(-X角部)を絶縁膜4の-X側の角部及びコンタクトホール4a(又は接触領域3a)の頂点の間又はコンタクトホール4aの頂点上に位置し、その-X角部をなす2つの辺部を絶縁膜4の2つの辺部及びコンタクトホール4a(又は接触領域3a)の2つの斜辺の間に平行に並べ又はコンタクトホール4aの2つの斜辺に重ね、その-X角部に対向する+X角部を対向する電極6bに向けて配置される。これにより、電極6aの-X角部がコンタクトホール4aの直上に配置され、+X角部側の延設部分6a1が、コンタクトホール4a上から電極6aに対向する電極6bに向かって絶縁膜4上に延設され、さらに電極6aが、絶縁膜4に設けられたコンタクトホール4aを介して活性層32の-X側に接続される。 As an example, the multiple electrodes 6a to 6d have a square or approximately square shape when viewed from above, are arranged near the four corners of the insulating film 4, and are electrically connected to the four corners of the active layer 32 via the contact holes 4a to 4d, respectively. When viewed from above, each electrode, for example, electrode 6a, has its -X side corner (-X corner) located between the -X side corner of the insulating film 4 and the apex of the contact hole 4a (or contact region 3a) or on the apex of the contact hole 4a, and the two sides forming the -X corner are arranged in parallel between the two sides of the insulating film 4 and the two oblique sides of the contact hole 4a (or contact region 3a) or overlap with the two oblique sides of the contact hole 4a, and the +X corner facing the -X corner is arranged toward the opposing electrode 6b. As a result, the -X corner of the electrode 6a is positioned directly above the contact hole 4a, the extended portion 6a1 on the +X corner side is extended onto the insulating film 4 from above the contact hole 4a toward the electrode 6b opposite the electrode 6a, and the electrode 6a is further connected to the -X side of the active layer 32 via the contact hole 4a provided in the insulating film 4.

なお、電極6a~6dの形状は、共通の形状に限らず、入力用の電極と出力用の電極とで異なる形状としてもよい。また、電極6a~6dは、絶縁膜4上に配置するに限らず、絶縁膜4上(すなわち、コンタクトホール4a~4d)から基板2上に外向きに延設されてもよい。 The electrodes 6a to 6d do not have to have the same shape, and may have different shapes for input and output electrodes. Furthermore, the electrodes 6a to 6d do not have to be arranged on the insulating film 4, and may extend outward from the insulating film 4 (i.e., from the contact holes 4a to 4d) onto the substrate 2.

図2A及び図2Bに、本実施形態に係るホール素子1を備えるホールセンサ10の構成を示す。ここで、図2Aはホールセンサ10の全体構成を上面視において、ただしモールド部材19を透過して示す。図2Bは、図2Aの基準線BBに関する断面上でのホールセンサ10の内部構成を示す。ホールセンサ10は、ホール素子1、保護層9、リード端子12a~12d、ボンディングワイヤ13a~13d、及びモールド部材19を備える。本実施形態のホールセンサ10は、一例として、図面左右方向に延びる立方体形状を有する。 2A and 2B show the configuration of a Hall sensor 10 including a Hall element 1 according to this embodiment. Here, FIG. 2A shows the overall configuration of the Hall sensor 10 from a top view, but with the mold member 19 visible. FIG. 2B shows the internal configuration of the Hall sensor 10 on a cross section taken along reference line BB in FIG. 2A. The Hall sensor 10 includes a Hall element 1, a protective layer 9, lead terminals 12a to 12d, bonding wires 13a to 13d, and a mold member 19. As an example, the Hall sensor 10 of this embodiment has a cubic shape extending in the left-right direction of the drawing.

ホール素子1は先述のとおり構成される。ホール素子1は、センサ本体の中央に配置される。 Hall element 1 is configured as described above. Hall element 1 is placed in the center of the sensor body.

保護層9は、ホール素子1の下面に設けられて素子本体を保護する膜体である。保護層9は、銀ペーストのような導電性樹脂などの導体、エポキシ系の熱硬化型樹脂及び二酸化シリコン(SiO)を含む絶縁ペースト、SiN、SiOなどの絶縁体、又はシリコン(Si)基板、ゲルマニウム(Ge)基板等、又はそれらの貼り合わせのような半導体を用いて形成することができる。 The protective layer 9 is a film provided on the lower surface of the Hall element 1 to protect the element body. The protective layer 9 can be formed using a conductor such as a conductive resin like silver paste, an insulating paste containing epoxy-based thermosetting resin and silicon dioxide (SiO 2 ), an insulator such as SiN or SiO 2 , or a semiconductor such as a silicon (Si) substrate, a germanium (Ge) substrate, or a combination of these.

リード端子12a~12dは、外部回路からホール素子1に駆動電圧を入力し、ホール素子1からのホール起電力を外部回路に出力するためのインタフェースである。リード端子12a~12dは、銅のような金属を用いて矩形板状に形成され、上面視においてセンサ本体の四隅に配置される。なお、リード端子12a~12dは、それぞれの下面に例えば錫(Sn)を含む外装めっき層14a,14cが設けられる。 The lead terminals 12a to 12d are interfaces for inputting a drive voltage from an external circuit to the Hall element 1 and outputting the Hall electromotive force from the Hall element 1 to the external circuit. The lead terminals 12a to 12d are formed into a rectangular plate shape using a metal such as copper, and are arranged at the four corners of the sensor body when viewed from above. The lead terminals 12a to 12d each have an exterior plating layer 14a, 14c containing, for example, tin (Sn) on the bottom surface.

ボンディングワイヤ13a~13dは、ホール素子1の電極6a~6dをそれぞれリード端子12a~12dの上面に接続する部材である。ボンディングワイヤ13a~13dは、例えば金ワイヤのような導電性材料を用いて形成される。ボンディングワイヤ13a~13d及びリード端子12a~12dを介して、ホール素子1を、外部回路に電気的に接続することができる。 The bonding wires 13a to 13d are components that connect the electrodes 6a to 6d of the Hall element 1 to the upper surfaces of the lead terminals 12a to 12d, respectively. The bonding wires 13a to 13d are formed using a conductive material such as gold wire. The Hall element 1 can be electrically connected to an external circuit via the bonding wires 13a to 13d and the lead terminals 12a to 12d.

モールド部材19は、ホール素子1、リード端子12a~12d、及びボンディングワイヤ13a~13dを封止して、パッケージングする部材である。モールド部材19は、エポキシ系の熱硬化型樹脂のようなリフロー時の高熱に耐え得る樹脂材料を用いて、ホール素子1等の上面側を覆って立方体形状に成形される。 The molding member 19 is a member that seals and packages the Hall element 1, the lead terminals 12a to 12d, and the bonding wires 13a to 13d. The molding member 19 is made of a resin material that can withstand the high heat during reflow, such as an epoxy-based thermosetting resin, and is molded into a cube shape to cover the upper surface of the Hall element 1, etc.

ホールセンサ10は、リード端子12a,12bを介してホール素子1の電極6a,6bに駆動電圧を入力してリード端子12c,12dを介してホール素子1の電極6c,6d間に発生するホール起電力を検出するとともに、リード端子12c,12dを介してホール素子1の電極6c,6dに駆動電圧を入力してリード端子12a,12bを介してホール素子1の電極6a,6b間に発生するホール起電力を検出することで、ホール素子1の活性層32に入る磁場の強度を検出する。ここで、駆動電圧を印加する方向(駆動方向と呼ぶ)を、電極6aから電極6bに、電極6cから電極6dに、電極6bから電極6aに、電極6dから電極6cにと周期的に切り換えることで(所謂、チョッピング動作)、ホール出力を高周波変調し、ノイズ或いはオフセット成分をフィルタリングしてSN比を向上させることができる。 The Hall sensor 10 detects the Hall electromotive force generated between the electrodes 6a and 6d of the Hall element 1 through the lead terminals 12a and 12b by inputting a driving voltage to the electrodes 6a and 6b of the Hall element 1 through the lead terminals 12c and 12d, and detects the Hall electromotive force generated between the electrodes 6a and 6b of the Hall element 1 through the lead terminals 12a and 12b, thereby detecting the strength of the magnetic field entering the active layer 32 of the Hall element 1. Here, the direction in which the driving voltage is applied (called the driving direction) is periodically switched from electrode 6a to electrode 6b, from electrode 6c to electrode 6d, from electrode 6b to electrode 6a, and from electrode 6d to electrode 6c (so-called chopping operation), thereby modulating the Hall output at a high frequency and filtering out noise or offset components to improve the signal-to-noise ratio.

図3に、本実施形態に係るホール素子1の製造フローを示す。 Figure 3 shows the manufacturing flow for the Hall element 1 according to this embodiment.

ステップS1では、図4Aに示すように、個片化された基板2を準備する。 In step S1, as shown in FIG. 4A, an individualized substrate 2 is prepared.

ステップS2では、図4Bに示すように、基板2上に積層体3を形成する。有機金属気相成長(MOCVD)法及び分子線エピタキシー(MBE)法により化合物半導体をエピタキシャル成長させることで、基板2上に順に第1バッファ層31、活性層32、及び第2バッファ層33を積層する。それらの半導体材料、膜厚等の製造条件は、先述のとおりである。 In step S2, as shown in FIG. 4B, a stack 3 is formed on the substrate 2. A first buffer layer 31, an active layer 32, and a second buffer layer 33 are stacked in this order on the substrate 2 by epitaxially growing compound semiconductors using metalorganic chemical vapor deposition (MOCVD) and molecular beam epitaxy (MBE). The manufacturing conditions, such as the semiconductor materials and film thicknesses, are as described above.

ステップS3では、図4Cに示すように、積層体3に開口を形成する。ここで、イオンミリングにより、上面視において積層体3の4つの角部近傍に、第2バッファ層33を貫通し、活性層32の一部にまで到達する開口がそれぞれ形成される。 In step S3, as shown in FIG. 4C, openings are formed in the laminate 3. Here, ion milling is used to form openings near the four corners of the laminate 3 in top view, penetrating the second buffer layer 33 and reaching a portion of the active layer 32.

ステップS4では、図4Dに示すように、積層体3上に誘電体膜(ハードマスク)41を形成する。プラズマ化学気相成膜(プラズマCVD)法により1種以上の誘電体を含んで製膜する。プラズマCVD法では、例えば400kHzの高周波を印加して原料ガス及びキャリアガスをプラズマ化する。誘電体膜41の材料、膜厚等の製造条件は、先述のとおりである。これにより、積層体3上に誘電体膜41が製膜されるとともに第2バッファ層33の開口内に膜材料が充填される。 In step S4, as shown in FIG. 4D, a dielectric film (hard mask) 41 is formed on the laminate 3. A film containing one or more dielectrics is formed by plasma chemical vapor deposition (plasma CVD). In the plasma CVD method, a high frequency of, for example, 400 kHz is applied to convert the raw material gas and carrier gas into plasma. The manufacturing conditions of the dielectric film 41, such as the material and film thickness, are as described above. As a result, the dielectric film 41 is formed on the laminate 3, and the film material is filled into the openings of the second buffer layer 33.

ステップS5では、図4Eに示すように、誘電体膜41をエッチングする。ここで、誘電体膜41上にレジストマスクを形成し、ドライエッチングにより上面視において誘電体膜41の外縁を除去する。 In step S5, as shown in FIG. 4E, the dielectric film 41 is etched. Here, a resist mask is formed on the dielectric film 41, and the outer edge of the dielectric film 41 is removed by dry etching when viewed from above.

ステップS6では、図4Fに示すように、積層体3をエッチングする。ここで、誘電体膜41をハードマスクとして用いてイオンミリングにより、上面視において積層体3の外縁を除去して、基板2上に積層体3及び誘電体膜41の段差(メサ)を形成する。 In step S6, as shown in FIG. 4F, the stack 3 is etched. Here, the dielectric film 41 is used as a hard mask to remove the outer edge of the stack 3 in top view by ion milling, forming a step (mesa) of the stack 3 and the dielectric film 41 on the substrate 2.

ステップS7では、図4Gに示すように、基板2及び誘電体膜41上に保護膜42を形成する。プラズマ化学気相成膜(プラズマCVD)法により1種以上の誘電体を含んで製膜する。プラズマCVD法では、例えば400kHzの高周波を印加して原料ガス及びキャリアガスをプラズマ化する。保護膜42の材料、膜厚等の製造条件は、先述のとおりである。これにより、誘電体膜41及び保護膜42を含む絶縁膜4が、積層体3上に形成される。 In step S7, as shown in FIG. 4G, a protective film 42 is formed on the substrate 2 and the dielectric film 41. A film containing one or more dielectrics is formed by plasma chemical vapor deposition (plasma CVD). In the plasma CVD method, a high frequency of, for example, 400 kHz is applied to convert the raw material gas and carrier gas into plasma. The manufacturing conditions of the protective film 42, such as the material and film thickness, are as described above. As a result, an insulating film 4 including the dielectric film 41 and the protective film 42 is formed on the laminate 3.

ステップS8では、図4Hに示すように、誘電体膜41及び保護膜42(すなわち、絶縁膜4)の四隅近傍にそれぞれコンタクトホール4a~4dを形成する。ここで、上面視において、保護膜42の上面の四隅のそれぞれにコンタクトホール4a~4dと同じ大きさ及び形状の開口を有する平面パターンを設け、これをマスクとして用いて誘電体膜41及び保護膜42をドライエッチングする。それにより、誘電体膜41及び保護膜42の四隅近傍に第2バッファ層33の開口を介して活性層32に到達する4つの上面視三角形状のコンタクトホール4a~4dが形成される。これに併せて、保護膜42の外縁を除去する。 In step S8, as shown in FIG. 4H, contact holes 4a to 4d are formed near the four corners of the dielectric film 41 and the protective film 42 (i.e., the insulating film 4), respectively. Here, in top view, a planar pattern having openings of the same size and shape as the contact holes 4a to 4d is provided at each of the four corners of the upper surface of the protective film 42, and the dielectric film 41 and the protective film 42 are dry-etched using this as a mask. As a result, four contact holes 4a to 4d that are triangular in top view and reach the active layer 32 through the openings in the second buffer layer 33 are formed near the four corners of the dielectric film 41 and the protective film 42. At the same time, the outer edge of the protective film 42 is removed.

ステップS9では、図4Iに示すように、保護膜42の上面の四隅近傍にそれぞれ電極6a~6dを形成する。ここで、メッキ法、蒸着、スパッタリング等により導電性材料をコンタクトホール4a~4d内に充填するとともに保護膜42の上面上にパターンを形成することで、コンタクトホール4a~4dを介して活性層32にそれぞれ接続する電極6a~6dを形成することができる。なお、電極6a,6bはX軸方向に対向し、電極6c,6dはX軸方向に対向する。電極6a~6dの材料、形状、大きさ等の製造条件については先述のとおりである。これにより、ホール素子1の製造が完了する。 In step S9, as shown in FIG. 4I, electrodes 6a to 6d are formed near the four corners of the upper surface of the protective film 42. Here, by filling the contact holes 4a to 4d with a conductive material by plating, vapor deposition, sputtering, or the like and forming a pattern on the upper surface of the protective film 42, the electrodes 6a to 6d can be formed, which connect to the active layer 32 via the contact holes 4a to 4d. The electrodes 6a and 6b face each other in the X-axis direction, and the electrodes 6c and 6d face each other in the X-axis direction. The manufacturing conditions of the electrodes 6a to 6d, such as the material, shape, size, etc., are as described above. This completes the manufacture of the Hall element 1.

図5に、InAsを用いて形成された活性層32の結晶構造を示す。InAsは、結晶構造の異方性により特定の方向にエピタキシャル成長する。そのため、InAsの結晶は、その特定方向(図中の白抜き矢印の方向)には粒界が現れにくく、直交する方向(図中の黒塗り矢印の方向)に多くの粒界が現れる。結晶中を移動するキャリアが結晶粒界で散乱されることで、活性層32の移動度は、特定方向について相対的に大きく且つ直交する方向(直交方向)について相対的に小さくなり、それにより移動度の異方性が生じる。 Figure 5 shows the crystal structure of the active layer 32 formed using InAs. InAs grows epitaxially in a specific direction due to the anisotropy of the crystal structure. Therefore, InAs crystals are unlikely to have grain boundaries in that specific direction (the direction of the white arrow in the figure), and many grain boundaries appear in the perpendicular direction (the direction of the solid black arrow in the figure). Carriers moving through the crystal are scattered at the grain boundaries, so the mobility of the active layer 32 becomes relatively large in the specific direction and relatively small in the perpendicular direction (the perpendicular direction), which causes anisotropy in mobility.

一例として、GaAs基板(基板2)上に、MBE法により順に、膜厚530nmのAlGaAsSbバッファ層(第1バッファ層31)、膜厚52nmのInAs活性層(活性層32)、膜厚53nmのAlGaAsSbバッファ層(第2バッファ層33)、及び膜厚7nmのGaAsキャップ層を積層してホール素子1を製造し、サンプル数約2000のホール素子1のそれぞれについて特定方向及び直交方向の移動度を測定した。特定方向の移動度の平均値21413.5cm/Vsに対して直交方向の移動度の平均値20860.3cm/Vsであり、移動度の異方性は2.6%であった。このように、InAsの場合、移動度の異方性は典型的に~2%である。 As an example, a Hall element 1 was manufactured by stacking an AlGaAsSb buffer layer (first buffer layer 31) having a thickness of 530 nm, an InAs active layer (active layer 32) having a thickness of 52 nm, an AlGaAsSb buffer layer (second buffer layer 33) having a thickness of 53 nm, and a GaAs cap layer having a thickness of 7 nm on a GaAs substrate (substrate 2) by MBE, and the mobility in the specific direction and the orthogonal direction was measured for each of about 2000 samples of the Hall element 1. The average mobility in the specific direction was 21413.5 cm 2 /Vs, while the average mobility in the orthogonal direction was 20860.3 cm 2 /Vs, and the anisotropy of the mobility was 2.6%. Thus, in the case of InAs, the anisotropy of the mobility is typically about 2%.

本実施形態に係るホール素子1において、例えば、上記の特定方向をX軸方向、直交する方向をY軸方向に一致するように活性層32の結晶方位を定める。電極6a~6d(コンタクトホール4a~4d又は接触領域3a~3d)の配置及び形状をX軸方向及びY軸方向について対称に設計すると、移動度の異方性により、入力用の電極6a,6bに駆動電圧を入力して出力用の電極6c,6dからホール起電力を検出する際の感度(in方向の感度とも呼ぶ)と逆に出力用の電極6c,6dに駆動電圧を入力して入力用の電極6a,6bからホール起電力を検出する際の感度(out方向の感度と呼ぶ)との間に異方性が生じる。なお、感度は、駆動電圧に対するホール起電力の比であり、活性層32内でのキャリアの移動度に比例する。この感度の異方性は、チョッピング動作においてホール出力(ホール起電力)を処理する場合にノイズの原因となり得る。 In the Hall element 1 according to this embodiment, for example, the crystal orientation of the active layer 32 is determined so that the specific direction corresponds to the X-axis direction and the perpendicular direction corresponds to the Y-axis direction. If the arrangement and shape of the electrodes 6a to 6d (contact holes 4a to 4d or contact regions 3a to 3d) are designed symmetrically in the X-axis direction and the Y-axis direction, anisotropy occurs between the sensitivity (also called the sensitivity in the in direction) when a drive voltage is input to the input electrodes 6a and 6b and the Hall electromotive force is detected from the output electrodes 6c and 6d, and the sensitivity (called the sensitivity in the out direction) when a drive voltage is input to the output electrodes 6c and 6d and the Hall electromotive force is detected from the input electrodes 6a and 6b. The sensitivity is the ratio of the Hall electromotive force to the drive voltage and is proportional to the mobility of carriers in the active layer 32. This anisotropy of sensitivity can cause noise when processing the Hall output (Hall electromotive force) in a chopping operation.

活性層32の移動度の異方性に伴うin方向及びout方向の間の感度の異方性は、例えば素子本体(すなわち、活性層32)が上面視グリーククロス(GC)形状の場合のように活性層32内を流れる電流の経路の幅が電極の離間方向にわたってほぼ一定の場合、電流経路の長さ及び幅、すなわち電極6a~6dと活性層32とが接触する接触領域3a~3d(コンタクトホール4a~4dの内側の領域)の離間距離及び対向幅を調整することで相殺又は抑制することができる。なお、接触領域3a~3dの離間距離はそれらの中心間距離で代用してもよい。対向幅は、互いに対向する電極6a,6b又は6c、6dが活性層32と接触する接触領域3a,3b又は3c,3d(又はコンタクトホール4a,4b又は4c,4d)の互いに対向する一辺の幅であり、2つの電極6a,6b又は6c、6dが対向する方向に対して直交する方向に関する幅であってよい。 When the width of the path of the current flowing through the active layer 32 is almost constant in the electrode separation direction, such as when the element body (i.e., the active layer 32) has a Greek cross (GC) shape when viewed from above, the anisotropy of the sensitivity between the in direction and the out direction can be offset or suppressed by adjusting the length and width of the current path, i.e., the separation distance and facing width of the contact regions 3a to 3d (regions inside the contact holes 4a to 4d) where the electrodes 6a to 6d and the active layer 32 come into contact. The separation distance of the contact regions 3a to 3d may be substituted by their center-to-center distance. The facing width is the width of one side of the contact regions 3a, 3b or 3c, 3d (or contact holes 4a, 4b or 4c, 4d) where the opposing electrodes 6a, 6b or 6c, 6d come into contact with the active layer 32, and may be the width in the direction perpendicular to the direction in which the two electrodes 6a, 6b or 6c, 6d face each other.

例えば、in方向の感度がout方向の感度より大きい場合、in方向の2つの電極6a,6bが活性層32と接触する接触領域3a,3bの離間距離を相対的に大きく(及び/又は対向幅を小さく)、out方向の2つの電極6c,6dが活性層32と接触する接触領域3c,3dの離間距離を相対的に小さく(及び/又は対向幅を大きく)定めることで、感度の異方性を相殺又は抑制することができる。 For example, if the sensitivity in the in direction is greater than the sensitivity in the out direction, the anisotropy in sensitivity can be offset or suppressed by setting the distance between the contact regions 3a, 3b where the two electrodes 6a, 6b in the in direction contact the active layer 32 relatively large (and/or the opposing width small) and the distance between the contact regions 3c, 3d where the two electrodes 6c, 6d in the out direction contact the active layer 32 relatively small (and/or the opposing width large).

本実施形態に係るホール素子1では、活性層32は上面視正方形状又は略正方形状を有し、その四隅近傍に電極6a~6dと接触する接触領域3a~3dが配置されている。従って、電極6a,6b間の電流経路の幅はそれらの離間方向にわたって一定ではなく、電流は、例えば接触領域3a,3bの一方から流れ出て逆の対角線方向(接触領域3c,3dが対向する方向)に広がり、活性層32の中心を超えて狭まりつつ他方の電極に流れ込む。従って、ホール素子1において感度の異方性を抑制するために、電流経路の長さ及び幅、すなわち接触領域3a~3d(コンタクトホール4a~4dの内側の領域)の離間距離及び対向幅だけでなく、電流経路の広がりをさらに考慮する必要がある。 In the Hall element 1 according to this embodiment, the active layer 32 has a square or nearly square shape in top view, and the contact areas 3a to 3d that contact the electrodes 6a to 6d are located near the four corners. Therefore, the width of the current path between the electrodes 6a and 6b is not constant along the direction of separation between them, and the current flows out of one of the contact areas 3a and 3b, for example, and spreads in the opposite diagonal direction (the direction in which the contact areas 3c and 3d face each other), and flows into the other electrode while narrowing beyond the center of the active layer 32. Therefore, in order to suppress the anisotropy of sensitivity in the Hall element 1, it is necessary to consider not only the length and width of the current path, i.e., the separation distance and facing width of the contact areas 3a to 3d (the areas inside the contact holes 4a to 4d), but also the spread of the current path.

図6に、ホール素子1の活性層32の上面の状態、疑似GC形状及びそのサイズパラメータを示す。なお、活性層32の四隅近傍にそれぞれコンタクトホール4a~4dが位置し、それらの内側にそれぞれ接触領域3a~3dが配置される。コンタクトホール4a~4d及び接触領域3a~3dの大きさは必ずしも等しくなくてよく、コンタクトホール4a~4dの内側且つ接触領域3a~3dの外側に位置する三角枠状の領域に保護膜42が形成されてよい。そこで、電極6a~6dから活性層32に電流が流れ出る又は電極6a~6dに流れ込む接触領域3a~3dの形状及び配置について考えるが、保護膜42の膜厚は通常十分小さいからコンタクトホール4a~4dの形状及び配置と読み替えて考えてもよい。 Figure 6 shows the state of the upper surface of the active layer 32 of the Hall element 1, the pseudo-GC shape, and its size parameters. Note that contact holes 4a-4d are located near the four corners of the active layer 32, and contact regions 3a-3d are located inside them. The sizes of the contact holes 4a-4d and the contact regions 3a-3d do not necessarily need to be equal, and a protective film 42 may be formed in a triangular frame-shaped region located inside the contact holes 4a-4d and outside the contact regions 3a-3d. Here, we consider the shape and arrangement of the contact regions 3a-3d where current flows from the electrodes 6a-6d to the active layer 32 or into the electrodes 6a-6d, but since the thickness of the protective film 42 is usually sufficiently small, it may be considered to be the shape and arrangement of the contact holes 4a-4d.

接触領域3a~3dの形状及び配置より、図中点線で表される疑似GC形状を定める。ここで、入力方向に関する形状因子Ginを、入力用の電極6a,6bが活性層32に接続する2つの接触領域3a,3bのX軸方向に関する離間距離Lin、それらが対向する幅Win、及びそれらの間の領域のY軸方向への広がりから定める。ここで、2つの接触領域3a,3bの間の領域のY軸方向への広がりは、例えば2つの接触領域3c,3dの離間距離Loutにより与えることができる。そこで、電極6a,6b間の電流経路を、長さLin及び幅(Win+Lout)/2を有する矩形状の疑似経路により表す。それにより、入力方向に関する形状因子Gin=2Lin/(Win+Lout)と与えられる。 The shape and arrangement of the contact regions 3a to 3d determine the pseudo-GC shape represented by the dotted line in the figure. Here, the shape factor Gin for the input direction is determined from the separation distance Lin in the X-axis direction of the two contact regions 3a and 3b where the input electrodes 6a and 6b connect to the active layer 32, the width Win of their opposing faces, and the extent of the area between them in the Y-axis direction. Here, the extent of the area between the two contact regions 3a and 3b in the Y-axis direction can be given, for example, by the separation distance Lout between the two contact regions 3c and 3d. Therefore, the current path between the electrodes 6a and 6b is represented by a rectangular pseudo path with a length Lin and a width (Win+Lout)/2. As a result, the shape factor for the input direction is given as Gin=2Lin/(Win+Lout).

一方、出力方向に関する形状因子Goutを、出力用の電極6c,6dが活性層32に接続する2つの接触領域3c,3dのY軸方向に関する離間距離Lout、それらが対向する幅Wout、及びそれらの間の領域のX軸方向への広がりから定める。ここで、2つの接触領域3c,3dの間の領域のX軸方向への広がりは、例えば2つの接触領域3a,3bの離間距離Linにより与えることができる。そこで、電極6c,6d間の電流経路を、長さLout及び幅(Wout+Lin)/2を有する矩形状の疑似経路により表す。それにより、出力方向に関する形状因子Gout=2Lout/(Wout+Lin)と与えられる。 On the other hand, the shape factor Gout in the output direction is determined from the separation distance Lout in the Y-axis direction of the two contact areas 3c, 3d where the output electrodes 6c, 6d connect to the active layer 32, the width Wout where they face each other, and the extent of the area between them in the X-axis direction. Here, the extent of the area between the two contact areas 3c, 3d in the X-axis direction can be given by, for example, the separation distance Lin between the two contact areas 3a, 3b. Therefore, the current path between the electrodes 6c, 6d is represented by a rectangular pseudo-path with a length Lout and a width (Wout+Lin)/2. As a result, the shape factor Gout in the output direction is given as Gout=2Lout/(Wout+Lin).

なお、2つの接触領域3a,3bの間の領域のY軸方向への広がりは、2つの接触領域3a,3bの間で活性層32内を流れる電流の経路の広がりを表すことから、2つの接触領域3c,3dの離間距離Loutに限らず、接触領域3a,3c又は3a,3dの離間距離或いは活性層32の一辺の長さで与えてもよい。また、2つの接触領域3c,3dの間の領域のX軸方向への広がりは、2つの接触領域3c,3dの間で活性層32内を流れる電流の経路の広がりを表すことから、2つの接触領域3a,3bの離間距離Linに限らず、接触領域3a,3c又は3b,3cの離間距離或いは活性層32の一辺の長さで与えてもよい。 The width of the area between the two contact areas 3a and 3b in the Y-axis direction represents the width of the path of the current flowing in the active layer 32 between the two contact areas 3a and 3b, and therefore may be given by the distance between the contact areas 3a and 3c or 3a and 3d, or the length of one side of the active layer 32, rather than the distance Lout between the two contact areas 3c and 3d. The width of the area between the two contact areas 3c and 3d in the X-axis direction represents the width of the path of the current flowing in the active layer 32 between the two contact areas 3c and 3d, and therefore may be given by the distance between the contact areas 3a and 3c or 3b and 3c, or the length of one side of the active layer 32, rather than the distance Lin between the two contact areas 3a and 3b.

本実施形態に係るホール素子1では、疑似GC形状に基づいて、入力方向及び出力方向に関する形状因子Gin,Goutの比(形状因子比)Gin/Goutを、活性層32におけるX軸方向(in方向)及びY軸方向(out方向)のそれぞれに関する移動度の差(移動度の異方性とも呼ぶ)に応じて定める。形状因子比Gin/Goutは、Lin,Win,Lout,Woutの少なくとも1つを増減することで調整することができる。それにより、活性層32の移動度の異方性に伴うin方向及びout方向の間の感度の異方性を相殺又は抑制する。特に、本実施形態に係るホール素子1のように活性層32内の結晶粒界の並びがY軸方向(out方向)に向けられている場合に、形状因子比Gin/Goutを1より大きくすることで、感度異方性を抑制又は相殺することができる。 In the Hall element 1 according to this embodiment, the ratio (form factor ratio) Gin/Gout of the form factors Gin and Gout in the input and output directions is determined based on the pseudo GC shape according to the difference in mobility (also called the anisotropy of mobility) in the X-axis direction (in direction) and the Y-axis direction (out direction) in the active layer 32. The form factor ratio Gin/Gout can be adjusted by increasing or decreasing at least one of Lin, Win, Lout, and Wout. This offsets or suppresses the anisotropy of sensitivity between the in direction and the out direction associated with the anisotropy of the mobility of the active layer 32. In particular, when the arrangement of the grain boundaries in the active layer 32 is oriented in the Y-axis direction (out direction) as in the Hall element 1 according to this embodiment, the anisotropy of sensitivity can be suppressed or offset by making the form factor ratio Gin/Gout greater than 1.

図7Aに、形状因子比Gin/Goutの変化の一例を示す。一例として、Lin=150μm、Win=Wout=30μmとした。Loutを120μmから180μmに増大することにより、形状因子比Gin/Goutは約1.5から約0.7まで傾きを緩やかにしつつ減少する。なお、Loutに代えてLinを増大した場合、形状因子比Gin/Goutは図示した振る舞いの逆数状の振る舞いを呈する。 Figure 7A shows an example of the change in the fill factor ratio Gin/Gout. As an example, Lin = 150 μm, Win = Wout = 30 μm. By increasing Lout from 120 μm to 180 μm, the fill factor ratio Gin/Gout decreases at a gentler rate from about 1.5 to about 0.7. Note that if Lin is increased instead of Lout, the fill factor ratio Gin/Gout will exhibit reciprocal behavior to that shown in the figure.

図7Bに、形状因子比Gin/Goutの変化の別の例を示す。一例として、Lin=Lout=150μm、Win=30μmとした。Woutを24μmから36μmに増大することにより、形状因子比Gin/Goutは約0.968から約1.032までおよそ線形的に増大する。なお、Woutに代えてWinを増大した場合、形状因子比Gin/Goutは図示した振る舞いの逆数状の振る舞いを呈する。 Figure 7B shows another example of the change in the form factor ratio Gin/Gout. As an example, Lin = Lout = 150 μm, and Win = 30 μm. By increasing Wout from 24 μm to 36 μm, the form factor ratio Gin/Gout increases approximately linearly from about 0.968 to about 1.032. Note that if Win is increased instead of Wout, the form factor ratio Gin/Gout will exhibit reciprocal behavior to that shown in the figure.

図8A及び図8Bに、それぞれ、形状因子比Gin/Goutに対する定電圧感度の異方性のシミュレーション結果及び測定結果並びに採用した接触領域3a~3dの形状を示す。定電圧感度の異方性は、入力用の電極6a,6bに一定の駆動電圧を印加した際に出力用の電極6c,6dから検出されるホール出力の出力用の電極6c,6dに同強度の駆動電圧を印加した際に入力用の電極6a,6bから検出されるホール出力に対する比と定める。接触領域3a~3dの形状として、略四分円(パターン1及び2)、直角三角形(パターン3)、カイト形(パターン4)、及び楔形(パターン5)を採用した。なお、パターン1~5のそれぞれについて、図8Cに示すようにLin,Winの値を固定し、Lout,Woutの値を変更することで形状因子比Gin/Goutを与えて感度の異方性を有限要素法に基づくシミュレーション(本例ではFreeFEM++を用いた)により算出した。また、パターン1~3について感度の異方性を測定した。 8A and 8B show the simulation and measurement results of the anisotropy of the constant voltage sensitivity with respect to the form factor ratio Gin/Gout, respectively, and the shapes of the contact regions 3a to 3d that were adopted. The anisotropy of the constant voltage sensitivity is defined as the ratio of the Hall output detected from the output electrodes 6c and 6d when a constant driving voltage is applied to the input electrodes 6a and 6b to the Hall output detected from the input electrodes 6a and 6b when a driving voltage of the same strength is applied to the output electrodes 6c and 6d. The shapes of the contact regions 3a to 3d were approximately quadrant (patterns 1 and 2), right triangle (pattern 3), kite shape (pattern 4), and wedge shape (pattern 5). For each of patterns 1 to 5, the values of Lin and Win were fixed as shown in FIG. 8C, and the values of Lout and Wout were changed to give the form factor ratio Gin/Gout, and the anisotropy of the sensitivity was calculated by a simulation based on the finite element method (FreeFEM++ was used in this example). In addition, the sensitivity anisotropy was measured for patterns 1 to 3.

感度異方性は、パターン1についてはGin/Gout=1.010~1.020の範囲内で、パターン2についてはGin/Gout=1.002~1.022の範囲内で、パターン3についてはGin/Gout=1.020~1.042の範囲内で、パターン4についてはGin/Gout=1.016~1.036の範囲内で、パターン5についてはGin/Gout=1.020~1.040の範囲内で0.5~-0.5%であった。測定値は、Gin/Gout=1.04~1.06の範囲内で0.32~-0.12%であった。シミュレーションの結果と測定値とに矛盾はなく、これによりシミュレーションはホール素子1の感度異方性を精度良く再現していることがわかる。 The sensitivity anisotropy was 0.5 to -0.5% in the range of Gin/Gout = 1.010 to 1.020 for pattern 1, Gin/Gout = 1.002 to 1.022 for pattern 2, Gin/Gout = 1.020 to 1.042 for pattern 3, Gin/Gout = 1.016 to 1.036 for pattern 4, and Gin/Gout = 1.020 to 1.040 for pattern 5. The measured values were 0.32 to -0.12% in the range of Gin/Gout = 1.04 to 1.06. There was no discrepancy between the simulation results and the measured values, which shows that the simulation accurately reproduces the sensitivity anisotropy of the Hall element 1.

感度異方性の許容範囲は、一例として、典型的なホールセンサのノイズレベルに基づいて定めることができる。ホール素子1は、典型的な感度0.8mV/V/mTを有し、常温下において典型的な磁場強度30mT及び駆動電圧0.5Vで使用した場合のホール出力に対する感度異方性が、典型的なホールセンサのノイズレベル(~60μVrms)と同レベルになる範囲、すなわち±0.5%とする。図8Aに示したシミュレーヨンの結果より、活性層32内の結晶粒界の並びがY軸方向(out方向)に向けられている場合に、形状因子比Gin/Gout=1.002~1.042の範囲内で感度異方性を許容範囲内に抑えることができる。 The allowable range of sensitivity anisotropy can be determined based on the noise level of a typical Hall sensor, for example. The Hall element 1 has a typical sensitivity of 0.8 mV/V/mT, and the sensitivity anisotropy for the Hall output when used at room temperature with a typical magnetic field strength of 30 mT and a drive voltage of 0.5 V is set to a range that is the same level as the noise level of a typical Hall sensor (up to 60 μVrms), i.e., ±0.5%. From the simulation results shown in FIG. 8A, when the arrangement of the crystal grain boundaries in the active layer 32 is oriented in the Y-axis direction (out direction), the sensitivity anisotropy can be kept within the allowable range within the form factor ratio Gin/Gout = 1.002 to 1.042.

図9に、実施例に係るホール素子1及び比較例に係るホール素子における感度異方性の測定結果を示す。実施例に係るホール素子1では、接触領域3a~3dの形状としてパターン1を採用し、Lin=182.24μm,Win=17.5μm,Lout=181.04μm,Wout=17.9μmとして形状因子比Gin/Gout=1.015と定めた。感度異方性の測定結果は0.1%と十分小さく、許容範囲内であった。比較例に係るホール素子1では、接触領域3a~3dの形状としてパターン2を採用し、Lin=172.67μm,Win=7.07μm,Lout=172.67μm,Wout=7.07μmとして形状因子比Gin/Gout=1.0と定めた。感度異方性の測定結果は1.6%であり、許容範囲を大きく超えた。 Figure 9 shows the measurement results of the sensitivity anisotropy in the Hall element 1 of the embodiment and the Hall element of the comparative example. In the Hall element 1 of the embodiment, pattern 1 was used as the shape of the contact areas 3a to 3d, and the shape factor ratio Gin/Gout was set to 1.015 with Lin = 182.24 μm, Win = 17.5 μm, Lout = 181.04 μm, and Wout = 17.9 μm. The measurement result of the sensitivity anisotropy was 0.1%, which was sufficiently small and within the allowable range. In the Hall element 1 of the comparative example, pattern 2 was used as the shape of the contact areas 3a to 3d, and the shape factor ratio Gin/Gout was set to 1.0 with Lin = 172.67 μm, Win = 7.07 μm, Lout = 172.67 μm, and Wout = 7.07 μm. The measurement result of the sensitivity anisotropy was 1.6%, which was far beyond the allowable range.

図10に、ホール素子1の感度異方性のシミュレーション結果を示す。シミュレーションに係るホール素子1では、3つのサンプルについて接触領域3a~3dの形状としてそれぞれパターン2,1,3を採用した。サンプル1ではLin=194.2μm,Win=7.5μm,Lout=194.1μm,Wout=7.9μmとして形状因子比Gin/Gout=1.003と定め、サンプル2ではLin=182.2μm,Win=17.5μm,Lout=180.8μm,Wout=18.3μmとして形状因子比Gin/Gout=1.019と定め、サンプル3ではLin=172.7μm,Win=29.5μm,Lout=169.6μm,Wout=30.7μmとして形状因子比Gin/Gout=1.040と定めた。感度異方性のシミュレーション結果は、サンプル1~3についてそれぞれ0.5%、0.0%、-0.5%といずれも許容範囲内であった。 Figure 10 shows the results of a simulation of the sensitivity anisotropy of the Hall element 1. For the Hall element 1 used in the simulation, patterns 2, 1, and 3 were used as the shapes of the contact regions 3a to 3d for the three samples, respectively. For sample 1, the fill factor ratio Gin/Gout was set to 1.003 with Lin = 194.2 μm, Win = 7.5 μm, Lout = 194.1 μm, and Wout = 7.9 μm. For sample 2, the fill factor ratio Gin/Gout was set to 1.019 with Lin = 182.2 μm, Win = 17.5 μm, Lout = 180.8 μm, and Wout = 18.3 μm. For sample 3, the fill factor ratio Gin/Gout was set to 1.040 with Lin = 172.7 μm, Win = 29.5 μm, Lout = 169.6 μm, and Wout = 30.7 μm. The simulation results for sensitivity anisotropy were 0.5%, 0.0%, and -0.5% for samples 1 to 3, respectively, all of which were within the allowable range.

これらの測定結果及びシミュレーション結果より、形状因子比Gin/Gout=1.002~1.042の範囲内で感度異方性を許容範囲内に抑えることができることがわかる。 These measurement and simulation results show that the sensitivity anisotropy can be kept within an acceptable range when the fill factor ratio Gin/Gout is in the range of 1.002 to 1.042.

本実施形態に係るホール素子1は、基板2、基板2上で2次元電子ガス膜を形成する活性層32、該活性層32に対してそれぞれ下側及び上側に積層される第1バッファ層31及び第2バッファ層33を含む積層体3、積層体3上に形成された絶縁膜4、絶縁膜4に設けられたコンタクトホール4a~4dを介して活性層32にそれぞれ接続する4つの電極6a~6dであり、X軸方向に対向する2つの電極6a,6bとY軸方向に対向する2つの電極6c,6dとを含む、4つの電極6a~6dを備え、絶縁膜4に設けられたコンタクトホール4a~4dのうち、2つの電極6a,6bが活性層32に接続する接触領域3a,3bの離間距離(Lin)、それらが対向する幅(Win)、及びそれらの間の領域のY軸方向への広がりから定められる形状因子(Gin)と、2つの電極6c,6dを活性層32に接続する2つの接触領域3c,3dの離間距離(Lout)、それらが対向する幅(Wout)、及びそれらの間の領域のX軸方向への広がりから定められる第2形状因子(Gout)と、の比(Gin/Gout)が、活性層32におけるX軸方向及びY軸方向のそれぞれに関する移動度の差に応じて定められる。第1形状因子(Gin)と第2形状因子(Gout)との比を、活性層32におけるX軸方向及びY軸方向のそれぞれに関する移動度の差に応じて定めることで、活性層32における移動度の差に起因する感度のin方向及びout方向間の異方性を抑制又は相殺し、ノイズの発生を回避することができる。 The Hall element 1 according to this embodiment comprises a substrate 2, an active layer 32 forming a two-dimensional electron gas film on the substrate 2, a laminate 3 including a first buffer layer 31 and a second buffer layer 33 laminated on the lower and upper sides of the active layer 32, an insulating film 4 formed on the laminate 3, and four electrodes 6a to 6d connected to the active layer 32 via contact holes 4a to 4d provided in the insulating film 4, the four electrodes 6a to 6d including two electrodes 6a, 6b facing each other in the X-axis direction and two electrodes 6c, 6d facing each other in the Y-axis direction, and among the contact holes 4a to 4d provided in the insulating film 4, The ratio (Gin/Gout) of the shape factor (Gin) determined by the distance (Lin) between the contact regions 3a and 3b where the two electrodes 6a and 6b connect to the active layer 32, the width (Win) where they face each other, and the extent of the region between them in the Y-axis direction, to the second shape factor (Gout) determined by the distance (Lout) between the two contact regions 3c and 3d where the two electrodes 6c and 6d connect to the active layer 32, the width (Wout) where they face each other, and the extent of the region between them in the X-axis direction, is determined according to the difference in mobility in the X-axis direction and the Y-axis direction in the active layer 32. By determining the ratio of the first shape factor (Gin) to the second shape factor (Gout) according to the difference in mobility in the X-axis direction and the Y-axis direction in the active layer 32, the anisotropy of the sensitivity between the in direction and the out direction due to the difference in mobility in the active layer 32 can be suppressed or offset, and the generation of noise can be avoided.

本実施形態に係るホールセンサ10は、ホール素子1を備え、その活性層32に入る磁場の強度を高SN比で検出する。 The Hall sensor 10 according to this embodiment includes a Hall element 1 and detects the strength of the magnetic field entering its active layer 32 with a high signal-to-noise ratio.

本実施形態に係るホール素子1の製造方法は、基板1上に、2次元電子ガス膜を形成する活性層32、活性層32に対してそれぞれ下側及び上側に積層される第1バッファ層31及び第2バッファ層33と、を含む積層体3を形成する段階、積層体3上に絶縁膜4を形成する段階、絶縁膜4にコンタクトホール4a~4dを形成する段階、絶縁膜4に設けられたコンタクトホール4a~4dを介して活性層32にそれぞれ接続する4つの電極6a~6dであり、X軸方向に対向する2つの電極6a,6bとY軸方向に対向する2つの電極6c,6dとを含む、4つの電極6a~6dを形成する段階を備え、絶縁膜4に設けられたコンタクトホール4a~4dのうち、2つの電極6a,6bを活性層32に接続する2つのコンタクトホール4a,4bの離間距離(Lin)、2つのコンタクトホール4a,4bが対向する幅(Win)、及び2つのコンタクトホール4a,4b間の領域のY軸方向への広がりから定められる第1形状因子(Gin)と、2つの電極6c,6dを活性層32に接続する2つのコンタクトホール4c,4dの離間距離(Lout)、2つのコンタクトホール4c,4dが対向する幅(Wout)、及び2つのコンタクトホール4c,4d間の領域のX軸方向への広がりから定められる第2形状因子(Gout)と、の比(Gin/Gout)が、活性層32におけるX軸方向及びY軸方向のそれぞれに関する移動度の差に応じて定められる。第1形状因子(Gin)と第2形状因子(Gout)との比を、活性層32におけるX軸方向及びY軸方向のそれぞれに関する移動度の差に応じて定めることで、活性層32における移動度の差に起因する感度のin方向及びout方向間の異方性を抑制又は相殺し、ノイズの発生を回避することができる。 The manufacturing method of the Hall element 1 according to this embodiment includes the steps of forming a laminate 3 on a substrate 1, the laminate 3 including an active layer 32 forming a two-dimensional electron gas film, a first buffer layer 31 and a second buffer layer 33 laminated on the lower and upper sides of the active layer 32, forming an insulating film 4 on the laminate 3, forming contact holes 4a to 4d in the insulating film 4, and forming four electrodes 6a to 6d, each of which is connected to the active layer 32 via the contact holes 4a to 4d provided in the insulating film 4, the four electrodes 6a to 6d including two electrodes 6a, 6b facing each other in the X-axis direction and two electrodes 6c, 6d facing each other in the Y-axis direction. Of the contact holes 4a to 4d provided in the insulating film 4, two electrodes 6a, The ratio (Gin/Gout) of a first shape factor (Gin) determined from the distance (Lin) between the two contact holes 4a, 4b connecting the electrodes 6c, 6d to the active layer 32, the width (Win) at which the two contact holes 4a, 4b face each other, and the extent of the region between the two contact holes 4a, 4b in the Y-axis direction, to a second shape factor (Gout) determined from the distance (Lout) between the two contact holes 4c, 4d connecting the two electrodes 6c, 6d to the active layer 32, the width (Wout) at which the two contact holes 4c, 4d face each other, and the extent of the region between the two contact holes 4c, 4d in the X-axis direction, is determined according to the difference in mobility in the X-axis direction and the Y-axis direction in the active layer 32. By determining the ratio of the first shape factor (Gin) to the second shape factor (Gout) according to the difference in mobility in the X-axis direction and the Y-axis direction in the active layer 32, the anisotropy of the sensitivity between the in direction and the out direction caused by the difference in mobility in the active layer 32 can be suppressed or offset, and the generation of noise can be avoided.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 The present invention has been described above using an embodiment, but the technical scope of the present invention is not limited to the scope described in the above embodiment. It is clear to those skilled in the art that various modifications and improvements can be made to the above embodiment. It is clear from the claims that forms with such modifications or improvements can also be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process, such as operations, procedures, steps, and stages, in the devices, systems, programs, and methods shown in the claims, specifications, and drawings is not specifically stated as "before" or "prior to," and it should be noted that the processes may be performed in any order, unless the output of a previous process is used in a later process. Even if the operational flow in the claims, specifications, and drawings is explained using "first," "next," etc. for convenience, it does not mean that it is necessary to perform the processes in that order.

1…ホール素子、2…基板、3…積層体、3a~3d…接触領域、4…絶縁膜、4a~4d…コンタクトホール、6a~6d…電極、6a1…延設部分、9…保護層、10…ホールセンサ、12a~12d…リード端子、13a~13d…ボンディングワイヤ、14a,14c…外装めっき層、19…モールド部材、31…第1バッファ層、32…活性層、33…第2バッファ層、41…誘電体膜(ハードマスク)、42…保護膜。 1...Hall element, 2...substrate, 3...laminated body, 3a-3d...contact area, 4...insulating film, 4a-4d...contact holes, 6a-6d...electrodes, 6a1...extension, 9...protective layer, 10...Hall sensor, 12a-12d...lead terminals, 13a-13d...bonding wires, 14a, 14c...exterior plating layer, 19...molding member, 31...first buffer layer, 32...active layer, 33...second buffer layer, 41...dielectric film (hard mask), 42...protective film.

Claims (10)

基板と、
前記基板上で2次元電子ガス膜を形成する活性層と、該活性層に対してそれぞれ下側及び上側に積層される第1バッファ層及び第2バッファ層と、を含む積層体と、
前記積層体上に形成された絶縁膜と、
前記絶縁膜に設けられた開口を介して前記活性層にそれぞれ接続する4つの電極であり、2次元面内の第1方向に対向する2つの第1電極と前記第1方向に交差する第2方向に対向する2つの第2電極とを含む、4つの電極と、
を備え、前記絶縁膜に設けられた開口のうち、前記2つの第1電極を前記活性層に接続する2つの第1開口の離間距離(Lin)、前記2つの第1開口が対向する幅(Win)、及び前記2つの第1開口間の領域の前記第2方向への広がりから定められる第1形状因子(Gin)と、前記2つの第2電極を前記活性層に接続する2つの第2開口の離間距離(Lout)、前記2つの第2開口が対向する幅(Wout)、及び前記2つの第2開口間の領域の前記第1方向への広がりから定められる第2形状因子(Gout)と、の比(Gin/Gout)が、前記活性層における前記第1方向及び前記第2方向のそれぞれに関する移動度の差に応じて定められる、ホール素子。
A substrate;
a laminate including an active layer that forms a two-dimensional electron gas film on the substrate, and a first buffer layer and a second buffer layer that are laminated on the lower side and the upper side, respectively, of the active layer;
an insulating film formed on the laminate;
four electrodes each connected to the active layer via an opening provided in the insulating film, the four electrodes including two first electrodes opposed to each other in a first direction in a two-dimensional plane and two second electrodes opposed to each other in a second direction intersecting the first direction;
a ratio (Gin/Gout) of a first shape factor (Gin) determined by a distance (Lin) between two first openings connecting the two first electrodes to the active layer, a width (Win) at which the two first openings face each other, and an extent of a region between the two first openings in the second direction, to a second shape factor (Gout) determined by a distance (Lout) between two second openings connecting the two second electrodes to the active layer, a width (Wout) at which the two second openings face each other, and an extent of a region between the two second openings in the first direction, is determined according to a difference in mobility in the active layer in each of the first direction and the second direction.
前記2つの第1開口間の領域の前記第2方向への広がりは、前記2つの第2開口の離間距離(Lout)により与えられ、前記2つの第2開口間の領域の前記第1方向への広がりは、前記2つの第1開口の離間距離(Lin)により与えられる、請求項1に記載のホール素子。 The Hall element according to claim 1, wherein the extent of the region between the two first openings in the second direction is given by the distance (Lout) between the two second openings, and the extent of the region between the two second openings in the first direction is given by the distance (Lin) between the two first openings. 前記第1形状因子はGin=2Lin/(Win+Lout)で与えられ、前記第2形状因子はGout=2Lout/(Wout+Lin)で与えられ、
前記活性層内の結晶粒界の並びが前記第2方向に向けられている場合に、Gin/Gout=1.002~1.042である、請求項2に記載のホール素子。
The first shape factor is given by Gin=2Lin/(Win+Lout), and the second shape factor is given by Gout=2Lout/(Wout+Lin),
3. The Hall element according to claim 2, wherein when the alignment of the crystal grain boundaries in the active layer is oriented in the second direction, Gin/Gout=1.002 to 1.042.
前記活性層内の結晶粒界の並びが前記第2方向に向けられている場合に、前記比(Gin/Gout)を1より大きくする、請求項1に記載のホール素子。 The Hall element of claim 1, wherein the ratio (Gin/Gout) is greater than 1 when the alignment of the grain boundaries in the active layer is oriented in the second direction. 前記4つの電極のうちの少なくとも1つに対応する開口は、対向する開口に一辺を向ける形状を有する、請求項1に記載のホール素子。 The Hall element according to claim 1, wherein the opening corresponding to at least one of the four electrodes has a shape with one side facing the opposing opening. 前記対応する開口は、該開口と前記対向する開口とを結ぶ中心線に対して対象な形状を有する、請求項5に記載のホール素子。 The Hall element according to claim 5, wherein the corresponding opening has a shape that is symmetrical with respect to a center line connecting the corresponding opening and the opposing opening. 前記4つの電極のうちの少なくとも1つの電極は、前記電極に対応する開口から前記電極に対向する別の電極に向かって前記絶縁膜上に延設される、請求項1に記載のホール素子。 The Hall element according to claim 1, wherein at least one of the four electrodes extends on the insulating film from an opening corresponding to the electrode toward another electrode that faces the electrode. 前記活性層は、InAsを含み、前記第1バッファ層及び前記第2バッファ層の少なくとも一方はAlGaAsSbを含む、請求項1に記載のホール素子。 The Hall element according to claim 1, wherein the active layer contains InAs, and at least one of the first buffer layer and the second buffer layer contains AlGaAsSb. 請求項1に記載のホール素子を備え、前記ホール素子の前記活性層に入る磁場の強度を検出するホールセンサ。 A Hall sensor comprising the Hall element according to claim 1, which detects the strength of a magnetic field entering the active layer of the Hall element. 基板上に、2次元電子ガス膜を形成する活性層と、該活性層に対してそれぞれ下側及び上側に積層される第1バッファ層及び第2バッファ層と、を含む積層体を形成する段階と、
前記積層体上に絶縁膜を形成する段階と、
前記絶縁膜に開口を形成する段階と、
前記絶縁膜に設けられた開口を介して前記活性層にそれぞれ接続する4つの電極であり、2次元面内の第1方向に対向する2つの第1電極と前記第1方向に交差する第2方向に対向する2つの第2電極とを含む、4つの電極を形成する段階と、
を備え、前記絶縁膜に設けられた開口のうち、前記2つの第1電極を前記活性層に接続する2つの第1開口の離間距離(Lin)、前記2つの第1開口が対向する幅(Win)、及び前記2つの第1開口間の領域の前記第2方向への広がりから定められる第1形状因子(Gin)と、前記2つの第2電極を前記活性層に接続する2つの第2開口の離間距離(Lout)、前記2つの第2開口が対向する幅(Wout)、及び前記2つの第2開口間の領域の前記第1方向への広がりから定められる第2形状因子(Gout)と、の比(Gin/Gout)が、前記活性層における前記第1方向及び前記第2方向のそれぞれに関する移動度の差に応じて定められる、ホール素子の製造方法。
forming a laminate on a substrate, the laminate including an active layer forming a two-dimensional electron gas film, and a first buffer layer and a second buffer layer laminated on a lower side and an upper side of the active layer, respectively;
forming an insulating film on the stack;
forming an opening in the insulating film;
forming four electrodes each connected to the active layer via an opening provided in the insulating film, the four electrodes including two first electrodes opposed to each other in a first direction in a two-dimensional plane and two second electrodes opposed to each other in a second direction intersecting the first direction;
a ratio (Gin/Gout) of a first shape factor (Gin) determined by a distance (Lin) between two first openings connecting the two first electrodes to the active layer, a width (Win) between the two first openings facing each other, and an extent of a region between the two first openings in the second direction, to a second shape factor (Gout) determined by a distance (Lout) between two second openings connecting the two second electrodes to the active layer, a width (Wout) between the two second openings facing each other, and an extent of a region between the two second openings in the first direction, is determined according to a difference in mobility in the active layer in each of the first and second directions.
JP2023121358A 2022-11-07 2023-07-26 Hall element, Hall sensor, and method for manufacturing Hall element Pending JP2024068095A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020230149899A KR20240066102A (en) 2022-11-07 2023-11-02 Hall device, hall sensor, and hall device manufacturing method
CN202311471080.4A CN117991156A (en) 2022-11-07 2023-11-07 Hall element, hall sensor, and method for manufacturing Hall element

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022177865 2022-11-07
JP2022177865 2022-11-07

Publications (1)

Publication Number Publication Date
JP2024068095A true JP2024068095A (en) 2024-05-17

Family

ID=91068218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023121358A Pending JP2024068095A (en) 2022-11-07 2023-07-26 Hall element, Hall sensor, and method for manufacturing Hall element

Country Status (1)

Country Link
JP (1) JP2024068095A (en)

Similar Documents

Publication Publication Date Title
JP4490687B2 (en) Semiconductor Hall sensor
WO2015049852A1 (en) Semiconductor device
JP7015087B2 (en) Hall element
JP6654386B2 (en) Hall sensor
WO2011105056A1 (en) Electronic device and method for manufacturing electronic device
JP2024068095A (en) Hall element, Hall sensor, and method for manufacturing Hall element
US10429455B2 (en) Hall element and method of manufacturing hall element
US20110227040A1 (en) Temperature sensor and manufacturing method of temperature sensor
JP2024067644A (en) Hall element, Hall sensor, and method for manufacturing Hall element
JP2024068089A (en) Hall elements and Hall sensors
KR20240066102A (en) Hall device, hall sensor, and hall device manufacturing method
CN117991156A (en) Hall element, hall sensor, and method for manufacturing Hall element
US10760981B2 (en) Hall sensor
JP6608666B2 (en) Hall element, Hall sensor, lens module
KR20240066082A (en) Hall device and hall sensor
JP6929675B2 (en) Hall element
CN117998971A (en) Hall element and Hall sensor
JP7015088B2 (en) Hall element
US11029372B2 (en) Hall element for mitigating current concentration and fabrication method thereof
JP4475765B2 (en) Semiconductor Hall sensor
US11404547B2 (en) Semiconductor device with conductive members that extend from a semiconductor portion to an upper surface of a semiconductor layer
JP2597774Y2 (en) Hall element
JP6899234B2 (en) Hall element and manufacturing method of Hall element
JP6899233B2 (en) Magnetron conversion element and magnetron conversion module
JP6893104B2 (en) Hall element