JP2024066590A

JP2024066590A - Ｃｒｃ演算回路及び異常監視システム

Info

Publication number: JP2024066590A
Application number: JP2022176042A
Authority: JP
Inventors: 達彦村田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2022-11-02
Filing date: 2022-11-02
Publication date: 2024-05-16

Abstract

【課題】大量のデータに関するＣＲＣコードを短時間で作成することができるＣＲＣ演算回路を提供する。【解決手段】ＣＲＣ演算回路（３）は、第１データをＸビット単位で複数の第２データに成形するように構成された成形回路（３１）と、前記第２データからシリアル処理でＣＲＣコードを算出する演算過程を解析して導き出される所定の演算式に基づいて、前記第２データからパラレル処理で前記ＣＲＣコードを算出するように構成された論理回路（３２、３３）と、前記論理回路のＸビット出力を保持するように構成された保持回路（３４）と、を備える。前記論理回路がＹ番目の前記第２データを入力するとき、前記論理回路の初期値は、Ｙ－１番目の前記第２データが入力されたときに前記保持回路によって保持される前記論理回路の前記Ｘビット出力である。Ｘは自然数であり、Ｙは２以上の自然数である。【選択図】図２

Description

本明細書中に開示されている発明は、ＣＲＣ（Cyclic Redundancy Check）演算回路及び当該ＣＲＣ演算回路を備える異常監視システムに関する。

電源ＩＣ（Integrated Circuit）等の半導体集積回路装置は、レジスタを備える。半導体集積回路装置は、レジスタに記憶される各種の設定に応じて動作する。したがって、レジスタに記憶される各種の設定を変更することで、半導体集積回路装置の動作を変更することができる。

半導体集積回路装置に宇宙線等の放射線が通過又は衝突することにより電子正孔対が生成され、レジスタの保持値が反転することでソフトエラーが発生することがある。

ソフトエラーの発生有無を確認する手法として、レジスタの保持値をＣＲＣ演算する手法がある。

図１は、一般的なＣＲＣ演算回路の構成を示す図である。図１に示すＣＲＣ演算回路は、フリップフロップＦＦ０～ＦＦ１５と、排他的論理和回路ＸＯＲ１～ＸＯＲ３と、を備え、シリアルでデータ処理を実施する。従って、図１に示すＣＲＣ演算回路は、例えば１つの１６ビットのＣＲＣコードを作成するために１６サイクルの時間を必要とする。つまり、図１に示すＣＲＣ演算回路は、処理時間が長いという問題を有する。

特開２０１０－１６７５１号公報

特許文献１には、１サイクルで１つの１６ビットのＣＲＣコードを作成することができるＣＲＣ演算回路が開示されている。

しかしながら、特許文献１に開示されているＣＲＣ演算回路は、入力データが８ビットのデータであるという制約があり、大量のデータに関するＣＲＣコードを作成することができなかった。

本明細書中に開示されているＣＲＣ演算回路は、第１データをＸビット単位で複数の第２データに成形するように構成された成形回路と、前記第２データからシリアル処理でＣＲＣコードを算出する演算過程を解析して導き出される所定の演算式に基づいて、前記第２データからパラレル処理で前記ＣＲＣコードを算出するように構成された論理回路と、前記論理回路のＸビット出力を保持するように構成された保持回路と、を備える。前記論理回路がＹ番目の前記第２データを入力するとき、前記論理回路の初期値は、Ｙ－１番目の前記第２データが入力されたときに前記保持回路によって保持される前記論理回路の前記Ｘビット出力であり、Ｘは自然数であり、Ｙは２以上の自然数である。

本明細書中に開示されている異常監視システムは、上記構成のＣＲＣ演算回路を備え、前記第１データは、レジスタに格納されているレジスタ値であり、前記レジスタをさらに備える。

本明細書中に開示されている発明によれば、大量のデータに関するＣＲＣコードを短時間で作成することができる。

図１は、一般的なＣＲＣ演算回路の構成を示す図である。図２は、実施形態に係る異常監視システムの構成を示す図である。

入力数が３以上の排他的論理和回路は、入力される真の個数が奇数か否かを判定している。入力数が３以上の排他的論理和回路は、入力される真の個数が奇数であれば真を出力し、入力される真の個数が零又は偶数であれば偽を出力する。

１６ビットのＣＲＣコードは、ｘ^１６＋ｘ^１２＋ｘ^５＋１で表される。当該多項式は、どこの排他的論理和をとるかを示すものである。

図１に示すＣＲＣ演算回路におけるデータからシリアル処理でＣＲＣ符号を算出する演算過程を１サイクル終了後から順次解析すると、１６サイクル終了後のＣＲＣコードは次のようになる。

１６サイクル終了後のＣＲＣコードの０ビット目は、入力データの０ビット目と１１ビット目と４ビット目と８ビット目と１２ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの１ビット目は、入力データの１ビット目と１２ビット目と５ビット目と９ビット目と１３ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの２ビット目は、入力データの２ビット目と１３ビット目と６ビット目と１０ビット目と１４ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの３ビット目は、入力データの３ビット目と１４ビット目と７ビット目と１１ビット目と１５ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの４ビット目は、入力データの４ビット目と１５ビット目と８ビット目と１２ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの５ビット目は、入力データの５ビット目と９ビット目と１３ビット目と０ビット目と１１ビット目と４ビット目と８ビット目と１２ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの６ビット目は、入力データの６ビット目と１０ビット目と１４ビット目と１ビット目と１２ビット目と５ビット目と９ビット目と１３ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの７ビット目は、入力データの７ビット目と１１ビット目と１５ビット目と２ビット目と１３ビット目と６ビット目と１０ビット目と１４ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの８ビット目は、入力データの８ビット目と１２ビット目と３ビット目と１４ビット目と７ビット目と１１ビット目と１５ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの９ビット目は、入力データの９ビット目と１３ビット目と４ビット目と１５ビット目と８ビット目と１２ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの１０ビット目は、入力データの１０ビット目と１４ビット目と５ビット目と９ビット目と１３ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの１１ビット目は、入力データの１１ビット目と１５ビット目と６ビット目と１０ビット目と１４ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの１２ビット目は、入力データの７ビット目と１５ビット目と０ビット目と４ビット目と８ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの１３ビット目は、入力データの８ビット目と１ビット目と５ビット目と９ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの１４ビット目は、入力データの９ビット目と２ビット目と６ビット目と１０ビット目との排他的論理和である。

１６サイクル終了後のＣＲＣコードの１５ビット目は、入力データの１０ビット目と３ビット目と７ビット目と１１ビット目との排他的論理和である。

図２は、実施形態に係る異常監視システムの構成を示す図である。異常監視システム１は、レジスタ２と、ＣＲＣ演算回路３と、を備える。

レジスタ２は、８ビットのレジスタ値を多数記憶している。なお、レジスタ２は、単一のレジスタで構成されてもよく、複数のレジスタで構成されてもよい。

ＣＲＣ演算回路３は、レジスタ２によって記憶されている複数のレジスタ値の一部又は全部に関するＣＲＣコードを生成する。ＣＲＣ演算回路３は、上述した解析の結果を利用した回路構成であって、成形回路３１と、排他的論理和回路３２と、ＣＲＣコード生成回路３３と、保持回路３４と、を備える。

成形回路３１は、レジスタ２によって記憶されている複数のレジスタ値の一部又は全部を、１６ビット単位で複数のデータに成形し、複数の１６ビットのデジタルデータを順次出力する。具体的には、成形回路３１は、レジスタ値選択信号に基づき、レジスタ２から任意の２つの８ビットのレジスタ値を選択し、選択した２つの８ビットのレジスタ値を合わせて１６ビットのデータを生成して排他的論理和回路３２に出力する。

排他的論理和回路３２は、成形回路３１の出力と保持回路３４の出力との排他的論理和を生成してＣＲＣコード生成回路３３に出力する。これにより、排他的論理和回路３２及びＣＲＣコード生成回路３３によって構成される論理回路が成形回路３１から供給されるＹ番目の１６ビットのデータを入力するとき、上記の論理回路の初期値は、成形回路３１から供給されるＹ－１番目の１６ビットのデータが入力されたときに保持回路３４によって保持される上記論理回路の１６ビットのデータとなる。なお、上記のＹは２以上の自然数である。

上記の論理回路に１番目の１６ビットのデータが入力されるとき、上記の論理回路の初期値は、上述した所定の演算式に応じた所定値であればよい。上述した所定の演算式に応じた所定値は、保持回路３４がリセットされた後の保持回路３４の出力であればよい。

上記の論理回路に含まれるＣＲＣコード生成回路３３は、成形回路３１の出力である１６ビットのデータからシリアル処理でＣＲＣコードを算出する演算過程を解析して導き出される所定の演算式（上記の解析結果）に基づいて、成形回路３１の出力である１６ビットのデータからパラレル処理で成形回路３１の出力である１６ビットのデータに関するＣＲＣコードを算出する。

保持回路３４は、上記の論理回路から出力される１６ビットのデータを保持する。

成形回路３１が、レジスタ２によって記憶されている複数のレジスタ値の一部又は全部に対応する複数の１６ビットのデジタルデータの順次出力を完了し、上記の論理回路がＣＲＣコードの算出を完了すると、保持回路３４は、レジスタ２によって記憶されている複数のレジスタ値の一部又は全部に関するＣＲＣコードを保持することになる。

ＣＲＣ演算回路３は、成形回路３１によって成形される１６ビットのデータの個数を増やすことで、大量のデータに関するＣＲＣコードを生成することができる。また、ＣＲＣ演算回路３は、１６ビットのデータに関するＣＲＣコードを１サイクルで算出することができるので、大量のデータに関するＣＲＣコードを短時間で作成することができる。

異常監視システム１では、保持回路３４に保持されている「レジスタ２によって記憶されている複数のレジスタ値の一部又は全部に関するＣＲＣコード」が監視されることで、「レジスタ２によって記憶されている複数のレジスタ値の一部又は全部」の異常有無が監視される。

「レジスタ２によって記憶されている複数のレジスタ値の一部又は全部」の異常はいつ発生するか分からないため、異常監視システム１では、「レジスタ２によって記憶されている複数のレジスタ値の一部又は全部に関するＣＲＣコード」がＣＲＣ回路１によって定期的に算出されることが望ましい。

＜その他＞
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。これまでに説明してきた各種の実施形態は、矛盾のない範囲で適宜組み合わせて実施してもよい。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。

上述した実施形態では、ＣＲＣコードの算出方式としてＣＲＣ－１６方式が採用されているが、ＣＲＣ－６、ＣＲＣ－８、ＣＲＣ－１２、ＣＲＣ３２、ＣＲＣ－ＣＣＩＴＴなど、いかなる算出方式が用いられてもよい。つまり、成形回路３１における成形のビット単位は１６ビット単位に限定されない。成形回路３１における成形のビット単位はＸビット単位であればよい。なお、上記のＸは自然数である。

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

本開示のＣＲＣ演算回路（３）は、第１データをＸビット単位で複数の第２データに成形するように構成された成形回路（３１）と、前記第２データからシリアル処理でＣＲＣコードを算出する演算過程を解析して導き出される所定の演算式に基づいて、前記第２データからパラレル処理で前記ＣＲＣコードを算出するように構成された論理回路（３２、３３）と、前記論理回路のＸビット出力を保持するように構成された保持回路（３４）と、を備え、前記論理回路がＹ番目の前記第２データを入力するとき、前記論理回路の初期値は、Ｙ－１番目の前記第２データが入力されたときに前記保持回路によって保持される前記論理回路の前記Ｘビット出力であり、Ｘは自然数であり、Ｙは２以上の自然数である構成（第１の構成）である。

上記第１の構成のＣＲＣ演算回路において、１番目の前記第２データが入力されるとき、前記論理回路の初期値は、前記所定の演算式に応じた所定値である構成（第２の構成）であってもよい。

上記第１又は第２の構成のＣＲＣ演算回路において、前記論理回路は、前記成形回路の出力と前記保持回路の出力との排他的論理和を生成するように構成された排他的論理和回路（３２）を含む構成（第３の構成）であってもよい。

上記第１～第３いずれかの構成の半導体集積回路装置において、前記第１データは、レジスタ（２）に格納されているレジスタ値である構成（第４の構成）であってもよい。

本開示の異常監視システム（１）は、上記第４の構成のＣＲＣ演算回路と、前記レジスタと、を備える構成（第５の構成）である。

上記第５の構成の異常監視システムにおいて、前記ＣＲＣ演算回路は、前記ＣＲＣコードを定期的に算出されるように構成されている構成（第６の構成）であってもよい。

１異常監視システム
２レジスタ
３ＣＲＣ演算回路
３１成形回路
３２排他的論理和回路
３３ＣＲＣコード生成回路
３４保持回路
ＦＦ０～ＦＦ１５フリップフロップ
ＸＯＲ１～ＸＯＲ３排他的論理和回路

Claims

第１データをＸビット単位で複数の第２データに成形するように構成された成形回路と、
前記第２データからシリアル処理でＣＲＣコードを算出する演算過程を解析して導き出される所定の演算式に基づいて、前記第２データからパラレル処理で前記ＣＲＣコードを算出するように構成された論理回路と、
前記論理回路のＸビット出力を保持するように構成された保持回路と、
を備え、
前記論理回路がＹ番目の前記第２データを入力するとき、前記論理回路の初期値は、Ｙ－１番目の前記第２データが入力されたときに前記保持回路によって保持される前記論理回路の前記Ｘビット出力であり、
Ｘは自然数であり、Ｙは２以上の自然数である、ＣＲＣ演算回路。
１番目の前記第２データが入力されるとき、前記論理回路の初期値は、前記所定の演算式に応じた所定値である、請求項１に記載のＣＲＣ演算回路。
前記論理回路は、前記成形回路の出力と前記保持回路の出力との排他的論理和を生成するように構成された排他的論理和回路を含む、請求項１に記載のＣＲＣ演算回路。
前記第１データは、レジスタに格納されているレジスタ値である、請求項１～３のいずれか一項に記載のＣＲＣ演算回路。
請求項４に記載のＣＲＣ演算回路と、
前記レジスタと、
を備える、異常監視システム。
前記ＣＲＣ演算回路は、前記ＣＲＣコードを定期的に算出されるように構成されている、請求項５に記載の異常監視システム。