KR20130068213A - 순환반복검사 연산 장치 및 방법 - Google Patents

Abstract

본 발명은 순환반복검사 연산 장치 및 방법에 관한 것이다.
이러한 본 명세서는 CRC로 처리된 이전 패킷을 시프트하여 시프트된 패킷을 생성하는 시프트 레지스터, 현재 패킷을 분할하여 n개의 동일한 길이의 비트 조각을 획득하고, 상기 n개의 비트 조각을 병렬적으로 출력하는 세그먼팅부, 상기 시프트된 패킷을 기준으로 상기 현재 패킷을 CRC로 처리하여 제1 CRC 연산 결과를 출력하고, 상기 n개의 비트 조각을 각각 CRC로 처리하여 n개의 CRC 연산 결과를 출력하는 상기 CRC 연산부, 상기 제1 CRC 연산 결과와 상기 n개의 CRC 연산 결과 중, 상기 현재 패킷내의 유효 비트에 대응하는 CRC 연산 결과를 결정하는 연산 결과 결정부, 및 상기 결정된 CRC 연산 결과를 다중화하는 다중화부를 포함하는 순환반복검사 연산 장치를 개시한다.
병렬 처리해야 하는 데이터의 비트수가 많아져도 회로의 크기가 커지지 않고, 시스템 클럭을 기준으로 연산에 소요되는 시간을 동일하게 할 수 있다.

Description

순환반복검사 연산 장치 및 방법{APPARATUS AND METHOD FOR CYCLIC REDUNDANCY CHECK OPERATION}

본 발명은 패킷 기반 통신 시스템에 관한 것으로서, 보다 상세하게는 가변길이 패킷에 대한 순환반복검사 연산 장치 및 방법에 관한 것이다.

순환반복검사(cyclic redundancy check: CRC) 연산 방법은 보호하고자 하는 데이터 전체를 1비트 스트림(1-bit stream) 형태로 쉬프트 레지스터(shift register)에 입력시켜가며 정해진 위치에서 배타적 논리합(exclusive OR: XOR)을 취한다. 여기서, 쉬프트 레지스터는 생성 다항식(generator polynomial)을 구성한다. CRC 연산 방법은 최종적으로 쉬프트 레지스터에 저장되어 있는 값을 비트에 관해 반전(bit-wise reverse)하여 CRC 결과값을 획득한다.

패킷 기반 통신 시스템에서의 데이터 전송은 버스(bus)를 통한 다중 비트(multi-bit)로 이루어진다. 따라서 전통적인 1비트 스트림을 입력으로 하는 CRC 연산 방법을 패킷 기반 통신 시스템에 적용하는 것은 적절하지 않다. 이에 다중비트 병렬 입력(multi-bit parallel input)에 대한 CRC 연산 방법이 연구되었다. 다중비트 병렬 입력의 CRC 연산 방법은 정해진 병렬 입력의 비트 크기만큼 한번에 CRC 연산을 수행하므로 고속으로 CRC 연산을 할 수 있는 장점이 있다. 하지만, 전체 패킷 구간동안 버스를 통해 전달되는 모든 데이터가 유효하다는 전제가 있어야 한다. 따라서 병렬 입력 전체 비트가 유효 비트가 아닌 경우 잘못된 CRC 결과값을 얻게 되므로 일반적인 병렬 입력의 CRC 연산방법을 사용할 수 없다.

본 발명의 기술적 과제는 가변길이 패킷에 대한 순환반복검사 연산 장치 및 방법을 제공함에 있다.

본 발명의 다른 기술적 과제는 마지막 패킷을 분할하여 CRC 연산을 취하고 유효비트의 크기에 따라 CRC 연산 결과를 결정하는 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 기술적 과제는 패킷 기반 통신시스템에서 병렬로 입력되는 가변길이 패킷에 대한 CRC-32를 계산하기 위한 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 기술적 과제는 회로의 크기가 매우 큰 점을 개선하여, 보다 작은 크기를 가지면서 동일한 연산 속도를 갖도록 가변길이 패킷의 병렬 입력을CRC 연산으로 처리하는 장치 및 방법을 제공함에 있다.

본 발명의 일 양태에 따르면, 순환반복검사(cyclic redundancy check: CRC)연산 장치를 제공한다. 상기 CRC 연산 장치는 CRC로 처리된 이전(previous) 패킷을 시프트(shift)하여 시프트된 패킷을 생성하는 시프트 레지스터(shift register), 현재(current) 패킷을 분할하여 n개의 동일한 길이(length)의 비트 조각(bit segment)을 획득하고, 상기 n개의 비트 조각을 병렬적으로 출력하는 세그먼팅부(segmenting unit), 상기 시프트된 패킷을 기준으로 상기 현재 패킷을 CRC로 처리하여 제1 CRC 연산 결과를 출력하고, 상기 n개의 비트 조각을 각각 CRC로 처리하여 n개의 CRC 연산 결과를 출력하는 상기 CRC 연산부, 상기 제1 CRC 연산 결과와 상기 n개의 CRC 연산 결과 중, 상기 현재 패킷내의 유효 비트에 대응하는 CRC 연산 결과를 결정하는 연산 결과 결정부, 및 상기 결정된 CRC 연산 결과를 다중화하는 다중화부(multiplexer)를 포함한다.

본 발명은 24비트/16비트/8비트 입력 CRC-32를 8비트 입력 CRC-32 3개로 대체함으로써, 병렬 처리해야 하는 데이터의 비트수가 많아져도 회로의 크기가 커지지 않고, 시스템 클럭을 기준으로 연산에 소요되는 시간을 동일하게 할 수 있다. 또한 작은 회로 사이즈로 동일한 속도의 고속 CRC-32 연산이 가능하므로 다양한 패킷 사이즈를 갖는 통신 시스템에 응용이 가능하다.

도 1은 본 발명의 일 예에 따른 가변길이 패킷을 도시한 것이다.
도 2는 본 발명의 일 예에 따른 CRC 연산 장치를 나타내는 블록도이다.
도 3은 본 발명의 일 예에 따른 CRC 연산부를 도시한 블록도이다.
도 4는 본 발명에 따른 CRC 연산 장치가 시간에 따라 CRC 결과값을 산출하는 방법을 설명하는 설명도이다.

이하 도면을 참조하여 본 발명의 바람직한 실시예가 구체적으로 개시된다.

도 1은 본 발명의 일 예에 따른 가변길이 패킷을 도시한 것이다.

도 1을 참조하면, 타입1부터 타입4는 각각 다중 CRC 연산시 입력되는 N개의 가변길이 패킷의 예시이다. 패킷N은 마지막으로 입력되는 패킷으로서, 타입별로 다른 크기의 유효비트(valid bit)를 포함한다. 여기서, 유효비트는 유효한 데이터를 포함하는 비트로서, 아무런 의미없는 데이터를 포함하는 무효비트(invalid bit)와 구별된다. 유효비트의 크기는 기본 크기(fundamental size)의 배수로 정의될 수 있다. 예를 들어, 기본 크기가 8이라 할 때, 유효비트의 크기는 8비트, 16비트, 24비트, 32비트와 같이 8의 배수로 정의될 수 있다. 물론, 이는 예시이며, 기본 크기는 8 이외에도 다양하게 결정될 수 있다.

도 2는 본 발명의 일 예에 따른 CRC 연산 장치를 나타내는 블록도이다.

도 2를 참조하면, CRC 연산 장치(200)는 세그먼팅부(205), CRC 연산부(210), 연산 결과 결정부(215), 다중화부(220) 및 시프트 레지스터(shift register, 225)를 포함한다.

CRC 연산 장치(200)는 연속적으로 N개의 패킷을 입력받는다. 각 패킷의 길이는 가변일 수 있다. 이러한 패킷을 가변길이 패킷이라 한다. 패킷의 길이가 가변이지만, 그 가변길이가 기본 크기 k의 배수이기 때문에, CRC 연산 장치(200)의 입력으로 들어오는 데이터의 마지막 패킷N은 항상 k비트/2k비트/3k비트/4k비트...와 같이 규칙성을 가진다. 이하에서 k는 8이고, 패킷의 전체 길이는 32비트라고 전제하여 설명한다. 이 경우, 마지막 패킷N은 8비트/16비트/24비트/32비트와 같은 규칙성을 가진다.

연속적 패킷은 세그먼팅부(205)로 입력된다. 세그먼팅부(205)는 현재(current) 패킷을 분할하여 n개의 비트 조각(bit segment)을 획득하고, 각 비트 조각(bit segment)을 병렬적으로 출력한다. 각 비트 조각은 동일한 길이(length), 예를 들어 8비트이고, n=3일 수 있다. 3개의 비트 조각은 MSB(most significant bit)를 포함하는 8비트의 제1 비트 조각(1st 8bit), 그 다음의 8비트인 제2 비트 조각(2bd 8bit), 그 다음의 8비트인 제3 비트 조각을 포함한다.

시프트 레지스터(225)는 CRC로 처리된 이전(previous) 패킷을 시프트(shift)하여 시프트된 패킷을 생성하여 CRC 연산부(210)로 보낸다.

CRC 연산부(210)는 상기 시프트된 패킷을 기준으로 상기 현재 패킷을 CRC로 처리하여 제1 CRC 연산 결과를 출력하고, 상기 n개의 비트 조각을 각각 CRC로 처리하여 n개의 CRC 연산 결과를 출력한다.

연산 결과 결정부(215)는 상기 제1 CRC 연산 결과와 상기 n개의 CRC 연산 결과 중, 상기 현재 패킷내의 유효 비트에 대응하는 CRC 연산 결과를 결정한다.

다중화부(220)는 상기 결정된 CRC 연산 결과를 다중화한다.

실제 회로의 구현시, 병렬 입력 비트의 크기가 커질수록 회로의 크기가 커진다. 또한 버스 크기가 커지고 발생 가능한 유효 비트의 경우의 수가 증가할수록 회로의 크기도 커질 수 있다. 그러나, 본 발명에 따르면, CRC 연산부(210)로 입력되는 데이터는 n개의 비트 조각에 불과하므로 병렬 입력 비트의 크기가 작아질 수 있다.

도 3은 본 발명의 일 예에 따른 CRC 연산부를 도시한 블록도이다.

도 3을 참조하면, CRC 연산부(210)는 2가지의 종류의 CRC 연산 모듈을 포함하고, 이들을 이용하여 32비트 버스를 통해 입력되는 패킷을 CRC-32에 기반한 CRC 연산 방법으로 처리한다. 첫 번째 CRC 연산 모듈은 최대 유효비트인 32비트의 입력을 병렬적으로 CRC 연산으로 처리하는 전체(full) CRC 연산 모듈(211)이고, 두 번째 CRC 연산 모듈은 최소 유효비트인 8비트의 입력을 병렬적으로 처리하는 세그먼트(segment) CRC 연산 모듈(212, 213, 214)이다. 세그먼트 CRC 연산 모듈(212, 213, 214)들은 입력비트수가 8비트로 모두 동일하다.

전체 CRC 연산 모듈(211)은 각 패킷의 모든 비트, 예를 들어 32비트에 대해 CRC 연산으로 처리한다. 이는 패킷의 길이가 8의 배수이면서 또한 32의 배수이고, 마지막 패킷N의 32비트 전체 데이터가 유효비트인 경우에는 32-비트 입력 병렬 CRC-32 연산을 통해 패킷N 전체에 대한 CRC-32 결과값을 얻을 수 있기 때문이다.

세그먼트 CRC 연산 모듈(212, 213, 214)은 각각 패킷의 비트 조각에 대해 CRC 연산으로 처리한다. 이는 패킷의 길이가 8의 배수이면서 마지막 패킷N의 8비트, 16비트 또는 24비트만이 유효비트인 경우, 세그먼트 CRC 연산 모듈(212, 213, 214) 3개를 직렬로 연결하여 각 경우에 대한 CRC-32 결과값을 얻을 수 있기 때문이다.

세그먼트 CRC 연산 모듈(212, 213, 214)을 직렬로 연결할 때, 직렬로 연결된 각 세그먼트 CRC 연산 모듈(212, 213, 214)의 결과값이 시프트 레지스터에 전달되는 과정이 중요하다. 이하에서 세그먼트 CRC 연산 모듈(212, 213, 214)을 각각 S0(212), S1(213), S2(214)로 명명한다.

S0(212)는 전체 CRC 연산 모듈(211)과 같이 패킷1의 시작시점에서 CRC 연산을 위한 초기값으로 모두 1을 이용한다. 그리고 패킷2에 대한 CRC 연산을 위한 시프트 레지스터의 값은 시프트 레지스터(225)의 값으로 설정한다.

현재 패킷의 전체 비트가 유효 비트가 아닌 경우가 있기 때문에, CRC 연산부(210)는 이전 패킷까지의 CRC 연산 결과값을 기준으로 현재 패킷의 유효비트만큼만 CRC 연산을 수행한다. S0(212)는 32비트의 현재 패킷의 중에서 가장 먼저 입력되는 데이터의 위치를 입력으로 한다. 따라서 항상 이전 패킷에 대한 CRC 연산 결과값인 시프트 레지스터 값은 S0(212)이 현재 패킷에 대해 CRC 연산을 수행하는데 기준값이 된다. 즉, 도 3에서와 같이 전체 CRC 연산 모듈(211)로부터 피드백된 값이 S0(212)의 시프트 레지스터(225)에 전달된다.

반면 S1(213)과 S2(214)는 현재 패킷에 대한 CRC 연산을 위한 시프트 레지스터 값을 각각 다른 세그먼트 CRC 연산 모듈로부터 전달받는다. 예를 들어, S1(213)은 S0(212)로부터 시프트 레지스터 값을 받고, S2(214)는 S1(213)으로부터 시프트 레지스터 값을 받는다. 이것은 각 세그먼트 CRC 연산 모듈(212, 213, 214)이 큰 단위의 시프트 레지스터와 같은 역할을 하여 시프트 레지스터 3개가 연결되어 있는 것과 같다. 또한 이러한 구조로부터 1비트 스트림을 입력받는 CRC-32에서 8비트 입력마다 한 번씩 결과값을 확인할 수 있다. 그러므로 현재 패킷에서 8비트 단위로 유효비트의 길이가 다른 경우에 대해서 원하는 만큼의 CRC 연산 결과값을 획득할 수 있다. 이와 같은 방법으로 계산된 다수의 CRC 연산 결과들 중에서, 패킷의 길이에 대한 정보(유효 비트의 길이)를 기반으로 패킷N에서 연산 결과 결정부(215)를 이용하여 선택하면 가변 길이의 패킷 전체에 대한 CRC 연산 결과값을 정확하게 얻을 수 있다.

이와 같이 CRC 연산부(210)는 데이터 처리를 위해 시스템이 채택하고 있는 버스 크기(bus size)와 가변길이 패킷의 관계에서 발생할 수 있는 유효 비트의 경우의 수를 고려하여, 각 유효 비트를 처리할 수 있는 CRC 연산 모듈을 여러 개 사용하여 동시에 CRC 연산을 한 후, 패킷의 마지막에서 이들 중 하나를 선택하여 내보낸다.

예를 들어, CRC 연산부(210)는 패킷N은 32 비트 버스 중에서 8비트/16비트/24비트/32비트 총 4개의 유효비트가 발생할 가능성이 있다고 가정하자. 이 경우, CRC 연산부(210)는 8비트 CRC 연산 모듈, 16비트 CRC 연산 모듈, 24비트 CRC 연산 모듈, 32비트 CRC 연산 모듈을 이용하지 않고, 8비트 CRC 연산모듈 3개와 1개의 32비트 CRC 연산 모듈만을 이용하여 마지막 데이터의 유효데이터 비트 수에 따라 적절한 결과를 결정한다.

도 4는 본 발명에 따른 CRC 연산 장치가 시간에 따라 CRC 결과값을 산출하는 방법을 설명하는 설명도이다.

도 4를 참조하면, 본 발명에 따른 CRC 연산 장치는 순차적으로 입력되는 N개의 패킷을 3개의 비트 조각으로 분할하여 S0, S1, S2의 입력으로 전달한다. 패킷의 입력 순서 N은 아래의 수학식을 통해 정의된다.

수학식 1을 참조하면, N은 32비트 단위의 패킷 입력 순서이고, X는 전체 패킷의 길이이다. X는 기본 크기의 배수, 예를 들어 8의 배수이다.

전체 CRC 연산 모듈(211)은 매 입력 패킷의 32-bit 입력에 대한 CRC 연산 결과를 출력하고, 세그먼트 CRC 연산 모듈(212, 213, 214)은 각각 비트 조각1, 2, 3에 대한 CRC 연산 결과(또는 8-bit 입력에 대한 연산 결과)를 출력한다. 32-bit 입력에 대한 CRC 연산 결과값이 S0(212)로 전달되고, S0(212)는 이를 1번째(1st) 8-bit 입력의 초기값으로 사용한다. 1번째 8-bit 입력에 대한 CRC 연산 결과값이 S1(213)으로 전달되면, S1(213)은 이를 2번째(2nd) 8-bit 입력의 초기값으로 사용한다. 2번째 8-bit 입력에 대한 CRC 연산 결과값이 S2(214)로 전달되면, S2(214)는 이를 3번째(3rd) 8-bit 입력의 초기값으로 사용한다.

각 CRC 연산 모듈(211, 212, 213, 214)에서의 CRC 연산은 현재 패킷(또는 비트 조각)에 대해 생성 다항식(generator polynomial)을 적용할 시프트 레지스터 값을 구하는 단계와, 시프트 레지스터 값과 현재 패킷을 배타적 논리합(exclusive OR: XOR)으로 연산하는 두 단계를 포함한다. 다시 말하면 현재 패킷(또는 비트 조각)에 대해 생성 다항식을 적용할 시프트 레지스터 값은 이전 입력에 대한 XOR 결과값이 전달된 것이고, 현재 패킷(또는 비트 조각)이 XOR된 결과는 다음 패킷에 대해 생성 다항식을 적용할 시프트 레지트서 값이 된다. 도 4는 이러한 반복적인 과정을 도시한다.

도 4의 실시예에서는 마지막 가변길이 패킷N에서 16비트가 유효 비트라는 전제하에, 최종 CRC 연산 결과값이 어떤 값으로 선택되는가를 보여준다. 만약 패킷N의 32비트가 유효비트이면, 연산 결과 결정부(215)는 전체 CRC 연산 모듈(211)의 출력을 최종 CRC 결과값으로 결정한다. 만약 패킷N의 8비트가 유효비트이면, 연산 결과 결정부(215)는 S0(212)의 출력을 최종 CRC 결과값으로 결정한다. 만약 패킷N의 16비트가 유효비트이면, 연산 결과 결정부(215)는 S1(213)의 출력을 최종 CRC 결과값으로 결정한다. 만약 패킷N의 24비트가 유효비트이면, 연산 결과 결정부(215)는 S3(214)의 출력을 최종 CRC 결과값으로 결정한다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (1)

1. 순환반복검사(cyclic redundancy check: CRC)로 처리된 이전(previous) 패킷을 시프트(shift)하여 시프트된 패킷을 생성하는 시프트 레지스터(shift register);
   현재(current) 패킷을 분할하여 n개의 동일한 길이(length)의 비트 조각(bit segment)을 획득하고, 상기 n개의 비트 조각을 병렬적으로 출력하는 세그먼팅부(segmenting unit);
   상기 시프트된 패킷을 기준으로 상기 현재 패킷을 CRC로 처리하여 제1 CRC 연산 결과를 출력하고, 상기 n개의 비트 조각을 각각 CRC로 처리하여 n개의 CRC 연산 결과를 출력하는 상기 CRC 연산부;
   상기 제1 CRC 연산 결과와 상기 n개의 CRC 연산 결과 중, 상기 현재 패킷내의 유효 비트에 대응하는 CRC 연산 결과를 결정하는 연산 결과 결정부; 및
   상기 결정된 CRC 연산 결과를 다중화하는 다중화부(multiplexer)를 포함함을 특징으로 하는 CRC 연산 장치.
   
   
   
   

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