JP5101253B2 - ランダムエラー発生装置、ｍ系列発生回路及びその設計方法 - Google Patents

Description

本発明は、指定された誤り率を有し、かつそのエラー分布が光通信や電気通信で発生する雑音等に起因するエラー分布に近似するランダムエラー信号を出力するランダムエラー発生装置、このランダムエラー発生装置内に組込まれたＭ系列発生回路及びその設計方法に関する。

一般の電気信号ケーブルを用いたデジタル通信網や光ファイバケーブルを用いた光通信網に組込まれた各種通信機器に対する各種試験を実施する試験装置においては、試験対象の通信機器に対して、この通信機器の実際の使用状況に合致した試験信号を入力して、この通信機器の応答動作を評価する。このような通信機器に対する評価試験の一つの種類として、測定対象の通信機器に送出する試験信号として、実際の使用状況に合致した故意にエラーを含ませた試験信号を採用する。そして、通信機器が、試験信号に含まれるエラーの発生率（誤り率）Ｅがどの程度まで正常に動作するかを評価する。

この試験信号にランダムにエラーを含ませるランダムエラー発生装置の一例が特許文献１に提案されている。この特許文献１にはこのランダムエラー発生装置の詳細構成が明確に記載されていないが、明細書、図面から、ランダムエラー発生装置は図１５、図１６に示す構成を有すると推定できる。

Ｍ（最大長周期）系列発生回路１は、図１６にその１例を示すように、直列接続されたｍ段のレジスタ２と１個又は複数の排他的論理和ゲート３とで構成され、外部のクロック回路４から各レジスタ２にクロック（CLK）が印加されると、出力端子５から（２^m―１）の周期を有するデジタル直列信号であるＰＮ（擬似ランダム）信号を出力する。

また、クロック（CLK）が入力される毎に、ｍ個の各レジスタ２に記憶されている各ビットデータを並列に出力する。Ｍ系列発生回路１から並列に出力された各ビットデータは比較器６の一方の入力端子（Ｘ端子）に印加される。この比較器６の他方の入力端子（Ｙ端子）には基準値設定回路７で操作者にて操作入力された並列ｍビットの基準値が入力される。

比較器６は、一方の入力端子（Ｘ端子）に印加された並列ｍ個のビットデータを一つの数値Ａとして取込む。同様に、他方の入力端子（Ｙ端子）に印加された並列ｍビットの基準値Ｂも一つの数値として取込む。そして、比較器６は、一方の入力端子（Ｘ端子）から取込んだ数値Ａが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、エラービットとなるラムダムエラー信号ａを出力する。

基準値Ｂはこのランダムエラー発生装置から出力されるランダムエラー信号ａのエラー発生率（誤り率）Ｅに対応して設定される。例えば、誤り率Ｅが０．００４（０．４％）で、Ｘ端子の取り得る値Ａが１〜１０００の場合においては、基準値Ｂを「４」に設定する。数値Ａが４以下になる確率は４／１０００となるので、誤り率Ｅが０．００４のラムダムエラー信号ａが得られる。
特開２００２−３３０１９２号公報

しかしながら、図１５、図１６に示すランダムエラー発生装置においても、まだ解消すべき次のような課題があった。

すなわち、例えば、図１５に示す直列接続されたｍ個のレジスタ２が組込まれたＭ系列発生回路１において、このＭ系列発生回路１からクロックに同期して出力端子５から順次出力されるデータの系列（データ列）は、排他的論理和ゲート３の設置数、設置位置に応じて変化する。そして、出力される系列（データ列）における同一データ列の繰り返しを示す周期も変化する。そして、最大長周期（２^m―１）が得られる系列も複数存在する。

すなわち、周知のように、Ｍ（最大長周期）系列は、２元の拡大ガロア体ＧＦ(Galois Field)（２^ｍ）における零元「０」を除く全ての元が原始元αをべき乗して得られる下記の周期系列で示される。

α⁰、α¹、α²、α³、…、
ここで、原始元αとは、ガロア体ＧＦ（ｐ^ｍ）の零元「０」を除く全ての元がαのべき乗によって生成される特別な元を示す。

ガロア素体ＧＦ（ｐ）を拡大して得られるガロア体を拡大ガロア体ＧＦ（ｐ^m）と言う。但し、ｐは素数、ｍは２以上の正整数である。ガロア素体ＧＦ（ｐ）は拡大ガロア体ＧＦ（ｐ^m）の基礎体と言われている。ガロア基礎体ＧＦ（ｐ）の元を係数とする多項式を「ガロア基礎体ＧＦ（ｐ）上の多項式」と呼ぶ。この多項式は、ガロア基礎体ＧＦ（ｐ）がＧＦ（２）の場合の元は［０，１］であるから、ガロア基礎体ＧＦ（２）上の前記元（ｂ₀、ｂ₁、ｂ₂、ｂ₃、…ｂ_m）を係数とするｍ次の多項式
ｑ(ｘ)＝ｂ_mｘ^m＋ｂ_m-1ｘ^m-1＋、…、＋ｂ₁ｘ＋ｂ₀
で表せる。したがって、この多項式は、（２^m+1）個存在する。

ガロア基礎体ＧＦ（２）上のｍ次多項式ｑ(ｘ)の根とは、ｑ(ｘ)＝０を満たすｘである。多項式ｑ(ｘ)がガロア基礎体ＧＦ（ｐ）の元とする根を持たない場合、その多項式ｑ(ｘ)はガロア基礎体ＧＦ（ｐ）上で既約であると言う。あるいは、多項式ｑ(ｘ)はガロア基礎体ＧＦ（ｐ）上の既約多項式であると言う。

例えば、ガロア基礎体ＧＦ（ｐ）がＧＦ（２）の場合、
多項式ｑ(ｘ)＝ｘ³＋ｘ＋１
は、ガロア基礎体ＧＦ（ｐ）上の既約多項式である。これは、ガロア基礎体ＧＦ（２）の元である「０」と「１」を多項式ｑ(ｘ)に代入して容易に確かめることができる。

例えば、ｘ＝０、ｘ＝１を上式に代入すると、
ｑ(０)＝０³＋０＋１≠０、
ｑ(１)＝１³＋１＋１＝１≠０
となるから、多項式ｑ(ｘ)の根は「０」でも、「１」でもない。よって、この場合の多項式ｑ（ｘ）はガロア体ＧＦ（２）の上で既約多項式である。

そして、この既約多項式のなかの最大長周期（２^m―１）を有す多項式を原始多頂式ｐ（ｘ）と定義している。

多頂式が既約多項式ｐ（ｘ）であるためにはその多項式の項数は奇数でなければならないことは容易に証明できる。そして、図９、図１０に示すように、次数ｍが高くなると、この最大長周期（２^m―１）が得られる原始多項式ｐ（ｘ）も複数存在する。そして、原始多項式ｐ(ｘ)の根である元が前述した原始元αとなる。

しかし、従来のＭ系列発生回路１においては、回路構成を簡素化するために、最小の項数（３項又は５項）の原始多項式ｐ（ｘ）を採用することが多い。図１６に示すＭ系列発生回路１においては、下記に示すように、採用された原始多項式ｐ（ｘ）は３項で構成されている。

ｐ（ｘ）＝ｘ¹⁰＋ｘ³＋１
専門書や文献等に記載されている原始多項式は３項式または５項式であることが多い。

しかし、このようなＭ系列発生回路１によって生成される疑似乱数の確率分布は前述した自然に発生する雑音の発生確率分布に比較して大きな差異があり、下記の（ａ）、（ｂ）、（ｃ）に示す特性的に改良すべき点がある。

（ａ） シフトレジスタによって構成されるＭ系列発生回路１では1クロック（ＣＬＫ）の入力に対してシフトレジスタの内容が元の内容を左又は右に1ビット分シフトしただけのものになる確率が高いので、エラービットが生じると、同一エラービットが複数クロックに亘って、継続する可能性が高い。特に、生成多項式として項数の少ない原始多頂式ｐ(ｘ)を選んでいる場合に発生しやすい。

例えば、図１０に、従来のＭ系列発生回路１に採用されている、次数（段数）ｍ＝３から次数ｍ＝３２までの原始多項式ｐ（ｘ）の例を示す。この図１０における各次数ｍにおける原始多頂式ｐ（ｘ）は、前述した、図９で示す該当次数ｍにおける複数の原始多頂式ｐ（ｘ）のなかから、項数が最小である原始多項式ｐ（ｘ）である。

ところで、項数が奇数の最小項数の多項式は、図１０に示すように、３項式であるが、任意の次数（段数）ｍに対して３項式の原始多頂式ｐ（ｘ）が必ず存在するとは言えない。例えば、次数（段数）ｍ＝８の場合、最小項数の原始多項式ｐ(ｘ)は５項式である。

ｐ（ｘ）＝ｘ⁸＋ｘ⁷＋ｘ²＋ｘ＋１
いずれにせよ、項数が最小である原始多項式ｐ（ｘ）を選んでいる。

このように、採用する原始多項式ｐ（ｘ）の項数が少ないと、例えば図１６に示すＭ系列発生回路１における先頭のレジスタ２へ後段の各レジスタ２から排他的論理和ゲート３を介して帰還されるビットデータの数が少なくなる。

その結果、このＭ系列発生回路１からクロック（ＣＬＫ）に同期して順次出力される最大長周期（２^m―１）のビットデータ列に、「１」又は「０」の同一値が連続する確率が高くなる。したがって、目標とするよりランダムなエラー分布が得られない。

（ｂ） Ｍ（最大長周期）系列発生回路１において、次数（段数）ｍを大きくした、周期そのものを長くすることだけでは、このＭ（最大長周期）系列発生回路１で生成される疑似乱数の確率分布を前述した自然に発生する雑音の発生確率分布に近づけることはできない。

確かに、最大長周期系列の周期を長くすることは確率分布の特性を改善するための必要条件ではあるが、周期がある値を越えると、長周期化の発生確率分布の特性向上に対する寄与率は低下する。

例えば、１２７段（ｍ＝１２７）のシフトレジスタを用いたＭ系列発生回路１においては、周期（２¹²⁷―１）≒1．7×１０³⁸の周期系列が得られるが、この周期1．7×１０³⁸は事実上無限長に等しい。しかし、実際の試験測定に際しては比較的短い試験時間においても、確率分布特性が優れていることが要求される。このような要求に対しては周期系列の周期を長くすることだけでは対応できないことは明らかである。

このように、従来のＭ系列発生回路１、及びランダムエラー発生装置においては、回路規模を最小化でき、かつ高速動作が可能である長所を有する反面、出力されるランダムエラー信号の確率分布特性、および確率過程特性はまだ向上の余地がある。

（ｃ） 図１に示すＭ系列発生回路１においては、このＭ系列回路１をコンピュータのアプリケーションプログラム上で実現する場合においては、各レジスタ２に入出される各データを前述した原始多項式ｐ(ｘ)を含むガロア体乗算で求めているが、クロック回路４から出力される１クロック（ＣＬＫ）のみで、このガロア体乗算を実施できない。

すなわち、図１６のＭ系列発生回路１においては、この１０段（次数ｍ＝１０）のシフトレジスタからなるＭ系列発生回路１においては、各レジスタ２はクロックに応じて前段のレジスタ２のデータを取込むので、図１０、図１６における次数ｍ＝１０における３項式の
原始多項式ｐ(ｘ)＝ｘ¹⁰＋ｘ³＋１
のガロア体乗算が完結しない。図１６においては、レジスタ２の段数ｍ（＝１０）回のクロック（ＣＬＫ）が必要である。したがって、図１６のＭ系列発生回路１を含むランダムエラー発生装置の高速性能が低下することになる。

本発明はこのような事情に鑑みてなされたものであり、回路規模を過度に大きく設定することなく、光通信や電気通信において発生する雑音等に起因するエラー分布に近似するより一層ランダムなランダムエラー信号を出力するランダムエラー発生装置、このランダムエラー発生装置内に組込まれたＭ系列発生回路、及びこのＭ系列発生回路の設計方法を提供することを目的とする。

上記課題を解決するために、本発明は、複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを他のレジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力するＭ系列発生回路と、このＭ系列発生回路からクロックに同期して並列出力された複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるランダムエラー信号を出力する比較器とを備えたランダムエラー発生装置である。

そして、Ｍ系列発生回路においては、レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の複数の原始多項式のうちの項数が多い原始多項式ｐ(ｘ)の一つの根αを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（α^k）を生成元（α^k）として生成される巡回群｛（α^1k）、（α^2k）、（α^3k）、…、｝の周期が最大長周期（２^m―１）である。

そして、クロックが入力する毎に各レジスタから並列出力される複数のビットデータが一端に入力され、生成元（α^k）が他端に入力され、複数のビットデータと生成元（α^k）との間のガロア体乗算を行い、そのガロア体乗算結果を各レジスタに対する各帰還ビットデータとして当該各レジスタへ並列出力する、各排他的論理和ゲートを構成するガロア体乗算部を備えている。

このように構成されたランダムエラー発生装置に組込まれたｍ個のレジスタを有したＭ系列発生回路においては、最大長周期（２^m―１）が実現できる次数ｍの２元の拡大ガロア体ＧＦ（２^ｍ）における複数の原始多項式ｐ（ｘ）のうちの項数が多い原始多項式ｐ（ｘ）を採用している。前述したように、従来のＭ系列発生回路に採用される原始多項式ｐ（ｘ）は、項数が少ない原始多項式ｐ（ｘ）を採用していた。

しかし、本発明においては、項数が多い原始多項式ｐ（ｘ）を採用している。両者を比較すると、最大長周期（２^m―１）が等しい条件においては、項数が多い原始多項式ｐ（ｘ）ほど、Ｍ系列発生回路における各レジスタへ自己を含む各レジスタから排他的論理和ゲートを介して帰還されるビットデータの数が多くなる。その結果、このＭ系列発生回路からクロック（ＣＬＫ）に同期して順次出力される最大長周期（２^m-１）のビットデータ列に、「１」又は「０」の同一値が連続する確率が低くなる。したがって、目標とするよりランダムなエラー分布が得られる。

さらに、本発明においては、クロックが入力する毎に毎に各レジスタから並列出力される複数のビットデータと、生成元（α^k）との間でガロア体乗算を行う。また、１番目からｍ番目までの１つ（ｊ番目）のレジスタに自己を含む各レジスタから帰還される各ビットデータに対してガロア体乗算される各べき乗値は、従来の原始元αのべき乗値（α¹、α²、…、α^m）ではなくて、原始元αに対する指定べき乗値α^kの各べき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）である。したがって、１番目からｍ番目までの各レジスタに入力されるビットデータ値がより一層ランダムになる。

このような構成のＭ系列発性回路が組込まれたランダムエラー発生装置においては、Ｍ系列発性回路は、クロックが入力される毎に、Ｍ系列発性回路のｍ個の各レジスタに記憶されている各ビットデータを並列に出力する。Ｍ系列発生回路から並列に出力された各ビットデータは比較器の一方の入力端子に印加される。この比較器の他方の入力端子には基準値が入力される。

比較器は、一方の入力端子から取込んだ各ビットデータの数値が他方の入力端子から取込んだ基準値以下の場合、エラービットとなるラムダムエラー信号を出力する。

したがって、このランダムエラー発生装置は指定された誤り率を有した、より一層ランダムなラムダムエラー信号を出力する。

また、別の発明は、上記ランダムエラー発生装置におけるＭ系列発生回路は、レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の原始多項式のうちの項数が多い原始多項式ｐ(ｘ)の一つの根αを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（α^k）を生成元（α^k）として生成される巡回群｛（α^1k）、（α^2k）、（α^3k）、…、｝の周期が最大長周期（２^m―１）である。また、クロックが入力する毎に並列出力される複数のビットデータと生成元（α^k）との間のガロア体乗算によって、各レジスタに記憶されたビットデータの排他的論理和ゲートを介した各レジスタに対する帰還路が定まる。

また、別の発明は、複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力する複数のＭ系列発生回路と、この複数のＭ系列発生回路における各Ｍ系列発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を入れ替えるデータ位置入替回路と、このデータ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する比較器とを備えたランダムエラー発生装置である。そして、各Ｍ系列発生回路は、上述した発明におけるＭ系列発生回路とほぼ同じ構成である。

このように構成されたランダムエラー発生装置においては、複数のＭ系列発生回路が組込まれており、各Ｍ系列発生回路からクロックに同期して並列出力された複数のビットデータは、データ位置入替回路によって、そのデータ位置が全部のＭ系列発生回路のビットデータに亘って入替えられた後、比較器の一端に入力される。したがって、クロックに同期して、比較器の一端に入力される並列のビットデータからなる数値が先のクロックにおける数値と同一値になることがより確実に防止できる。

さらに、複数のＭ系列発生回路で先の発明の１台のＭ系列発生回路とほぼ同等の周期を実現している。この場合、ほぼ同等の周期を得るための回路構成が簡素化される。

また、別の発明は、それぞれ互いに素の関係を有したｍ（ｍ＝２以上の正整数）個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力する複数のＭ系列発生回路と、この複数のＭ系列発生回路における各Ｍ系列発生回路からクロックに同期して並列出力された複数のビットデータが全部のＭ系列発生回路のビットデータに亘って並列に一端に入力され、この入力された全部のＭ系列発生回路に亘る複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する比較器とを備えたランダムエラー発生装置である。そして、各Ｍ系列発生回路は、上述した発明におけるＭ系列発生回路とほぼ同じ構成である。

このように構成されたランダムエラー発生装置においては、上述した発明のランダムエラー発生装置におけるデータ位置入替回路が除去され、各Ｍ系列発生回路から出力された複数のビットデータが比較器の一端に全部のＭ系列発生回路に亘って並列に入力される。

この場合、各Ｍ系列発生回路のレジスタの個数ｍは互いに素の関係に維持されているので、各Ｍ系列発生回路から出力される複数のビットデータのデータ列で形成される符号列の周期が互いに異なるので、比較器の一端に入力される全部のＭ系列発生回路に亘る複数のビットデータのデータ列で形成される符号列の周期を長くできる。

さらに別の発明は、上述した発明のランダムエラー発生装置に組込まれたＭ系列発生回路における最大長周期（２^m―１）がメルセンヌ素数となるような、レジスタ数ｍが素数に設定されている。また、選択された原始多項式の項数はレジスタ数ｍの半数程度に設定されている。さらに、指定べき乗値α^kのべき乗ｋは最大長周期（２^m―１）の１／３程度に設定されている。

このようにレジスタ数ｍを、素数であるとともに、最大長周期（２^m―１）が素数であるメルセンヌ素数になる値に設定する。図９に、各レジスタ数ｍ（次数ｍ）と、メルセンヌ素数との関係を示す。「素数」と「メルセンヌ素数」との両方を満たすレジスタ数ｍ（次数ｍ）は
「２、３、５、７、１３、１７、１９、３１、６１、８９、１０７、１２７」
の合計１２個存在する。この１２個のうちの１つを選択することによって、周期が前記最大長周期（２^m―１）である原始多項式ｐ（ｘ）を確実に選択できる。

さらに、項数がレジスタ数ｍの半数程度の原始多項式ｐ（ｘ）を選択することによって、良好なランダム特性を維持した状態で、回路構成を簡素化できる。

さらに、別の発明は、上述した発明のランダムエラー発生装置に組込まれたＭ系列発生回路に対して、各レジスタに擬似乱数値を初期設定する初期設定部を備えている。このように、各レジスタに擬似乱数値を初期設定することによって、各レジスタから並列に出力されるビットデータのランダム性をより一層向上できる。

さらに別の発明は、上述した構成を有するＭ系列発生回路である。

さらに、別の発明は、複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを他のレジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力するＭ系列発生回路である。

そして、この発明におけるＭ系列発生回路は、レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の複数の多項式のうちの項数が多い多項式の一つの根ｅを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（ｅ^k）を生成元（ｅ^k）として生成される巡回群｛（ｅ^1k）、（ｅ^2k）、（ｅ^3k）、…、｝の周期が最大長周期（２^m―１）以内である。

さらに、クロックが入力する毎に各レジスタから並列出力される複数のビットデータが一端に入力され、生成元（ｅ^k）が他端に入力され、複数のビットデータと生成元（ｅ^k）との間のガロア体乗算を行い、そのガロア体乗算結果を各レジスタに対する各帰還ビットデータとして当該各レジスタへ並列出力する、各排他的論理和ゲートを構えている。

このように構成されたＭ系列発生回路においては、採用する多項式（生成多項式）は原始多項式ｐ（ｘ）に限定せずに、一つの多項式を生成多項式として採用する。したがって、実際のＭ系列発生回路から出力されるビットデータの周期が最大長周期（２^m―１）に、必ずしも一致するとは限らない。しかしながら、レジスタの数ｍを任意に設定できる設計の自由度を確保できる。

さらに、別の発明は、Ｍ系列発生回路の設計方法である。すなわち、原始多項式ｐ（ｘ）を採用し、複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力するＭ系列発生回路の設計方法において、
レジスタの個数ｍ（ｍ＝正整数）を３以上に選択設定するレジスタ個数選択ステップと、この選択された数ｍを次数ｍとする２元の拡大ガロア体ＧＦ（２^ｍ）における次数ｍの全部の原始多項式をデータベースから検索する原始多項式検索ステップと、この検索された複数の原始多項式のうち一つの原始多項式ｐ(ｘ)を選択する原始多項式選択ステップと、
この原始多項式選択ステップで選択された原始多項式の根の１つである元αをデータベースから求める原始元算出ステップと、２元の拡大ガロア体ＧＦ（２^m）を原始元αのべき乗の級数で表現した場合の２乗以上（ｋ≧２）の指定べき乗値α^kを選択する指定べき乗値選択ステップと、
この指定べき乗値選択ステップで選択された指定基準べき乗値α^kの前記１番からｍ番までの各レジスタに帰還される各データ値にガロア体乗算する各指定基準べき乗値α^kのべき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）を算出するべき乗値算出ステップと、
クロックが入力する毎に、各レジスタに帰還されるビットデータ値に対してべき乗値（α^k）をガロア体乗算するガロア体乗算部を設定するガロア体乗算部設定ステップと、
べき乗値算出ステップで算出された各レジスタに対応するべき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）の桁各レジスタに対応する桁の値が「１」の場合に、該当レジスタからビットデータを前記桁が示すレジスタへガロア体乗算部としての排他的論理和ゲートを介して帰還させる帰還路を作成する帰還路作成ステップとを備えている。

このように構成されたＭ系列発生回路の設計方法においては、上述したＭ系列発生回路とほぼ同じ作用効果を奏することが可能である。

さらに、この発明のＭ系列発生回路の設計方法においては、レジスタのデータと指定べき乗値（α^k）をガロア体乗算するガロア体乗算部におけるガロア体乗算の定義により、図１２（ａ）、（ｂ）に示すように、２元のガロア体ＧＦ（２）においては、加算は実計算の排他的論理和（ＸＯＲ）に相当て、乗算は実計算の論理積（ＡＮＤ）に相当する。

したがって、各べき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）の各レジスタに対応する桁の値が「１」の場合にのみ、該当レジスタからビットデータを桁が示すレジスタへガロア体乗算部としての排他的論理和ゲートを介して帰還させる帰還路を形成すればよい。

本発明のランダムエラー発生装置、Ｍ系列発生回路、及びＭ系列発生回路の設計方法においては、回路規模を過度に大きく設定することなく、光通信や電気通信において発生する雑音等に起因するエラー分布に近似するより一層ランダムなランダムエラーを実現できる。

以下、本発明の各実施形態を図面を用いて説明する。

（第１実施形態）
図１は本発明の第１実施形態に係わるＭ系列発生回路が組込まれたランダムエラー発生装置の概略構成図である。図１５に示す従来のランダムエラー発生装置と同一部分には同一符号を付して重複する説明は省略する。

Ｍ（最大長周期）系列発生回路１１は、ｍ個（ｍ：２以上の正整数）のレジスタ１２とガロア体乗算部１３とで構成されている。初期値設定部１４は、このＭ系列発生回路１１の起動時に０番から（ｍ―１）番までの各レジスタ１２に擬似乱数を構成する各１ビットの非零の初期値を設定する。指定べき乗値設定部１５は、このＭ系列発生回路１１で採用されている次数ｍの原始多項式ｐ（ｘ）の根の一つである原始元αを指定べき乗ｋした値である指定べき乗値α^kをガロア体乗算部１３の一端に印加している。この指定べき乗値α^kは２進のｍビット構成である。

ガロア体乗算部１３は、クロック回路１６からクロック（ＣＬＫ）が入力される毎に、各レジスタ１２から出力されるビットデータ値（＝変数）に対して指定べき乗値設定部１５から印加されている指定べき乗値（α^k）（＝定数）をガロア体乗算して、ガロア体乗算結果を各レジスタ１２に書込む。

また、このＭ系列発生回路１１は、クロック回路１６からクロック（ＣＬＫ）が入力される毎に、ｍ個の各レジスタ１２に記憶されている各ビットデータを並列に出力する。Ｍ系列発生回路１１から並列に出力された各ビットデータは比較器６の一方の入力端子（Ｘ端子）に印加される。この比較器６の他方の入力端子（Ｙ端子）には基準値設定回路７で操作者にて操作入力された並列ｍビットの基準値が入力される。

比較器６は、一方の入力端子（Ｘ端子）に印加された並列ｍ個のビットデータを一つの数値Ａとして取込む。同様に、他方の入力端子（Ｙ端子）に印加された並列ｍビットの基準値Ｂも一つの数値として取込む。そして、比較器６は、一方の入力端子（Ｘ端子）から取込んだ数値Ａが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、エラービットとなるラムダムエラー信号ａを出力する。基準値Ｂはこのランダムエラー発生装置から出力されるランダムエラー信号ａのエラー発生率（誤り率）Ｅに対応して設定される。したがって、このランダムエラー発生装置から指定された誤り率を有するラムダムエラー信号ａが得られる。

このように構成されたランダムエラー発生装置に組込まれたＭ系列発生回路１１のガロア体乗算部１３を実際の回路素子に置き換えると、Ｍ系列発生回路１１は図２に示す構成となる。すなわち、クロックが入力する毎に、各レジスタ１２に記憶された各ビットデータを自己を含む各レジスタ１２に排他的論理和ゲート１７を介して帰還させる。

次に、上述したガロア体乗算部１３におけるガロア体乗算で図２に示すｍ個のレジスタ１２及び複数の排他的論理和ゲート１７が組込まれたＭ系列発生回路１１を実現する具体的計算手順を図３を用いて説明する。

クロック（ＣＬＫ）が入力される毎に、各レジスタ１２から出力されるビットデータ値をｖ（ｘ）（＝変数）とし、指定べき乗値設定部１５から印加されている指定べき乗値（α^k）をｃ（ｘ）（＝定数）とし、各レジスタ１２に帰還されるビットデータをガロア体乗算の乗算結果ｙ（ｘ）とする。そして、この場合の各値ｖ（ｘ）、ｃ（ｘ）、ｙ（ｘ）を多項式で示すと下式となる。

ｖ（ｘ）＝ｖ_m-1ｘ^m-1＋ｖ_m-2ｘ^m-2＋…＋ｖ₁ｘ＋ｖ₀
ｃ（ｘ）＝ｃ_m-1ｘ^m-1＋ｃ_m-2ｘ^m-2＋…＋ｃ₁ｘ＋ｃ₀
ｙ（ｘ）＝ｙ_m-1ｘ^m-1＋ｙ_m-2ｘ^m-2＋…＋ｙ₁ｘ＋ｙ₀
ｙ（ｘ）＝ｃ（ｘ）・ｖ（ｘ）
ここで、全ての多項式の各次の係数は基礎ガロア体ＧＦ（２）の元であり、ｃ（ｘ）は定数であるので、基礎ガロア体ＧＦ（２）上において、下記係数列は既知である。

ｃ_m-1，ｃ_m-2，…＋ｃ₁，ｃ₀
したがって、
ｘ⁰ｃ（ｘ），ｘ¹ｃ（ｘ），ｘ²ｃ（ｘ），ｘ³ｃ（ｘ），…、ｘ^m-1（ｘ）
を予め計算して、求めておくことができる。

実施形態における生成多項式の各元は多項式表現が可能であるので、ｃ（ｘ）は、例えば、生成多項式ｆ（ｘ）＝ｘ⁴＋ｘ＋１で生成されるガロア体ＧＦ（１６）の元として、さらに、ｃ（ｘ）＝ｘとすると、下記の（４×４）の行列Ｔが得られる。

この行列Ｔを基に、ｙ（ｘ）＝ｃ（ｘ）・ｘの結果を与えるｙ（ｘ）の各係数ｙ₀、ｙ₁、ｙ₂、…、ｙ_m-1を求めることができる。例えば、ｙ（ｘ）の０次の係数ｙ₀は、上記右側の行列Ｔにおける右端の第４列の最終行の３行の「１」を見て、ｙ₀＝ｖ₃の式を得る。同様に、ｙ（ｘ）の１次の係数ｙ₁は、上記右側の行列Ｔにおけるの第３列の最終行の３行の「１」と先頭行（０行）の「１」を見て、ｙ₁＝ｖ₃＋ｖ₀の式を得る。このように、ｙ（ｘ）の各係数ｙ₀〜ｙ₃をｖ（ｘ）係数ｖ₀〜ｖ₃で簡素化して表現できる。

ｙ₀＝ｖ₃、ｙ₁＝ｖ₃＋ｖ₀、ｙ₂＝ｖ₁、ｙ₃＝ｖ₂
このことは、生成多項式ｆ（ｘ）で表現されるガロア体ＧＦ（ ）の各元の行列Ｔが定まれば、各レジスタ１２にどのレジスタ１２の出力を帰還すべきかが一義的に定まることを意味する。言い換えれば、レジスタ１２にどのレジスタ１２からのビットデータを帰還させるかは、指定べき乗値設定部１５から印加されているｍビット構成の指定べき乗値（α^k）の各桁の「１」又は「０」の値によって定まる。

さらに、前記多項式ｖ（ｘ）、ｙ（ｘ）を、各要素がそれぞれの係数であり、かつ要素数が４であるそれぞれの行ベクトルＶ、Ｙで表す。

Ｖ＝［ｖ₃ ｖ₂ ｖ₁ ｖ₀］
Ｙ＝［ｙ₃ ｙ₂ ｙ₁ ｙ₀］
これにより、上述したガロア体乗算「 ｙ（ｘ）＝ｃ（ｘ）・ｖ（ｘ） 」の乗算結果ｙ（ｘ）は、下記に示すように、要素数４の行ベクトルＶと４×４の行列Ｔとの積で要素数４の行ベクトルですことが可能である。

Ｙ＝Ｖ×Ｔ
次に、元αの指定べき乗値ｋで得られる生成元（α^k）が定数としてガロア体演算部１３へ入力される場合を考える。この場合、拡大ガロア体ＧＦ（２^m）の一つの多項式ｆ（ｘ）の根の一つがαであるので、このαを多項式形式で表現すると、「１」又は「０」の要素数ｍの行となる。

α＝［ａ_m-1 ａ_m-2 … ａ₁ ａ₀］
α²は、このαにαを掛けることによって求める。このようにして、先に求めた値を順番に掛けていって、生成元（α^k）の「１」又は「０」の要素数ｍの行を求める。

α^k＝［ａ_m-1 ａ_m-2 … ａ₁ ａ₀］
そして、変数×定数のｍ×ｍのガロア体乗算が必要であるので、前述した手法で、各べき乗値α^k、α^k+1、α^k+2、…、α^k+m-1の各多項式形式で表現された「１」又は「０」の要素数ｍの行を算出する。その結果、前述した（ｍ×ｍ）の行列Ｔが得られる。

具体的には、図４に示すように、指定べき乗値（α^k）のさらにべき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）のｍビット（ｍ桁）のデータ一覧テーブル２０に前述した手法で算出した（ｍ×ｍ）の行列Ｔの各値を書込む・
そして、０番から（ｍ―１）番までの各レジスタに帰還される各ビットデータ値にガロア体乗算する各指定べき乗値α^kの各べき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）の各レジスタに対応する桁の値が「１」の場合に、該当レジスタ１２からビットデータを桁が示すレジスタ１２へガロア体乗算部としての排他的論理和ゲート１７を介して帰還させる帰還路１８が形成される。

次に、コンピュータ上で実際に作成したＭ系列発生回路を図５、図６、図７を用いて説明する。

この実施形態のＭ系列発生回路においては、図６、図７に示すように、Ｑ₀〜Ｑ₁₂の合計１３個（ｍ＝１３）のレジスタ１２、同じく各レジスタ１２に自己を含む各レジスタ１２からビットデータが帰還される排他的論理和ゲート１７が組込まれた複数の帰還路１８が組込まれている。

このＭ系列発生回路においては、レジスタ１２の数ｍは、図９において、ｍ＝１３（素数）に設定され、最大長周期（２^m―１）は８１９１であり、この値はメルセンヌ素数である。そして、この次数ｍ＝１３の２元の拡大ガロア体ＧＦ（２^ｍ）の原始多項式ｐ（ｘ）の数は、６３０個存在するが、この６３０個の原始多項式ｐ（ｘ）のうち、項数が多い５項数の下記に示す原始多項式ｐ（ｘ）を採用している。

ｐ（ｘ）＝ｘ¹³＋ｘ⁵＋ｘ²＋ｘ＋１
そして、この原始多項式ｐ（ｘ）の根の一つである、最大ｍビット構成の原始元αの指定べき乗ｋを１０７に設定している（ｋ＝１０７）。したがって、このＭ系列発生回路内におけるガロア体乗算部１３に印加する指定べき乗値（α^k）は、（α¹⁰⁷）となる。

この指定べき乗値（α^k）の各べき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）である各べき乗値（α¹⁰⁷、α¹⁰⁷⁺¹、α¹⁰⁷⁺²、…、α¹⁰⁷⁺¹²）のそれぞれ多項式形式で表現した値である各ビットデータ（１３桁）を算出して、図５（ａ）のデータ一覧テーブル２０に書込む。

そして、先頭のレジスタ１２（Ｑ₀）に帰還路１８が形成されるレジスタ１２は、各べき乗値（α¹⁰⁷、α¹⁰⁷⁺¹、α¹⁰⁷⁺²、…、α¹⁰⁷⁺¹²）の各ビットデータの最下位桁が「１」である各べき乗０、１、…、１２に対応する番号のレジスタ１２である。この例では、図５（ｂ）に示す検索結果テーブル２１に示すように、Ｑ₀、Ｑ₂、Ｑ₃、Ｑ₄、Ｑ₅、Ｑ₆、Ｑ₇、Ｑ₁₀、Ｑ₁₁、Ｑ₁₂の合計１０個のレジスタ１２である。

さらに、２番目のレジスタ１２（Ｑ₁）に帰還路１８が形成される、レジスタ１２は、各べき乗値（α¹⁰⁷、α¹⁰⁷⁺¹、α¹⁰⁷⁺²、…、α¹⁰⁷⁺¹²）の各ビットデータの最下位桁から２番目の桁が「１」である各べき乗０、１、…、１２に対応する番号のレジスタ１２である。

同様に、最下位から２番目のレジスタ１２（Ｑ₁₁）に帰還路１８が形成される、レジスタ１２は、各べき乗値（α¹⁰⁷、α¹⁰⁷⁺¹、α¹⁰⁷⁺²、…、α¹⁰⁷⁺¹²）の各ビットデータの最下位桁から１２番目の桁が「１」である各べき乗０、１、…、１２に対応する番号のレジスタ１２である。この例では、検索結果テーブル２１に示すように、Ｑ₀、Ｑ₆、Ｑ₈の合計３個のレジスタ１２のみである。

図６、図７は、図５（ｂ）に示す検索結果テーブル２１に登録されている帰還路１８が形成されるレジスタ１２相互間に実際に帰還路１８を記載したＭ系列発生回路の実回路図である。

このように、ガロア体乗算部１３を採用することにより、Ｍ系列発生回路の設計処理速度が上昇して、効率的に回路設計を実施できる。

さらに、このＭ系列発生回路の各レジスタ１２は、図１６に示すシフトレジスタ構成ではなくて、独立している。よって、一つのデータを計算するのに、１クロックで実施しているので、ランダムエラー信号作成の高速化を図ることが可能である。

（第２実施形態）
図８は本発明の第２実施形態に係わる、図６、図７に示すＭ系列発生回路の設計者が行う設計手順を示す流れ図である。

先ず、ステップＳ１にて、レジスタ１２の個数ｍ（ｍ＝正整数）を選択設定する。具体的には、図９、図１０の一覧テーブルを参照して、レジスタ数ｍを、素数であるとともに、最大長周期（２^m―１）が素数であるメルセンヌ素数になる値に設定する。具体的には、「素数」と「メルセンヌ素数」との両方を満たす前述した「２、３、５、７、１３、１７、１９、３１、６１、８９、１０７、１２７」の合計１２個のうちの１つを選択する。さらに、項数が比較的多い例えば５項式の原始多項式ｐ（Ｘ）を複数個、２元の拡大ガロア体ＧＦ（２^ｍ）で実現できるレジスタ数ｍ（次数）を選択する。この例では、ｍ＝１３を選択設定している。

次に、この選択された数ｍを次数ｍとする２元の拡大ガロア体ＧＦ（２^ｍ）における次数ｍの複数の原始多項式ｐ（ｘ）を図示しないデータベースから検索する。このデータベースには、図１１の原始多項式一覧表２２に示すように、各次数ｍに対して存在する全ての原始多項式ｐ（ｘ）が書込まれている（Ｓ２）。この例では、図９に示すように、ｍ＝１３においては、６３０個の原始多項式ｐ（ｘ）が存在する。

原始多項式ｐ（ｘ）の個数λ（ｍ）は、オイラーのφ関数を用いて、次式で示される。

λ（ｍ）＝φ（２^m―１）／ｍ
この検索された複数の原始多項式ｐ（ｘ）のうちの一つの原始多項式ｐ(ｘ)を選択する。この例では、６３０個の原始多項式ｐ（ｘ）のうち、５項数の１個の下記の原始多項式ｐ(ｘ)を選択する（Ｓ３）。

ｐ（ｘ）＝ｘ¹³＋ｘ⁵＋ｘ²＋ｘ＋１
この選択した原始多項式ｐ(ｘ)の根の一つである原始元αを算出する。具体的には、典型的な原始多項式ｐ(ｘ)の各根である各原始元αは予め算出されていて、コンピュータのデータベースに記憶されており、このデータベースから一つの原始元αを選択する（Ｓ４）。

前記２元の拡大ガロア体ＧＦ（２^ｍ）を原始元αのべき乗の下記に示す級数で表現した場合の２乗以上（ｋ≧２）の指定べき乗値（α^k）を選択する（Ｓ５）。

（α^1k）、（α^2k）、（α^3k）、…
このべき乗ｋは最大長周期（２^m―１）の１／３程度が望ましいが、この例では、最大長周期（２^m―１）＝８１９１に対して、約１／２０のｋ＝１０７に設定されている。このように、クロック（ＣＬＫ）に同期して、順次乗算されるデータを原始元αでなくて指定べき乗値（α^k）とすることにより、各レジスタ１２に各クロック毎に書込まれるビットデータをよりランダムにできる。

この選択された指定基準べき乗値（α^k）の０番から（ｍ―１）番までの各レジスタ１２に帰還される各データ値にガロア体乗算する各指定基準べき乗値α^kのべき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）を算出する。そして、図４、図５（ａ）に示すように、データ一覧テーブル２０に書込む（Ｓ６）。

図１に示すように、クロック（ＣＬＫ）が入力する毎に、各レジスタ１２に帰還されるビットデータ値に対してべき乗値（α^k）をガロア体乗算するガロア体乗算部１３を設定する（Ｓ７）。

そして、前述したように、データ一覧テーブル２０に記載された各レジスタ１２に対応するべき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）の各レジスタに対応する桁の値が「１」の場合に、該当レジスタからビットデータを桁が示すレジスタ１２へガロア体乗算部１３としての排他的論理和ゲート１７を介して帰還させる帰還路１８を作成する（Ｓ８）。

その結果、図２、図６、図７に示すＭ系列発生回路が設計された。

なお、本発明は上述した第１、第２実施形態のＭ系列発生回路に限定されるものではない。

（第３実施形態）
本発明の第３実施形態のＭ系列発生回路においては、レジスタ１２の数ｍ（ｍ＝２以上の正整数）を次数ｍとする２元の拡大ガロア体ＧＦ（２^ｍ）の複数の多項式のうちの項数が多い多項式の根の一つである元ｅの２以上（ｋ≧２）の指定べき乗値（e^k）をさらにべき乗して配列した周期系列｛（α^1k）、（α^2k）、（α^3k）、…、｝の周期が最大長周期（２^m―１）以内である。

このように構成された第３実施形態のＭ系列発生回路においては、採用する多項式（生成多項式）は原始多項式ｐ（ｘ）に限定しない。したがって、実際におけるＭ系列発生回路から出力されるビットデータの周期が最大長周期（２^m―１）に、必ずしも一致するとは限らない。しかしながら、レジスタの数ｍを任意に設定できる。

（第４実施形態）
図１３は、本発明の第４実施形態に係わるランダムエラー発生装置の概略構成を示す図である。図１に示す第１実施形態のランダムエラー発生装置と同一部分には、同一符号を付して、重複説明を省略する。

この第４実施形態のランダムエラー発生装置においては、ｎ台のＭ系列発生回路２３₁、２３₂、…、２３_nが設けられている。各Ｍ系列発生回路２３₁、２３₂、…、２３_nは、第１実施形態のＭ系列発生回路１１とほぼ同一構成であり、異なるところは、レジスタ数ｍがそれぞれ異なる値ｍ₁、ｍ₂、…、ｍ_nに設定されていることである。

さらに、べき乗値設定部２４₁、２４₂、…、２４_nが、各Ｍ系列発生回路２３₁、２３₂、…、２３_n内のガロア体乗算部１３に印加するべき乗値（α^k）のべき乗ｋは、各Ｍ系列発生回路２３₁、２３₂、…、２３_n毎に異なる値ｋ＝ｋ₁、ｋ₂、…、ｋ_mに設定されている。

また、初期値設定部２５₁、２５₂、…、２５_nが、各Ｍ系列発生回路２３₁、２３₂、…、２３_n内の各レジスタ１２に初期設定する擬似乱数値も各Ｍ系列発生回路２３₁、２３₂、…、２３_n毎に異なる値に設定される。さらに、各Ｍ系列発生回路２３₁、２３₂、…、２３_nには、一つのクロック回路１６から共通のクロック（ＣＬＫ）が印加される。

各Ｍ系列発生回路２３₁、２３₂、…、２３_nはクロック回路１６からクロック（ＣＬＫ）が入力される毎に、それぞれ、ｍ₁、ｍ₂、…、ｍ_nビット構成の並列ビットデータを出力して、データ位置入替回路２６の入力部２６ａへ送出する。このデータ位置入替回路２６の入力部２６ａには、各Ｍ系列発生回路２３₁、２３₂、…、２３_nから出力される各並列ビットデータのビット数ｍ₁、ｍ₂、…、ｍ_nを加算したビット数ｍ＝ｍ₁＋ｍ₂＋、…、＋ｍ_nの入力端子を有する。

一方、データ位置入替回路２６の出力部２６ｂにも入力部２６ａと同数であるｍ個の出力端子が設けられている。そして、データ位置入替回路２６は、入力部２６ａの合計ｍ個の各入力端子における出力部２６ｂの出力端子の接続先はランダムに割振られている。

したがって、このデータ位置入替回路２６は、入力部２６ａに入力された合計ｍビットのデータ位置をランダムに入れ替えて出力部２６ｂから出力する。したがって、このデータ位置入替回路２６からクロック（ＣＬＫ）に同期して出力されるｍビットデータのランダム性が向上する。

このデータ位置入替回路２６の出力部２６ｂから出力された並列ｍビットデータは比較器６一方の入力端子（Ｘ端子）に印加される。この比較器６の他方の入力端子（Ｙ端子）には基準値設定回路７で操作者が操作入力された並列ｍビットの基準値が入力される。比較部６は、一方の入力端子（Ｘ端子）から取込んだ数値Ａが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、エラービットとなるラムダムエラー信号ａを出力する。

このように構成された第４実施形態のランダムエラー発生装置においては、各Ｍ系列発生回路２３₁、２３₂、…、２３_nにおけるレジスタ数は互いに異なる値に設定されているので、各Ｍ系列発生回路２３₁、２３₂、…、２３_n毎に出力されるビットデータ列の周期が異なる。さらに、データ位置入替回路２６で全部のＭ系列発生回路２３₁、２３₂、…、２３_nのビットデータのデータ位置を全部のＭ系列発生回路２３₁、２３₂、…、２３_nに亘って入れ替えているので、このランダムエラー発生装置から出力されるラムダムエラー信号ａのランダム性をより一層向上できる。

さらに、この第４実施形態においては、ｎ台のＭ系列発生回路２３₁、２３₂、…、２３_nで図１に示した１台のＭ系列発生回路１１とほぼ同等の周期を実現している。この場合、ほぼ同等の周期を得るための回路構成が簡素化される。

すなわち、一般に、Ｍ系列発生回路の回路構成の規模は、レジスタの数（次数ｍ）のほぼ二乗に比例することが実験的にも理論的にも実証されている。理由はガロア体上の乗算がほぼ次数ｍの二乗に比例する回路規模を要するからである。例えば、Ｍ系列発生回路１１で次数ｍ＝３０の最大長周期（２^m―１）を実現する場合は３０²×Ｋ（定数）＝９００×Ｋの回路規模が必要である。

これに対して、それぞれ、次数ｍ₁＝１３、次数ｍ₂＝１７の２台のＭ系列発生回路２３で構成した場合（ｍ＝ｍ₁＋ｍ₂＝３０）の合計の回路規模は、
１３²Ｋ＋１７²Ｋ＝（１６９＋２８９）Ｋ＝４５８×Ｋ
となり、回路規模を大幅に縮小できる。

なお、複数のＭ系列発生回路２３を並列使用してより長い周期の周期系列を生成する場合、実際に実現される合成の周期は各Ｍ系列発生回路２３の周期の最小公倍数になるので、各Ｍ系列発生回路２３の次数ｍ₁、ｍ₂の関係を互いに素の関係に設定することが望ましい。

（第５実施形態）
図１４は、本発明の第５実施形態に係わるランダムエラー発生装置の概略構成を示す図である。図１３に示す第４実施形態のランダムエラー発生装置と同一部分には、同一符号を付して、重複説明を省略する。

この第５実施形態のランダムエラー発生装置においては、図１３に示す第４実施形態のランダムエラー発生装置におけるデータ位置入替回路２６が除去されている。さらに、各Ｍ系列発生回路２３₁、２３₂、…、２３_nのレジスタの個数ｍ₁、ｍ₂、…、ｍ_nは互いに素の関係に維持されている。

そして、各Ｍ系列発生回路２３₁、２３₂、…、２３_nはクロック回路１６からクロック（ＣＬＫ）が入力される毎に、それぞれ、ｍ₁、ｍ₂、…、ｍ_nビット構成の並列ビットデータを出力して、比較器６の一方の入力端子（Ｘ端子）に印加される。この比較器６の一方の入力端子（Ｘ端子）は、各Ｍ系列発生回路２３₁、２３₂、…、２３_nから出力される各並列ビットデータのビット数ｍ₁、ｍ₂、…、ｍ_nを加算したビット数ｍ＝ｍ₁＋ｍ₂＋、…、＋ｍ_nの端子を有する。

一方、この比較器６の他方の入力端子（Ｙ端子）には基準値設定回路７で操作者が操作入力された並列ｍビットの基準値が入力される。比較部６は、一方の入力端子（Ｘ端子）から取込んだ数値Ａが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、エラービットとなるラムダムエラー信号ａを出力する。

このように構成された第５実施形態のランダムエラー発生装置においては、各Ｍ系列発生回路２３₁、２３₂、…、２３_nにおけるレジスタ数は互いに素の関係に設定されているので、各Ｍ系列発生回路２３₁、２３₂、…、２３_n毎に出力されるビットデータ列の周期が互いに異なる。したがって、比較器６の一方の入力端子（Ｘ端子）に入力される全部のＭ系列発生回路２３₁、２３₂、…、２３_nに亘る複数のビットデータのデータ列の周期を長くできるので、このエラー発生装置から出力されるラムダムエラー信号ａのランダム性を十分向上できる。

本発明の第１実施形態に係わるＭ系列発生回路が組込まれたランダムエラー発生装置の概略構成図 同実施形態装置に組込まれたＭ系列発生回路の概略回路図 同Ｍ系列発生回路の動作原理図 同Ｍ系列発生回路を設計するための指定べき乗値（α^k）のデータ一覧テーブルを示す図 同じく同Ｍ系列発生回路を設計するための指定べき乗値（α^k）、及び選択された各レジスタの一覧テーブルを示す図 設計されたＭ系列発生回路の一部を示す実回路図 同じく設計されたＭ系列発生回路の一部を示す実回路図 本発明の第２実施形態に係わるＭ系列発生回路の設計方法を示す流れ図 ２元の拡大ガロア体ＧＦ（２^ｍ）における次数ｍと原始多項式数との関係を示す図 ２元の拡大ガロア体ＧＦ（２^ｍ）における各次数ｍの原始多項式を示す図 同じく２元の拡大ガロア体ＧＦ（２^ｍ）における各次数ｍの原始多項式を示す図 ２元のガロア体における加算と乗算の定義を示す図 本発明の第４実施形態に係わるランダムエラー発生装置の概略構成図 本発明の第５実施形態に係わるランダムエラー発生装置の概略構成図 従来のランダムエラー発生装置の概略構成図 同従来のランダムエラー発生装置に組込まれたＭ系列発生回路の概略構成図

符号の説明

６…比較器、７…基準値発生回路、１１，２３_1〜２３_n…Ｍ系列発生回路、１２…レジスタ、１３…ガロア体乗算部、１４…初期値設定部、１５…指定べき乗値設定部、１６…クロック回路、１７…排他的論理和ゲート、１８…帰還路、２０…データ一覧テーブル、２１…検索結果テーブル、２２…原始多項式一覧表、２６…データ位置入替回路

Claims (9)

1. 複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力するＭ系列発生回路と、このＭ系列発生回路からクロックに同期して並列出力された複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるランダムエラー信号を出力する比較器とを備えたランダムエラー発生装置であって、
   前記Ｍ系列発生回路は、
   前記レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の複数の原始多項式のうちの項数が多い原始多項式ｐ(ｘ)の一つの根αを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（α^k）を生成元（α^k）として生成される巡回群｛（α^1k）、（α^2k）、（α^3k）、…、｝の周期が最大長周期（２^m―１）であり、
   前記クロックが入力する毎に各レジスタから並列出力される複数のビットデータが一端に入力され、前記生成元（α^k）が他端に入力され、前記複数のビットデータと前記生成元（α^k）との間のガロア体乗算を行い、そのガロア体乗算結果を前記各レジスタに対する各帰還ビットデータとして当該各レジスタへ並列出力する、前記各排他的論理和ゲートを構成するガロア体乗算部を備え
   たことを特徴とするランダムエラー発生装置。
2. 複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力するＭ系列発生回路と、このＭ系列発生回路からクロックに同期して並列出力された複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるランダムエラー信号を出力する比較器とを備えたランダムエラー発生装置であって、
   前記Ｍ系列発生回路は、
   前記レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の原始多項式のうちの項数が多い原始多項式ｐ(ｘ)の一つの根αを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（α^k）を生成元（α^k）として生成される巡回群｛（α^1k）、（α^2k）、（α^3k）、…、｝の周期が最大長周期（２^m―１）であり、
   前記クロックが入力する毎に並列出力される複数のビットデータと前記生成元（α^k）との間のガロア体乗算によって、各レジスタに記憶されたビットデータの前記排他的論理和ゲートを介した各レジスタに対する帰還路が定まる
   ことを特徴とするランダムエラー発生装置。
3. 複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力する複数のＭ系列発生回路と、この複数のＭ系列発生回路における各Ｍ系列発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を入れ替えるデータ位置入替回路と、このデータ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する比較器とを備えたランダムエラー発生装置であって、
   前記各Ｍ系列発生回路は、
   前記レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の複数の原始多項式のうちの項数が多い原始多項式ｐ(ｘ)の一つの根αを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（α^k）を生成元（α^k）として生成される巡回群｛（α^1k）、（α^2k）、（α^3k）、…、｝の周期が最大長周期（２^m―１）であり、
   前記クロックが入力する毎に各レジスタから並列出力される複数のビットデータが一端に入力され、前記生成元（α^k）が他端に入力され、前記複数のビットデータと前記生成元（α^k）との間のガロア体乗算を行い、そのガロア体乗算結果を前記各レジスタに対する各帰還ビットデータとして当該各レジスタへ並列出力する、前記各排他的論理和ゲートを構成するガロア体乗算部を備え、
   たことを特徴とするランダムエラー発生装置。
4. それぞれ互いに素の関係を有したｍ（ｍ＝２以上の正整数）個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力する複数のＭ系列発生回路と、この複数のＭ系列発生回路における各Ｍ系列発生回路からクロックに同期して並列出力された複数のビットデータが全部のＭ系列発生回路のビットデータに亘って並列に一端に入力され、この入力された全部のＭ系列発生回路に亘る複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する比較器とを備えたランダムエラー発生装置であって、
   前記各Ｍ系列発生回路は、
   前記レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の複数の原始多項式のうちの項数が多い原始多項式ｐ(ｘ)の一つの根αを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（α^k）を生成元（α^k）として生成される巡回群｛（α^1k）、（α^2k）、（α^3k）、…、｝の周期が最大長周期（２^m―１）であり、
   前記クロックが入力する毎に各レジスタから並列出力される複数のビットデータが一端に入力され、前記生成元（α^k）が他端に入力され、前記複数のビットデータと前記生成元（α^k）との間のガロア体乗算を行い、そのガロア体乗算結果を前記各レジスタに対する各帰還ビットデータとして当該各レジスタへ並列出力する、前記各排他的論理和ゲートを構成するガロア体乗算部を備え、
   たことを特徴とするランダムエラー発生装置。
5. 前記最大長周期（２^m―１）がメルセンヌ素数となるような、前記レジスタ数ｍが素数に設定されており、前記選択された原始多項式の項数は前記レジスタ数ｍの半数程度に設定され、前記指定べき乗値α^kのべき乗ｋは前記最大長周期（２^m―１）の１／３程度に設定されていることを特徴とする請求項１から４いずれか１項記載のランダムエラー発生装置。
6. 前記各レジスタに擬似乱数値を初期設定する初期設定部を備えたことを特徴とする請求項１から５のいずれか１項記載のランダムエラー発生装置。
7. 複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力するＭ系列発生回路であって、
   前記レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の複数の原始多項式のうちの項数が多い原始多項式ｐ(ｘ)の一つの根αを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（α^k）を生成元（α^k）として生成される巡回群｛（α^1k）、（α^2k）、（α^3k）、…、｝の周期が最大長周期（２^m―１）であり、
   前記クロックが入力する毎に各レジスタから並列出力される複数のビットデータが一端に入力され、前記生成元（α^k）が他端に入力され、前記複数のビットデータと前記生成元（α^k）との間のガロア体乗算を行い、そのガロア体乗算結果を前記各レジスタに対する各帰還ビットデータとして当該各レジスタへ並列出力する、前記各排他的論理和ゲートを構成するガロア体乗算部を備え
   たことを特徴とするＭ系列発生回路。
8. 複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力するＭ系列発生回路であって、
   前記レジスタの数ｍ（ｍ＝２以上の正整数）を次数ｍとするガロア体ＧＦ（２^ｍ）の複数の多項式のうちの項数が多い多項式の一つの根ｅを２以上（ｋ≧２）の指定べき乗値ｋでべき乗して得られる元（ｅ^k）を生成元（ｅ^k）として生成される巡回群｛（ｅ^1k）、（ｅ^2k）、（ｅ^3k）、…、｝の周期が最大長周期（２^m―１）以内であり、
   前記クロックが入力する毎に各レジスタから並列出力される複数のビットデータが一端に入力され、前記生成元（ｅ^k）が他端に入力され、前記複数のビットデータと前記生成元（ｅ^k）との間のガロア体乗算を行い、そのガロア体乗算結果を前記各レジスタに対する各帰還ビットデータとして当該各レジスタへ並列出力する、前記各排他的論理和ゲートを構成するガロア体乗算部を備え
   たことを特徴とするＭ系列発生回路。
9. 複数個のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された各ビットデータを各レジスタに排他的論理和ゲートを介して帰還させると共に当該各ビットデータを並列に出力するＭ系列発生回路の設計方法において、
   前記レジスタの個数ｍ（ｍ＝正整数）を３以上に選択設定するレジスタ個数選択ステップと、
   この選択された数ｍを次数ｍとする２元の拡大ガロア体ＧＦ（２^ｍ）における次数ｍの複数の原始多項式をデータベースから検索する原始多項式検索ステップと、
   この検索された複数の原始多項式のうち一つの原始多項式ｐ(ｘ)を選択する原始多項式選択ステップと、
   この原始多項式選択ステップで選択された原始多項式の根の一つである原始元αをデータベースから求める原始元算出ステップと、
   前記２元の拡大ガロア体ＧＦ（２^ｍ）を原始元αのべき乗の級数で表現した場合の２乗以上（ｋ≧２）の指定べき乗値α^kを選択する指定べき乗値選択ステップと、
   この指定べき乗値選択ステップで選択された指定基準べき乗値α^kの前記１番からｍ番までの各レジスタに帰還される各データ値にガロア体乗算する各指定基準べき乗値α^kのべき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）を算出するべき乗値算出ステップと、
   前記クロックが入力する毎に、前記各レジスタに帰還されるビットデータ値に対して前記べき乗値（α^k）をガロア体乗算するガロア体乗算部を設定するガロア体乗算部設定ステップと、
   前記べき乗値算出ステップで算出された各レジスタに対応するべき乗値（α^k、α^k+1、α^k+2、…、α^k+m-1）の各レジスタに対応する桁の値が「１」の場合に、該当レジスタからビットデータを前記桁が示すレジスタへガロア体乗算部としての排他的論理和ゲートを介して帰還させる帰還路を作成する帰還路作成ステップと
   を備えたことを特徴とするＭ系列発生回路の設計方法。

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