JP2024065379A - 透明電子デバイス及び合わせガラス - Google Patents

Abstract

【課題】帯電を抑制しつつ、クロストークの発生も抑制できる透明電子デバイス。【解決手段】透明基板と、透明基板上において画素ごとに配置され、５０００００μｍ２以下の面積を有する半導体素子と、半導体素子に接続され、第１の方向に延設された幅３００μｍ以下の配線と、透明基板上に配置された半導体素子と配線とを覆う透明絶縁層とを備え、視認側から背面側を視認可能な透明電子デバイスである。透明絶縁層上には、透明性を有し、配線と電気的に絶縁されると共に接地された導電層が形成されており、画素は、第１の方向にＭ個、第１の方向と垂直な第２の方向にＮ個、配列されており、透明絶縁層の比誘電率をε、透明絶縁層の厚さをｄ［μｍ］、一画素における配線の第１の方向の抵抗値に対する導電層の第１の方向の抵抗値の比をＲＲとした場合、ＲＲ／Ｎ／ε×ｄ≧１５を満たす。【選択図】図２

Description

本発明は、透明電子デバイス及び合わせガラスに関する。

特許文献１に開示されているように、発明者らは、透明基板上に形成された微細な発光ダイオード（ＬＥＤ：Light Emitting Diode）素子を画素に用いた透明表示デバイスを開発してきた。このような透明表示デバイスは、当該透明表示デバイスを介して背面側を視認可能であるため、例えば車両や建築物の窓あるいはパーティション等の透明部材に設けられる。関連技術として、透明基板上にマイクロセンサが設けられた透明センシングデバイスが知られている。

本明細書では、透明表示デバイスや透明センシングデバイス等のように、透明基板上に微細な半導体素子（ＬＥＤ素子やセンサ素子）が形成され、背面側を視認可能な電子デバイスを「透明電子デバイス」と呼ぶ。

ところで、特許文献２には、配線上に導電性を有する接着層１５０を形成し、帯電（すなわち静電放電）を抑制した表示デバイスが開示されている。

国際公開第２０１９／１４６６３４号 国際公開第２０１９／２３０２６１号

発明者らは、特許文献２に開示された接着層１５０すなわち帯電抑制用の導電層に関し、以下の問題点を見出した。
特許文献２（例えば図４）では、導電性を有する接着層１５０が配線と接触しているため、配線間にクロストークが発生してしまう。
また、特許文献２には、接着層１５０が絶縁性を有し、接着層１５０上に帯電抑制用の導電膜を設けてもよい旨記載されているが、そのような場合でもクロストークが発生し得る。

本発明は、このような事情に鑑みなされたものであって、帯電を抑制しつつ、クロストークの発生も抑制できる透明電子デバイスを提供する。

本発明は、［１］の構成を有する透明電子デバイスを提供する。
［１］
透明基板と、
前記透明基板上において画素ごとに配置され、５０００００μｍ^２以下の面積を有する半導体素子と、
前記半導体素子に接続され、第１の方向に延設された幅３００μｍ以下の配線と、
前記透明基板上に配置された前記半導体素子と前記配線とを覆う透明絶縁層とを備え、視認側から背面側を視認可能な透明電子デバイスであって、
前記透明絶縁層上には、透明性を有し、前記配線と電気的に絶縁されると共に接地された導電層が形成されており、
前記画素は、前記第１の方向にＭ個、前記第１の方向と垂直な第２の方向にＮ個、配列されており、
前記透明絶縁層の比誘電率をε、
前記透明絶縁層の厚さをｄ［μｍ］、
一画素における前記配線の前記第１の方向の抵抗値に対する前記導電層の前記第１の方向の抵抗値の比をＲＲとした場合、
ＲＲ／Ｎ／ε×ｄ≧１５を満たす、
透明電子デバイス。

［２］ＲＲ／Ｎ≧１０である、［１］に記載の透明電子デバイス。

［３］ＲＲ／Ｎ＜１０であり、前記導電層とアースとの間に抵抗素子が設けられている、［１］に記載の透明電子デバイス。

［４］前記抵抗素子の抵抗値は、前記導電層の全体の抵抗値の１０倍以上である、［３］に記載の透明電子デバイス。

［５］一画素における前記透明絶縁層による前記配線と前記導電層との間の抵抗値が、０．４ＭΩ以上である、［１］～［４］のいずれか一項に記載の透明電子デバイス。

［６］前記半導体素子は、１００００μｍ^２以下の面積を有する発光ダイオード素子であり、当該透明電子デバイスが、透明表示デバイスである、［１］～［５］のいずれか一項に記載の透明電子デバイス。

本発明は、［７］の構成を有する合わせガラスを提供する。
［７］
一対のガラス板と、
前記一対のガラス板との間に設けられた透明電子デバイスと、を備えた合わせガラスであって、
前記透明電子デバイスは、
透明基板と、
前記透明基板上において画素ごとに配置され、５０００００μｍ^２以下の面積を有する半導体素子と、
前記半導体素子に接続され、第１の方向に延設された幅３００μｍ以下の配線と、
前記透明基板上に配置された前記半導体素子と前記配線とを覆う透明絶縁層とを備え、視認側から背面側を視認可能であり、
前記透明絶縁層上には、透明性を有し、前記配線と電気的に絶縁されると共に接地された導電層が形成されており、
前記画素は、前記第１の方向にＭ個、前記第１の方向と垂直な第２の方向にＮ個、配列されており、
前記透明絶縁層の比誘電率をε、
前記透明絶縁層の厚さをｄ［μｍ］、
一画素における前記配線の前記第１の方向の抵抗値に対する前記導電層の前記第１の方向の抵抗値の比をＲＲとした場合、
ＲＲ／Ｎ／ε×ｄ≧１５を満たす、
合わせガラス。

［８］ＲＲ／Ｎ≧１０である、［７］に記載の合わせガラス。

［９］ＲＲ／Ｎ＜１０であり、前記導電層とアースとの間に抵抗素子が設けられている、［７］に記載の合わせガラス。

［１０］前記抵抗素子の抵抗値は、前記導電層の全体の抵抗値の１０倍以上である、［９］に記載の合わせガラス。

［１１］一画素における前記透明絶縁層による前記配線と前記導電層との間の抵抗値が、０．４ＭΩ以上である、［７］～［１０］のいずれか一項に記載の合わせガラス。

［１２］前記半導体素子は、１００００μｍ^２以下の面積を有する発光ダイオード素子であり、当該透明電子デバイスが、透明表示デバイスである、［７］～［１１］のいずれか一項に記載の合わせガラス。

［１３］前記一対のガラス板は、周縁に設けられた不透明な遮蔽部を備え、前記透明電子デバイスは、透明領域の周囲に設けられた不透明領域を備え、前記透明電子デバイスの前記不透明領域の少なくとも一部が、前記一対のガラス板の前記遮蔽部に設けられている、［７］～［１２］のいずれか一項に記載の合わせガラス。

［１４］自動車のウインドウガラスに用いられる、［７］～［１３］のいずれか一項に記載の合わせガラス。

本発明によれば、帯電を抑制しつつ、クロストークの発生も抑制できる透明電子デバイスを提供できる。

第１の実施形態に係る透明表示デバイスの一例を示す模式的な部分平面図である。 図１におけるＩＩ－ＩＩ切断線による断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。 第２の実施形態に係る合わせガラスの一例を示す模式的な平面図である。 第２の実施形態に係る合わせガラスの一例を示す模式的な断面図である。 第２の実施形態に係る合わせガラスの他の一例を示す模式的な断面図である。 第３の実施形態に係る透明センシングデバイスの一例を示す模式的な部分平面図である。 センサ７０の模式断面図である。 シミュレーションにおいて、配線に伝送させた入力信号の波形を示すグラフである。 シミュレーション１に係る例２、例３、例６、例７、例８における配線を伝送後の信号波形を示すグラフである。 シミュレーション１に係る例８、例９、例１０、例１１における配線を伝送後の信号波形を示すグラフである。 シミュレーション２に係る例１２、例１３、例１４における配線を伝送後の信号波形を示すグラフである。 シミュレーション３に係る例１５、例１６、例１７及びシミュレーション１に係る例８における配線を伝送後の信号波形を示すグラフである。

以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

本明細書において「透明電子デバイス」とは、透明基材上に半導体素子が形成され、当該電子デバイスの背面側に位置する人物や背景等の視覚情報を、所望の使用環境下で視認可能な電子デバイスを指す。

本明細書において「透明表示デバイス」とは、表示デバイスの背面側に位置する人物や背景等の視覚情報を、所望の使用環境下で視認可能な表示デバイスを指す。なお、視認可能とは、少なくとも表示デバイスが非表示状態、すなわち通電されていない状態で判定される。「透明表示デバイス」は、「透明電子デバイス」の一形態である。

同様に、本明細書において「透明センシングデバイス」とは、センシングデバイスの背面側に位置する人物や背景等の視覚情報を、所望の使用環境下で視認可能なセンシングデバイスを指す。「センシングデバイス」とは、センサを利用して、各種情報を取得可能なデバイスを指す。「透明センシングデバイス」は、「透明電子デバイス」の一形態である。

本明細書において、「透明」とは、ヘイズ値が２０以下にて可視光が透過する領域の面積が、表示領域全体又はセンシング領域全体に対し、３０％以上、好ましくは５０％以上、より好ましくは７０％以上であることを指す。また、透過率１％以上かつヘイズ値が２０以下であることを指していてもよい。透過率が１％以上であれば、室内から日中の屋外を見た際に、室内と同程度以上の明るさで屋外を見られ、充分な視認性を確保できる。

また、透過率が４０％以上であれば、透明表示デバイスの前面側と背面側との明るさが同程度であっても、透明表示デバイスの背面側を実質的に問題なく視認できる。また、ヘイズ値が１０以下であれば、背景のコントラストを充分に確保できる。
「透明」とは、色が付与されているか否かは問わず、つまり無色透明であってもよく、有色透明であってもよい。
なお、透過率は、ＩＳＯ９０５０に準拠する方法により測定された値（％）を指す。ヘイズ値は、ＩＳＯ１４７８２に準拠する方法により測定された値を指す。

（第１の実施形態）
＜透明表示デバイスの構成＞
まず、図１及び図２を参照して、第１の実施形態に係る透明表示デバイスの構成について説明する。図１は、第１の実施形態に係る透明表示デバイスの一例を示す模式的な部分平面図である。図２は、図１におけるＩＩ－ＩＩ切断線による断面図である。
なお、当然のことながら、図１及び図２に示した右手系ｘｙｚ直交座標は、構成要素の位置関係を説明するための便宜的なものである。通常、ｚ軸正向きが鉛直上向き、ｘｙ平面が水平面である。

図１及び図２に示すように、本実施形態に係る透明表示デバイスは、透明基板１０、発光部２０、ＩＣ（Integrated Circuit）チップ３０、配線４０、保護層５０、導電層６０を備えている。透明表示デバイスにおける表示領域１０１は、複数の画素から構成され、画像が表示される領域である。なお、画像は文字を含む。図１に示すように、表示領域１０１は、行方向（ｘ軸方向）及び列方向（ｙ軸方向）に並んだ複数の画素から構成されている。図１には、表示領域１０１の一部が示されており、行方向及び列方向に２画素ずつ計４画素が示されている。ここで、１つの画素ＰＩＸが一点鎖線によって囲んで示されている。また、図１では、図２に示した透明基板１０、保護層５０、及び導電層６０が省略されている。さらに、図１は平面図だが、理解を容易にするため、発光部２０及びＩＣチップ３０がドット表示されている。

＜発光部２０、ＩＣチップ３０、及び配線４０の平面配置＞
まず、図１を参照して、発光部２０、ＩＣチップ３０、及び配線４０の平面配置について説明する。
図１に示すように、一点鎖線によって囲まれた画素ＰＩＸが、行方向（ｘ軸方向）に画素ピッチＰｘでＭ（Ｍは自然数）個、列方向（ｙ軸方向）に画素ピッチＰｙでＮ（Ｎは自然数）個、マトリクス状にＭ×Ｎ個配置されている。ここで、図１に示すように、各画素ＰＩＸは、発光部２０及びＩＣチップ３０を備えている。すなわち、発光部２０及びＩＣチップ３０は、行方向（ｘ軸方向）に画素ピッチＰｘでＭ個、列方向（ｙ軸方向）に画素ピッチＰｙでＮ個、マトリクス状にＭ×Ｎ個配置されている。

図１に示すように、各画素ＰＩＸにおける発光部２０は、少なくとも１つの発光ダイオード素子（以下、ＬＥＤ素子）を含む。すなわち、本実施形態による透明表示デバイスは、各画素ＰＩＸにＬＥＤ素子を用いる表示デバイスであり、ＬＥＤディスプレイ等と呼ばれる。

図１の例では、各発光部２０が、赤色系のＬＥＤ素子２１、緑色系のＬＥＤ素子２２、及び青色系のＬＥＤ素子２３を含んでいる。ＬＥＤ素子２１～２３は、１つの画素を構成する副画素（サブピクセル）に対応する。このように、各発光部２０が、光の三原色である赤、緑、青を発光するＬＥＤ素子２１～２３を有するため、本実施形態に係る透明表示デバイスは、フルカラー画像を表示できる。
なお、各発光部２０は同系色のＬＥＤ素子を２つ以上含んでいてもよい。これにより、画像のダイナミクスレンジを拡大できる。

ＬＥＤ素子２１～２３は、いわゆるマイクロＬＥＤ素子であり、例えば１００００μｍ^２以下の面積を有する半導体チップすなわち半導体素子である。具体的には、透明基板１０上におけるＬＥＤ素子２１の幅（ｘ軸方向の長さ）及び長さ（ｙ軸方向の長さ）はそれぞれ、例えば１００μｍ以下、好ましくは５０μｍ以下、より好ましくは２０μｍ以下である。ＬＥＤ素子２２、２３についても同様である。ＬＥＤ素子の幅及び長さの下限は、製造上の諸条件等から例えば３μｍ以上である。
なお、図１におけるＬＥＤ素子２１～２３の寸法すなわち幅及び長さは同一であるが、互いに異なっていてもよい。

また、透明基板１０上においてＬＥＤ素子２１～２３のそれぞれが占める面積は、好ましくは３０００μｍ^２以下、より好ましくは５００μｍ^２以下である。なお、１つのＬＥＤ素子が占める面積の下限は、製造上の諸条件等から例えば１０μｍ^２以上である。ここで、本明細書において、ＬＥＤ素子の面積や配線等の構成部材の面積は、図１におけるｘｙ平面視においてＬＥＤ素子や配線等の構成部材が占める面積を指す。
なお、図１に示したＬＥＤ素子２１～２３の形状は、矩形状（正方形を含む）であるが、特に限定されない。

ここで、ＬＥＤ素子２１～２３は、例えば、光を視認側に効率よく取り出すためのミラー構造を有している。そのため、ＬＥＤ素子２１～２３の透過率は、例えば１０％以下程度と低い。しかしながら、本実施形態に係る透明表示デバイスでは、上述の通り、面積１００００μｍ^２以下の微小サイズのＬＥＤ素子２１～２３を用いている。そのため、例えば数１０ｃｍ～２ｍ程度の近距離から、透明表示デバイスを観察するような場合でも、ＬＥＤ素子２１～２３はほとんど視認できない。また、表示領域１０１において透過率が低い領域が狭く、背面側の視認性に優れている。その上、配線４０等の配置の自由度も大きい。
なお、「表示領域１０１において透過率が低い領域」とは、例えば、透過率が２０％以下の領域である。以下同様である。

また、微小サイズのＬＥＤ素子２１～２３を用いているため、透明表示デバイスを湾曲させても、ＬＥＤ素子が損傷し難い。そのため、本実施形態に係る透明表示デバイスは、自動車用のウインドウガラスのような湾曲した透明板に装着したり、湾曲した２枚の透明板の間に封入したりして使用できる。ここで、透明基板１０として可撓性を有する材料を用いれば、本実施形態に係る透明表示デバイスを湾曲させられる。

ＬＥＤ素子２１～２３は、特に限定されないが、例えば無機材料である。赤色系のＬＥＤ素子２１は、例えばＡｌＧａＡｓ、ＧａＡｓＰ、ＧａＰ等である。緑色系のＬＥＤ素子２２は、例えばＩｎＧａＮ、ＧａＮ、ＡｌＧａＮ、ＧａＰ、ＡｌＧａＩｎＰ、ＺｎＳｅ等である。青色系のＬＥＤ素子２３は、例えばＩｎＧａＮ、ＧａＮ、ＡｌＧａＮ、ＺｎＳｅ等である。

ＬＥＤ素子２１～２３の発光効率すなわちエネルギー変換効率は、例えば１％以上、好ましくは５％以上、より好ましくは１５％以上である。ＬＥＤ素子２１～２３の発光効率が１％以上であると、上述のように微小サイズのＬＥＤ素子２１～２３でも充分な輝度が得られ、表示デバイスとして日中にも利用できる。また、ＬＥＤ素子の発光効率が１５％以上であると、発熱が抑制され、樹脂接着層を用いた合わせガラス内部への封入が容易になる。

画素ピッチＰｘ、Ｐｙはそれぞれ、例えば１００～３０００μｍ、好ましくは１８０～１０００μｍ、より好ましくは２５０～４００μｍである。画素ピッチＰｘ、Ｐｙを上記範囲とすれば、充分な表示能を確保しつつ、高い透明性を実現できる。また、透明表示デバイスの背面側からの光によって生じ得る回折現象を抑制できる。
また、本実施形態に係る透明表示デバイスの表示領域１０１における画素密度は、例えば１０ｐｐｉ以上、好ましくは３０ｐｐｉ以上、より好ましくは６０ｐｐｉ以上である。

また、１画素ＰＩＸの面積はＰｘ×Ｐｙである。１画素の面積は、例えば１×１０^４μｍ^２～９×１０^６μｍ^２、好ましくは３×１０^４～１×１０^６μｍ^２、より好ましくは６×１０^４～２×１０^５μｍ^２である。１画素の面積を１×１０^４μｍ^２～９×１０^６μｍ^２とすれば、適切な表示能を確保しつつ、表示デバイスの透明性を向上させられる。１画素の面積は、表示領域１０１のサイズ、用途、視認距離等によって適宜選択すればよい。

１画素の面積に対してＬＥＤ素子２１～２３が占める面積の割合は、例えば３０％以下、好ましくは１０％以下、より好ましくは５％以下、さらに好ましくは１％以下である。１画素の面積に対してＬＥＤ素子２１～２３が占める面積の割合を３０％以下であれば、透明性及び背面側の視認性が向上する。

図１では、各画素において、３つのＬＥＤ素子２１～２３が、この順にｘ軸正方向に一列に並べて配置されているが、これに限定されない。例えば、３つのＬＥＤ素子２１～２３の配置順を変更してもよい。また、３つのＬＥＤ素子２１～２３を、ｙ軸方向に並べてもよい。あるいは、３つのＬＥＤ素子２１～２３を三角形の頂点に配置してもよい。

また、図１に示すように、各発光部２０が複数のＬＥＤ素子２１～２３を備えている場合、発光部２０におけるＬＥＤ素子２１～２３同士の間隔は、例えば１００μｍ以下、好ましくは１０μｍ以下である。また、ＬＥＤ素子２１～２３同士は、互いに接するように配置されていてもよい。これにより、第１電源分岐線４１ａを共通化し易くなり、開口率を向上させられる。

なお、図１の例では、各発光部２０における複数のＬＥＤ素子の配置順、配置方向等は互いに同じだが、異なっていてもよい。また、各発光部２０が波長の異なる光を発する３つのＬＥＤ素子を含む場合、一部の発光部２０では、ＬＥＤ素子をｘ軸方向又はｙ軸方向に並べて配置し、他の発光部２０では、各色のＬＥＤ素子を三角形の頂点に配置してもよい。

図１の例では、ＩＣチップ３０は、画素ＰＩＸごとに配置され、発光部２０を駆動する。具体的には、ＩＣチップ３０は、ＬＥＤ素子２１～２３のそれぞれに駆動線４５を介して接続されており、ＬＥＤ素子２１～２３を個別に駆動できる。ＩＣチップ３０は、例えば、アナログ領域と論理領域とを備えたハイブリッドＩＣである。アナログ領域は、例えば、電流制御回路及び変圧回路等を含んでいる。

なお、ＩＣチップ３０を複数の画素ごとに配置し、各ＩＣチップ３０が接続された複数の画素を駆動してもよい。例えば、ＩＣチップ３０を４画素ごとに１個配置すれば、ＩＣチップ３０の個数を図１の例の１／４に削減し、ＩＣチップ３０が占める面積を削減できる。また、ＩＣチップ３０は必須ではなく、パッシブマトリクス駆動のように、ＩＣチップ３０を利用しない駆動方式や、ＩＣチップ３０に代わりＴＦＴ（Thin Film Transistor）を用いて駆動してもよい。

ＩＣチップ３０の面積は、例えば１０００００μｍ^２以下、好ましくは１００００μｍ^２以下、より好ましくは５０００μｍ^２以下である。ＩＣチップ３０の透過率は２０％以下程度と低いが、上記のサイズのＩＣチップ３０を用いれば、表示領域１０１において透過率が低い領域が狭くなり、背面側の視認性が向上する。
ＩＣチップ３０に代わりＴＦＴを用いる場合、ＴＦＴの面積は、例えば１００００００μｍ^２以下、好ましくは３００００μｍ^２以下である。

ＩＣチップ３０の容量は、信号の周波数や信号の電圧、ノイズの耐性等を考慮して適切に選択される。特に限定されないが、本実施形態では、ＩＣチップ３０の容量が１ｐＦ以下の応答特性を想定している。ＩＣチップ３０の容量は、２００ｆＦ以下が好ましく、５０ｆＦ以下がさらに好ましい。他方、ＩＣチップ３０の容量は、ＥＳＤやノイズ耐性を考慮して、１ｆＦ以上が好ましい。

なお、ＩＣチップ３０が画素ＰＩＸごとに配置されていない場合、画素ごとに分配されたＩＣチップ３０の容量及び面積が、各画素におけるＩＣチップの容量及び面積として定義される。また、ＩＣチップ３０が複数の種類がある場合、各画素に含まれる複数のＩＣチップ３０の合成容量及び面積が、各画素におけるＩＣチップの容量及び面積として定義される。

図１に示すように、配線４０は、電源線４１、グランド線４２、行データ線４３、列データ線４４、及び駆動線４５を複数ずつ備えている。
図１の例では、行データ線４３は、ｘ軸方向（第１の方向）に延設された配線（第１の配線）である。他方、電源線４１、グランド線４２、及び列データ線４４はｙ軸方向（第２の方向）に延設された配線（第２の配線）である。ｙ軸方向を第１の方向、ｘ軸方向を第２の方向とし、ｙ軸方向に延設された配線を第１の配線、ｘ軸方向に延設された配線を第２の配線としてもよい。

また、各画素ＰＩＸにおいて、電源線４１及び列データ線４４は、発光部２０及びＩＣチップ３０よりもｘ軸負方向側に設けられており、グランド線４２は、発光部２０及びＩＣチップ３０よりもｘ軸正方向側に設けられている。ここで、電源線４１は、列データ線４４よりもｘ軸負方向側に設けられている。また、各画素ＰＩＸにおいて、行データ線４３は、発光部２０及びＩＣチップ３０よりもｙ軸負方向側に設けられている。

さらに、詳細には後述するが、図１に示すように、電源線４１は、第１電源分岐線４１ａ及び第２電源分岐線４１ｂを備えている。グランド線４２は、グランド分岐線４２ａを備えている。行データ線４３は、行データ分岐線４３ａを備えている。列データ線４４は、列データ分岐線４４ａを備えている。これら各分岐線は、配線４０に含まれる。

図１に示すように、ｙ軸方向に延設された各電源線４１は、ｙ軸方向に並設された各画素ＰＩＸの発光部２０及びＩＣチップ３０に接続されている。より詳細には、各画素ＰＩＸにおいて、電源線４１よりもｘ軸正方向側において、ＬＥＤ素子２１～２３がこの順にｘ軸正方向に並設されている。そのため、電源線４１からｘ軸正方向に分岐した第１電源分岐線４１ａが、ＬＥＤ素子２１～２３のｙ軸正方向側端部に接続されている。

また、各画素ＰＩＸにおいて、ＩＣチップ３０は、ＬＥＤ素子２１～２３のｙ軸負方向側に配置されている。そのため、ＬＥＤ素子２１と列データ線４４との間において、第１電源分岐線４１ａからｙ軸負方向に分岐した第２電源分岐線４１ｂが、直線状に延設され、ＩＣチップ３０のｙ軸正方向側端部のｘ軸負方向側に接続されている。

図１に示すように、ｙ軸方向に延設された各グランド線４２は、ｙ軸方向に並設された各画素ＰＩＸのＩＣチップ３０に接続されている。具体的には、グランド線４２からｘ軸負方向に分岐したグランド分岐線４２ａが、直線状に延設され、ＩＣチップ３０のｘ軸正方向側端部に接続されている。
ここで、グランド線４２は、グランド分岐線４２ａ、ＩＣチップ３０、及び駆動線４５を介して、ＬＥＤ素子２１～２３に接続されている。

図１に示すように、ｘ軸方向に延設された各行データ線４３は、ｘ軸方向（行方向）に並設された各画素ＰＩＸのＩＣチップ３０に接続されている。具体的には、行データ線４３からｙ軸正方向に分岐した行データ分岐線４３ａが、直線状に延設され、ＩＣチップ３０のｙ軸負方向側端部に接続されている。
ここで、行データ線４３は、行データ分岐線４３ａ、ＩＣチップ３０、及び駆動線４５を介して、ＬＥＤ素子２１～２３に接続されている。

図１に示すように、ｙ軸方向に延設された各列データ線４４は、ｙ軸方向（列方向）に並設された各画素ＰＩＸのＩＣチップ３０に接続されている。具体的には、列データ線４４からｘ軸正方向に分岐した列データ分岐線４４ａが、直線状に延設され、ＩＣチップ３０のｘ軸負方向側端部に接続されている。
ここで、列データ線４４は、列データ分岐線４４ａ、ＩＣチップ３０、及び駆動線４５を介して、ＬＥＤ素子２１～２３に接続されている。

駆動線４５は、各画素ＰＩＸにおいて、ＬＥＤ素子２１～２３とＩＣチップ３０とを接続している。具体的には、各画素ＰＩＸにおいて、３本の駆動線４５がｙ軸方向に延設され、それぞれがＬＥＤ素子２１～２３のｙ軸負方向側端部とＩＣチップ３０のｙ軸正方向側端部とを接続している。

なお、図１に示した電源線４１、グランド線４２、行データ線４３、列データ線４４、及びそれらの分岐線、並びに駆動線４５の配置はあくまでも一例であり、適宜変更可能である。例えば、電源線４１及びグランド線４２の少なくとも一方が、ｙ軸方向でなくｘ軸方向に延設されていてもよい。また、電源線４１と列データ線４４とを入れ換えた構成でもよい。
また、図１に示した構成全体を、上下反転させた構成あるいは左右反転させた構成等でもよい。

配線４０は、例えばクロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）等の金属、もしくは、それらの化合物、もしくは、積層物である。このうち、コスト的な観点から、低抵抗率である銅又はアルミニウムを主成分とする金属であることが好ましい。

図１に示した表示領域１０１における配線４０の幅は、いずれも例えば１～３００μｍ、好ましくは１００μｍ以下、より好ましくは３～２０μｍである。配線４０の幅が１００μｍ以下であるため、例えば数１０ｃｍ～２ｍ程度の近距離から、透明表示デバイスを観察するような場合でも、配線４０はほとんど視認できず、背面側の視認性に優れている。他方、後述する厚さの範囲の場合、配線４０の幅を１μｍ以上であれば、配線４０の抵抗の過度な上昇を抑制し、電圧降下や信号強度の低下を抑制できる。また、配線４０による熱伝導の低下も抑制できる。

ここで、図１に示すように、配線４０が主にｘ軸方向及びｙ軸方向に延びている場合、透明表示デバイスの外部から照射された光によってｘ軸方向及びｙ軸方向に延びた十字回折像が発生し、透明表示デバイスの背面側の視認性が低下する場合がある。各配線の幅を狭くして、この回折を抑制し、背面側の視認性をさらに向上させられる。回折を抑制する観点から、配線４０の幅を５０μｍ以下、好ましくは１０μｍ以下、より好ましくは５μｍ以下としてもよい。

配線４０の電気抵抗率は、例えば１．０×１０^－６Ωｍ以下、好ましくは２．０×１０^－８Ωｍ以下である。また、配線４０の熱伝導率は、例えば１５０～５，５００Ｗ／（ｍ・Ｋ）、好ましくは３５０～４５０Ｗ／（ｍ・Ｋ）である。

図１に示した表示領域１０１における隣接する配線４０同士の間隔は、例えば３～１００μｍ、好ましくは５～３０μｍである。配線４０が密になっている領域があると、背面側の視認を妨げる場合がある。隣接する配線４０同士の間隔を３μｍ以上とすれば、そのような視認の妨げを抑制できる。他方、隣接する配線４０同士の間隔を１００μｍ以下とすれば、充分な表示能を確保できる。

１画素の面積に対して配線４０が占める面積の割合は、例えば３０％以下、好ましくは１０％以下、より好ましくは５％以下、さらに好ましくは３％以下である。配線４０の透過率は、例えば２０％以下、あるいは１０％以下と低い。しかしながら、１画素において配線４０が占める面積の割合を３０％以下とすれば、表示領域１０１において透過率の低い領域が狭くなり、背面側の視認性が向上する。
さらに、１画素の面積に対して発光部２０、ＩＣチップ３０、及び配線４０が占める面積の合計は、例えば３０％以下、好ましくは２０％以下、より好ましくは１０％以下である。

＜透明表示デバイスの断面構成＞
次に、図２を参照して、本実施形態に係る透明表示デバイスの断面構成について説明する。
透明基板１０は、絶縁性を有する透明な基板である。図２の例では、透明基板１０は、主基板１１及び接着剤層１２である２層構造を有している。
主基板１１は、詳細には後述するように、例えば透明樹脂である。
接着剤層１２は、例えばエポキシ系、アクリル系、オレフィン系、ポリイミド系、ノボラック系等の透明樹脂接着剤である。
なお、主基板１１は、厚さが例えば２００μｍ以下、好ましくは１００μｍ以下等の薄いガラス板でもよい。また、接着剤層１２は、必須ではない。

主基板１１を構成する透明樹脂として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル系樹脂、シクロオレフィンポリマー（ＣＯＰ）、シクロオレフィンコポリマー（ＣＯＣ）等のオレフィン系樹脂、セルロース、アセチルセルロース、トリアセチルセルロース（ＴＡＣ）等のセルロース系樹脂、ポリイミド（ＰＩ）等のイミド系樹脂、ポリアミド（ＰＡ）等のアミド系樹脂、ポリアミドイミド（ＰＡＩ）等のアミドイミド系樹脂、ポリカーボネート（ＰＣ）等のカーボネート系樹脂、ポリエーテルスルホン（ＰＥＳ）等のスルホン系樹脂、ポリパラキシレン等のパラキシレンケイ系樹脂、ポリエチレン（ＰＥ）、ポリ塩化ビニル（ＰＶＣ）、ポリスチレン（ＰＳ）、ポリ酢酸ビニル（ＰＶＡｃ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）等のビニル系樹脂、ポリメタクリル酸メチル（ＰＭＭＡ）等のアクリル系樹脂、エチレン・酢酸ビニル共重合樹脂（ＥＶＡ）、熱可塑性ポリウレタン（ＴＰＵ）等のウレタン系樹脂、エポキシ系樹脂等を例示できる。

上記の主基板１１に用いられる材料のうち、耐熱性向上の観点からはポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）が好ましい。また、複屈折率が低く、透明基板を通して見た像の歪みや滲みを低減できる点では、シクロオレフィンポリマー（ＣＯＰ）、シクロオレフィンコポリマー（ＣＯＣ）、ポリビニルブチラール（ＰＶＢ）等が好ましい。
上記材料を単一で用いても、２種以上の材料を混合して用いてもよい。さらに、異なる材料の平板を積層させて主基板１１を構成してもよい。

透明基板１０全体の厚さは、例えば１～１０００μｍ、好ましくは５～２００μｍである。透明基板１０の可視光の内部透過率は、例えば５０％以上、好ましくは７０％以上、より好ましくは９０％以上である。
また、透明基板１０は可撓性を有していてもよい。これにより、例えば透明表示デバイスを湾曲した透明板に装着したり、湾曲した２枚の透明板の間に挟んで使用したりできる。また、１００℃以上に加熱した際に収縮する材料であってもよい。

図２に示すように、ＬＥＤ素子２１～２３及びＩＣチップ３０は、透明基板１０すなわち接着剤層１２上に設けられており、透明基板１０上に配置された配線４０と接続されている。図２の例では、配線４０は、主基板１１上に形成された第１メタル層Ｍ１、接着剤層１２上に形成された第２メタル層Ｍ２から構成されている。

配線４０の厚さすなわち第１メタル層Ｍ１の厚さと第２メタル層Ｍ２の厚さとの合計は、例えば０．１～１０μｍ、好ましくは０．５～５μｍである。第１メタル層Ｍ１の厚さは、例えば０．５μｍ程度、第２メタル層Ｍ２の厚さは、例えば３μｍ程度である。

詳細には、図２に示すように、ｙ軸方向に延設されたグランド線４２は、電流量が多いため、第１メタル層Ｍ１及び第２メタル層Ｍ２を含む２層構造を有している。すなわち、グランド線４２が設けられた部位では、接着剤層１２が除去され、第１メタル層Ｍ１上に第２メタル層Ｍ２が形成されている。図２には示されていないが、図１に示した電源線４１、行データ線４３、及び列データ線４４も、同様に、第１メタル層Ｍ１及び第２メタル層Ｍ２を含む２層構造を有している。

ここで、図１に示すように、ｙ軸方向に延設された電源線４１、グランド線４２、及び列データ線４４と、ｘ軸方向に延設された行データ線４３とは、交差している。図２には図示されていないが、この交差部では、行データ線４３は第１メタル層Ｍ１のみから構成され、電源線４１、グランド線４２、及び列データ線４４は第２メタル層Ｍ２のみから構成されている。そして、この交差部では、第１メタル層Ｍ１と第２メタル層Ｍ２との間に接着剤層１２が設けられ、第１メタル層Ｍ１と第２メタル層Ｍ２とが絶縁されている。
同様に、図１に示した列データ線４４と第１電源分岐線４１ａとの交差部では、第１電源分岐線４１ａが第１メタル層Ｍ１のみから構成され、列データ線４４が第２メタル層Ｍ２のみから構成されている。

また、図２の例では、グランド分岐線４２ａ、駆動線４５、及び第１電源分岐線４１ａは第２メタル層Ｍ２のみから構成され、ＬＥＤ素子２１～２３及びＩＣチップ３０の端部を覆うように形成されている。図２には示されていないが、第２電源分岐線４１ｂ、行データ分岐線４３ａ、及び列データ分岐線４４ａも、同様に、第２メタル層Ｍ２のみから構成されている。

なお、第１電源分岐線４１ａは、上述の通り、列データ線４４との交差部では第１メタル層Ｍ１のみから構成され、それ以外の部位では第２メタル層Ｍ２のみから構成されている。また、透明基板１０上に形成された配線４０上に、銅、銀、金製等の金属パッドを配置し、その上にＬＥＤ素子２１～２３及びＩＣチップ３０の少なくとも一方を配置してもよい。

保護層５０は、発光部２０、ＩＣチップ３０、及び配線４０を覆って保護するように、透明基板１０上の略全面に形成された透明樹脂である。すなわち、保護層５０は、透明絶縁層である。
保護層５０の厚さは、静電気を効果的に逃がすためには、例えば１０００μｍ以下が好ましく、２００μｍ以下がさらに好ましい。また、列データ線４４に伝える信号の周波数が小さければ、信号劣化が起き難いが、保護層５０の厚さが０．１μｍ未満では、信号劣化が顕著となる。そのため、保護層５０の厚さは、０．１μｍ以上が好ましく、１．０μｍ以上がさらに好ましい。
保護層５０の引張弾性率は、例えば１０ＧＰａ以下である。引張弾性率が低い方が、温度や湿度等の環境変化に応じて発生する樹脂の膨張、収縮時の応力を低減でき、配線４０の劣化等を抑制できる。
保護層５０の可視光の内部透過率は、例えば５０％以上、好ましくは７０％以上、より好ましくは９０％以上である。

保護層５０を構成する透明樹脂として、ポリエチレン（ＰＥ）、ポリ塩化ビニル（ＰＶＣ）、ポリスチレン（ＰＳ）、ポリ酢酸ビニル（ＰＶＡｃ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）等のビニル系樹脂、シクロオレフィンポリマー（ＣＯＰ）、シクロオレフィンコポリマー（ＣＯＣ）等のオレフィン系樹脂、熱可塑性ポリウレタン（ＴＰＵ）等のウレタン系樹脂、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル系樹脂、ポリメタクリル酸メチル（ＰＭＭＡ）等の各種アクリル系樹脂、エチレン・酢酸ビニル共重合樹脂（ＥＶＡ）等、もしくは、それらの共重合体の熱可塑性樹脂を例示できる。

なお、保護層５０は、透明性を有する限りにおいて、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、ＳｉＡｌＯｘ等の無機物でもよく、透明樹脂と無機物との複合層でもよい。

図２に示すように、導電層６０は、保護層５０上に形成されており、保護層５０によって配線４０と電気的に絶縁されている。導電層６０は、導電層６０は、電気的に接地されており、帯電（すなわち静電放電）を抑制する。導電層６０は、透明性を有し、例えば、保護層５０の略全面に形成されている。

導電層６０を構成する材料は、例えば、全体を１００質量部として、０．１～９０質量部の導電性フィラーを含有する透明樹脂である。導電性フィラーの含有量は、好ましくは５～５０質量部である。もしくは、全体を１００質量部として、０．０１～３０質量部のイオン性化合物を含有する樹脂でもよい。イオン性化合物の含有量は、好ましくは０．１～１０質量部である。あるいは、樹脂自体が、導電性ポリマー及び親水性ポリマーの少なくともいずれか一方であってもよい。
このような透明樹脂から構成された導電層６０の厚さは、例えば１００ｎｍ～１００００ｎｍであり、好ましくは５００ｎｍ～５０００ｎｍである。

導電層６０を構成する樹脂は、例えば主基板１１、接着剤層１２、あるいは保護層５０と同様の透明樹脂である。
導電層６０に含まれる導電性フィラーとして、銅、アルミニウム、銀、金、ニッケル（Ｎｉ）等の粉末、繊維、箔片等の金属系フィラー、カーボンブラック、カーボンナノチューブ等の炭素系フィラー、酸化錫（ＳｎＯ_２）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化亜鉛（ＺｎＯ）の粉末等の金属酸化物系フィラーを例示できる。さらに、導電性フィラーは、半導体や高分子錯体の粉末等でもよい。

導電層６０に含まれるイオン性化合物は、例えば、イオン導電剤、界面活性剤等である。具体的には、イオン性化合物として、第４級アンモニウム塩、ピリジニウム塩、第１～３級アミノ基等のカチオン性官能基を有するカチオン性導電剤、スルホン酸塩基、硫酸エステル塩基、リン酸エステル塩基、ホスホン酸塩基等のアニオン性官能基を有するアニオン系導電剤、アミノ酸系、アミノ硫酸エステル系等の両性導電剤、ポリオール系、ポリグリセリン系、ポリエチレングリコール系等のノニオン性官能基を有する有機系帯電防止化合物を例示できる。

導電層６０を構成する導電性ポリマーとして、ポリアセチレン、ポリパラフェニレン、ポリチオフェン、ポリピロール、ポリアニリン等のπ共役系導電性ポリマーを例示できる。
導電層６０を構成する親水性ポリマーとして、特定のポリエーテルエステルアミドとカルボキシル基を含有する変性ビニル共重合体、末端がカルボキシル基のポリメチルメタクリレートをグリシジルメタクリレートで末端のカルボキシル基をメタクリロイル基に変換した高分子単量体とアミノアルキルアクリル酸エステル又はアクリルアミドとの櫛型共重合体及びその４級化カチオン変性体、エチレン構造単位、アクリレート構造単位、及びアクリルアミド構造単位よりなるアクリルアミド系共重合体及びこれを添加したポリオレフィン樹脂組成物を例示できる。

なお、導電層６０は、酸化錫（ＳｎＯ_２）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化亜鉛（ＺｎＯ）の金属酸化物系のいわゆる透明導電膜でもよい。このような導電層６０の厚さは、例えば５ｎｍ～２００ｎｍであり、好ましくは１０～１００ｎｍである。
また、導電層６０は、銀、アルミニウム等を主成分とした薄膜や、銀、アルミニウム、銅、カーボン等の導電性材料の微細なワイヤーやカーボンナノチューブ等を塗布等により薄膜状に形成したものでもよい。このような導電層６０の厚さは、例えば１０～１００ｎｍである。
さらに、導電層６０は、例えば微細な網目状にパターニングされた金属膜でもよい。このようなこのような導電層６０の厚さは、例えば１０ｎｍ～２０００ｎｍであり、好ましくは５０ｎｍ～１０００ｎｍである。

図１に示すように、画素ＰＩＸは、ｘ軸方向（第１の方向）にＭ個、ｙ軸方向（第２の方向）にＮ個、配列されている。
ここで、１画素ＰＩＸにおけるｘ軸方向に延びた配線（図１の例では行データ線４３）のｘ軸方向の抵抗値Ｒａに対する導電層６０のｘ軸方向の抵抗値Ｒｂの比をＲＲ（＝Ｒｂ／Ｒａ）とする。

１画素ＰＩＸにおけるｘ軸方向に延びた配線のｘ軸方向の抵抗値Ｒａ及び導電層６０のｘ軸方向の抵抗値Ｒｂは、例えば四端子法によって測定できる。例えば、１画素ＰＩＸにおけるｘ軸方向に延びた配線のｘ軸方向の抵抗値Ｒａは、図１に示した１画素ＰＩＸにおける行データ線４３の両端にプローブ当接させ、測定する。他方、図１に示した１画素ＰＩＸにおける導電層６０のｘ軸方向の両端にプローブ当接させると、画素ＰＩＸがｙ軸方向にＮ個配列された導電層６０のｘ軸方向の抵抗値Ｒｂ／Ｎが、測定される。すなわち、１画素ＰＩＸにおける導電層６０のｘ軸方向の抵抗値Ｒｂは、その測定値のＮ倍となる。

さらに、透明絶縁層である保護層５０の比誘電率をε、保護層５０の厚さをｄ［μｍ］とすると、第１の実施形態に係る透明表示デバイスでは、ＲＲ／Ｎ／ε×ｄ≧１５［μｍ］を満たす。導電層６０によって、帯電を抑制しつつ、クロストークの発生も抑制できる。

ＲＲ／Ｎ／ε×ｄ≧４０［μｍ］が好ましく、ＲＲ／Ｎ／ε×ｄ≧４００［μｍ］がさらに好ましい。配線４０を伝送する数百ｋＨｚ～数ＭＨｚ帯域の信号の劣化を抑制できる。ここで、信号の周波数は、例えば１００ｋＨｚ以上であれば、効果的に信号劣化を抑制できる。信号の周波数は、２５０ｋＨｚ以上が好ましく、５００ｋＨｚ以上がより好ましい。また、伝送させる信号は、例えば矩形波であるが、サイン波、三角波等でもよい。
なお、数１０ｋＨｚの低周波数帯域の信号を利用する場合であれば、ＲＲ／Ｎ／ε×ｄ［μｍ］＜１５［μｍ］であっても、信号劣化を抑制し得る。

ここで、例えばＲＲ／Ｎ≧１０であり、ＲＲ／Ｎ≧１００が好ましく、ＲＲ／Ｎ≧１０００がさらに好ましい。ＲＲ／Ｎが大きい程、配線４０を伝送する信号の劣化を効果的に抑制できる。例えば、使用中の劣化や含水等により保護層５０の比誘電率が向上しても、信号劣化を抑制できる。

他方、ＲＲ／Ｎ＜１０とする必要がある場合、図２に示す導電層６０とアースとの間に別途抵抗素子を設けてもよい。これにより、帯電防止機能を向上させるために、導電層６０の抵抗値を低下させても、信号劣化を抑制できる。
抵抗素子の抵抗値Ｒｃは、導電層６０全体の抵抗値Ｒｂｔ（＝Ｒｂ／Ｎ×Ｍ）の１０倍以上が好ましく、１００倍以上がさらに好ましい。導電層６０全体の抵抗値Ｒｂｔと抵抗素子の抵抗値Ｒｃとの合計が大きい程、導電層６０へのリーク電流を抑制でき、異なる配線４０間の信号のクロストークを抑制できる。

また、１画素ＰＩＸにおける保護層５０による配線４０と導電層６０との間の抵抗値は、例えば０．４ＭΩ以上であり、４ＭΩ以上が好ましい。これにより、導電層６０へのリーク電流を抑制でき、異なる配線４０間の信号のクロストークを抑制できる。

なお、ｘ方向の画素数Ｍは、特に限定されないが、例えば２５０以上であれば、効果的に信号劣化を抑制できる。画素数Ｍは、５００以上が好ましく、１０００以上がより好ましい。また、ｙ方向の画素数Ｎは、例えば１００～１０００００程度である。

＜透明表示デバイスの製造方法＞
次に、図２～図１１を参照して、第１の実施形態に係る透明表示デバイスの製造方法の一例について説明する。図３～図１１は、第１の実施形態に係る透明表示デバイスの製造方法の一例を示す断面図である。図３～図１１は、図２に対応した断面図である。

まず、図３に示すように、主基板１１の一方の主面上の略全面に第１メタル層Ｍ１を成膜した後、第１メタル層Ｍ１をフォトリソグラフィによってパターニングし、下層配線を形成する。具体的には、図１に示した電源線４１、グランド線４２、行データ線４３、及び列データ線４４等が形成される位置に、第１メタル層Ｍ１によって下層配線を形成する。
なお、電源線４１、グランド線４２、及び列データ線４４における行データ線４３との交差部には下層配線を形成しない。

次に、図４に示すように、第１メタル層Ｍ１が形成された主基板１１の主面の略全面に接着剤層１２を成膜した後、タック性を有する接着剤層１２上に（すなわち透明基板１０上に）、ＬＥＤ素子２１～２３及びＩＣチップ３０を実装する。

ここで、ＬＥＤ素子２１～２３は、例えば液相成長法、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を用いて、ウェハ上に結晶を成長させた後、パターニングによって得られる。ウェハ上にパターニングされたＬＥＤ素子２１～２３を、例えばマイクロトランスファープリンティング技術を用いて、透明基板１０上に転写する。また、ＩＣチップ３０についてもＬＥＤ素子２１～２３と同様に、例えばＳｉウェハ上にパターニングされたＩＣチップ３０を、マイクロトランスファープリンティング技術を用いて、透明基板１０上に転写する。

次に、図５に示すように、主基板１１及び接着剤層１２を含む透明基板１０上の略全面にフォトレジストＦＲ１を成膜した後、第１メタル層Ｍ１上のフォトレジストＦＲ１をパターニングによって除去する。ここで、図１に示した行データ線４３における電源線４１、グランド線４２、及び列データ線４４との交差部のフォトレジストＦＲ１は除去されない。

次に、図６に示すように、フォトレジストＦＲ１が除去された部位の接着剤層１２をドライエッチングによって除去し、第１メタル層Ｍ１すなわち下層配線を露出させる。
次に、図７に示すように、透明基板１０上のフォトレジストＦＲ１を全て除去する。その後、透明基板１０上の略全面に図示しないめっき用シード層を形成する。

次に、図８に示すように、透明基板１０上の略全面にフォトレジストＦＲ２を成膜した後、上層配線を形成する部位のフォトレジストＦＲ２をパターニングによって除去し、シード層を露出させる。
次に、図９に示すように、フォトレジストＦＲ２が除去された部位すなわちシード層上に、めっきによって第２メタル層Ｍ２を形成する。これによって、第２メタル層Ｍ２によって上層配線が形成される。

次に、図１０に示すように、フォトレジストＦＲ２を除去する。さらに、フォトレジストＦＲ２の除去によって露出したシード層を、エッチングによって除去する。
次に、図１１に示すように、第２メタル層Ｍ２上に保護層５０を形成する。
最後に、図２に示すように、保護層５０上の略全面に帯電抑制用の導電層６０を形成し、透明表示デバイスが得られる。

（第２の実施形態）
＜透明表示デバイスを備える合わせガラスの構成＞
次に、図１２、図１３を参照して、第２の実施形態に係る合わせガラスの構成について説明する。図１２は、第２の実施形態に係る合わせガラスの一例を示す模式的な平面図である。図１３は、第２の実施形態に係る合わせガラスの一例を示す模式的な断面図である。

図１２、図１３に示された合わせガラス２００は、自動車のウインドウガラスのうちフロントガラスに用いられるが、特に限定されない。例えば、本実施形態に係る合わせガラスは、電車、船舶、航空機等を含む移動体すなわち車両全般の窓ガラスに使用できる。窓ガラスは、フロントガラス以外に、例えば、リアガラス、サイドガラス、ルーフガラス等を含む。

まず、図１２を参照して、合わせガラス２００の平面構成について説明する。
図１２に示すように、合わせガラス２００の周縁全体に例えば黒色で不透明な遮蔽部２０１が設けられている。遮蔽部２０１は、日光を遮蔽し、合わせガラス２００を自動車に組み付けるための接着剤を紫外線から保護する。また、遮蔽部２０１によって、当該接着剤が外部から視認できなくなる。

図１２に示すように、透明表示デバイス１００は、図１に示した表示領域１０１に加え、表示領域の周囲に設けられた非表示領域１０２を備えている。ここで、表示領域１０１は、第１の実施形態において説明した通り、多数の画素から構成され、画像が表示される領域であるため、詳細な説明を省略する。
なお、図１２は平面図だが、理解を容易にするため、非表示領域１０２及び遮蔽部２０１がドット表示されている。

非表示領域１０２は、画素を備えておらず、画像が表示されない領域である。非表示領域１０２には、図１に示した電源線４１、グランド線４２、行データ線４３、及び列データ線４４に接続された太幅の配線が密集して設けられている。非表示領域１０２における配線の幅は、例えば１００～１００００μｍ、好ましくは１００～５０００μｍである。配線同士の間隔は、例えば３～５０００μｍ、好ましくは５０～１５００μｍである。

そのため、表示領域１０１が透明領域であるのに対し、非表示領域１０２は不透明領域であって、車内から視認できてしまう。ここで、非表示領域１０２が視認できると、合わせガラス２００の意匠性が低下する。そこで、第２の実施形態に係る合わせガラス２００では、透明表示デバイス１００の非表示領域１０２の少なくとも一部が、遮蔽部２０１に設けられている。遮蔽部２０１に設けられた非表示領域１０２は、遮蔽部２０１に隠れ、視認できない。そのため、非表示領域１０２の全体を視認できる場合よりも、合わせガラス２００の意匠性が向上する。

次に、図１３を参照して、合わせガラス２００の断面構成について説明する。図１３は、透明表示デバイス１００の表示領域１０１における断面図である。
図１３に示すように、第２の実施形態に係る合わせガラス２００は、中間膜を介して一対のガラス板２２０ａ、２２０ｂを貼り合わせたものである。そして、合わせガラス２００は、この一対のガラス板２２０ａ、２２０ｂの間に、中間膜２１０ａ、２１０ｂを介して第１の実施形態に係る透明表示デバイス１００を備えている。中間膜２１０ａ、２１０ｂは、例えばポリビニルブチラール（ＰＶＢ）から構成されている。

ここで、図１４は、第２の実施形態に係る合わせガラスの他の一例を示す模式的な断面図である。図１４に示した合わせガラス２００では、透明表示デバイス１００における保護層５０が、例えばポリビニルブチラール（ＰＶＢ）から構成され、中間膜としての機能も有している。そのため、図１４に示した合わせガラス２００では、図１３において導電層６０上に形成された中間膜２１０ａを省略できる。このように、保護層５０が、中間膜２１０ａを兼ねていてもよい。

（第３の実施形態）
＜透明センシングデバイスの構成＞
次に、図１５を参照して、第３の実施形態に係る透明センシングデバイスの構成について説明する。図１５は、第３の実施形態に係る透明センシングデバイスの一例を示す模式的な部分平面図である。

図１５に示すように、本実施形態に係る透明センシングデバイスは、図１に示した第１の実施形態に係る透明表示デバイスの構成において、各画素ＰＩＸに発光部２０及びＩＣチップ３０に代えて半導体素子としてセンサ７０を備えた構成である。すなわち、図１５に示した透明センシングデバイスは、発光部２０を備えず、表示機能を有しない。透明センシングデバイスは、透明電子デバイスの一態様である。なお、透明センシングデバイスにおけるセンシング領域は、透明表示デバイス１００における表示領域１０１に相当させてもよい。

センサ７０は特に限定されないが、図１５に示した透明センシングデバイスでは、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサである。図１５に示した透明センシングデバイスは、一点鎖線によって囲まれた画素ＰＩＸが、行方向（ｘ軸方向）にＭ個、列方向（ｙ軸方向）にＮ個、すなわちマトリクス状にＭ×Ｎ個、配置された撮像領域３０１を備え、撮像機能を有する。図１５には、撮像領域３０１の一部が示されており、行方向及び列方向に２画素ずつ計４画素が示されている。ここで、１つの画素ＰＩＸが一点鎖線によって囲んで示されている。また、図１５では、図１と同様に、透明基板１０、保護層５０、及び導電層６０が省略されている。また、図１５は平面図だが、理解を容易にするため、センサ７０をドット表示する。

図１５に示した例では、センサ７０は各画素ＰＩＸに１つずつ設けられており、ｘ軸方向に延びた電源線４１及びグランド線４２の間に配置され、両者に接続されている。また、センサ７０からｘ軸方向に延びたデータ出力線４６を介して、センサ７０による検出データが出力される。他方、センサ７０までｘ軸方向に延びた制御信号線４７を介して、制御信号がセンサ７０に入力され、センサ７０が制御される。制御信号は例えば、同期信号やリセット信号等である。
なお、電源線４１が、図示しない電池に接続されていてもよい。

図１５の例では、電源線４１、グランド線４２、データ出力線４６、及び制御信号線４７は、ｘ軸方向（第１の方向）に延設された配線（第１の配線）である。図１５の例では、ｙ軸方向（第２の方向）に延設された配線（第２の配線）は、形成されていない。

ここで、図１６は、センサ７０の模式断面図である。図１６に示したセンサ７０は、裏面照射型ＣＭＯＳイメージセンサである。なお、イメージセンサとしてのセンサ７０も特に限定されず、表面照射型ＣＭＯＳイメージセンサやＣＣＤ（Charge-Coupled Device）イメージセンサでもよい。

図１６に示すように、各センサ７０は、配線層、半導体基板、カラーフィルタＣＦ１～ＣＦ３、マイクロレンズＭＬ１～ＭＬ３を備えている。ここで、配線層の内部には内部配線ＩＷが形成されている。また、半導体基板の内部にはフォトダイオードＰＤ１～ＰＤ３が形成されている。

配線層上に半導体基板（例えばシリコン基板）が形成されている。配線層の内部に形成された内部配線ＩＷは、配線４０（電源線４１、グランド線４２、データ出力線４６、及び制御信号線４７）とフォトダイオードＰＤ１～ＰＤ３とを接続している。フォトダイオードＰＤ１～ＰＤ３に光が照射されると、フォトダイオードＰＤ１～ＰＤ３から電流が出力される。フォトダイオードＰＤ１～ＰＤ３から出力された電流は、それぞれ図示しないアンプ回路によって増幅され、内部配線ＩＷ及びデータ出力線４６を介して出力される。

カラーフィルタＣＦ１～ＣＦ３は、半導体基板の内部に形成されたフォトダイオードＰＤ１～ＰＤ３上にそれぞれ形成されている。カラーフィルタＣＦ１～ＣＦ３は、例えばそれぞれ赤色フィルタ、緑色フィルタ、青色フィルタである。
マイクロレンズＭＬ１～ＭＬ３は、カラーフィルタＣＦ１～ＣＦ３上にそれぞれ載置されている。凸レンズであるマイクロレンズＭＬ１～ＭＬ３によって集光された光が、それぞれカラーフィルタＣＦ１～ＣＦ３を介して、フォトダイオードＰＤ１～ＰＤ３に入射する。

本実施形態に係るセンサ７０は、透明基板１０上における占有面積が５０００００μｍ^２以下の微小サイズを有するマイクロセンサである。換言すると、本明細書において、マイクロセンサとは、平面視での面積が５０００００μｍ^２以下の微小サイズを有するセンサである。センサ７０の占有面積は、例えば、好ましくは２５０００μｍ^２以下、より好ましくは２５００μｍ^２以下である。なお、センサ７０が占有面積の下限は、製造上の諸条件等から例えば１０μｍ^２以上である。
なお、図１５に示したセンサ７０の形状は、矩形状であるが、特に限定されない。

本実施形態に係る透明センシングデバイスは、第２の実施形態に係る合わせガラスにも適用できる。本実施形態に係る透明センシングデバイスが車両（例えば自動車）の窓ガラスのうちフロントガラスに搭載されている場合、センサ７０によって、例えば、車内及び車外の少なくともいずれかの画像を取得できる。すなわち、本実施形態に係る透明センシングデバイスは、ドライブレコーダとしての機能を有する。

なお、第３の実施形態に係る透明センシングデバイスにおけるセンサ７０は、単数でもよい。また、第３の実施形態に係る透明センシングデバイスにおけるセンサ７０も、イメージセンサに限らず、第３の実施形態において例示した照度センサ、赤外線センサ等でもよい。さらに、センサ７０は、レーダセンサ、Ｌｉｄａｒセンサ等でもよい。これらのセンサ７０を用いた透明センシングデバイスが搭載された車両用窓ガラスによって、例えば車内や車外をモニタリングできる。

すなわち、第３の実施形態に係るセンサ７０は、透明基板１０上における占有面積が２５００００μｍ^２以下の微小サイズを有するマイクロセンサであれば、特に限定されない。例えば、センサ７０は、温度センサ、紫外線センサ、電波センサ、圧力センサ、音センサ、速度／加速度センサ等でもよい。
その他の構成は第１の実施形態に係る透明表示デバイスと同様である。

＜シミュレーション１＞
以下に、本発明に係るシミュレーションの条件及び結果を示すが、本発明は、以下のシミュレーション結果に限定して解釈されるものではない。
以下に示す表１には、シミュレーション１に係る例１～１１の条件及び結果がまとめて示されている。表１に示す例１、２、９は比較例、例３～８、１０、１１は本発明の実施例である。

シミュレーション１では、図１に示すように、画素ＰＩＸは、ｘ軸方向（第１の方向）にＭ個、ｙ軸方向（第２の方向）にＮ個、配列した。ここで、Ｍ＝２０００、Ｎ＝１２００とした。そして、ｘ軸方向に延びた配線（図１の例では行データ線４３）に入力信号を印加し、Ｍ（＝２０００）画素分伝送後のクロストークによる信号劣化を評価した。

表１に示すように、本シミュレーションでは、ＲＲ／Ｎ及びＲＲ／Ｎ／ε×ｄを変化させた。ここで、ＲＲは、１画素ＰＩＸにおけるｘ軸方向に延びた配線のｘ軸方向の抵抗値Ｒａに対する導電層６０のｘ軸方向の抵抗値Ｒｂの比Ｒｂ／Ｒａ、Ｎはｙ軸方向の画素数である。さらに、εは保護層５０の比誘電率、ｄは保護層５０の厚さ［μｍ］である。

＜例１＞
ｘ軸方向に延びた配線は、幅３０μｍ、厚さ０．５μｍの銅配線とした。１画素ＰＩＸにおけるｘ軸方向に延びた配線の長さは、図１の画素ピッチＰｘに等しく、３６０μｍとした。１画素ＰＩＸにおけるｘ軸方向に延びた配線のｘ軸方向の抵抗値Ｒａは、実測値に基づいて、２２Ωとした。

なお、ｙ軸方向に延びた配線（図１の例では電源線４１、グランド線４２、及び列データ線４４）は、１画素ＰＩＸにおける配線のｘ軸方向の抵抗値に、ほとんど寄与しないため無視できる。また、画素ピッチＰｙは、３６０μｍとした。

配線に接続された半導体素子（図１の例では発光部２０及びＩＣチップ３０）の容量を１０ｆＦとした。
配線と導電層６０との間に設けられた保護層５０については、比誘電率ε＝２．３、厚さｄ＝１０μｍ、すなわち１／ε×ｄ≒４μｍとした。さらに、１画素ＰＩＸにおける保護層５０による配線と導電層６０との間の抵抗値を４００ＭΩとした。

ここで、図１７は、シミュレーションにおいて、配線に伝送させた入力信号の波形を示すグラフである。図１７に示すように、入力信号は、信号強度５、周期２μｓ（周波数５００ｋＨｚ）、デューティ比０．５の矩形波である。この入力信号をＭ（＝２０００）画素分、配線に伝送させた後の信号強度を調査した。信号強度が２．５を超える場合、読取可と判断した。
表１に示すように、例１では、ＲＲ／Ｎ＝１として、シミュレーションを行った。なお、例１では、ＲＲ／Ｎ／ε×ｄ≒４である。

＜例２＞
ＲＲを２倍し、ＲＲ／Ｎ＝２とした以外は、例１と同様の条件でシミュレーションを行った。なお、例２では、ＲＲ／Ｎ／ε×ｄ≒９である。

＜例３＞
ＲＲを４倍し、ＲＲ／Ｎ＝４とした以外は、例１と同様の条件でシミュレーションを行った。なお、例３では、ＲＲ／Ｎ／ε×ｄ≒１７である。

＜例４＞
ＲＲを６倍し、ＲＲ／Ｎ＝６とした以外は、例１と同様の条件でシミュレーションを行った。なお、例４では、ＲＲ／Ｎ／ε×ｄ≒２６である。

＜例５＞
ＲＲを８倍し、ＲＲ／Ｎ＝８とした以外は、例１と同様の条件でシミュレーションを行った。なお、例５では、ＲＲ／Ｎ／ε×ｄ≒３５である。

＜例６＞
ＲＲを１０倍し、ＲＲ／Ｎ＝１０とした以外は、例１と同様の条件でシミュレーションを行った。なお、例６では、ＲＲ／Ｎ／ε×ｄ≒４４である。

＜例７＞
ＲＲを１００倍し、ＲＲ／Ｎ＝１００とした以外は、例１と同様の条件でシミュレーションを行った。なお、例７では、ＲＲ／Ｎ／ε×ｄ≒４３５である。

＜例８＞
ＲＲを１０００倍し、ＲＲ／Ｎ＝１０００とした以外は、例１と同様の条件でシミュレーションを行った。なお、例８では、ＲＲ／Ｎ／ε×ｄ≒４３５０である。

＜例９＞
１／ε×ｄ≒０．００４３とした以外は、例８と同様の条件でシミュレーションを行った。なお、例９では、ＲＲ／Ｎ／ε×ｄ≒４であり、例１と等しい。

＜例１０＞
１／ε×ｄ≒０．０４３とした以外は、例８と同様の条件でシミュレーションを行った。なお、例１０では、ＲＲ／Ｎ／ε×ｄ≒４４であり、例６と等しい。

＜例１１＞
１／ε×ｄ≒０．４３とした以外は、例８と同様の条件でシミュレーションを行った。なお、例１０では、ＲＲ／Ｎ／ε×ｄ≒４３５であり、例７と等しい。

＜結果＞
図１８は、シミュレーション１に係る例２、例３、例６、例７、例８における配線を伝送後の信号波形を示すグラフである。
なお、図１８に示すグラフにおいて、例２はＥ２、例３はＥ３、例６はＥ６、例７はＥ７、例８はＥ８と記載されており、後述する図１９～図２１に示すグラフにおいても同様である。

図１８に示すように、例２、例３、例６、例７、例８の順に、信号強度が大きくなる。すなわち、表１に示すＲＲ／Ｎ及びＲＲ／Ｎ／ε×ｄが大きい程、信号強度も大きくなる。

図１８に示すように、例２では、時刻１μｓにおいて、信号強度が２．５を下回り、信号読取は不可である。図１８には示されていないが、例１は例２よりも信号強度が低く、信号読取は不可である。

図１８に示すように、例３、例６では、時刻１μｓにおいて、信号強度が２．５を超え、信号読取は可である。図１８には示されていないが、例４、例５についても同様である。例３、例４、例５、例６の順に、信号強度が大きくなる。
他方、図１８に示すように、例３、例６では、時間経過と共に信号強度が変化（増加）しており、この点は好ましくない。

図１８に示すように、例７、例８では、時刻１μｓにおいて、信号強度が４を超え、信号読取は良好である。また、図１８に示すように、例７、例８では、時間が経過しても信号強度がほとんど変化せず、好ましい。

次に、図１９は、シミュレーション１に係る例８、例９、例１０、例１１における配線を伝送後の信号波形を示すグラフである。
図１９に示すように、例９、例１０、例１１、例８の順に、信号強度が大きくなっている。すなわち、表１に示すＲＲ／Ｎ／ε×ｄが大きい程、信号強度も大きくなる。なお、表１に示すように、例８、例９、例１０、例１１では、ＲＲ／Ｎは、いずれも１０００である。

図１９に示すように、例９では、時刻１μｓにおいて、信号強度が２．５を下回り、信号読取は不可である。
図１９に示すように、例１０では、時刻１μｓにおいて、信号強度が２．５を超え、信号読取は可である。他方、図１９に示すように、例１０では、時間経過と共に信号強度が変化（増加）しており、この点は好ましくない。

図１９に示すように、例１１、例８では、時刻１μｓにおいて、信号強度が４を超え、信号読取は良好である。また、図１９に示すように、例１１、例８では、時間が経過しても信号強度がほとんど変化せず、好ましい。

＜シミュレーション２＞
次に、図２に示す導電層６０とアースとの間に別途抵抗素子を設けた場合についてのシミュレーション２を行った。導電層６０全体の抵抗値Ｒｂｔ（＝Ｒｂ／Ｎ×Ｍ）に対する抵抗素子の抵抗値Ｒｃの比Ｒｃ／Ｒｂｔを変化させた。

＜例１２＞
図２に示す導電層６０とアースとの間に別途抵抗素子を設け、導電層６０全体の抵抗値Ｒｂｔに対する抵抗素子の抵抗値Ｒｃの比Ｒｃ／Ｒｂｔ＝１とした以外は、例１と同様の条件でシミュレーションを行った。

すなわち、例１２では、例１と同様に、ＲＲ／Ｎ＝１、ＲＲ／Ｎ／ε×ｄ≒４である。ここで、ＲＲ／Ｎ＝Ｒｂ／Ｒａ／Ｎ＝（Ｒｂ／Ｎ）／Ｒａ＝１であるため、Ｒｂ／Ｎ＝Ｒａ＝２２Ωである。また、ｘ軸方向の画素数Ｍ＝２０００である。そのため、導電層６０全体の抵抗値Ｒｂｔ＝Ｒｂ／Ｎ×Ｍ＝２２Ω×２０００＝４４ｋΩである。
上述の通り、例１２では、Ｒｃ／Ｒｂｔ＝１としたため、抵抗素子の抵抗値Ｒｃ＝Ｒｂｔ＝４４ｋΩである。

＜例１３＞
導電層６０全体の抵抗値Ｒｂｔに対する抵抗素子の抵抗値Ｒｃの比Ｒｃ／Ｒｂｔ＝１０とした以外は、例１２と同様の条件でシミュレーションを行った。すなわち、例１３では、抵抗素子の抵抗値Ｒｃ＝１０Ｒｂｔ＝４４０ｋΩである。

＜例１４＞
導電層６０全体の抵抗値Ｒｂｔに対する抵抗素子の抵抗値Ｒｃの比Ｒｃ／Ｒｂｔ＝１００とした以外は、例１２と同様の条件でシミュレーションを行った。すなわち、例１４では、抵抗素子の抵抗値Ｒｃ＝１００Ｒｂｔ＝４４００ｋΩである。

＜結果＞
図２０は、シミュレーション２に係る例１２、例１３、例１４における配線を伝送後の信号波形を示すグラフである。
図２０に示すように、例１２、例１３、例１４の順に、信号強度が大きくなっている。すなわち、導電層６０全体の抵抗値Ｒｂｔに対する抵抗素子の抵抗値Ｒｃの比Ｒｃ／Ｒｂｔが大きい程、信号強度も大きくなる。

図２０に示すように、例１２では、時刻１μｓにおいて、信号強度が２．５を下回り、信号読取は不可である。
図２０に示すように、例１３では、時刻１μｓにおいて、信号強度が２．５を超え、信号読取は可である。他方、図２０に示すように、例１３では、時間経過と共に信号強度が変化（増加）しており、この点は好ましくない。

図２０に示すように、例１４では、時刻１μｓにおいて、信号強度が４を超え、信号読取は良好である。また、図２０に示すように、例１４では、時間が経過しても信号強度がほとんど変化せず、好ましい。

シミュレーション２の結果から、ＲＲ／Ｎ＜１０の場合でも、導電層６０とアースとの間に別途抵抗素子を設け、その抵抗値Ｒｃを適切に設定すれば、クロストークによる信号劣化を抑制できることが分かった。
シミュレーション２の結果から、抵抗素子の抵抗値Ｒｃは、導電層６０全体の抵抗値Ｒｂｔの１０倍以上が好ましく、１００倍以上がさらに好ましい。

＜シミュレーション３＞
次に、１画素ＰＩＸにおける保護層５０による配線と導電層６０との間の抵抗値を変化させるシミュレーション３を行った。

＜例１５＞
１画素ＰＩＸにおける保護層５０による配線と導電層６０との間の抵抗値を４００ＭΩから４ＭΩに変更した以外は、例８と同様の条件でシミュレーションを行った。すなわち、ＲＲ／Ｎ＝１０００、ＲＲ／Ｎ／ε×ｄ≒４３５０である。

＜例１６＞
１画素ＰＩＸにおける保護層５０による配線と導電層６０との間の抵抗値を４００ＭΩから０．４ＭΩに変更した以外は、例８と同様の条件でシミュレーションを行った。

＜例１７＞
１画素ＰＩＸにおける保護層５０による配線と導電層６０との間の抵抗値を４００ＭΩから０．０４ＭΩに変更した以外は、例８と同様の条件でシミュレーションを行った。

＜結果＞
図２１は、シミュレーション３に係る例１５、例１６、例１７及びシミュレーション１に係る例８における配線を伝送後の信号波形を示すグラフである。
図２１に示すように、例１７、例１６、例１５の順に、信号強度が大きくなっている。すなわち、１画素ＰＩＸにおける保護層５０による配線と導電層６０との間の抵抗値が大きい程、信号強度も大きくなる。なお、図２１において、例８の波形と例１５の波形とは一致しており、１画素ＰＩＸにおける保護層５０による配線と導電層６０との間の抵抗値が４００ＭΩの場合（例８）と４ＭΩの場合（例１５）とでは、差がない。

図２１に示すように、例８及び例１５では、時刻１μｓにおいて、信号強度が４を超え、信号読取は良好である。
図２１に示すように、例１６では、時刻１μｓにおいて、信号強度が２．５を超え、信号読取は可である。
図２１に示すように、例１７では、時刻１μｓにおいて、信号強度が２．５を下回り、信号読取は不可である。

シミュレーション３の結果から、絶縁層である保護層５０の抵抗値が小さ過ぎると、クロストークにより信号劣化が発生することが分かった。
シミュレーション３の結果から、１画素ＰＩＸにおける保護層５０による配線４０と導電層６０との間の抵抗値は、例えば０．４ＭΩ以上が好ましく、４ＭΩ以上がより好ましい。

なお、本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更できる。

１０ 透明基板
１１ 主基板
１２ 接着剤層
２０ 発光部
２１～２３ ＬＥＤ素子
３０ ＩＣチップ
４０ 配線
４１ 電源線
４２ グランド線
４２ａ グランド分岐線
４３ 行データ線
４３ａ 行データ分岐線
４４ 列データ線
４４ａ 列データ分岐線
４５ 駆動線
４６ データ出力線
４７ 制御信号線
５０ 保護層
６０ 導電層
７０ センサ
１００ 透明表示デバイス
１０１ 表示領域
１０２ 非表示領域
２００ 合わせガラス
２０１ 遮蔽部
２１０ａ、２１０ｂ 中間膜
２２０ａ、２２０ｂ ガラス板
３０１ 撮像領域
ＣＦ１～ＣＦ３ カラーフィルタ
ＦＲ１、ＦＲ２ フォトレジスト
ＩＷ 内部配線
ＭＬ１～ＭＬ３ マイクロレンズ
ＰＤ１～ＰＤ３ フォトダイオード
ＰＩＸ 画素

Claims (14)

1. 透明基板と、
   前記透明基板上において画素ごとに配置され、５０００００μｍ^２以下の面積を有する半導体素子と、
   前記半導体素子に接続され、第１の方向に延設された幅３００μｍ以下の配線と、
   前記透明基板上に配置された前記半導体素子と前記配線とを覆う透明絶縁層とを備え、視認側から背面側を視認可能な透明電子デバイスであって、
   前記透明絶縁層上には、透明性を有し、前記配線と電気的に絶縁されると共に接地された導電層が形成されており、
   前記画素は、前記第１の方向にＭ個、前記第１の方向と垂直な第２の方向にＮ個、配列されており、
   前記透明絶縁層の比誘電率をε、
   前記透明絶縁層の厚さをｄ［μｍ］、
   一画素における前記配線の前記第１の方向の抵抗値に対する前記導電層の前記第１の方向の抵抗値の比をＲＲとした場合、
   ＲＲ／Ｎ／ε×ｄ≧１５を満たす、
   透明電子デバイス。
2. ＲＲ／Ｎ≧１０である、
   請求項１に記載の透明電子デバイス。
3. ＲＲ／Ｎ＜１０であり、
   前記導電層とアースとの間に抵抗素子が設けられている、
   請求項１に記載の透明電子デバイス。
4. 前記抵抗素子の抵抗値は、前記導電層の全体の抵抗値の１０倍以上である、
   請求項３に記載の透明電子デバイス。
5. 一画素における前記透明絶縁層による前記配線と前記導電層との間の抵抗値が、０．４ＭΩ以上である、
   請求項１～４のいずれか一項に記載の透明電子デバイス。
6. 前記半導体素子は、１００００μｍ^２以下の面積を有する発光ダイオード素子であり、
   当該透明電子デバイスが、透明表示デバイスである、
   請求項１～４のいずれか一項に記載の透明電子デバイス。
7. 一対のガラス板と、
   前記一対のガラス板との間に設けられた透明電子デバイスと、を備えた合わせガラスであって、
   前記透明電子デバイスは、
   透明基板と、
   前記透明基板上において画素ごとに配置され、５０００００μｍ^２以下の面積を有する半導体素子と、
   前記半導体素子に接続され、第１の方向に延設された幅３００μｍ以下の配線と、
   前記透明基板上に配置された前記半導体素子と前記配線とを覆う透明絶縁層とを備え、視認側から背面側を視認可能であり、
   前記透明絶縁層上には、透明性を有し、前記配線と電気的に絶縁されると共に接地された導電層が形成されており、
   前記画素は、前記第１の方向にＭ個、前記第１の方向と垂直な第２の方向にＮ個、配列されており、
   前記透明絶縁層の比誘電率をε、
   前記透明絶縁層の厚さをｄ［μｍ］、
   一画素における前記配線の前記第１の方向の抵抗値に対する前記導電層の前記第１の方向の抵抗値の比をＲＲとした場合、
   ＲＲ／Ｎ／ε×ｄ≧１５を満たす、
   合わせガラス。
8. ＲＲ／Ｎ≧１０である、
   請求項７に記載の合わせガラス。
9. ＲＲ／Ｎ＜１０であり、
   前記導電層とアースとの間に抵抗素子が設けられている、
   請求項７に記載の合わせガラス。
10. 前記抵抗素子の抵抗値は、前記導電層の全体の抵抗値の１０倍以上である、
    請求項９に記載の合わせガラス。
11. 一画素における前記透明絶縁層による前記配線と前記導電層との間の抵抗値が、０．４ＭΩ以上である、
    請求項７～１０のいずれか一項に記載の合わせガラス。
12. 前記半導体素子は、１００００μｍ^２以下の面積を有する発光ダイオード素子であり、
    当該透明電子デバイスが、透明表示デバイスである、
    請求項７～１０のいずれか一項に記載の合わせガラス。
13. 前記一対のガラス板は、周縁に設けられた不透明な遮蔽部を備え、
    前記透明電子デバイスは、透明領域の周囲に設けられた不透明領域を備え、
    前記透明電子デバイスの前記不透明領域の少なくとも一部が、前記一対のガラス板の前記遮蔽部に設けられている、
    請求項７～１０のいずれか一項に記載の合わせガラス。
14. 自動車のウインドウガラスに用いられる、
    請求項７～１０のいずれか一項に記載の合わせガラス。

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