JP2024062922A - 表示装置、フレキシブル表示装置、及び表示装置の製造方法 - Google Patents

表示装置、フレキシブル表示装置、及び表示装置の製造方法 Download PDF

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Abstract

【課題】本開示は表示装置、フレキシブル表示装置、及び表示装置の製造方法に関する。【解決手段】本開示の一実施例による表示装置は、ベース層及び上記ベース層上に配置された画素回路を含む画素回路層と、上記ベース層上に配置され、上記画素回路と電気的に接続される発光素子と、を含む。上記画素回路は第１キャパシタ電極及び第２キャパシタ電極を含むストレージキャパシタとトランジスタとを含む。上記ベース層は凹部領域を含む。上記第１キャパシタ電極及び上記第２キャパシタ電極のそれぞれの少なくとも一部は上記凹部領域に配置される。【選択図】図１３

Description

本開示は表示装置、フレキシブル表示装置、及び表示装置の製造方法に関する。
情報化技術の発展に伴ってユーザと情報との間の連結媒体である表示装置の重要性が浮かび上がっている。表示装置は光を発散することができる発光素子と、発光素子を駆動するための画素回路と、を含む。
画素回路はストレージキャパシタを含む。ストレージキャパシタはキャパシタンスを形成するために２つ以上の電極が対向面を形成する構造を有する。
２つ以上の電極が十分なキャパシタンスを形成するために基板上にはストレージキャパシタを配置するための広い領域が必要となる。この場合、画素回路を形成するための工程及び設計上の制約があり得る。従って、ストレージキャパシタが効率的に配置できる構造が求められる。
韓国公開特許第２０１２－００６５６０７号公報
本開示の一課題は、ストレージキャパシタが効率的に配置されて画素回路に対する工程及び設計を綿密に行うことができる表示装置、フレキシブル表示装置、及び表示装置の製造方法を提供することである。
本開示の一実施例による表示装置は、ベース層及び上記ベース層上に配置された画素回路を含む画素回路層と、上記ベース層上に配置され、上記画素回路と電気的に接続される発光素子と、を含んでもよい。上記画素回路は第１キャパシタ電極及び第２キャパシタ電極を含むストレージキャパシタとトランジスタとを含んでもよい。上記ベース層は凹部領域を含んでもよい。上記第１キャパシタ電極及び上記第２キャパシタ電極のそれぞれの少なくとも一部は上記凹部領域に配置されてもよい。
実施例によると、上記第１キャパシタ電極と上記第２キャパシタ電極は絶縁層を介して対向する対向面を有してもよい。上記対向面は第１対向面及び第２対向面を含んでもよい。上記第１対向面は第１面に沿って形成されてもよい。上記第２対向面は上記第１面とは異なる第２面に沿って形成されてもよい。上記第２面のノーマル方向（ｎｏｒｍａｌ ｄｉｒｅｃｔｉｏｎ）は上記ベース層の厚さ方向とは異なってもよい。
実施例によると、上記凹部領域の上記ベース層の厚さ方向への深さは上記ベース層の０．１倍以上０．９５倍以下であってもよい。
実施例によると、上記ストレージキャパシタは上記凹部領域において井戸部を形成してもよい。上記画素回路層は上記画素回路を形成するための下部補助電極層、アクティブ層、及び層間導電層を含んでもよい。上記第１キャパシタ電極は上記下部補助電極層によって形成されてもよい。上記第２キャパシタ電極は上記アクティブ層によって形成されてもよい。
実施例によると、上記トランジスタは駆動トランジスタを含んでもよい。上記第１キャパシタ電極及び上記第２キャパシタ電極が上記駆動トランジスタの第１ソース電極及び第１ドレイン電極とは異なる層に形成されるように、上記第１ソース電極及び上記第１ドレイン電極は上記層間導電層によって形成されてもよい。
実施例によると、上記表示装置は、上記駆動トランジスタの第１ゲート電極と平面上で重畳し、上記下部補助電極層によって形成されるシンク電極層をさらに含んでもよい。上記第１キャパシタ電極は上記第１ソース電極及び上記シンク電極層と電気的に接続されてもよく、上記層間導電層が形成するブリッジパターンを介して上記発光素子のアノード電極と電気的に接続されてもよい。
実施例によると、上記表示装置は、上記画素回路と電気的に接続されたデータ線をさらに含んでもよい。上記トランジスタは上記データ線と電気的に接続されたスイッチングトランジスタをさらに含んでもよい。上記データ線が延長する方向と上記井戸部が延長する方向は平行であってもよい。
実施例によると、上記表示装置は、上記画素回路と電気的に接続されたデータ線をさらに含んでもよい。上記トランジスタは上記データ線と電気的に接続されたスイッチングトランジスタをさらに含んでもよい。上記井戸部は上記駆動トランジスタの第１ゲート電極と上記スイッチングトランジスタの第２ゲート電極との間に配置されてもよい。
実施例によると、上記第１ゲート電極及び上記第２ゲート電極が延長する方向と上記井戸部が延長する方向は平行であってもよい。
実施例によると、上記第２キャパシタ電極は上記スイッチングトランジスタの第２ソース電極と一体に形成され、上記第２スイッチングトランジスタの第２ドレイン電極と一体に形成されてもよい。
実施例によると、上記井戸部は平面視で上記層間導電層と重畳しなくてもよい。
実施例によると、上記表示装置は、それぞれ上記発光素子を含む第１副画素、第２副画素、及び第３副画素を含んでもよい。上記ストレージキャパシタは上記凹部領域において井戸部を形成してもよい。上記ストレージキャパシタは上記第１副画素に対する第１ストレージキャパシタ、上記第２副画素に対する第２ストレージキャパシタ、及び上記第３副画素に対する第３ストレージキャパシタを含んでもよい。上記第１ストレージキャパシタ、上記第２ストレージキャパシタ、及び上記第３ストレージキャパシタはそれぞれ上記井戸部を含んでもよい。
実施例によると、上記表示装置は、それぞれ上記発光素子を含む第１副画素、第２副画素、及び第３副画素を含んでもよい。上記ストレージキャパシタは上記凹部領域において井戸部を形成してもよい。上記ストレージキャパシタは上記第１副画素に対する第１ストレージキャパシタ、上記第２副画素に対する第２ストレージキャパシタ、及び上記第３副画素に対する第３ストレージキャパシタを含んでもよい。上記第１ストレージキャパシタ及び上記第２ストレージキャパシタには上記井戸部が形成されなくてもよい。上記第３ストレージキャパシタには上記井戸部が形成されてもよい。上記第３ストレージキャパシタが形成されるキャパシタンスは、上記第１ストレージキャパシタが形成するキャパシタ及び上記第２ストレージキャパシタが形成するキャパシタンスより大きくてもよい。
実施例によると、上記第１ストレージキャパシタ、上記第２ストレージキャパシタ、及び上記第３ストレージキャパシタのそれぞれの平面上での面積は互いに同じであってもよい。
実施例によると、上記第１ストレージキャパシタ、上記第２ストレージキャパシタ、及び上記第３ストレージキャパシタのそれぞれの平面上での構造は実質的に同じであってもよい。
実施例によると、上記画素回路層は上記画素回路が配置されていない回路フリー領域を含んでもよい。上記表示装置が背面発光構造を有するように、上記ベース層は光を透過することができる。
実施例によると、上記ストレージキャパシタは上記凹部領域において井戸部を形成してもよい。上記井戸部は第１方向に延長する長辺及び上記第１方向とは異なる第２方向に延長する短辺を含む形状を有してもよい。
実施例によると、上記ストレージキャパシタは上記凹部領域において井戸部を形成してもよい。上記井戸部は複数設けられてもよい。上記井戸部は第１方向に沿った行方向及び上記第１方向とは異なる第２方向に沿った列方向のマトリックス構造に配列されてもよい。
実施例によると、上記ストレージキャパシタは上記凹部領域において井戸部を形成してもよい。上記井戸部は複数設けられてもよい。上記井戸部は一方向に沿って順に配列されてもよい。
実施例によると、上記発光素子は有機発光素子（ＯＬＥＤ：ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）であってもよい。
実施例によると、上記表示装置は、ベンダブル（ｂｅｎｄａｂｌｅ）表示装置、カーブド（ｃｕｒｖｅｄ）表示装置、及びフォルダブル（ｆｏｌｄａｂｌｅ）表示装置のうち少なくとも１つであってもよい。
実施例によると、上記表示装置はベンディング線に沿って折り曲げられるように構成されてもよい。上記ストレージキャパシタは上記凹部領域において井戸部を形成してもよい。上記ベンディング線が延長する方向は上記井戸部が延長する方向と同じであってもよい。
実施例によると、上記トランジスタは第１層間導電層によって形成されたゲート電極及び上記第１層間導電層上の第２層間導電層によって形成されたソース電極及びドレイン電極を含んでもよい。上記第１キャパシタ電極は上記第１層間導電層によって形成されてもよい。上記第２キャパシタ電極は上記第２層間導電層によって形成されてもよい。
本開示の一実施例による表示装置は、ベース層及び上記ベース層上に配置された画素回路を含む画素回路層と、上記ベース層上に配置され、上記画素回路と電気的に接続される発光素子と、を含んでもよい。上記画素回路は互いに対向する対向面を有する第１キャパシタ電極及び第２キャパシタ電極を含むストレージキャパシタとトランジスタを含んでもよい。上記対向面は第１平面に存在する第１対向面、及び上記第１平面と夾角を形成する第２平面に存在する第２対向面を含んでもよい。上記第２平面のノーマル方向は上記ベース層の厚さ方向とは異なってもよい。
本開示の一実施例によるフレキシブル表示装置は、ベンディング線に沿って折り曲げられるフレキシブル表示装置であって、陥没領域を含むベース層と、少なくとも一部が上記陥没領域に配置されるキャパシタ電極を含むストレージキャパシタを含む画素回路と、上記画素回路と電気的に接続された発光素子と、を含んでもよい。上記陥没領域は上記ベンディング線に沿って延長する形状を有してもよい。
本開示の一実施例による表示装置の製造方法は、ベース層の少なくとも一部を除去して凹部領域を形成する段階と、上記ベース層上に下部線を形成する段階と、上記ベース層上に発光素子を形成する段階と、を含んでもよい。上記下部線を形成する段階は下部補助電極層、アクティブ層、及び層間導電層を形成する段階を含んでもよい。上記下部補助電極層を形成する段階はストレージキャパシタの第１キャパシタ電極が上記凹部領域内にパターニングされる段階を含んでもよい。上記アクティブ層を形成する段階は上記ストレージキャパシタの第２キャパシタ電極が上記凹部領域内にパターニングされる段階を含んでもよい。
実施例によると、上記第１キャパシタ電極と上記第２キャパシタ電極は絶縁層を介して対向する対向面を有してもよい。上記対向面は第１対向面及び第２対向面を含んでもよい。上記第１対向面は第１面に沿って形成されてもよい。上記第２対向面は上記第１面とは異なる第２面に沿って形成されてもよい。上記第２面のノーマル方向は上記ベース層の厚さ方向とは異なってもよい。
実施例によると、上記ベース層はガラス基板を含んでもよい。上記凹部領域を形成する段階は上記ベース層に対してウェットエッチング工程を行う段階を含んでもよい。
実施例によると、上記ベース層はポリイミドを含んでもよい。上記凹部領域を形成する段階は上記ベース層に対してレーザー工程を行う段階を含んでもよい。
実施例によると、上記下部線を形成する段階は、駆動トランジスタ及びスイッチングトランジスタを形成する段階を含んでもよい。上記アクティブ層を形成する段階は、上記駆動トランジスタの第１アクティブ層及び上記スイッチングトランジスタの第２アクティブ層及び第２ソース電極を形成する段階を含んでもよい。上記層間導電層を形成する段階は、上記駆動トランジスタの第１ソース電極、第１ゲート電極、第１ドレイン電極、上記スイッチングトランジスタの第２ゲート電極、第２ドレイン電極を形成する段階を含んでもよい。上記第１キャパシタ電極は上記第１ソース電極と電気的に接続されてもよい。上記第２キャパシタ電極は上記第２ドレイン電極と電気的に接続されてもよい。
本開示の一実施例によると、ストレージキャパシタが効率的に配置されて画素回路に対する工程及び設計を綿密に行うことができる表示装置、フレキシブル表示装置、及び表示装置の製造方法を提供することができる。
一実施例による表示装置を示す概略平面図である。 一実施例による表示装置を示す概略平面図である。 一実施例による表示装置を示すブロック図である。 一実施例による表示装置を示す概略断面図である。 一実施例による副画素に含まれる画素回路を示す図である。 一実施例による表示装置の積層構造を説明するための概略断面図である。 一実施例による電極構造を示す概略平面図である。 一実施例による電極構造を示す概略平面図である。 一実施例によるストレージキャパシタの構造を示す概略ブロック図である。 一実施例によるストレージキャパシタを示す概略図である。 一実施例によるストレージキャパシタを示す概略図である。 一実施例によるストレージキャパシタを示す概略図である。 図８のＡ～Ａ’及びＢ～Ｂ’に沿った概略断面図である。 図８のＣ～Ｃ’に沿った概略断面図である。 一実施例によるストレージキャパシタの配列構造を示す概略平面図である。 一実施例によるストレージキャパシタの配列構造を示す概略平面図である。 図１６のＤ～Ｄ’に沿った概略断面図である。 一実施例によるストレージキャパシタの井戸部とゲート線及びデータ線間の関係を説明するための概略平面図である。 一実施例による副画素のストレージキャパシタの面積に関して説明するための概略平面図である。 表示装置が背面発光構造を有する実施例を説明するための概略断面図である。 他の実施例による表示装置の積層構造を説明するための概略断面図である。 他の実施例によるストレージキャパシタを示す概略断面図である。 一実施例による表示装置の製造方法を示す工程段階別の概略断面図である。 一実施例による表示装置の製造方法を示す工程段階別の概略断面図である。 一実施例による表示装置の製造方法を示す工程段階別の概略断面図である。 一実施例による表示装置の製造方法を示す工程段階別の概略断面図である。
本開示は多様に変更を加えることができ、また、様々な形態を有することができるため、特定の実施例を図面に例示し以下で詳細に説明する。しかし、これは本開示を特定の開示形態に限定するものではなく、本開示の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解すべきである。
第１、第２などの用語は様々な構成要素を説明するために用いられるが、上記構成要素は上記用語により限定されてはならない。上記用語は一構成要素を他の構成要素と区別するためだけに用いられる。例えば、本開示の権利範囲から外れない範囲内で、第１構成要素は第２構成要素と称されてもよく、同様に、第２構成要素も第１構成要素と称されてもよい。単数の表現は文脈上明らかに違う意味を持たない限り、複数の表現を含む。
本開示において、「含む」または「有する」などの用語は、本明細書に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらの組み合わせが存在することを示すものであり、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらの組み合わせの存在または付加可能性を事前に排除するものではないと理解すべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるというときは、他の部分の「真上に」ある場合のみならず、その中間に他の部分が介在されている場合も含む。また、本明細書において、ある層、膜、領域、板などの部分が他の部分上（ｏｎ）に形成されたというときは、形成された方向は上部方向のみに限らず、側面や下部方向に形成されたことを含む。逆に、層、膜、領域、板などの部分が他の部分の「下に」あるというときは、他の部分の「真下に」ある場合のみならず、その中間に他の部分が介在されている場合も含む。
本開示は表示装置、フレキシブル表示装置、及び表示装置の製造方法に関する。以下では、添付の図面を参照して実施例による表示装置、フレキシブル表示装置、及び表示装置の製造方法に関して説明する。
まず、図１～図３を参照して、実施例による表示装置１について説明する。図１及び図２は一実施例による表示装置を示す概略平面図である。図３は一実施例による表示装置を示すブロック図である。
表示装置１は光を発散するように構成される。表示装置１は発光素子ＬＤ（図４を参照）を光源として用いた電子装置であってもよい。表示装置１は様々な装置に適用可能であり、適用可能な装置は特別な例示に限定されない。
実施例によると、表示装置１はフレキシブル表示装置であってもよい。例えば、表示装置１は、ローラブル（ｒｏｌｌａｂｌｅ）表示装置、ベンダブル表示装置、カーブド表示装置、及びフォルダブル表示装置のうち１つ以上であってもよい。例えば、表示装置１はベンディング線ＢＬに沿って折り曲げられてもよい（図２を参照）。実施例によると、ベンディング線ＢＬは第２方向ＤＲ２に沿って延長されてもよく、ベンディング線ＢＬの延長する方向はストレージキャパシタＣＳＴに含まれた井戸部１０００（図９を参照）が延長する方向に対応することができる。これに関する詳細は後述する。
表示装置１はベース層ＢＳＬ及びベース層ＢＳＬ上の副画素ＳＰＸを含んでもよい。副画素ＳＰＸは複数設けられて、１つ以上の画素ＰＸＬを形成することができる。表示装置１は表示領域ＤＡ及び非表示領域ＮＤＡを含んでもよい。非表示領域ＮＤＡは表示領域ＤＡ以外の領域を意味することができる。非表示領域ＮＤＡは表示領域ＤＡの少なくとも一部を取り囲んでもよい。
ベース層ＢＳＬは表示装置１のベース部材を形成することができる。ベース層ＢＳＬは硬質または軟性の基板やフィルムであってもよい。例えば、ベース層ＢＳＬはガラス（ｇｌａｓｓ）（または強化ガラス）基板を含んでもよい。または、ベース層ＢＳＬはプラスチックまたは金属を含む軟性基板または軟性フィルムを含んでもよい。または、ベース層ＢＳＬは絶縁層を含む構造であってもよい。実施例によると、表示装置１がフレキシブル表示装置である場合、ベース層ＢＳＬはポリイミド（ｐｏｌｙｉｍｉｄｅ）のような高分子樹脂などの絶縁物質を含んでもよい。実施例によると、ベース層ＢＳＬは実質的に透明であってもよい。この場合、表示装置１が背面発光構造を有する実施例を具現することができる。ただし、本開示は特別な例示に必ずしも限定されない。
表示領域ＤＡは副画素ＳＰＸが配置された領域を意味することができる。非表示領域ＮＤＡは副画素ＳＰＸが配置されていない領域を意味することができる。非表示領域ＮＤＡには副画素ＳＰＸと電気的に接続される配線及びパッドなどが配置されてもよい。
実施例によると、画素ＰＸＬ（または副画素ＳＰＸ）は、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３を含んでもよい。１つ以上の第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３は画素ユニットを形成することができる。例えば、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３のそれぞれは単色の光を放出することができる。例えば、第１副画素ＳＰＸ１は緑（例えば、第１色）の光を放出する緑色画素であり、第２副画素ＳＰＸ２は赤（例えば、第２色）の光を放出する赤色画素であり、第３副画素ＳＰＸ３は青（例えば、第３色）の光を放出する青色画素であってもよい。
実施例によると、表示装置１は画素部１１０、ゲート駆動部１２０、データ駆動部１３０、及び制御部１４０を含んでもよい。
画素部１１０は表示領域ＤＡ内に配置された副画素ＳＰＸを含んでもよい。画素部１１０は走査線ＳＬ及びデータ線ＤＬに接続される副画素ＳＰＸを含んでもよい。
ゲート駆動部１２０は画素部１１０の一側に配置されてもよい。ゲート駆動部１２０は制御部１４０から第１制御信号ＳＣＳを受信することができる。ゲート駆動部１２０は副画素ＳＰＸに走査信号を提供することができる。ゲート駆動部１２０は第１制御信号ＳＣＳに応答して、第１方向ＤＲ１に沿って延長する走査線ＳＬに走査信号を供給することができる。走査信号は走査線ＳＬを介して副画素ＳＰＸに提供されることができる。
第１制御信号ＳＣＳはゲート駆動部１２０の駆動タイミングを制御するための信号であってもよい。第１制御信号ＳＣＳは走査信号のための走査開始信号及び複数のクロック信号を含んでもよい。走査信号は該当走査信号が供給されるトランジスタのタイプに対応するゲートオンレベルに設定されてもよい。
データ駆動部１３０は画素部１１０の一側に配置されてもよい。データ駆動部１３０は制御部１４０から第２制御信号ＤＣＳを受信することができる。データ駆動部１３０は副画素ＳＰＸにデータ信号を提供することができる。データ駆動部１３０は第２制御信号ＤＣＳに応答して第２方向ＤＲ２に沿って延長するデータ線ＤＬにデータ信号を供給することができる。例えば、第２制御信号ＤＣＳはデータ線ＤＬを介して副画素ＳＰＸに提供されてもよい。第２制御信号ＤＣＳはデータ駆動部１３０の駆動タイミングを制御するための信号であってもよい。
実施例によると、表示装置１は補償部（不図示）をさらに含んでもよい。補償部は制御部１４０から副画素ＳＰＸのセンシング及び劣化補償のための第３制御信号を受信することができる。補償部はセンシング線ＳＥＮＬ（図５を参照）を介して副画素ＳＰＸから抽出されるセンシング値（電流または電圧情報）の提供を受けることができる。補償部は上記センシング値に基づいて副画素ＳＰＸの劣化を補償する補償値を生成することができる。
走査線ＳＬは画素行（例えば、第１方向ＤＲ１）に沿って延長されて副画素ＳＰＸに電気的に接続されてもよい。データ線ＤＬは画素列（例えば、第２方向ＤＲ２）に沿って延長されて副画素ＳＰＸに電気的に接続されてもよい。
図３では、ゲート駆動部１２０、データ駆動部１３０、及び制御部１４０が区分されて示されているが、ゲート駆動部１２０、データ駆動部１３０、及び制御部１４０の少なくとも一部は１つのモジュールまたはＩＣチップ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｃｈｉｐ）に統合されてもよい。
次いで、図４を参照して、実施例による副画素ＳＰＸを形成するための表示装置１の積層構造について説明する。図４は一実施例による表示装置を示す概略断面図である。
実施例によると、表示装置１（または副画素ＳＰＸ）は発光素子ＬＤを含んでもよい。実施例によって、発光素子ＬＤは様々な形態で提供されることができる。本明細書では、説明の便宜上、発光素子ＬＤが有機発光素子である実施例を基準として説明する。
図４を参照すると、表示装置１は、画素回路層ＰＣＬ及び発光素子層ＥＭＬを含んでもよい。
画素回路層ＰＣＬは発光素子ＬＤを駆動するための画素回路ＰＸＣ（図５を参照）を含んでもよい。画素回路層ＰＣＬはベース層ＢＳＬと、画素回路を形成するための導電層と、上記導電層の間に配置された絶縁層と、を含んでもよい。画素回路層ＰＣＬを形成するための積層構造については図６以降の図面を参照して詳細に後述する。
画素回路ＰＸＣは、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含んでもよく、発光素子ＬＤと電気的に接続されて発光素子ＬＤが光を発散するための電気的信号を提供することができる。画素回路ＰＸＣの構造については図５を参照して後述する。
発光素子層ＥＭＬは画素回路層ＰＣＬ上に配置されてもよい。実施例によると、発光素子層ＥＭＬは発光素子ＬＤ、画素定義膜ＰＤＬ、及び薄膜封止膜ＴＦＥを含んでもよい。
発光素子ＬＤは画素回路層ＰＣＬ上に配置されてもよい。実施例によると、発光素子ＬＤは第１電極ＥＬＴ１、発光層ＥＬ、及び第２電極ＥＬＴ２を含んでもよい。実施例によると、発光層ＥＬは画素定義膜ＰＤＬによって定義される領域に配置されることができる。発光層ＥＬの一面は第１電極ＥＬＴ１と電気的に接続され、発光層ＥＬの他面は第２電極ＥＬＴ２と電気的に接続されることができる。
第１電極ＥＬＴ１は発光層ＥＬに対するアノード電極であり、第２電極ＥＬＴ２は発光層ＥＬに対する共通電極（またはカソード電極）であってもよい。実施例によると、第１電極ＥＬＴ１及び第２電極ＥＬＴ２は導電性物質を含んでもよい。例えば、第１電極ＥＬＴ１は反射特性を含む導電性物質を含み、第２電極ＥＬＴ２は透明導電性物質を含んでもよいが、本開示は必ずしもこれに限定されない。
発光層ＥＬは光生成層（ｌｉｇｈｔ ｇｅｎｅｒａｔｉｏｎ ｌａｙｅｒ）を含む多層薄膜構造を有することができる。発光層ＥＬは、正孔を注入する正孔注入層（ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）と、正孔の輸送性に優れ、光生成層で結合されなかった電子の移動を抑制して正孔と電子の再結合の機会を増やすための正孔輸送層（ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）と、注入された電子と正孔の再結合により光を発する光生成層と、光生成層で結合されなかった正孔の移動を抑制するための正孔抑制層（ｈｏｌｅ ｂｌｏｃｋｉｎｇ ｌａｙｅｒ）と、電子を上記光生成層に円滑に輸送するための電子輸送層（ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）と、電子を注入する電子注入層（ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）と、を備えることができる。発光層ＥＬは第１電極ＥＬＴ１及び第２電極ＥＬＴ２から提供される電気的信号に基づいて光を発散することができる。
画素定義膜ＰＤＬは画素回路層ＰＣＬ上に配置されて、発光層ＥＬが配列される位置を定義することができる。画素定義膜ＰＤＬは有機材料を含んでもよい。実施例によると、画素定義膜ＰＤＬはアクリル樹脂（ａｃｒｙｌｉｃ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌ ｒｅｓｉｎ）、ポリアミド樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、ポリイミド樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）の群のうち１つ以上を含んでもよいが、本開示はこれに限定されない。
薄膜封止膜ＴＦＥは発光素子ＬＤ（例えば、第２電極ＥＬＴ２）上に配置されてもよい。薄膜封止膜ＴＦＥは発光素子ＬＤと画素定義膜ＰＤＬによって生じた段差を緩和することができる。薄膜封止膜ＴＦＥは発光素子ＬＤをカバーする複数の絶縁膜を含んでもよい。実施例によると、薄膜封止膜ＴＦＥは無機膜と有機膜が交互に積層された構造を有することができる。
次いで、図５を参照して実施例による画素回路ＰＸＣについて説明する。図５は一実施例による副画素に含まれる画素回路を示す図である。図５を参照すると、副画素ＳＰＸは画素回路ＰＸＣを含んでもよい。画素回路ＰＸＣは発光素子ＬＤを駆動するように構成される。実施例によって、１つの画素ユニットを形成するための副画素ＳＰＸのそれぞれは画素回路ＰＸＣを含んでもよい。
画素回路ＰＸＣは走査線ＳＬ、データ線ＤＬ、第１電源線ＰＬ１、及び第２電源線ＰＬ２と電気的に接続されてもよい。画素回路ＰＸＣはセンシング線ＳＥＮＬと電気的にさらに接続されてもよい。
発光素子ＬＤはデータ線ＤＬから提供されるデータ信号に対応する光を発散するように構成されてもよい。
画素回路ＰＸＣは第１電源線ＰＬ１と発光素子ＬＤとの間に配置されてもよい。画素回路ＰＸＣは、第１走査信号が供給される走査線ＳＬ及びデータ信号が供給されるデータ線ＤＬに電気的に接続されてもよい。画素回路ＰＸＣは、第２走査信号が供給される走査制御線ＳＳＬと電気的に接続され、レファレンス電源（または初期化電源）またはセンシング回路に接続されたセンシング線ＳＥＮＬに電気的に接続されてもよい。実施例によると、第２走査信号は第１走査信号と同じまたは異なってもよい。第２走査信号が第１走査信号と同じである場合、走査制御線ＳＳＬは走査線ＳＬと統合されてもよいが、本開示は必ずしもこれに限定されない。
画素回路ＰＸＣは１つ以上の回路素子を含んでもよい。例えば、画素回路ＰＸＣは第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、及びストレージキャパシタＣＳＴを含んでもよい。
第１トランジスタＭ１は第１電源線ＰＬ１と第２ノードＮ２との間に電気的に接続されてもよい。第２ノードＮ２は画素回路ＰＸＣと発光素子ＬＤとが接続されるノードであってもよい。例えば、第２ノードＮ２は第１トランジスタＭ１の一電極（第１ソース電極ＳＥ１（図８を参照））と発光素子ＬＤの第１電極ＥＬＴ１とが接続されるノードであってもよい。第１トランジスタＭ１の第１ゲート電極ＧＥ１（図８を参照）は第１ノードＮ１に電気的に接続されてもよい。第１トランジスタＭ１は第１ノードＮ１の電圧に対応して発光素子ＬＤに供給される駆動電流を制御することができる。第１トランジスタＭ１は駆動トランジスタであってもよい。
実施例によると、第１トランジスタＭ１（例えば、第１トランジスタＭ１のゲート電極）の下部には、第２ノードＮ２と電気的に接続され、発光素子ＬＤに供給されるアノード信号が印加されるシンク電極層ＣＹＮＣが配置されてもよい。
第２トランジスタＭ２はデータ線ＤＬと第１ノードＮ１との間に電気的に接続されてもよい。そして、第２トランジスタＭ２の第２ゲート電極ＧＥ２（図８を参照）は走査線ＳＬに電気的に接続されてもよい。第２トランジスタＭ２は走査線ＳＬからゲートオン電圧（例えば、ハイレベル電圧）の第１走査信号が供給されるときターンオンされて、データ線ＤＬと第１ノードＮ１とを電気的に接続することができる。
それぞれのフレーム期間毎にデータ線ＤＬには該当フレームのデータ信号が供給され、上記データ信号はゲートオン電圧の第１走査信号が供給される期間の間第２トランジスタＭ２を介して第１ノードＮ１に伝達される。第２トランジスタＭ２はそれぞれのデータ信号を副画素ＳＰＸの内部に伝達するためのスイッチングトランジスタであってもよい。
ストレージキャパシタＣＳＴの第１キャパシタ電極ＬＥは第２ノードＮ２に電気的に接続されてもよく、第２キャパシタ電極ＵＥは第１ノードＮ１に電気的に接続されてもよい。ストレージキャパシタＣＳＴはそれぞれのフレーム期間の間第１ノードＮ１に供給されるデータ信号に対応する電圧を充電する。
第３トランジスタＭ３は第２ノードＮ２とセンシング線ＳＥＮＬとの間に電気的に接続されてもよい。第３トランジスタＭ３の第３ゲート電極ＧＥ３（図８を参照）は走査制御線ＳＳＬに接続されてもよい。第３トランジスタＭ３は走査制御線ＳＳＬからゲートオン電圧（例えば、ハイレベル電圧）の第２走査信号（または第１走査信号）が供給されるときターンオンされて、センシング線ＳＥＮＬに供給されるレファレンス電圧（または初期化電圧）を第２ノードＮ２に伝達するか、または第２ノードＮ２の電圧をセンシング線ＳＥＮＬに伝達することができる。センシング線ＳＥＮＬを介してセンシング回路に伝達された第２ノードＮ２の電圧は外部回路（例えば、制御部１４０）に提供されて副画素ＳＰＸの特性ばらつきの補償などに用いられてもよい。
一方、図５では、画素回路ＰＸＣに含まれるトランジスタを全てＮ型トランジスタと示しているが、本開示はこれに限定されない。例えば、第１、第２及び第３トランジスタＭ１、Ｍ２、Ｍ３のうち少なくとも１つはＰ型トランジスタに変更されてもよい。また、副画素ＳＰＸの構造及び駆動方式は実施例によって多様に変わってもよい。
発光素子ＬＤは第１電源線ＰＬ１と第２電源線ＰＬ２との間に電気的に接続されてもよい。例えば、発光素子ＬＤの第１電極ＥＬＴ１は画素回路ＰＸＣと電気的に接続されてもよく、発光素子ＬＤの第２電極ＥＬＴ２は第２電源線ＰＬ２と電気的に接続されてもよい。
第１電源線ＰＬ１の電源と第２電源線ＰＬ２の電源とは異なる電位を有することができる。例えば、第１電源線ＰＬ１の電源は第１電源ＶＤＤから電源の供給を受ける高電位画素電源であり、第２電源線ＰＬ２の電源は第２電源ＶＳＳから電源の供給を受ける低電位画素電源であってもよい。第１電源線ＰＬ１の電源と第２電源線ＰＬ２の電源との電位差は発光素子ＬＤの閾値電圧以上に設定されてもよい。
第１電源線ＰＬ１は第１トランジスタＭ１と電気的に接続されてもよい。第２電源線ＰＬ２は発光素子ＬＤのカソード電極（例えば、第２電極ＥＬＴ２）と電気的に接続されてもよい。
それぞれの発光素子ＬＤは第１電源線ＰＬ１と第２電源線ＰＬ２との間に順方向に接続されてそれぞれの有効光源を形成することができる。このような有効光源が集まって副画素ＳＰＸの発光素子ＬＤを構成することができる。
発光素子ＬＤは画素回路ＰＸＣを介して供給される駆動電流に対応する輝度で発光することができる。それぞれのフレーム期間中に、画素回路ＰＸＣはデータ信号に対応する駆動電流を発光素子ＬＤに供給することができる。発光素子ＬＤはそれに流れる電流に対応する輝度で発光することができる。
実施例による副画素ＳＰＸに対する画素回路ＰＸＣは上述の例示に限定されない。実施例によって、画素回路ＰＸＣは７つのトランジスタと１つのストレージキャパシタをさらに含んでもよい。
次いで、図６～図２０を参照して一実施例による表示装置１の電極の構造について説明する。上述の内容と重複する内容に対する説明は簡略化または省略する。
図６は一実施例による表示装置の積層構造を説明するための概略断面図である。図６を参照すると、実施例による表示装置１（例えば、画素回路層ＰＣＬ）に含まれた積層構造は、ベース層ＢＳＬ、下部補助電極層ＢＭＬ、バッファ層ＢＦＬ、アクティブ層ＡＣＴ、ゲート絶縁層ＧＩ、層間導電層ＩＣＬ、層間絶縁層ＩＬＤ、及び保護層ＰＳＶが順に積層された構造において少なくとも一部がパターニングされた形態を有することができる。例えば、上述の電極層は一構造に応じてパターニングされて画素回路ＰＸＣを形成することができる。ベース層ＢＳＬ上に形成された下部補助電極層ＢＭＬ、アクティブ層ＡＣＴ、及び層間導電層ＩＣＬは下部線と称することができる。
ベース層ＢＳＬは表示装置１の基底面を形成（または構成）することができる。上述のようにベース層ＢＳＬは様々な物質を含んでもよく、その例示は特に限定されない。
バッファ層ＢＦＬは半導体を含むアクティブ層ＡＣＴへの不純物の拡散または透湿を防止するための層であってもよい。実施例によると、バッファ層ＢＦＬはシリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、及びアルミニウム酸化物（ＡｌＯｘ）の群のうち１つ以上を含んでもよい。ただし、本開示は上述の例示に必ずしも限定されない。
アクティブ層ＡＣＴは半導体を含んでもよい。例えば、アクティブ層ＡＣＴはポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）、アモルファスシリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）、及び酸化物半導体の群のうち１つ以上を含んでもよい。実施例によって、アクティブ層ＡＣＴは酸化物半導体を含み、ストレージキャパシタＣＳＴの一電極を形成することもできる。
アクティブ層ＡＣＴは、第１トランジスタＭ１、第２トランジスタＭ２、及び第３トランジスタＭ３のチャネルを形成することができ、層間導電層ＩＣＬの一部である。アクティブ層ＡＣＴのうち、第１トランジスタＭ１、第２トランジスタＭ２、及び第３トランジスタＭ３のそれぞれのソース電極ＳＥ１、ＳＥ２、ＳＥ３またはドレイン電極ＤＥ１、ＤＥ２、ＤＥ３と接触する部分には不純物がドープされてもよい。
下部補助電極層ＢＭＬ及び層間導電層ＩＣＬは導電性物質を含んでもよい。実施例によると、下部補助電極層ＢＭＬ及び層間導電層ＩＣＬのそれぞれは１つ以上の導電層を含んでもよい。実施例によると、下部補助電極層ＢＭＬ及び層間導電層ＩＣＬのそれぞれは、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、及び白金（Ｐｔ）の群のうち１つ以上を含んでもよい。ただし、本開示は上述の例示に必ずしも限定されない。
ゲート絶縁層ＧＩ及び層間絶縁層ＩＬＤはアクティブ層ＡＣＴ及び層間導電層ＩＣＬ上に配置されてもよい。保護層ＰＳＶは層間絶縁層ＩＬＤ上に配置されてもよい。実施例によると、ゲート絶縁層ＧＩ及び層間絶縁層ＩＬＤのうち少なくとも１つに形成されたコンタクト部材ＣＨ（図７を参照）を介して下部補助電極層ＢＭＬ、アクティブ層ＡＣＴ、及び層間導電層ＩＣＬのうち２つ以上は互いに電気的に接続されてもよい。層間導電層ＩＣＬまたはアクティブ層ＡＣＴは保護層ＰＳＶに形成されたコンタクト部（例えば、第１コンタクト部ＣＮＴ１）（図８を参照）及び第２コンタクト部ＣＮＴ２（図８を参考）を介して第１電極ＥＬＴ１と電気的に接続されてもよい。
ゲート絶縁層ＧＩ及び層間絶縁層ＩＬＤは無機材料を含んでもよい。保護層ＰＳＶは有機材料を含んでもよい。保護層ＰＳＶはビア層であってもよい。ただし、本開示は特別な例示に必ずしも限定されない。
次いで、図７及び図８を参照して画素回路層ＰＣＬを形成するための電極の平面構造について説明する。以下の図では、図６を参照して上述した層と同じ層（例えば、同じ工程内のパターニング）を互いに同じパターニングと表すことができる。
図７及び図８は一実施例による電極構造を示す概略平面図である。図８には下部補助電極層ＢＭＬ、アクティブ層ＡＣＴ、及び層間導電層ＩＣＬが示されている。また、図８には、画素回路層ＰＣＬの電極と発光素子層ＥＭＬとの位置関係を説明するために、発光素子層ＥＭＬの第１電極ＥＬＴ１及び第２電極ＥＬＴ２と第２電源線ＰＬ２を電気的に接続するための接続電極ＣＥＬＴがさらに示されている。
図７及び図８において、コンタクト部ＣＮＴ１、ＣＮＴ２は四角形状にＸ字が表示された形態を有するように示されている。図７及び図８において、互いに異なるパターン（例えば、下部補助電極層ＢＭＬ、アクティブ層ＡＣＴ、及び層間導電層ＩＣＬ）を電気的に接続するためのコンタクト部材ＣＨは相対的により濃いパターニングで表される四角形状で示されている。
画素回路ＰＸＣ及び画素回路ＰＸＣと接続された線が配置（またはパターニング）されてもよい。
例えば、画素回路ＰＸＣは第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、及び第３画素回路ＰＸＣ３を含んでもよい。第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、及び第３画素回路ＰＸＣ３のそれぞれは第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、及びストレージキャパシタＣＳＴを含んでもよい。第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、及び第３画素回路ＰＸＣ３は第２方向ＤＲ２に沿って互いに離隔されてもよい。第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、及び第３画素回路ＰＸＣ３のそれぞれは互いに異なる副画素ＳＰＸのそれぞれに対する画素回路ＰＸＣであってもよい。
第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、及び第３画素回路ＰＸＣ３のそれぞれの第１トランジスタＭ１は、第１ソース電極ＳＥ１、第１ゲート電極ＧＥ１、第１ドレイン電極ＤＥ１、及び第１アクティブ層ＡＣＴ１を含んでもよい。実施例によると、第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、及び第３画素回路ＰＸＣ３のそれぞれの第２トランジスタＭ２は、第２ソース電極ＳＥ２、第２ゲート電極ＧＥ２、第２ドレイン電極ＤＥ２、及び第２アクティブ層ＡＣＴ２を含んでもよい。実施例によると、第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、及び第３画素回路ＰＸＣ３のそれぞれの第３トランジスタＭ３は、第３ソース電極ＳＥ３、第３ゲート電極ＧＥ３、第３ドレイン電極ＤＥ３、及び第３アクティブ層ＡＣＴ３を含んでもよい。
ストレージキャパシタＣＳＴは第１キャパシタ電極ＬＥ及び第２キャパシタ電極ＵＥを含んでもよい。実施例によると、第１キャパシタ電極ＬＥは下部補助電極層ＢＭＬによって形成されてもよい。第２キャパシタ電極ＵＥはアクティブ層ＡＣＴによって形成されてもよい。第１キャパシタ電極ＬＥは下部電極であってもよい。第２キャパシタ電極ＵＥは上部電極であってもよい。実施例によると、ストレージキャパシタＣＳＴは第１画素回路ＰＸＣ１に対する第１ストレージキャパシタＣＳＴ１と、第２画素回路ＰＸＣ２に対する第２ストレージキャパシタＣＳＴ２と、第３画素回路ＰＸＣ３に対する第３ストレージキャパシタＣＳＴ３と、を含んでもよい。
ストレージキャパシタＣＳＴは井戸部１０００を含んでもよい。実施例によると、井戸部１０００は陥没部であってもよい。実施例によると、井戸部１０００は垂直対向面を形成する部分であってもよい。
井戸部１０００は、第１井戸部１２００、第２井戸部１４００、及び第３井戸部１６００を含んでもよい。第１井戸部１２００は第１ストレージキャパシタＣＳＴ１に含まれてもよい。第２井戸部１４００は第２ストレージキャパシタＣＳＴ２に含まれてもよい。第３井戸部１６００は第３ストレージキャパシタＣＳＴ３に含まれてもよい。井戸部１０００については図９～図２０を参照して詳細に後述する。
走査線ＳＬは第１方向ＤＲ１に延長することができる。走査線ＳＬは層間導電層ＩＣＬによって形成されてもよい。走査線ＳＬはコンタクト部材ＣＨ及び下部補助電極層ＢＭＬの一部を介して第２ゲート電極ＧＥ２と電気的に接続されてもよい。
データ線ＤＬは第２方向ＤＲ２に延長することができる。データ線ＤＬは第１方向ＤＲ１に互いに離隔されてもよい。データ線ＤＬは第１データ線ＤＬ１、第２データ線ＤＬ２、及び第３データ線ＤＬ３を含んでもよい。第１データ線ＤＬ１は第１画素回路ＰＸＣ１に対するデータ線であって、第１画素回路ＰＸＣ１の第２ドレイン電極ＤＥ２と電気的に接続されてもよい。第２データ線ＤＬ２は第２画素回路ＰＸＣ２に対するデータ線であって、第２画素回路ＰＸＣ２の第２ドレイン電極ＤＥ２と電気的に接続されてもよい。第３データ線ＤＬ３は第３画素回路ＰＸＣ３に対するデータ線であって、第３画素回路ＰＸＣ３の第２ドレイン電極ＤＥ２と電気的に接続されてもよい。
走査制御線ＳＳＬは第１方向ＤＲ１に延長することができる。走査制御線ＳＳＬは層間導電層ＩＣＬによって形成されてもよい。走査制御線ＳＳＬはコンタクト部材ＣＨ及び下部補助電極層ＢＭＬの一部を介して第３ゲート電極ＧＥ３と電気的に接続されてもよい。
センシング線ＳＥＮＬは第２方向ＤＲ２に延長することができる。センシング線ＳＥＮＬは第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、第３画素回路ＰＸＣ３の第３トランジスタＭ３の第３ドレイン電極ＤＥ３と電気的に接続されてもよい。
第１電源線ＰＬ１は、第１方向ＤＲ１に延長する第１＿１電源線ＰＬ１＿１と、第２方向ＤＲ２に延長する第１＿２電源線ＰＬ１＿２と、を含んでもよい。これにより、第１電源線ＰＬ１はメッシュ状を形成して各副画素ＳＰＸに第１電源ＶＤＤを供給することができる。第１電源線ＰＬ１は層間導電層ＩＣＬ及び下部補助電極層ＢＭＬによって形成されてもよい。第１電源線ＰＬ１は第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、第３画素回路ＰＸＣ３の第１トランジスタＭ１の第１ドレイン電極ＤＥ１と電気的に接続されてもよい。
第２電源線ＰＬ２は、第１方向ＤＲ１に延長する第２＿１電源線ＰＬ２＿１と、第２方向ＤＲ２に延長する第２＿２電源線ＰＬ２＿２と、を含んでもよい。これにより、第２電源線ＰＬ２はメッシュ状を形成して各副画素ＳＰＸに第２電源ＶＳＳを供給することができる。第２電源線ＰＬ２は層間導電層ＩＣＬ及び下部補助電極層ＢＭＬによって形成されてもよい。
第２電源線ＰＬ２は第２コンタクト部ＣＮＴ１を介して接続電極ＣＥＬＴと電気的に接続されてもよい。接続電極ＣＥＬＴは発光素子層ＥＭＬにおいて他のコンタクト構造を介して第２電極ＥＬＴ２と電気的に接続されてもよい。これにより、第２電源線ＰＬ２の第２電源ＶＳＳは第２電極ＥＬＴ２に供給されることができる。
第１電極ＥＬＴ１は第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、第３副画素ＳＰＸ３のそれぞれのアノード電極であってもよい。これにより、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、第３副画素ＳＰＸ３のそれぞれの第１電極ＥＬＴ１は第１画素回路ＰＸＣ１、第２画素回路ＰＸＣ２、第３画素回路ＰＸＣ３のそれぞれからアノード信号の供給を受けるために互いに離隔されてもよい。実施例によると、第１トランジスタＭ１の第１ソース電極ＳＥ１は、下部補助電極層ＢＭＬの一部、層間導電層ＩＣＬの一部、及び第１コンタクト部ＣＮＴ１を介して第１電極ＥＬＴ１と電気的に接続されてもよい。これにより、第１電極ＥＬＴ１は駆動信号が印加されるように構成される。
一方、図７及び図８には示されていないが、画素定義膜ＰＤＬは発光素子ＬＤの発光層ＥＬが配置されるように一部領域に選択的にパターニングされてもよい。これにより、第１電極ＥＬＴ１の一部領域上には少なくとも画素定義膜ＰＤＬが配置されなくてもよく、これにより、発光層ＥＬが配置される領域が定義されることができる。
次いで、図９～図１２を参照して、井戸部１０００を含むストレージキャパシタＣＳＴの構造について説明する。
図９は一実施例によるストレージキャパシタの構造を示す概略ブロック図である。図１０～図１２は一実施例によるストレージキャパシタを示す概略図である。図１０は一実施形態によるストレージキャパシタＣＳＴの概略断面構造である。図１１は一実施例による表示装置の一部を示す概略平面図である。図１２は他の実施形態によるストレージキャパシタＣＳＴの概略断面構造である。
図９～図１２を参照すると、ベース層ＢＳＬは少なくとも一部が除去された凹部領域ＣＡを含んでもよい。凹部領域ＣＡはベース層ＢＳＬの少なくとも一部に引き込まれた領域であってもよい。ストレージキャパシタＣＳＴの第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥとは絶縁層（例えば、バッファ層ＢＦＬ）を介して対向面ＦＳを形成することができる。これにより、第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥの間にはキャパシタンスが形成されることができる。凹部領域ＣＡはキャビティ領域であってもよい。凹部領域ＣＡは井戸領域であってもよい。
第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥとのそれぞれの少なくとも一部は凹部領域ＣＡ内に配置されてもよい。これにより、第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥとの少なくとも一部は、第１面Ｓ１に沿って延長してもよく、第１対向面ＦＳ１を形成することができる。第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥとのそれぞれの他の少なくとも一部は、第２面Ｓ２に沿って延長してもよく、第２対向面ＦＳ２を形成することができる。
第１対向面ＦＳ１は、井戸部１０００以外の領域及び井戸部１０００の基底領域１５００において、第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥ間の対向面であってもよい。第２対向面ＦＳ２は、井戸部１０００が形成されることによって水平方向ではない方向と定義される、第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥ間の対向面であってもよい。
第１対向面ＦＳ１は第１面Ｓ１に沿って形成されてもよい。第１面Ｓ１は一般的にベース層ＢＳＬの平面方向と平行であってもよい。例えば、第１面Ｓ１は表示装置１の水平方向に沿って形成されてもよい。第１面Ｓ１は第１方向ＤＲ１と第２方向ＤＲ２が定義する平面と平行であってもよい。
第２対向面ＦＳ２は第２面Ｓ２に沿って形成されてもよい。第２面Ｓ２は一般的にベース層ＢＳＬの平面方向（例えば、表示装置１の水平方向）と異なる方向に延長することができる。例えば、第２面Ｓ２のノーマル方向はベース層ＢＳＬの厚さ方向（あるいはノーマル方向）（例えば、第３方向ＤＲ３）とは異なってもよい。
ノーマル方向は方向を決めるための対象に対して垂直な方向を意味するものであってもよい。例えば、第１対向面ＦＳ１のノーマル方向は第１面Ｓ１の平面に対する法線の方向を意味することができる。第２対向面ＦＳ２のノーマル方向は第２面Ｓ２の平面に対する法線の方向を意味することができる。
実施例によると、ストレージキャパシタＣＳＴのキャパシタンスは、ベース層ＢＳＬの平面方向とは異なる方向に沿った第２対向面ＦＳ２でも形成されることができる。即ち、ストレージキャパシタＣＳＴのキャパシタンスは第１面Ｓ１によるキャパシタンス及び第２面Ｓ２によるキャパシタンスを含んでもよく、これにより、ストレージキャパシタＣＳＴのキャパシタンスを十分に確保することができる。例えば、平面視で、ストレージキャパシタＣＳＴの面積が同じ場合であっても、井戸部１０００が含まれて第２対向面ＦＳ２でキャパシタンスが形成されるため、キャパシタンスをより大きく形成することが可能となる。実験的に、画素回路ＰＸＣを製造する際にストレージキャパシタＣＳＴの平面上の面積が工程設計に影響を及ぼし得る。しかし、実施例によると、平面上においてストレージキャパシタＣＳＴの面積だけでなく、第２面Ｓ２による第２対向面ＦＳ２でキャパシタンスが形成されることができるため、工程設計のリスクを解消することができる。
一方、実施例によって、表示装置１がフレキシブル表示装置である場合、内部で応力が発生することがある。実施例によると、ストレージキャパシタＣＳＴが井戸部１０００を含んで水平方向（例えば、第１面Ｓ１に沿った方向）へのストレージキャパシタＣＳＴの面積が最小化されることができる。従って、表示装置１を折り曲げるか、曲げるなどのフレキシブル表示装置の変形動作が行われる場合でも、内部応力の発生を最小化することができる。これにより、表示装置１がフレキシブル表示装置で具現されるとき、十分な動作性能を確保することができ、装置の寿命をさらに延ばすことができる。
実施例によると、ストレージキャパシタＣＳＴが井戸部１０００を含むことで非表示領域ＮＤＡを減少させることができる。非表示領域ＮＤＡは画素ＰＸＬが配置されない領域であり、そのサイズが最小化されることが好ましい。実施例によると、ストレージキャパシタＣＳＴの水平方向への面積を減少させることができるため、不要な非表示領域ＮＤＡの形成を防止することができる。
例えば、図１１を参照すると、非表示領域ＮＤＡにはゲート駆動部１２０が配置されるゲート駆動部領域ＧＡが配置されてもよい。実施例によると、非表示領域ＮＤＡにはアライメントキー（ａｌｉｇｎｍｅｎｔ ｋｅｙ）が形成されてもよく、第２電源線ＰＬ２に低電位電源を供給するための第２電源ＶＳＳが形成されてもよい。
実施例によると、ゲート駆動部領域ＧＡは、ゲート駆動部１２０を形成するためのゲート回路が配置されるゲート駆動回路領域ＧＣＡと、ゲート回路と電気的に接続され、ゲート駆動回路領域ＧＣＡの一側に配置された第１ゲート駆動配線領域ＧＬＡ１と、ゲート駆動回路領域ＧＣＡの他側に配置された第２ゲート駆動配線領域ＧＬＡ２と、を含んでもよい。実施例によると、ゲート回路は、走査開始信号及び複数のクロック信号を提供するために複数のトランジスタ及び複数のストレージキャパシタを含んでもよい。例えば、ゲート回路は３つの別途のストレージキャパシタを含んでもよい。実施例によって、ゲート駆動部領域ＧＡに形成されたゲート回路のストレージキャパシタも、第２対向面ＦＳ２（例えば、水平面ではなく対向面）を形成することができ、同じ水平上の面積下においてより大きいキャパシタンスを形成することができる。即ち、同じキャパシタンスを形成するために水平方向に必要とされるゲート回路のストレージキャパシタの平面上の面積を減少させることができる。結局、ゲート駆動部領域ＧＡの面積が減少することによって非表示領域ＮＤＡの大きさを減少させることができる。
井戸部１０００の深さを定義するための第１厚さＴ１及び第２厚さＴ２はキャパシタンスの大きさに応じて決められてもよい。ストレージキャパシタＣＳＴは第１厚さＴ１に応じて決められた第２対向面ＦＳ２の面積に対応するキャパシタンスを形成することができる。実施例によると、第１厚さＴ１が調整されて、第２対向面ＦＳ２によるキャパシタンスが第１対向面ＦＳ１によるキャパシタンスより大きくてもよい。ただし、本開示はこれに限定されず、第２対向面ＦＳ２によるキャパシタンスは第１対向面ＦＳ１によるキャパシタンスより小さくてもよい。
第１厚さＴ１はベース層ＢＳＬの凹部領域ＣＡの第３方向ＤＲ３への深さであってもよい。第２厚さＴ２は凹部領域ＣＡにおけるベース層ＢＳＬの厚さであってもよい。実施例によると、第１厚さＴ１はベース層ＢＳＬの厚さの０．１倍以上０．９５倍以下であってもよい。実施例によると、第１厚さＴ１はベース層ＢＳＬの厚さの０．９倍以下であってもよい。例えば、ベース層ＢＳＬがガラス基板であって５００μｍの厚さを有する場合、第１厚さＴ１は４９０μｍ以下であってもよいが、本開示はこれに必ずしも限定されない。
実施例によると、第２面Ｓ２に沿って形成された第１キャパシタ電極ＬＥ及び第２キャパシタ電極ＵＥのそれぞれの一部はベース層ＢＳＬと夾角ＡＮＧを有することができる。実施例によると、夾角ＡＮＧは０度より大きく、９０度より小さいかまたは同じであってもよい。例えば、夾角ＡＮＧは約９０度であってもよい（図１０を参照）。あるいは、夾角ＡＮＧは９０度より小さい鋭角であってもよい（図１２）。実施例によって、夾角ＡＮＧは７０度以上８５度以下であってもよいが、本開示は特定の数値範囲に必ずしも限定されない。
一方、図８を結び付けると、井戸部１０００は一方向（例えば、第２方向ＤＲ２）に延長した形状を有し、ストレージキャパシタＣＳＴのそれぞれに形成されてもよい。例えば、井戸部１０００は、平面視では長辺と短辺とを含むほぼ長方形であることができる。実施例によると、ストレージキャパシタＣＳＴのそれぞれに井戸部１０００が一個形成されてもよい。ただし、本開示はこれに必ずしも限定されない。井戸部１０００が複数個形成される実施例は、図１５及び図１６を参照して後述する。
次いで、図１３及び図１４を参照して井戸部１０００を含むストレージキャパシタＣＳＴの構造と関連して画素回路ＰＸＣについて説明する。
図１３は図８のＡ～Ａ’及びＢ～Ｂ’に沿った概略断面図である。図１４は図８のＣ～Ｃ’に沿った概略断面図である。
図１３及び図１４を参照すると、第１キャパシタ電極ＬＥは、コンタクト部材ＣＨを介して層間導電層ＩＣＬが形成され、第１アクティブ層ＡＣＴ１と電気的に接続された第１ソース電極ＳＥ１に電気的に接続されてもよい。第１キャパシタ電極ＬＥはシンク電極層ＣＹＮＣと電気的に接続されてもよい。第１キャパシタ電極ＬＥはコンタクト部材ＣＨを介して層間導電層ＩＣＬが形成するブリッジパターンＢＲＰと電気的に接続されてもよく、ブリッジパターンＢＲＰは第１コンタクト部ＣＮＴ１を介して第１電極ＥＬＴ１と電気的に接続されてもよい。実施例によると、ブリッジパターンＢＲＰはアクティブ層ＡＣＴに形成されずに層間導電層ＩＣＬに形成されるため、第２キャパシタ電極ＵＥよりもベース層ＢＳＬから離隔されることができる。
第２キャパシタ電極ＵＥは、層間導電層ＩＣＬが形成する第２ドレイン電極ＤＥ２と電気的に接続されてもよい。第２キャパシタ電極ＵＥは、下部補助電極層ＢＭＬが形成するデータ線ＤＬと電気的に接続されてもよい。データ線ＤＬは、第２ドレイン電極ＤＥ２、第２アクティブ層ＡＣＴ２、及び第２ソース電極ＳＥ２を介して第２キャパシタ電極ＵＥと電気的に接続されてもよい。第２キャパシタ電極ＵＥはコンタクト部材ＣＨを介して第１ゲート電極ＧＥ１と電気的に接続されてもよい。第２キャパシタ電極ＵＥの少なくとも一部は、平面視で第２ゲート電極ＧＥ２と重畳することができる。
第１キャパシタ電極ＬＥはデータ線ＤＬと同じ層に配置されてもよい。第１キャパシタ電極ＬＥはデータ線ＤＬと同じ工程内でパターニングされて同じ物質を含んでもよい。第１キャパシタ電極ＬＥはシンク電極層ＣＹＮＣと同じ層に配置されてもよい。第１キャパシタ電極ＬＥはシンク電極層ＣＹＮＣと同じ工程内でパターニングされて同じ物質を含んでもよい。
第２キャパシタ電極ＵＥは第１アクティブ層ＡＣＴ１と同じ層に配置されてもよい。第２キャパシタ電極ＵＥは第１アクティブ層ＡＣＴ１と同じ工程内でパターニングされて同じ物質を含んでもよい。
実施例によると、ストレージキャパシタＣＳＴの下部電極であってベース層ＢＳＬに隣接する第１キャパシタ電極ＬＥは、第１トランジスタＭ１の第１ソース電極ＳＥ１及び第３トランジスタＭ３と電気的に接続されてもよい。ストレージキャパシタＣＳＴの上部電極であってベース層ＢＳＬから相対的にさらに離隔される第２キャパシタ電極ＵＥは、第１トランジスタＭ１の第１ゲート電極ＧＥ１及び第２トランジスタＭ２と電気的に接続されてもよい。
実施例によると、第１キャパシタ電極ＬＥ及び第２キャパシタ電極ＵＥは、ソース電極ＳＥ１、ＳＥ２、ＳＥ３及びドレイン電極ＤＥ１、ＤＥ２、ＤＥ３と相違する工程内でパターニングされて異なる層に配置されてもよい。第２キャパシタ電極ＵＥはアクティブ層ＡＣＴによって形成されてもよく、ストレージキャパシタＣＳＴはソース／ドレイン電極を形成する層間導電層ＩＣＬよりベース層ＢＳＬに隣接して配置されてもよい。これにより、井戸部１０００はベース層ＢＳＬの凹部領域ＣＡを形成する溝にさらに隣接して配置されることができる。この場合、井戸部１０００は凹部領域ＣＡ内において第２対向面ＦＳ２をさらに広く形成することができる。
井戸部１０００の少なくとも一部は平面視で第１電極ＥＬＴ１と重畳しなくてもよい。例えば、井戸部１０００の一部は平面視で第１電極ＥＬＴ１と重畳し、井戸部１０００の他の一部は平面視で第１電極ＥＬＴ１と重畳しなくてもよい。
井戸部１０００は平面視で層間導電層ＩＣＬと重畳しなくてもよい。例えば、平面視では、井戸部１０００が配置された領域には層間導電層ＩＣＬが配置されなくてもよい。
次に、図１５～図１７を参照して実施例によるストレージキャパシタＣＳＴの変形された配列構造について説明する。
図１５及び図１６は一実施例によるストレージキャパシタの配列構造を示す概略平面図である。図１７は図１６のＤ～Ｄ’に沿った概略断面図である。
図１５～図１７を参照すると、井戸部１０００は単一のストレージキャパシタＣＳＴに複数設けられてもよい。例えば、ストレージキャパシタＣＳＴのキャパシタンスを十分に確保するために、井戸部１０００の数を増加してもよい。
実施例によると、図１５を参照すると、井戸部１０００は第１方向ＤＲ１及び第２方向ＤＲ２に沿ったマトリックス状に配列されてもよい。例えば、井戸部１０００は、平面視で、第１方向ＤＲ１に沿って延長する行方向及び第２方向ＤＲ２に沿って延長する列方向に沿って配列されてもよい。この場合、ストレージキャパシタＣＳＴの全体のキャパシタンスは相対的に小さいサイズの個別の井戸部１０００の数によって変更されることができるため、ストレージキャパシタＣＳＴのキャパシタンスの数値を綿密に制御することができる。
実施例によると、図１６及び図１７を参照すると、井戸部１０００は第２方向ＤＲ２に延長する形状を有することができ、第１方向ＤＲ１に沿って順に配列されてもよい。例えば、ベース層ＢＳＬは、１つのストレージキャパシタＣＳＴにおいて、第１方向ＤＲ１に沿って順に配列された複数の凹部領域ＣＡを含んでもよい。そして、複数の凹部領域ＣＡのそれぞれには第１キャパシタ電極ＬＥ及び第２キャパシタ電極ＵＥが配置されて井戸部１０００を形成することができる。この場合、第２対向面ＦＳ２の面積がさらに拡張される技術的効果を提供することができる。即ち、同じ水平方向へのストレージキャパシタＣＳＴの面積下でも、第２対向面ＦＳ２が形成されることによってストレージキャパシタＣＳＴの面積が拡張されることができ、より大きいキャパシタンスを形成することができる。
次いで、図１８を参照して実施例による井戸部１０００と他の構成との位置関係について説明する。
図１８は一実施例によるストレージキャパシタの井戸部とゲート線及びデータ線間の関係を説明するための概略平面図である。図１８にはストレージキャパシタＣＳＴの一側に第２ゲート電極ＧＥ２が配置され、ストレージキャパシタＣＳＴの他側に第１ゲート電極ＧＥ１及び第３ゲート電極ＧＥ３が配置される実施例が示されている。
図１８を参照すると、ストレージキャパシタＣＳＴはゲート電極ＧＥの間に配置されてもよく、これにより、井戸部１０００はゲート電極ＧＥの間に配置されることができる。ゲート電極ＧＥは第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、及び第３ゲート電極ＧＥ３を含んでもよい。例えば、井戸部１０００は第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２との間に配置されてもよい。井戸部１０００は第３ゲート電極ＧＥ３と第２ゲート電極ＧＥ２との間に配置されてもよい。
井戸部１０００は、ゲート電極ＧＥが延長する方向と実質的に同じ方向に延長する形状を有することができる。例えば、ゲート電極ＧＥは一般的に第２方向ＤＲ２に延長することができ、井戸部１０００のそれぞれは一般的に第２方向ＤＲ２に延長することができる。実施例によると、井戸部１０００は第２方向ＤＲ２に沿って長辺を有し、第１方向ＤＲ１に沿って短辺を有する四角形状であってもよい。
井戸部１０００は、データ線ＤＬ１、ＤＬ２、ＤＬ３が延長する方向と実質的に同じ方向に延長する形状を有することができる。例えば、データ線ＤＬ１、ＤＬ２、ＤＬ３は一般的に第２方向ＤＲ２に延長することができ、井戸部１０００のそれぞれは一般的に第２方向ＤＲ２に延長することができる。
一方、図１８に図２を結び付けると、井戸部１０００は、ベンディング線ＢＬが延長する方向と実質的に同じ方向に延長する形状を有することができる。例えば、ベンディング線ＢＬは一般的に第２方向ＤＲ２に延長することができ、井戸部１０００のそれぞれは一般的に第２方向ＤＲ２に延長することができる。この場合、ベンディング線ＢＬに沿って表示装置１がベンディングされる場合に発生し得る応力が表示装置１を損壊することを防止することができる。
次に、図１９を参照してストレージキャパシタＣＳＴの一部に井戸部１０００が選択的に形成される実施例について説明する。
図１９は一実施例による副画素のストレージキャパシタの面積に関して説明するための概略平面図である。
図１９を参照すると、井戸部１０００は、第１ストレージキャパシタＣＳＴ１、第２ストレージキャパシタＣＳＴ２、及び第３ストレージキャパシタＣＳＴ３の何れか１つ以上に選択的に形成されてもよい。
例えば、第１ストレージキャパシタＣＳＴ１及び第２ストレージキャパシタＣＳＴ２には井戸部１０００が形成されなくてもよく、第３ストレージキャパシタＣＳＴ３には井戸部１０００が形成されてもよいが、本開示はこれに必ずしも限定されない。本実施例では、第３色（例えば、青）の光を発散する第３副画素ＳＰＸ３に対する第３ストレージキャパシタＣＳＴ３に井戸部１０００が選択的に形成される構造について説明する。
実施例によると、第３ストレージキャパシタＣＳＴ３のキャパシタンスは、第１ストレージキャパシタＣＳＴ１のキャパシタンス及び第２ストレージキャパシタＣＳＴ２のキャパシタンスより相対的に大きくてもよい。実施例によると、第３ストレージキャパシタＣＳＴ３は井戸部１０００をさらに含んでもよいため、第３ストレージキャパシタＣＳＴ３の水平方向への面積（例えば、第１対向面ＦＳ１）を過度に拡張する必要性が求められない。従って、第１ストレージキャパシタＣＳＴ１、第２ストレージキャパシタＣＳＴ２、及び第３ストレージキャパシタＣＳＴ３間の第１対向面ＦＳ１の面積Ａ１、Ａ２、Ａ３は実質的に同一であるが、第３ストレージキャパシタＣＳＴ３は形成された井戸部１０００によって相対的により大きいキャパシタンスを有することができる。例えば、第１ストレージキャパシタＣＳＴ１、第２ストレージキャパシタＣＳＴ２、及び第３ストレージキャパシタＣＳＴ３間の全体のキャパシタンスは異なるが、第１ストレージキャパシタＣＳＴ１、第２ストレージキャパシタＣＳＴ２、及び第３ストレージキャパシタＣＳＴ３間のそれぞれの第１対向面ＦＳ１によるキャパシタンスは互いに実質的に同じであってもよい。
この場合、第１キャパシタ電極ＬＥ及び第２キャパシタ電極ＵＥを形成するための構造は、平面視で、第１ストレージキャパシタＣＳＴ１、第２ストレージキャパシタＣＳＴ２、及び第３ストレージキャパシタＣＳＴ３のそれぞれにおいて互いに実質的に同じであってもよい。第１ストレージキャパシタＣＳＴ１、第２ストレージキャパシタＣＳＴ２、及び第３ストレージキャパシタＣＳＴ３間の平面上のパターン構造が実質的に対応することができるため、電極パターンのデザイン自由度が向上することができる。即ち、電極の構造を一貫して形成することができるため、画素回路層ＰＣＬにおける空間を効率的に活用することができる。
次に、図２０を参照して井戸部１０００の技術的効果を表示装置１の背面発光構造に結びつけて説明する。
図２０は表示装置が背面発光構造を有する実施例を説明するための概略断面図である。
図２０を参照すると、実施例による表示装置１は背面発光構造を有することができる。例えば、表示装置１の発光素子ＬＤが発散した光Ｌはベース層ＢＳＬを透過して外部に発散され得る。一方、本実施例におけるベース層ＢＳＬは光透過が可能な物質を含む基板またはフィルムであってもよい。
表示装置１は発光領域ＥＭＡ及び非発光領域ＮＥＡを含んでもよい。発光領域ＥＭＡは、発光素子ＬＤが配置された領域であってもよい。非発光領域ＮＥＡは発光領域ＥＭＡ以外の領域であってもよい。例えば、非発光領域ＮＥＡには発光素子ＬＤが配置されなくてもよい。
画素回路層ＰＣＬは、画素回路ＰＸＣが配置されない回路フリー領域ＰＦＡを含んでもよい。例えば、回路フリー領域ＰＦＡには反射性構造が実質的に形成されなくてもよく、光Ｌは回路フリー領域ＰＦＡを通過することができる。発光領域ＥＭＡは、平面視で回路フリー領域ＰＦＡと重畳することができる。非発光領域ＮＥＡは、平面視で画素回路ＰＸＣと重畳することができる。
表示装置１が背面発光構造を有するためには、光Ｌが透過する領域が形成されなければならず、そのために回路フリー領域ＰＦＡが十分に拡張される必要がある。即ち、画素回路ＰＸＣが配置される領域が縮小されることが背面発光構造を具現するために望ましい。実施例によると、ストレージキャパシタＣＳＴは井戸部１０００を含んでもよく、これにより、同じキャパシタンスを確保するために求められる水平方向へのストレージキャパシタＣＳＴの面積を減少させることができる。即ち、画素回路ＰＸＣを形成するために求められる面積を実質的に減少させることができる。この場合、回路フリー領域ＰＦＡがさらに拡張されることができ、背面発光構造で具現される表示装置１の輝度を向上させることができる。
次に、図２１及び図２２を参照して他の実施例による表示装置１の電極の構造について説明する。上述の内容と重複する内容に対する説明は簡略化または省略する。
図２１は他の実施例による表示装置の積層構造を説明するための概略断面図である。図２２は他の実施例によるストレージキャパシタを示す概略断面図である。
図２１及び図２２を参照すると、他の実施例による表示装置１は、第２層間導電層ＩＣＬ２をさらに含む点で一実施例による表示装置１と相違する。
実施例によると、画素回路層ＰＣＬは、ベース層ＢＳＬ上に下部補助電極層ＢＭＬ、バッファ層ＢＦＬ、アクティブ層ＡＣＴ、ゲート絶縁層ＧＩ、第１層間導電層ＩＣＬ１、第１層間絶縁層ＩＬＤ１、第２層間導電層ＩＣＬ２、第２層間絶縁層ＩＬＤ２、及び保護層ＰＳＶが順に積層された構造であってもよい。
この場合、第２層間導電層ＩＣＬ２は第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３のそれぞれのソース電極ＳＥ１、ＳＥ２、ＳＥ３及びドレイン電極ＤＥ１、ＤＥ２、ＤＥ３を形成することができ、第１層間導電層ＩＣＬ１は第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３のゲート電極ＧＥ１、ＧＥ２、ＧＥ３を形成することができる。
ストレージキャパシタＣＳＴの第１キャパシタ電極ＬＥは第１層間導電層ＩＣＬ１によって形成されることができる。ストレージキャパシタＣＳＴの第２キャパシタ電極ＵＥは第２層間導電層ＩＣＬ２によって形成されることができる。これにより、第２キャパシタ電極ＵＥと第１キャパシタ電極ＬＥは、第１層間絶縁膜ＩＬＤ１を介して対向面ＦＳを形成することができる。上述したように、ベース層ＢＳＬは凹部領域ＣＡを含んでもよく、第２キャパシタ電極ＵＥ及び第１キャパシタ電極ＬＥのそれぞれの少なくとも一部は凹部領域ＣＡ内に配置され、井戸部１０００が形成されてもよい。これにより、第２キャパシタ電極ＵＥと第１キャパシタ電極ＬＥは第１面Ｓ１に対応する第１対向面ＦＳ１を形成することができ、第２面Ｓ２に対応する第２対向面ＦＳ２を形成することができる。
次いで、図２３～図２６を参照して実施例による表示装置１の製造方法について説明する。上述の内容と重複する内容に対する説明は簡略化または省略する。
図２３～図２６は一実施例による表示装置の製造方法を示す工程段階別の概略断面図である。図２３～図２６は図１３を参照して上述したＡ～Ａ’に沿った断面図を基準とした表示装置１の断面構造を示す。図２３～図２６において、ベース層ＢＳＬ上に形成される層は一般的なマスクを用いた工程を行って導電層（または金属層）、無機物、あるいは有機物などをパターニングして製造（または形成）されてもよい。
図２３を参照すると、ベース層ＢＳＬの少なくとも一部を除去して凹部領域ＣＡを形成することができる。例えば、後続工程が行われることによって井戸部１０００を形成する位置に凹部領域ＣＡが形成されてもよい。
この段階では、ベース層ＢＳＬの一部は様々な方法により除去されてもよい。例えば、凹部領域ＣＡを形成するためにウェットエッチング工程またはレーザー加工工程（又はレーザー照射工程）が行われてもよい。ただし、本開示は特定の例示に必ずしも限定されない。
例えば、ベース層ＢＳＬがガラス基板を含む場合、凹部領域ＣＡを形成するためにウェットエッチング工程が行われてもよい。あるいは、ベース層ＢＳＬがポリイミドのような高分子樹脂などの絶縁物質を含む場合、凹面領域ＣＡを形成するためにレーザー加工工程が行われてもよい。実施例によると、レーザー加工工程に用いられる光はＵＶ波長帯域（例えば、約３４３ｎｍを含む波長帯域）の光であってもよい。
図２４を参照すると、ベース層ＢＳＬ上に下部補助電極層ＢＭＬをパターニングすることができ、下部補助電極層ＢＭＬ上にバッファ層ＢＦＬを形成（または蒸着）することができる。
この段階では、下部補助電極層ＢＭＬをパターニングして第１キャパシタ電極ＬＥ、シンク電極層ＣＹＮＣ、及びデータ線ＤＬを形成することができる。下部補助電極層ＢＭＬの少なくとも一部が凹部領域ＣＡ内に配置されてもよく、これにより、第１キャパシタ電極ＬＥの少なくとも一部は凹部領域ＣＡ内に形成されることができる。第１キャパシタ電極ＬＥの少なくとも一部はベース層ＢＳＬの平面方向とは異なる方向（例えば、第２面Ｓ２と平行な平面方向）に延長することができる。
図２５を参照すると、バッファ層ＢＦＬ上にアクティブ層ＡＣＴをパターニングすることができ、アクティブ層ＡＣＴ上にゲート絶縁層ＧＩを形成（または蒸着）することができる。そして、ゲート絶縁層ＧＩとバッファ層ＢＦＬにホールＨを形成することができる。
この段階では、アクティブ層ＡＣＴをパターニングして第１アクティブ層ＡＣＴ１、第２キャパシタ電極ＵＥ、及び第２ソース電極ＳＥ２を形成することができる。第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥとはストレージキャパシタＣＳＴを形成することができ、井戸部１０００を形成することができる。アクティブ層ＡＣＴの少なくとも一部が凹部領域ＣＡ内に配置されてもよく、これにより、第２キャパシタ電極ＵＥの少なくとも一部は凹部領域ＣＡ内に形成されることができる。第２キャパシタ電極ＵＥの少なくとも一部はベース層ＢＳＬの平面方向とは異なる方向（例えば、第２面Ｓ２と平行な平面方向）に延長することができる。
この段階では、第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥは対向面ＦＳを形成することができる。このとき、凹部領域ＣＡ内において、第１キャパシタ電極ＬＥと第２キャパシタ電極ＵＥは水平方向とは異なる方向への第２対向面ＦＳ２を形成することができ、上述したように拡張されたキャパシタンスが形成されることができる。
この段階では、ゲート絶縁層ＧＩ及びバッファ層ＢＦＬのそれぞれの少なくとも一部を除去してホールＨを形成することができる。ホールＨには後で導電層が提供されてコンタクト部材ＣＨを形成することができる。実施例によると、ホールＨはアクティブ層ＡＣＴ及び下部補助電極層ＢＭＬのそれぞれの少なくとも一部を露出することができる。
図２６を参照すると、ゲート絶縁層ＧＩ及びアクティブ層ＡＣＴ上に層間導電層ＩＣＬをパターニングすることができ、層間導電層ＩＣＬ上に層間絶縁層ＩＬＤを形成（または蒸着）することができ、層間絶縁層ＩＬＤ上に保護層ＰＳＶを形成（または蒸着）することができる。これにより、実施例による画素回路層ＰＣＬを提供することができる。
この段階では、層間導電層ＩＣＬをパターニングして第１ドレイン電極ＤＥ１、第１ゲート電極ＧＥ１、第１ソース電極ＳＥ１、第２ゲート電極ＧＥ２、及び第２ドレイン電極ＤＥ２を形成することができる。また、層間導電層ＩＣＬの少なくとも一部がホールＨに提供されてコンタクト部材ＣＨが形成されることができる。実施例によると、第１ドレイン電極ＤＥ１及び第１ソース電極ＳＥ１はコンタクト部材ＣＨを介して第１アクティブ層ＡＣＴ１と電気的に接続されてもよく、第２ドレイン電極ＤＥ２はコンタクト部材ＣＨを介して第２ソース電極ＳＥ２及びデータ線ＤＬと電気的に接続されてもよい。
以上のように、本開示の好ましい実施例を参照して説明したが、該当技術分野の熟練した当業者または該当技術分野に通常の知識を有する者であれば、添付の特許請求の範囲に記載された本開示の思想及び技術領域から外れない範囲内で本開示を多様に修正及び変更できることが理解できるであろう。
従って、本開示の技術的範囲は明細書の詳細な説明に記載された内容に限定されず、特許請求の範囲によって定められるべきである。
１ 表示装置
ＰＸＬ 画素
ＳＰＸ 副画素
ＤＡ 表示領域
ＮＤＡ 非表示領域
ＢＬ ベンディング線
ＰＣＬ 画素回路層
ＥＭＬ 発光素子層
ＬＤ 発光素子
ＥＬＴ１、ＥＬＴ２ 第１電極、第２電極
ＰＸＣ 画素回路
Ｍ１、Ｍ２、Ｍ３ 第１トランジスタ、第２トランジスタ、第３トランジスタ
ＣＳＴ ストレージキャパシタ

Claims (30)

  1. ベース層及び前記ベース層上に配置された画素回路を含む画素回路層と、
    前記ベース層上に配置され、前記画素回路と電気的に接続される発光素子と、を含み、
    前記画素回路は第１キャパシタ電極及び第２キャパシタ電極を含むストレージキャパシタとトランジスタとを含み、
    前記ベース層は凹部領域を含み、
    前記第１キャパシタ電極及び前記第２キャパシタ電極のそれぞれの少なくとも一部は前記凹部領域に配置されることを特徴とする表示装置。
  2. 前記第１キャパシタ電極と前記第２キャパシタ電極は絶縁層を介して対向する対向面を有し、
    前記対向面は第１対向面及び第２対向面を含み、
    前記第１対向面は第１面に沿って形成され、
    前記第２対向面は前記第１面とは異なる第２面に沿って形成され、
    前記第２面のノーマル方向（ｎｏｒｍａｌ ｄｉｒｅｃｔｉｏｎ）は前記ベース層の厚さ方向とは異なることを特徴とする請求項１に記載の表示装置。
  3. 前記凹部領域の前記ベース層の厚さ方向への深さは前記ベース層の０．１倍以上０．９５倍以下であることを特徴とする請求項１に記載の表示装置。
  4. 前記ストレージキャパシタは前記凹部領域において井戸部を形成し、
    前記画素回路層は前記画素回路を形成するための下部補助電極層、アクティブ層、及び層間導電層を含み、
    前記第１キャパシタ電極は前記下部補助電極層によって形成され、
    前記第２キャパシタ電極は前記アクティブ層によって形成されることを特徴とする請求項１に記載の表示装置。
  5. 前記トランジスタは駆動トランジスタを含み、
    前記第１キャパシタ電極及び前記第２キャパシタ電極が前記駆動トランジスタの第１ソース電極及び第１ドレイン電極とは異なる層に形成されるように、前記第１ソース電極及び前記第１ドレイン電極は前記層間導電層によって形成されることを特徴とする請求項４に記載の表示装置。
  6. 前記駆動トランジスタの第１ゲート電極と平面上で重畳し、前記下部補助電極層によって形成されるシンク電極層をさらに含み、
    前記第１キャパシタ電極は前記第１ソース電極及び前記シンク電極層と電気的に接続され、前記層間導電層が形成するブリッジパターンを介して前記発光素子のアノード電極と電気的に接続されることを特徴とする請求項５に記載の表示装置。
  7. 前記画素回路と電気的に接続されたデータ線をさらに含み、
    前記トランジスタは前記データ線と電気的に接続されたスイッチングトランジスタをさらに含み、
    前記データ線が延長する方向と前記井戸部が延長する方向は平行であることを特徴とする請求項５に記載の表示装置。
  8. 前記画素回路と電気的に接続されたデータ線をさらに含み、
    前記トランジスタは前記データ線と電気的に接続されたスイッチングトランジスタをさらに含み、
    前記井戸部は前記駆動トランジスタの第１ゲート電極と前記スイッチングトランジスタの第２ゲート電極との間に配置されることを特徴とする請求項５に記載の表示装置。
  9. 前記第１ゲート電極及び前記第２ゲート電極が延長する方向と前記井戸部が延長する方向は平行であることを特徴とする請求項８に記載の表示装置。
  10. 前記第２キャパシタ電極は、前記スイッチングトランジスタの第２ソース電極と一体に形成され、前記第２スイッチングトランジスタの第２ドレイン電極と一体に形成されることを特徴とする請求項８に記載の表示装置。
  11. 前記井戸部は平面視で前記層間導電層と重畳しないことを特徴とする請求項５に記載の表示装置。
  12. それぞれ前記発光素子を含む第１副画素、第２副画素、及び第３副画素を含み、
    前記ストレージキャパシタは前記凹部領域において井戸部を形成し、
    前記ストレージキャパシタは前記第１副画素に対する第１ストレージキャパシタ、前記第２副画素に対する第２ストレージキャパシタ、及び前記第３副画素に対する第３ストレージキャパシタを含み、
    前記第１ストレージキャパシタ、前記第２ストレージキャパシタ、及び前記第３ストレージキャパシタはそれぞれ前記井戸部を含むことを特徴とする請求項１に記載の表示装置。
  13. それぞれ前記発光素子を含む第１副画素、第２副画素、及び第３副画素を含み、
    前記ストレージキャパシタは前記凹部領域において井戸部を形成し、
    前記ストレージキャパシタは前記第１副画素に対する第１ストレージキャパシタ、前記第２副画素に対する第２ストレージキャパシタ、及び前記第３副画素に対する第３ストレージキャパシタを含み、
    前記第１ストレージキャパシタ及び前記第２ストレージキャパシタには前記井戸部が形成されず、
    前記第３ストレージキャパシタには前記井戸部が形成され、
    前記第３ストレージキャパシタが形成されるキャパシタンスは、前記第１ストレージキャパシタが形成するキャパシタ及び前記第２ストレージキャパシタが形成するキャパシタンスより大きいことを特徴とする請求項１に記載の表示装置。
  14. 前記第１ストレージキャパシタ、前記第２ストレージキャパシタ、及び前記第３ストレージキャパシタのそれぞれの平面上での面積は互いに同じであることを特徴とする請求項１３に記載の表示装置。
  15. 前記第１ストレージキャパシタ、前記第２ストレージキャパシタ、及び前記第３ストレージキャパシタのそれぞれの平面上での構造は同じであることを特徴とする請求項１３に記載の表示装置。
  16. 前記画素回路層は前記画素回路が配置されていない回路フリー領域を含み、
    前記表示装置が背面発光構造を有するように、前記ベース層は光を透過することができることを特徴とする請求項１に記載の表示装置。
  17. 前記ストレージキャパシタは前記凹部領域において井戸部を形成し、
    前記井戸部は、第１方向に延長する長辺及び前記第１方向とは異なる第２方向に延長する短辺を含む形状を有することを特徴とする請求項１に記載の表示装置。
  18. 前記ストレージキャパシタは前記凹部領域において井戸部を形成し、
    前記井戸部は複数設けられ、
    前記井戸部は第１方向に沿った行方向及び前記第１方向とは異なる第２方向に沿った列方向のマトリックス構造に配列されることを特徴とする請求項１に記載の表示装置。
  19. 前記ストレージキャパシタは前記凹部領域において井戸部を形成し、
    前記井戸部は複数設けられ、
    前記井戸部は一方向に沿って順に配列されることを特徴とする請求項１に記載の表示装置。
  20. 前記発光素子は有機発光素子（ＯＬＥＤ：ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇｄｉｏｄｅ）であることを特徴とする請求項１に記載の表示装置。
  21. 前記表示装置は、ベンダブル（ｂｅｎｄａｂｌｅ）表示装置、カーブド（ｃｕｒｖｅｄ）表示装置、及びフォルダブル（ｆｏｌｄａｂｌｅ）表示装置のうち少なくとも１つであることを特徴とする請求項１に記載の表示装置。
  22. 前記表示装置はベンディング線に沿って折り曲げられるように構成され、
    前記ストレージキャパシタは前記凹部領域において井戸部を形成し、
    前記ベンディング線が延長する方向は前記井戸部が延長する方向と同じであることを特徴とする請求項２１に記載の表示装置。
  23. 前記トランジスタは第１層間導電層によって形成されたゲート電極及び前記第１層間導電層上の第２層間導電層によって形成されたソース電極及びドレイン電極を含み、
    前記第１キャパシタ電極は前記第１層間導電層によって形成され、
    前記第２キャパシタ電極は前記第２層間導電層によって形成されることを特徴とする請求項１に記載の表示装置。
  24. ベース層及び前記ベース層上に配置された画素回路を含む画素回路層と、
    前記ベース層上に配置され、前記画素回路と電気的に接続される発光素子と、を含み、
    前記画素回路は互いに対向する対向面を有する第１キャパシタ電極及び第２キャパシタ電極を含むストレージキャパシタとトランジスタを含み、
    前記対向面は第１平面に存在する第１対向面、及び前記第１平面と夾角を形成する第２平面に存在する第２対向面を含み、
    前記第２平面のノーマル方向は前記ベース層の厚さ方向とは異なることを特徴とする表示装置。
  25. ベンディング線に沿って折り曲げられるフレキシブル表示装置であって、
    陥没領域を含むベース層と、
    少なくとも一部が前記陥没領域に配置されるキャパシタ電極を含むストレージキャパシタを含む画素回路と、
    前記画素回路と電気的に接続された発光素子と、を含み、
    前記陥没領域は前記ベンディング線に沿って延長する形状を有することを特徴とするフレキシブル表示装置。
  26. ベース層の少なくとも一部を除去して凹部領域を形成する段階と、
    前記ベース層上に下部線を形成する段階と、
    前記ベース層上に発光素子を形成する段階と、を含み、
    前記下部線を形成する段階は下部補助電極層、アクティブ層、及び層間導電層を形成する段階を含み、
    前記下部補助電極層を形成する段階はストレージキャパシタの第１キャパシタ電極が前記凹部領域内にパターニングされる段階を含み、
    前記アクティブ層を形成する段階は前記ストレージキャパシタの第２キャパシタ電極が前記凹部領域内にパターニングされる段階を含むことを特徴とする表示装置の製造方法。
  27. 前記第１キャパシタ電極と前記第２キャパシタ電極は絶縁層を介して対向する対向面を有し、
    前記対向面は第１対向面及び第２対向面を含み、
    前記第１対向面は第１面に沿って形成され、
    前記第２対向面は前記第１面とは異なる第２面に沿って形成され、
    前記第２面のノーマル方向は前記ベース層の厚さ方向とは異なることを特徴とする請求項２６に記載の表示装置の製造方法。
  28. 前記ベース層はガラス基板を含み、
    前記凹部領域を形成する段階は前記ベース層に対してウェットエッチング工程を行う段階を含むことを特徴とする請求項２６に記載の表示装置の製造方法。
  29. 前記ベース層はポリイミドを含み、
    前記凹部領域を形成する段階は前記ベース層に対してレーザー加工工程を行う段階を含むことを特徴とする請求項２６に記載の表示装置の製造方法。
  30. 前記下部線を形成する段階は、駆動トランジスタ及びスイッチングトランジスタを形成する段階を含み、
    前記アクティブ層を形成する段階は、前記駆動トランジスタの第１アクティブ層及び前記スイッチングトランジスタの第２アクティブ層及び第２ソース電極を形成する段階を含み、
    前記層間導電層を形成する段階は、前記駆動トランジスタの第１ソース電極、第１ゲート電極、第１ドレイン電極、前記スイッチングトランジスタの第２ゲート電極、第２ドレイン電極を形成する段階を含み、
    前記第１キャパシタ電極は前記第１ソース電極と電気的に接続され、
    前記第２キャパシタ電極は前記第２ドレイン電極と電気的に接続されることを特徴とする請求項２６に記載の表示装置の製造方法。
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