JP2024059122A - 入出力制御装置 - Google Patents

Abstract

【課題】検証回路において、性能検証の精度低下を抑制する。
【解決手段】入出力制御装置２００は、検証回路１００と半導体メモリ装置３２０との間に接続され、データの入出力を制御する入出力制御装置であって、半導体メモリ装置に対するデータの読み出しを要求するリードトランザクションを検証回路から入力し、リードトランザクションに対応して半導体メモリ装置から受信するリードレスポンスを検証回路に出力するための第１ポート２１０と、リードトランザクションを半導体メモリ装置に出力し、リードトランザクションに対応して半導体メモリ装置から出力されるリードレスポンスを受信するための第２ポート２４０と、リードトランザクションの半導体メモリ装置への出力と、リードレスポンスの検証回路への出力と、のうちの少なくとも一方を遅延させるためのバッファ装置２５０と、を備える。
【選択図】図１

Description

本開示は、入出力制御装置に関する。

従来、電子回路の開発において、電子回路の性能および機能の検証のために、ＦＰＧＡ（Field Programmable Gate Array）に検証対象の電子回路を実装して検証を行う技術が知られている。かかる検証方法によれば、ソフトウェアによる検証と比較して短時間での検証が可能である。

［令和４年８月３０日検索］、インターネット＜URL：https://www.synopsys.com/ja-jp/verification/prototyping.html＞ ［令和４年８月３０日検索］、インターネット＜URL：https://www.synopsys.com/ja-jp/verification/emulation.html＞

検証対象の電子回路が大量のメモリを必要とする場合にはＦＰＧＡにＤＲＡＭ（Dynamic Random Access Memory）を接続して検証を行うことがある。しかしながら、ＤＲＡＭの動作周波数は、ＦＰＧＡの動作周波数に比べて大幅に高速であるため、電子回路の性能を正しく検証できないという問題がある。また、ＤＲＡＭよりも動作周波数の遅いＳＲＡＭ（Static Random Access Memory）を用いて検証を行う手法も存在するが、ＳＲＡＭはＤＲＡＭに比べて単価が高く、検証コストが増大するという問題がある。

本開示は、以下の形態として実現することが可能である。

本開示の一形態によれば、入出力制御装置（２００）が提供される。この入出力制御装置は、検証回路（１００）と半導体メモリ装置（３２０）との間に接続され、データの入出力を制御する入出力制御装置であって、前記半導体メモリ装置に対するデータの読み出しを要求するリードトランザクションを前記検証回路から入力し、前記リードトランザクションに対応して前記半導体メモリ装置から受信するリードレスポンスを前記検証回路に出力するための第１ポート（２１０）と、前記リードトランザクションを前記半導体メモリ装置に出力し、前記リードトランザクションに対応して前記半導体メモリ装置から出力される前記リードレスポンスを受信するための第２ポート（２４０）と、前記リードトランザクションの前記半導体メモリ装置への出力と、前記リードレスポンスの前記検証回路への出力と、のうちの少なくとも一方を遅延させるためのバッファ装置（２５０）と、を備える。

この形態の入出力制御装置によれば、リードトランザクションの半導体メモリ装置への出力と、リードレスポンスの検証回路への出力と、のうちの少なくとも一方を遅延させるので、検証回路の動作周波数と半導体メモリ装置の動作周波数との差異を抑制し、検証回路の性能検証の精度低下を抑制できる。

第１実施形態の入出力制御装置の概略構成を示すブロック図である。 第１実施形態のトランザクション出力処理の手順を示すフローチャートである。 本実施形態のレスポンス出力処理の手順を示すフローチャートである。 第２実施形態の入出力制御装置の概略構成を示すブロック図である。 第２実施形態のトランザクション出力処理の手順を示すフローチャートである。 第２実施形態の目標帯域設定処理の手順を示すフローチャートである。 バンクアクセスデータ量の平均値と目標帯域との関係の一例を示す説明図である。

Ａ．第１実施形態：
Ａ－１．装置構成：
図１に示すように、入出力制御装置２００は、検証回路１００とメモリシステム３００との間に接続され、検証回路１００とメモリシステム３００とのデータの入出力を制御する。より具体的には、入出力制御装置２００は、検証回路１００からメモリシステム３００へのリードトランザクションの出力と、メモリシステム３００から検証回路１００へのリードレスポンスの出力とを、それぞれ予め設定されたサイクル数遅延させる。

本実施形態では、検証回路１００はＦＰＧＡ（Field Programmable Gate Array）により実現され、演算装置１１０とバス１２０とを備える。演算装置１１０は、バス１２０を介して入出力制御装置２００と互いに接続され、メモリシステム３００に対するデータアクセスを要求するトランザクションを入出力制御装置２００へ出力する。以下の説明において、メモリシステム３００からのデータの読み出しを要求するトランザクションを「リードトランザクション」と呼ぶ。本実施形態では、演算装置１１０から出力されるリードトランザクションは、ＩＤ、データ量およびアクセス対象のアドレスを少なくとも有する。

メモリシステム３００は、メモリコントローラ３１０と半導体メモリ装置３２０とを備える。メモリコントローラ３１０は、入出力制御装置２００から出力されたトランザクションを、半導体メモリ装置３２０で処理するためのプロトコルに変換して半導体メモリ装置３２０へ出力する。また、メモリコントローラ３１０は、プロトコルに応じて半導体メモリ装置３２０から出力されたデータを、演算装置１１０で処理するためのリードレスポンスに変換して、バス１０を介して入出力制御装置２００へ出力する。リードレスポンスは、対応するリードトランザクションと同じＩＤを有する。

半導体メモリ装置３２０は、メモリコントローラ３１０から出力されたプロトコルにより指定される任意の記憶単位について、データの読み書きが可能に構成されている。本実施形態では、半導体メモリ装置３２０は、バンクＢ０、Ｂ１を有するＤＲＡＭとして構成されている。なお、半導体メモリ装置３２０は、１つのみ、または、３つ以上のバンクを備えていてもよい。

入出力制御装置２００は、スレーブポート２１０と、帯域カウンタ装置２２０と、経過サイクルカウンタ２３１～２３４と、マスタポート２４０と、バッファ装置２５０とを備える。

スレーブポート２１０は、検証回路１００と互いに接続し、検証回路１００からのトランザクションの受信と検証回路１００へのリードレスポンスの出力とを行う。スレーブポート２１０は、本開示における「第１ポート」に相当する。

帯域カウンタ装置２２０は、アクセスデータ量をカウントするとともに、予め設定された時間内におけるアクセスデータ量が予め設定された目標帯域を超えている場合に、リードトランザクションのメモリシステム３００への出力を保留する。「アクセスデータ量」は、メモリシステム３００へ出力されたリードトランザクションのデータ量の単位時間あたりの合計値を意味する。「目標帯域」は、バス１０の使用帯域の目標を定める値を意味する。また、帯域カウンタ装置２２０は、アクセスデータ量が目標帯域以下となった場合に、マスタポート２４０を介してリードトランザクションをメモリシステム３００へ出力する。帯域カウンタ装置２２０による具体的な処理については、後述するトランザクション出力処理において説明する。

経過サイクルカウンタ２３１～２３４は、リードトランザクションごとにメモリシステム３００にリードトランザクションが出力されてからの経過サイクル数を保持する。また、経過サイクルカウンタ２３１～２３４はそれぞれ、経過サイクル数をカウントして保持しているか否かを示すパラメータ（以下、「ビジー」とも呼ぶ）を有する。ビジー「０」は、経過サイクル数を保持していないこと、すなわちカウントしていないことを示し、ビジー「１」は、経過サイクル数を保持していること、すなわちカウントしていることを示す。経過サイクルカウンタ２３１～２３４による具体的な処理については、後述するトランザクション出力処理およびレスポンス出力処理において説明する。

本実施形態の入出力制御装置２００において、経過サイクルカウンタは、リードトランザクションの最大アウトスタンディング数と同数設けられていることが好ましい。「最大アウトスタンディング数」は、演算装置１１０がリードレスポンスを受け取ることなく連続してリードトランザクションを出力できる最大数を意味する。このような構成により、入出力制御装置２００は、演算装置１１０から連続して出力されるリードトランザクションを過不足なく並列して処理することができる。

マスタポート２４０は、メモリシステム３００と互いに接続し、メモリシステム３００へのトランザクションの出力と、メモリシステム３００からのリードレスポンスの受信とを行う。マスタポート２４０は、本開示における「第２ポート」に相当する。

バッファ装置２５０は、経過サイクル数が予め設定された閾値未満である場合にリードレスポンスを保留する。本実施形態では、バッファ装置２５０は、ＦＩＦＯ（First-In First-Out）形式でリードレスポンスを保留する。また、バッファ装置２５０は、経過サイクル数が閾値以上となった場合に、スレーブポート２１０を介してリードレスポンスを検証回路１００へ出力する。バッファ装置２５０による具体的な処理については、後述するレスポンス出力処理において説明する。

Ａ－２．トランザクション出力処理：
入出力制御装置２００は、メモリシステム３００へリードトランザクションを出力する際、図２に示すトランザクション出力処理を実行する。検証回路１００からリードトランザクションが出力されると、帯域カウンタ装置２２０は、アクセスデータ量が目標帯域以下であるか否かを判定する（ステップＳ１１０）。

アクセスデータ量が目標帯域以下であると判定された場合（ステップＳ１１０：Ｙｅｓ）、入出力制御装置２００は、経過サイクルカウンタ２３１～２３４のうちの少なくともいずれかひとつのビジーが「０」であるか否かを判定する（ステップＳ１２０）。経過サイクルカウンタ２３１～２３４のうちの少なくともいずれかひとつのビジーが「０」であると判定された場合（ステップＳ１２０：Ｙｅｓ）、入出力制御装置２００は、リードトランザクションを、スレーブポート２１０を介して受信する（ステップＳ１３０）。

他方、アクセスデータ量が目標帯域を超えていると判定された場合（ステップＳ１１０：Ｎｏ）、または、経過サイクルカウンタ２３１～２３４すべてのビジーが「１」である場合（ステップＳ１２０：Ｎｏ）、入出力制御装置２００は、スレーブポート２１０におけるリードトランザクションの受信を停止する。本実施形態では、リードトランザクションの受信が停止している間、リードトランザクションは、検証回路１００において保持される。

ステップＳ１４０において、帯域カウンタ装置２２０は、受信したリードトランザクションのデータ量（以下、「受信データ量」とも呼ぶ）を、保持しているアクセスデータ量に加算した値を新たなアクセスデータ量とする。また、ステップＳ１５０において、帯域カウンタ装置２２０は、受信データ量をアクセスデータ量に加算した時刻を記録する。

ステップＳ１６０において、帯域カウンタ装置２２０は、リードトランザクションを、マスタポート２４０を介して出力する。

ステップＳ１７０において、経過サイクルカウンタ２３１～２３４のうち、ビジーが０であるいずれかひとつ（以下、「選択カウンタ」とも呼ぶ）において、ビジーが「１」に変更され、出力されたトランザクションのＩＤおよびデータ量が記録される。また、ステップＳ１８０において、選択カウンタは、経過サイクル数のカウントを開始する。選択カウンタは、１サイクル経過するごとに、保持している経過サイクル数に「１」を加算した値を新たに保持する。

入出力制御装置２００は、上述のステップＳ１１０からステップＳ１８０を、検証回路１００からリードトランザクションが出力されるたびに繰り返し実行する。

上述のステップＳ１１０からステップＳ１８０と並列して、帯域カウンタ装置２２０は、加算されてから予め定められた時間経過したデータ量をアクセスデータ量から減算する（ステップＳ１９０）。本実施形態では、帯域カウンタ装置２２０は、本ステップを繰り返し行うことにより、予め設定された時間枠内におけるアクセスデータ量をカウントして保持できる。

Ａ－３．レスポンス出力処理：
入出力制御装置２００は、検証回路１００へリードレスポンスを出力する際、図３に示すレスポンス出力処理を実行する。入出力制御装置２００がマスタポート２４０を介してリードレスポンスを受信すると（ステップＳ２１０：Ｙｅｓ）、バッファ装置２５０は、受信されたリードレスポンスを保留する（ステップＳ２２０）。バッファ装置２５０は、ステップＳ２１０およびステップＳ２２０を繰り返し実行する。

ステップＳ２１０およびステップＳ２２０と並列して、バッファ装置２５０は、対応カウンタの経過サイクル数が予め設定された閾値以上であるか否かを判定する（ステップＳ２３０）。「対応カウンタ」は、経過サイクルカウンタ２３１～２３４のうち、記録されているＩＤと、バッファ装置２５０の先頭データのＩＤとが一致している経過サイクルカウンタを意味する。対応カウンタの経過サイクル数が閾値未満であると判定された場合（ステップＳ２３０：Ｎｏ）、バッファ装置２５０は、データを保留したまま待機する。

対応カウンタの経過サイクル数が閾値以上であると判定された場合（ステップＳ２３０：Ｙｅｓ）、バッファ装置２５０は、先頭データを、スレーブポート２１０を介して出力する（ステップＳ２４０）。かかる閾値は、検証回路１００が模擬する電子回路にメモリシステム３００を接続した場合のレイテンシを模擬するように、予め実験等を行うことにより特定された値として設定されている。

ステップＳ２５０において、バッファ装置２５０は、対応カウンタに記録されたデータ量分のデータが出力されたか否かを判定する（ステップＳ２５０）。対応カウンタに記録されたデータ量分のデータを出力されていないと判定された場合（ステップＳ２５０：Ｎｏ）、バッファ装置２５０は、対応カウンタに記録されたデータ量分のデータが出力されるまで、ステップＳ２４０およびステップＳ２５０を繰り返し実行する。

対応カウンタに記録されたデータ量分のデータが出力されたと判定された場合（ステップＳ２５０：Ｙｅｓ）、バッファ装置２５０は、対応カウンタのビジーを「０」にリセットし、記録されていたＩＤおよびデータ量を消去する（ステップＳ２６０）。本ステップ後、対応カウンタは、再び他のリードトランザクションの経過サイクル数をカウントできる状態となる。入出力制御装置２００は、ステップＳ２３０からステップＳ２６０を繰り返し実行する。

以上説明した入出力制御装置２００によれば、リードトランザクションのメモリシステム３００への出力と、リードレスポンスの検証回路１００への出力とを遅延させるので、検証回路１００の動作周波数とメモリシステム３００の動作周波数との差異を抑制し、検証回路１００の性能検証の精度低下を抑制できる。

Ｂ．第２実施形態：
第２実施形態の入出力制御装置２００Ａは、図４に示すように目標帯域生成装置２６０を備える点と、図５に示すように、トランザクション出力処理においてステップＳ１４０の後に目標帯域設定処理（ステップＳ１４００）を実行する点とにおいて、第１実施形態の入出力制御装置２００と異なっている。第２実施形態の入出力制御装置２００Ａのその他の装置構成およびトランザクション出力処理におけるその他の手順は、第１実施形態の入出力制御装置２００と同じであるので、同一の構成および同一の手順には同一の符号を付し、その詳細な説明を省略する。

図４に示すように、目標帯域生成装置２６０は、バンクアクセスカウンタ装置２６１、２６２と、帯域設定部２６３とを備える。バンクアクセスカウンタ装置２６１、２６２はそれぞれ、バンクＢ０、Ｂ１を対象として、バンクアクセスデータ量をカウントし保持するとともに、各バンクにおける前回アクセスページを記録する。「バンクアクセスデータ量」は、各バンクにおいて同じページに対して連続して発行されたリードトランザクションのデータ量の合計値を意味する。「前回アクセスページ」は、各バンクにおいて、前回出力したリードトランザクションのアクセス対象となっていたページアドレスを意味する。なお、目標帯域生成装置２６０が備えるバンクアクセスカウンタ装置の数は、半導体メモリ装置３２０が備えるバンクの数と同じとする。バンクアクセスカウンタ装置２６１、２６２における処理については、後述する目標帯域設定処理において説明する。

帯域設定部２６３は、バンクアクセスカウンタ装置２６１、２６２にそれぞれ保持されたバンクアクセスデータ量の平均値を算出する。また、帯域設定部２６３は、算出されたバンクアクセスデータ量の平均値を利用して、目標帯域を設定する。

目標帯域生成装置２６０は、図５に示すように、ステップＳ１４０の後、目標帯域設定処理を実行し（ステップＳ１４００）、上述のステップＳ１１０において参照する目標帯域を更新する。

図６に示す目標帯域設定処理において、目標帯域生成装置２６０は、リードトランザクションのアクセス対象のバンクアドレスが「０」であるか「１」であるかを判定する（ステップＳ１４１０）。アクセス対象のバンクアドレスが「０」であると判定された場合、受信したリードトランザクションのアクセス対象のページアドレス（以下、「今回アクセスページ」とも呼ぶ）がバンクＢ０における前回アクセスページと同じであるか否かを判定する（ステップＳ１４２０）。

今回アクセスページが前回アクセスページと同じである場合（ステップＳ１４２０：Ｙｅｓ）、バンクアクセスカウンタ装置２６１は、保持しているバンクアクセスデータ量に受信データ量を加算した値を新たなバンクアクセスデータ量とする（ステップＳ１４３０）。

今回アクセスページが前回アクセスページと異なる場合（ステップＳ１４２０：Ｎｏ）、バンクアクセスカウンタ装置２６１は、受信データ量を新たなバンクアクセスデータ量とし、今回アクセスページを記録する（ステップＳ１４３２）。

他方、アクセス対象のバンクアドレスが「１」であると判定された場合、今回アクセスページがバンクＢ１における前回アクセスページと同じであるか否かを判定する（ステップＳ１４２２）。

今回アクセスページが前回アクセスページと同じである場合（ステップＳ１４２２：Ｙｅｓ）、バンクアクセスカウンタ装置２６２は、保持しているバンクアクセスデータ量に受信データ量を加算した値を新たなバンクアクセスデータ量とする（ステップＳ１４３４）。

今回アクセスページが前回アクセスページと異なる場合（ステップＳ１４２２：Ｎｏ）、バンクアクセスカウンタ装置２６２は、受信データ量を新たなバンクアクセスデータ量とし、今回アクセスページを記録する（ステップＳ１４３６）。

ステップＳ１４４０において、帯域設定部２６３は、バンクアクセスカウンタ装置２６１、２６２それぞれにおいてカウントされて保持されているバンクアクセスデータ量の平均値を算出し、算出された平均値から目標帯域を設定する。本実施形態では、帯域設定部２６３は、図７に示すバンクアクセスデータ量の平均値と目標帯域との関係を示すテーブルを利用して目標帯域を設定する。本実施形態では、テーブルは、バンクアクセスデータ量の平均値が大きくなるにつれて、目標帯域が大きくなる関係を有する。より具体的には、テーブルは、バンクアクセスデータ量の平均値が大きくなるにつれて、目標帯域の増大量の傾きが小さくなる関係を有する。以上で、目標帯域生成装置２６０は、目標帯域設定処理を終了する。

以上説明した第２実施形態の入出力制御装置２００Ａによれば、各バンクアクセスカウンタ装置２６１、２６２それぞれにおいてカウントされて保持されているバンクアクセスデータ量の平均値に応じて目標帯域を設定するので、アクセスデータ量の変化に応じてリードトランザクションのメモリシステム３００への出力を遅延させることができ、検証回路１００の性能検証の精度低下をより抑制できる。

Ｃ．他の実施形態：
（Ｃ１）上記実施形態において、経過サイクルカウンタは最大アウトスタンディング数と同数設けられているが、本開示はこれに限定されない。経過サイクルカウンタは最大アウトスタンディング数よりも少ない数設けられていてもよい。かかる形態によっても、上記実施形態と同様の効果を奏する。

（Ｃ２）上記実施形態において、入出力制御装置２００は、バッファ装置２５０と帯域カウンタ装置２２０とを備えるが、本開示はこれに限定されない。入出力制御装置２００は、バッファ装置２５０と帯域カウンタ装置２２０とのうち、バッファ装置２５０のみ備えていてもよい。かかる形態によっても、入出力制御装置２００は、リードレスポンスの検証回路１００への出力を遅延させることができるので、検証回路の動作周波数と半導体メモリ装置３２０の動作周波数との差異を抑制し、検証回路１００の性能検証の精度低下を抑制できる。

（Ｃ３）上記実施形態において、テーブルは、バンクアクセスデータ量の平均値が大きくなるにつれて、目標帯域の増大量の傾きが小さくなる関係を有するが、本開示はこれに限定されない。テーブルは、平均値が大きくなるにつれて、目標帯域が直線的に増大する関係を有してもよい。かかる形態によっても、上記実施形態と同様の効果を奏する。

本開示に記載の入出力制御装置２００およびその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサおよびメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の入出力制御装置２００およびその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の入出力制御装置２００およびその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサおよびメモリと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。

本開示は、上述の実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した形態中の技術的特徴に対応する各実施形態中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
［形態１］
検証回路（１００）と半導体メモリ装置（３２０）との間に接続され、データの入出力を制御する入出力制御装置（２００）であって、
前記半導体メモリ装置に対するデータの読み出しを要求するリードトランザクションを前記検証回路から受信し、前記リードトランザクションに対応して前記半導体メモリ装置から受信するリードレスポンスを前記検証回路に出力するための第１ポート（２１０）と、
前記リードトランザクションを前記半導体メモリ装置に出力し、前記リードトランザクションに対応して前記半導体メモリ装置から出力される前記リードレスポンスを受信するための第２ポート（２４０）と、
前記リードトランザクションの前記半導体メモリ装置への出力と、前記リードレスポンスの前記検証回路への出力と、のうちの少なくとも一方を遅延させるためのバッファ装置（２５０）と、
を備える、
入出力制御装置。
［形態２］
形態１に記載の入出力制御装置であって、
前記リードトランザクションごとに前記半導体メモリ装置に前記リードトランザクションが出力されてからの経過サイクル数をカウントする経過サイクルカウンタ（２３１、２３２、２３３、２３４）をさらに備え、
前記バッファ装置は、前記経過サイクル数が予め設定された閾値未満である場合に前記リードレスポンスを保留し、前記経過サイクル数が前記閾値以上となった場合に前記リードレスポンスを、前記第１ポートを介して前記検証回路へ出力する、
入出力制御装置。
［形態３］
形態２に記載の入出力制御装置であって、
前記経過サイクルカウンタは、前記リードトランザクションの最大アウトスタンディング数と同数設けられている、
入出力制御装置。
［形態４］
形態１から形態３のいずれか一項に記載の入出力制御装置であって、
前記半導体メモリ装置へ出力された前記リードトランザクションのデータ量の合計値であるアクセスデータ量をカウントする帯域カウンタ装置（２２０）を備え、
前記帯域カウンタ装置は、設定された目標帯域を前記アクセスデータ量が超えている場合に前記第２ポートを介した前記リードトランザクションの前記半導体メモリ装置への出力を保留し、前記アクセスデータ量が前記目標帯域以下となった場合に前記リードトランザクションを、前記第２ポートを介して前記半導体メモリ装置へ出力する、
入出力制御装置。
［形態５］
形態４に記載の入出力制御装置であって、
前記帯域カウンタ装置は、予め設定された時間内における前記アクセスデータ量が予め設定された前記目標帯域を超えている場合に前記リードトランザクションの前記半導体メモリ装置への出力を保留する、
入出力制御装置。
［形態６］
形態４に記載の入出力制御装置であって、
前記帯域カウンタ装置の前記目標帯域を生成する目標帯域生成装置（２６０）をさらに備え、
前記目標帯域生成装置は、
前記半導体メモリ装置が備える複数のバンクと同数設けられ、互いに異なる前記バンクを対象として、各前記バンクにおいて同じページに対して連続して発行された前記リードトランザクションのデータ量の合計値であるバンクアクセスデータ量をそれぞれカウントする複数のバンクアクセスカウンタ装置（２６１、２６２）と、
各前記バンクアクセスカウンタ装置によりカウントされた前記バンクアクセスデータ量の平均値を算出し、算出された前記平均値と前記目標帯域との関係を示す予め設定されたテーブルを利用して前記目標帯域を設定する帯域設定部（２６３）と、
を備え、
各前記バンクアクセスカウンタ装置は、各前記バンクにおいて、受信した前記リードトランザクションのアクセス対象である今回アクセスページと、前回出力した前記リードトランザクションのアクセス対象である前回アクセスページと、が互いに同じである場合には、前記バンクアクセスデータ量に前記リードトランザクションのデータ量を加算した値を新たな前記アクセスデータ量とし、前記今回アクセスページと前記前回アクセスページとが互いに異なる場合には前記リードトランザクションのデータ量を新たな前記バンクアクセスデータ量とする、
入出力制御装置。
［形態７］
形態６に記載の入出力制御装置であって、
前記テーブルは、前記平均値が大きくなるほど前記目標帯域が大きくなるように設定されている、
入出力制御装置。

１００…検証回路、２００…入出力制御装置、２１０…スレーブポート、２４０…マスタポート、２５０…バッファ装置、３２０…半導体メモリ装置

Claims (7)

1. 検証回路（１００）と半導体メモリ装置（３２０）との間に接続され、データの入出力を制御する入出力制御装置（２００）であって、
   前記半導体メモリ装置に対するデータの読み出しを要求するリードトランザクションを前記検証回路から受信し、前記リードトランザクションに対応して前記半導体メモリ装置から受信するリードレスポンスを前記検証回路に出力するための第１ポート（２１０）と、
   前記リードトランザクションを前記半導体メモリ装置に出力し、前記リードトランザクションに対応して前記半導体メモリ装置から出力される前記リードレスポンスを受信するための第２ポート（２４０）と、
   前記リードトランザクションの前記半導体メモリ装置への出力と、前記リードレスポンスの前記検証回路への出力と、のうちの少なくとも一方を遅延させるためのバッファ装置（２５０）と、
   を備える、
   入出力制御装置。
2. 請求項１に記載の入出力制御装置であって、
   前記リードトランザクションごとに前記半導体メモリ装置に前記リードトランザクションが出力されてからの経過サイクル数をカウントする経過サイクルカウンタ（２３１、２３２、２３３、２３４）をさらに備え、
   前記バッファ装置は、前記経過サイクル数が予め設定された閾値未満である場合に前記リードレスポンスを保留し、前記経過サイクル数が前記閾値以上となった場合に前記リードレスポンスを、前記第１ポートを介して前記検証回路へ出力する、
   入出力制御装置。
3. 請求項２に記載の入出力制御装置であって、
   前記経過サイクルカウンタは、前記リードトランザクションの最大アウトスタンディング数と同数設けられている、
   入出力制御装置。
4. 請求項１から請求項３のいずれか一項に記載の入出力制御装置であって、
   前記半導体メモリ装置へ出力された前記リードトランザクションのデータ量の合計値であるアクセスデータ量をカウントする帯域カウンタ装置（２２０）を備え、
   前記帯域カウンタ装置は、設定された目標帯域を前記アクセスデータ量が超えている場合に前記第２ポートを介した前記リードトランザクションの前記半導体メモリ装置への出力を保留し、前記アクセスデータ量が前記目標帯域以下となった場合に前記リードトランザクションを、前記第２ポートを介して前記半導体メモリ装置へ出力する、
   入出力制御装置。
5. 請求項４に記載の入出力制御装置であって、
   前記帯域カウンタ装置は、予め設定された時間内における前記アクセスデータ量が予め設定された前記目標帯域を超えている場合に前記リードトランザクションの前記半導体メモリ装置への出力を保留する、
   入出力制御装置。
6. 請求項４に記載の入出力制御装置であって、
   前記帯域カウンタ装置の前記目標帯域を生成する目標帯域生成装置（２６０）をさらに備え、
   前記目標帯域生成装置は、
   前記半導体メモリ装置が備える複数のバンクと同数設けられ、互いに異なる前記バンクを対象として、各前記バンクにおいて同じページに対して連続して発行された前記リードトランザクションのデータ量の合計値であるバンクアクセスデータ量をそれぞれカウントする複数のバンクアクセスカウンタ装置（２６１、２６２）と、
   各前記バンクアクセスカウンタ装置によりカウントされた前記バンクアクセスデータ量の平均値を算出し、算出された前記平均値と前記目標帯域との関係を示す予め設定されたテーブルを利用して前記目標帯域を設定する帯域設定部（２６３）と、
   を備え、
   各前記バンクアクセスカウンタ装置は、各前記バンクにおいて、受信した前記リードトランザクションのアクセス対象である今回アクセスページと、前回出力した前記リードトランザクションのアクセス対象である前回アクセスページと、が互いに同じである場合には、前記バンクアクセスデータ量に前記リードトランザクションのデータ量を加算した値を新たな前記アクセスデータ量とし、前記今回アクセスページと前記前回アクセスページとが互いに異なる場合には前記リードトランザクションのデータ量を新たな前記バンクアクセスデータ量とする、
   入出力制御装置。
7. 請求項６に記載の入出力制御装置であって、
   前記テーブルは、前記平均値が大きくなるほど前記目標帯域が大きくなるように設定されている、
   入出力制御装置。

Images