JP2024047597A - Semiconductor Device - Google Patents
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Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
たとえば、携帯機器などに使用される二次電池は、過充電又は過放電すると劣化してしまうため、正負の両端子間には電池電圧を監視して電池を保護する半導体装置が接続される場合が多い。このような半導体装置においては、10mV以下程度の検出精度が求められており、個体ごとの電圧検出に係るばらつきを無視できない場合がある。 For example, secondary batteries used in portable devices deteriorate when overcharged or overdischarged, so a semiconductor device that monitors the battery voltage and protects the battery is often connected between the positive and negative terminals. Such semiconductor devices are required to have a detection accuracy of about 10 mV or less, and there are cases where the variation in voltage detection between individual devices cannot be ignored.
所定の電圧を検出する技術として、基準電圧や被測定電圧を分圧回路により分圧して比較して行うものがあり、その検出精度を高めるために様々な分圧回路が提案されている。
一例として、複数の抵抗素子と複数のスイッチング素子とを組み合せて分圧回路を形成し、複数のスイッチング素子のオンオフ状態の設定により分圧抵抗値のトリミングを行い、電圧検出の精度を高める分圧回路が提案されている(特許文献1参照)。
One technique for detecting a predetermined voltage involves dividing a reference voltage or a voltage to be measured using a voltage divider circuit and comparing the divided voltages. Various voltage divider circuits have been proposed to improve the detection accuracy.
As an example, a voltage divider circuit has been proposed in which a voltage divider circuit is formed by combining multiple resistive elements and multiple switching elements, and the voltage divider resistance value is trimmed by setting the on/off states of the multiple switching elements, thereby improving the accuracy of voltage detection (see Patent Document 1).
本発明の一つの側面では、消費電流を抑制することができ、かつ分圧精度を高めることができる分圧回路を有する半導体装置を提供することを目的とする。 One aspect of the present invention aims to provide a semiconductor device having a voltage divider circuit that can reduce current consumption and improve voltage division accuracy.
本発明の一実施形態における分圧回路は、
入力電圧を分圧する複数の抵抗素子と、
前記複数の抵抗素子の少なくともいずれかに接続され、選択的にオンすることにより前記複数の抵抗素子による分圧電圧を調整する複数のスイッチング素子と、
を備え、
前記複数のスイッチング素子の少なくともいずれかは、酸化物半導体膜を用いた薄膜トランジスタである。
The voltage divider circuit in one embodiment of the present invention comprises:
A plurality of resistor elements for dividing an input voltage;
a plurality of switching elements connected to at least any of the plurality of resistive elements and selectively turned on to adjust a voltage divided by the plurality of resistive elements;
Equipped with
At least one of the plurality of switching elements is a thin film transistor using an oxide semiconductor film.
本発明の一つの側面によれば、消費電流を抑制することができ、かつ分圧精度を高めることができる分圧回路を有する半導体装置を提供することを目的とする。 According to one aspect of the present invention, an object is to provide a semiconductor device having a voltage divider circuit that can suppress current consumption and improve voltage division accuracy.
本発明の一実施形態における半導体装置は、特許文献1に記載されているような分圧回路では、スイッチング素子をMOS(Metal-Oxide-Semiconductor)トランジスタにすると、リーク電流により出力である分圧電圧に誤差が生じてしまうという知見に基づくものである。
具体的には、複数の抵抗素子と複数のMOSトランジスタとを組み合せて分圧抵抗値のトリミングができる分圧回路では、ソースやドレインの寄生ダイオードに流れるリーク電流が抵抗素子に流れて電圧降下が発生してしまい、分圧電圧に誤差が生じてしまう。また、分圧電圧の精度向上を目的として抵抗素子による微小なステップの数を増やすと、これに比例してスイッチング素子の数も増えるためリーク電流による誤差が増大してしまい、特にリーク電流が大きくなる高温においては、分圧電圧の精度向上を妨げていた。
The semiconductor device according to one embodiment of the present invention is based on the finding that in a voltage divider circuit such as that described in Patent Document 1, if the switching element is a MOS (Metal-Oxide-Semiconductor) transistor, an error occurs in the divided voltage, which is the output, due to leakage current.
Specifically, in a voltage divider circuit that can trim the voltage divider resistance value by combining multiple resistance elements and multiple MOS transistors, the leakage current flowing through the parasitic diodes of the source and drain flows through the resistance elements, causing a voltage drop and resulting in an error in the divided voltage. Also, if the number of minute steps by the resistance elements is increased in order to improve the accuracy of the divided voltage, the number of switching elements also increases proportionally, increasing the error due to the leakage current, which hinders the improvement of the accuracy of the divided voltage, especially at high temperatures where the leakage current becomes large.
そこで、本発明の一実施態様では、MOSトランジスタの代わりに酸化物半導体膜を用いた薄膜トランジスタをスイッチング素子とした。酸化物半導体膜を用いた薄膜トランジスタであれば、リーク電流をMOSトランジスタよりも1/1000レベルで極めて小さくすることができるため、消費電流を抑制することができ、かつ分圧精度を高めることができる。特に、高温においても分圧電圧の精度を十分に高めることができ、基準電圧の誤差を小さくして電圧検出の精度を高めることができる。 Therefore, in one embodiment of the present invention, a thin film transistor using an oxide semiconductor film is used as the switching element instead of a MOS transistor. A thin film transistor using an oxide semiconductor film can reduce leakage current to 1/1000th of that of a MOS transistor, so current consumption can be suppressed and the accuracy of voltage division can be improved. In particular, the accuracy of the divided voltage can be sufficiently improved even at high temperatures, and the error in the reference voltage can be reduced to improve the accuracy of voltage detection.
以下、図面を参照しながら本発明を実施するための一形態について詳細に説明する。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すX軸、Y軸及びZ軸は互いに直交するものとする。X軸方向を「幅方向」、Y軸方向を「奥行き方向」、Z軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の+Z方向側の面を「表面」又は「上面」、-Z方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
In the drawings, the same components are denoted by the same reference numerals, and duplicate explanations may be omitted.
In addition, the X-axis, Y-axis, and Z-axis shown in the drawings are mutually orthogonal. The X-axis direction may be referred to as the "width direction", the Y-axis direction as the "depth direction", and the Z-axis direction as the "height direction" or "thickness direction". The surface of each film on the +Z direction side may be referred to as the "front surface" or "upper surface", and the surface on the -Z direction side as the "rear surface" or "lower surface".
Furthermore, the drawings are schematic, and the ratios of width, depth, and thickness are not as shown. The number, position, shape, structure, size, etc. of a plurality of films or layers, or a semiconductor element obtained by structurally combining them, are not limited to the embodiments shown below, and may be any number, position, shape, structure, size, etc. that is preferable for implementing the present invention.
図1は、本実施形態における半導体装置が有する分圧回路を示す回路図である。
図1に示すように、半導体装置10は、基準電圧発生回路VRから出力された基準電圧を分圧回路100で分圧して出力する回路を有する。
分圧回路100は、第1の抵抗部100Aと、第2の抵抗部100Bと、第3の抵抗部100Cと、第4の抵抗部100Dとを備えている。第1の抵抗部100A、第2の抵抗部100B及び第3の抵抗部100Cは、直列に接続されている。第4の抵抗部100Dは、第3の抵抗部100Cに対して並列に接続されている。
FIG. 1 is a circuit diagram showing a voltage divider circuit included in a semiconductor device according to this embodiment.
As shown in FIG. 1, a
The
第1の抵抗部100Aは、直列に接続された抵抗素子111~113と、抵抗素子111~113の各ノードに接続するスイッチング素子としての薄膜トランジスタ121~124とを備えている。この第1の抵抗部100Aは、薄膜トランジスタ121~124を選択的にオンさせることにより、分圧電圧の粗調整を行う。
具体的には、本実施形態では、直列に接続された抵抗素子111~113の抵抗値がそれぞれ8RΩ、4RΩ、2RΩ(Rは任意の抵抗値とする。)である場合を考える。この場合には、4個の薄膜トランジスタ121~124を選択的にオンにすることにより、0Ωから14RΩまでの範囲において第1の抵抗部100Aの合成抵抗値を可変させることができる。たとえば、第1の抵抗部100Aの合成抵抗値は、薄膜トランジスタ121のみをオンにすると14RΩ、薄膜トランジスタ122のみをオンにすると6RΩ、薄膜トランジスタ123のみをオンにすると2RΩ、薄膜トランジスタ124のみをオンにすると0Ωになる。
The
Specifically, in this embodiment, a case is considered in which the resistance values of the resistor elements 111 to 113 connected in series are 8RΩ, 4RΩ, and 2RΩ (R is an arbitrary resistance value), respectively. In this case, the combined resistance value of the
第2の抵抗部100B及び第3の抵抗部100Cは、本実施形態では、抵抗値がそれぞれRΩの抵抗素子131、141である。
In this embodiment, the
第4の抵抗部100Dは、直列に接続された抵抗素子151~159と、抵抗素子151~159の各ノードに接続するスイッチング素子としての薄膜トランジスタ161~169とを備えている。この第4の抵抗部100Dは、RΩより低い抵抗値の9個の抵抗素子151~159により、第4の抵抗部100Dでの電位差を微小なステップに分割し、9個の薄膜トランジスタ161~169を選択的にオンにすることにより、分圧電圧を微調整してOUT端子から出力する。
The
この分圧回路100を用いたトリミング方法は、スイッチング素子としての薄膜トランジスタ121~124、161~169を選択的にオンにすることにより分圧回路100の直列抵抗値を徐々に変化させて行う。
The trimming method using this
次に、分圧回路100の構造について説明する。
図2は、図1に示した分圧回路における概略断面図である。図2では、一例として、抵抗素子151及び薄膜トランジスタ161の構造について主に示す。
なお、他の抵抗素子及び他の薄膜トランジスタについては、これらと同様であるため省略する。
Next, the structure of the
Fig. 2 is a schematic cross-sectional view of the voltage divider circuit shown in Fig. 1. Fig. 2 mainly shows the structures of a
Other resistor elements and other thin film transistors are similar to these, and therefore will not be described.
図2に示すように、抵抗素子151は、半導体基板11の上に設けられた素子分離絶縁層12の表面にポリシリコン膜でそれぞれ形成され、両端がイオンを高濃度に注入された低抵抗部になっている。
As shown in FIG. 2, the
層間絶縁膜13は、抵抗素子151の上面及び側面を覆うように、半導体基板11及び素子分離絶縁層12の上面全域に形成されている。この層間絶縁膜13は、上面を平坦化されている。
また、抵抗素子151とそれぞれ電気的に接続できるように、層間絶縁膜13にコンタクトホールを開口して複数のプラグP1が形成されている。
The
Further, contact holes are opened in the
金属配線180は、層間絶縁膜13の上面にアルミニウム合金で形成されている。この金属配線180は、層間絶縁膜13を貫通するプラグP1を介し、抵抗素子151と電気的に接続されている。
The
層間絶縁膜14は、複数の金属配線180の上面及び側面を覆うように、層間絶縁膜13の上面全域に形成されている。この層間絶縁膜14は、エッチバックやCMP(Chemical Mechanical Polishing)法で平坦化されている。
The
薄膜トランジスタ161は、層間絶縁膜14の上面に形成されており、抵抗素子151の上方に位置する。この薄膜トランジスタ161は、酸化物半導体膜161bを用いた薄膜トランジスタであり、エッチングストッパー膜161cを備えるボトムゲート構造を有する。
酸化物半導体膜161bを用いた薄膜トランジスタ161は、製造時の熱処理の温度を300℃程度に低くすることができるため、その下層に存在するアルミニウム合金(融点660℃程度)の金属配線180を含む各種回路に対し、熱処理の影響を低減できる。これにより、抵抗素子151の上に層間絶縁膜14を介して薄膜トランジスタ161を重ねるように形成することができるため、チップ面積を削減することができる。
The
The
ゲート電極161aは、層間絶縁膜14の上面に形成されており、層間絶縁膜14の上面全域に形成された絶縁膜15により覆われている。この絶縁膜15は、薄膜トランジスタ161のゲート絶縁膜として機能する。
また、所定の金属配線180と電気的に接続できるように、層間絶縁膜14及び絶縁膜15にコンタクトホールを開口して複数のプラグP2が形成されている。
The
Furthermore, in order to enable electrical connection to
酸化物半導体膜161bは、絶縁膜15を介してゲート電極161aを覆うように形成されている。
酸化物半導体としては、製造時の熱処理により、その下層に存在する金属配線180を含む各種回路に影響を与えにくいものであれば、適宜選択することができる。このような酸化物半導体のうち、薄膜トランジスタ161のオン時とオフ時の電流比を高くできる点及びオン電流を高くかつオフ電流を低くすることができる点から、In-Gz-Zn-O(IGZO)が好ましい。
The
The oxide semiconductor may be appropriately selected as long as it is unlikely to affect various circuits, including the
エッチングストッパー膜161cは、シリコン酸化膜であり、酸化物半導体膜161bの最も高い面に形成されている。このエッチングストッパー膜161cは、この上に堆積されたモリブデンをエッチングで分離してドレイン電極161d及びソース電極161eを形成する際にストッパーとしての機能を有する。
The
ドレイン電極161dは、複数のプラグP1、P2及び金属配線180を介して、抵抗素子151の一端に電気的に接続されるように形成されている。
The
パッシベーション膜16は、全域を覆うように形成されている。
The
次に、本実施形態における半導体装置10の製造方法について、図3Aから図3Cを参照しながら説明する。
Next, the manufacturing method of the
まず、いわゆる基板工程(FEOL:Front End Of the Line)では、図3Aに示すように、半導体基板11の表面にフォトリソグラフィによりSTI(Shallow Trench Isolation)形成処理を行い、半導体基板11の上面に素子分離絶縁層12を形成する。この素子分離絶縁層12の上面に、フォトリソグラフィ及びドライエッチングによりポリシリコン層を形成し、このポリシリコン層に対し所定の抵抗値を実現する濃度になるようにイオン注入を行い、抵抗素子151を形成する。
First, in the so-called substrate process (FEOL: Front End Of The Line), as shown in FIG. 3A, a shallow trench isolation (STI) is formed on the surface of a
続いて、いわゆる配線工程(BEOL:Back End Of the Line)では、図3Bに示すように、層間絶縁膜13を上面全域に形成して、CMP法により平坦化する。この平坦化した層間絶縁膜13の上面に、フォトリソグラフィ及びドライエッチングによりコンタクトホールを開口してチタンを下地としてタングステンを埋め込み、複数のプラグP1を形成する。これらの複数のプラグP1の上面に、複数の金属配線180をアルミニウム合金でフォトリソグラフィ及びドライエッチングにより形成し、複数のプラグP1を介して抵抗素子151と電気的に接続できるようにする。この金属配線180を形成した後、半導体基板11の表面全域に層間絶縁膜14を形成してCMP法により平坦化する。
Next, in the so-called wiring process (BEOL: Back End Of The Line), as shown in FIG. 3B, an
続いて、図3Cに示すように、平坦化した層間絶縁膜14の上面全域にモリブデンをスパッタ法で堆積させてからフォトリソグラフィによりパターンを形成し、ドライエッチングでゲート電極161aを形成する。ゲート電極161aが形成された層間絶縁膜14の上面に、プラズマCVD法でシリコン酸化膜を全面に堆積させて絶縁膜15を形成する。
Next, as shown in FIG. 3C, molybdenum is deposited over the entire top surface of the planarized interlayer insulating
次に、絶縁膜15の上面の一部に、酸化物半導体膜161bとしてIn-Gz-Zn-Oをスパッタ法で堆積させてから、その上面にプラズマCVD法でシリコン酸化膜を堆積させる。堆積させたシリコン酸化膜を所定の形状にパターニングし、その形状のシリコン酸化膜をマスクとしてIn-Gz-Zn-Oをエッチングする。そのあと、シリコン酸化膜を更にパターニングしてエッチングストッパー膜161cを形成した後、290℃でRTA(Rapid Thermal Anneal)を行う。
Next, In-Gz-Zn-O is deposited as
次に、層間絶縁膜14及び絶縁膜15にコンタクトホールを開口して所定の金属配線180と電気的に接続できるように複数のプラグP2を形成する。そして、モリブデンをスパッタ法で堆積させてから、パターニングによりドレイン電極161d及びソース電極161eを形成した後、270℃でRTAを行う。
Next, contact holes are opened in the
よって、平坦化した層間絶縁膜14の上面に形成する薄膜トランジスタ161は、300℃程度の低温で形成できるため、融点が660℃程度のアルミニウム合金で形成される金属配線180を含む積層体に熱による影響を及ぼしにくい。
Thus, the thin-
図4は、図1に示した分圧回路に接続されている基準電圧発生回路の一例を示す回路図である。
図4に示すように、基準電圧発生回路VRは、バンドギャップリファレンス回路である。この基準電圧発生回路VRは、演算増幅回路A1と、NPN型バイポーラトランジスタQ1、Q2と、抵抗素子R1~R3とを備えている。
FIG. 4 is a circuit diagram showing an example of a reference voltage generating circuit connected to the voltage dividing circuit shown in FIG.
4, the reference voltage generating circuit VR is a bandgap reference circuit, and includes an operational amplifier circuit A1, NPN bipolar transistors Q1 and Q2, and resistor elements R1 to R3.
基準電圧発生回路VRは、演算増幅回路A1の出力端子と接地電位との間に、抵抗素子R3及びNPN型バイポーラトランジスタQ1が直列に接続されている。さらに、基準電圧発生回路VRは、演算増幅回路A1の出力端子と接地電位との間に、抵抗素子R2、抵抗素子R1及びNPN型バイポーラトランジスタQ2が直列に接続されている。NPN型バイポーラトランジスタQ1、Q2は、コレクタとベースが相互に電気的に接続されてダイオード接続されている。演算増幅回路A1は、非反転入力端子が抵抗素子R3とNPN型バイポーラトランジスタQ1とのノードに接続され、反転入力端子が抵抗素子R1と抵抗素子R2とのノードに接続されている。
このように接続することにより、基準電圧発生回路VRは、抵抗素子R1~R3を用いて帰還させた演算増幅回路A1の出力を基準電圧VREFとして出力する。
In the reference voltage generating circuit VR, a resistor element R3 and an NPN bipolar transistor Q1 are connected in series between the output terminal of the operational amplifier circuit A1 and the ground potential. Furthermore, in the reference voltage generating circuit VR, a resistor element R2, a resistor element R1 and an NPN bipolar transistor Q2 are connected in series between the output terminal of the operational amplifier circuit A1 and the ground potential. The collectors and bases of the NPN bipolar transistors Q1 and Q2 are electrically connected to each other and diode-connected. In the operational amplifier circuit A1, the non-inverting input terminal is connected to the node between the resistor element R3 and the NPN bipolar transistor Q1, and the inverting input terminal is connected to the node between the resistor element R1 and the resistor element R2.
By connecting in this manner, the reference voltage generating circuit VR outputs the output of the operational amplifier circuit A1, which is fed back using the resistor elements R1 to R3, as the reference voltage VREF.
以上説明したように、本発明の一実施形態における分圧回路は、入力電圧を分圧する複数の抵抗素子と、複数の抵抗素子の少なくともいずれかに接続され、選択的にオンすることにより複数の抵抗素子による分圧電圧を調整する複数のスイッチング素子と、を備えている。そして、複数のスイッチング素子の少なくともいずれかは、酸化物半導体膜を用いた薄膜トランジスタである。
これにより、本発明の一実施態様における分圧回路は、リーク電流をMOSトランジスタよりも1/1000レベルで極めて小さくすることができるため、消費電流を抑制することができ、かつ分圧精度を高めることができる。
As described above, the voltage divider circuit according to one embodiment of the present invention includes a plurality of resistive elements that divide an input voltage, and a plurality of switching elements that are connected to at least one of the resistive elements and selectively turned on to adjust a voltage divided by the resistive elements, and at least one of the switching elements is a thin film transistor using an oxide semiconductor film.
As a result, the voltage divider circuit according to one embodiment of the present invention can reduce leakage current to 1/1000 of that of a MOS transistor, thereby making it possible to suppress current consumption and improve voltage division accuracy.
なお、上記の実施態様の半導体装置では、MOSトランジスタから酸化物半導体膜を用いた薄膜トランジスタに全て置き換えたが、少なくともいずれかを置き換えるようにしてもよく、数量が多い第4の抵抗部におけるスイッチング素子のみを置き換えてもよい。 In the semiconductor device of the above embodiment, all of the MOS transistors are replaced with thin-film transistors using oxide semiconductor films, but at least one of them may be replaced, or only the switching elements in the fourth resistor section, which is the larger in number, may be replaced.
また、上記の実施態様の半導体装置は、基準電圧発生回路から出力された基準電圧を分圧回路で分圧して出力する機能を有するものとして説明したが、分圧回路を用いる機能であれば、これに限ることなく適宜選択することができる。 In addition, the semiconductor device of the above embodiment has been described as having a function of dividing the reference voltage output from the reference voltage generating circuit using a voltage divider circuit and outputting the divided voltage, but the present invention is not limited to this and can be appropriately selected as long as the function uses a voltage divider circuit.
さらに、上記の実施形態では基準電圧回路をバンドギャップリファレンス回路として説明したが、これに限ることなく、エンハンス型及びデプレッション型のMOSトランジスタを用いたED型、半導体のバンドギャップを利用したバンドギャップ型などとしてもよい。 Furthermore, in the above embodiment, the reference voltage circuit is described as a bandgap reference circuit, but it is not limited to this, and may be an ED type using enhancement and depletion type MOS transistors, a bandgap type using the bandgap of a semiconductor, etc.
10 半導体装置
11 半導体基板
12 素子分離絶縁層
13、14 層間絶縁膜
100 分圧回路
100A 第1の抵抗部
100B 第2の抵抗部
100C 第3の抵抗部
100D 第4の抵抗部
111~113、131、141、151~159 抵抗素子
121~124、161~169 薄膜トランジスタ(スイッチング素子)
180 金属配線
VR 基準電圧発生回路
REFERENCE SIGNS
180 Metal wiring VR Reference voltage generation circuit
Claims (7)
前記複数の抵抗素子の少なくともいずれかに接続され、選択的にオンすることにより前記複数の抵抗素子による分圧電圧を調整する複数のスイッチング素子と、
を備え、
前記複数のスイッチング素子の少なくともいずれかは、酸化物半導体膜を用いた薄膜トランジスタであることを特徴とする分圧回路。 A plurality of resistor elements for dividing an input voltage;
a plurality of switching elements connected to at least any of the plurality of resistive elements and selectively turned on to adjust a voltage divided by the plurality of resistive elements;
Equipped with
At least one of the plurality of switching elements is a thin film transistor using an oxide semiconductor film.
前記第1の抵抗部、前記第2の抵抗部及び前記第3の抵抗部は、直列に接続されて前記入力電圧を分圧し、
前記第4の抵抗部は、前記第2の抵抗部に並列に接続され、組み込まれている前記複数の抵抗素子が直列に接続されている請求項1に記載の分圧回路。 the plurality of resistive elements are incorporated into a first resistive section, a second resistive section, a third resistive section and a fourth resistive section;
the first resistor unit, the second resistor unit, and the third resistor unit are connected in series to divide the input voltage;
2. The voltage divider circuit according to claim 1, wherein the fourth resistance section is connected in parallel to the second resistance section, and the plurality of built-in resistance elements are connected in series.
前記抵抗素子は、半導体基板の上に設けられた素子分離絶縁層の上に形成され、
前記金属配線は、前記素子分離絶縁層の上面に設けられた層間絶縁層の上に形成され、
前記薄膜トランジスタは、前記金属配線よりも上層に形成されている請求項1に記載の分圧回路。 the voltage divider circuit further includes metal wiring electrically connecting the plurality of resistance elements and the plurality of switching elements;
the resistor element is formed on an element isolation insulating layer provided on a semiconductor substrate,
the metal wiring is formed on an interlayer insulating layer provided on an upper surface of the element isolation insulating layer;
2. The voltage divider circuit according to claim 1, wherein the thin film transistor is formed in a layer above the metal wiring.
7. A semiconductor device comprising the voltage divider circuit according to claim 1.
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JP2022153174A JP2024047597A (en) | 2022-09-27 | 2022-09-27 | Semiconductor Device |
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