JP2024039821A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP2024039821A
JP2024039821A JP2022144470A JP2022144470A JP2024039821A JP 2024039821 A JP2024039821 A JP 2024039821A JP 2022144470 A JP2022144470 A JP 2022144470A JP 2022144470 A JP2022144470 A JP 2022144470A JP 2024039821 A JP2024039821 A JP 2024039821A
Authority
JP
Japan
Prior art keywords
semiconductor device
silicon oxide
silicon carbide
region
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022144470A
Other languages
English (en)
Inventor
達雄 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2022144470A priority Critical patent/JP2024039821A/ja
Priority to US18/177,324 priority patent/US20240087897A1/en
Publication of JP2024039821A publication Critical patent/JP2024039821A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
    • B60R1/00—Optical viewing arrangements; Real-time viewing arrangements for drivers or passengers using optical image capturing systems, e.g. cameras or video systems specially adapted for use in or on vehicles
    • B60R1/02—Rear-view mirror arrangements
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B61—RAILWAYS
    • B61C—LOCOMOTIVES; MOTOR RAILCARS
    • B61C3/00—Electric locomotives or railcars
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B61—RAILWAYS
    • B61C—LOCOMOTIVES; MOTOR RAILCARS
    • B61C9/00—Locomotives or motor railcars characterised by the type of transmission system used; Transmission systems specially adapted for locomotives or motor railcars
    • B61C9/38—Transmission systems in or for locomotives or motor railcars with electric motor propulsion
    • B61C9/48—Transmission systems in or for locomotives or motor railcars with electric motor propulsion with motors supported on vehicle frames and driving axles, e.g. axle or nose suspension
    • B61C9/50—Transmission systems in or for locomotives or motor railcars with electric motor propulsion with motors supported on vehicle frames and driving axles, e.g. axle or nose suspension in bogies
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B66—HOISTING; LIFTING; HAULING
    • B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
    • B66B11/00—Main component parts of lifts in, or associated with, buildings or other structures
    • B66B11/04—Driving gear ; Details thereof, e.g. seals
    • B66B11/043—Driving gear ; Details thereof, e.g. seals actuated by rotating motor; Details, e.g. ventilation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters

Abstract

【課題】キャリアの移動度が向上する半導体装置を提供する。【解決手段】実施形態の半導体装置は、炭化珪素層と、炭化珪素層から０．５ｎｍ離れた位置での縦波光学モードのピーク振動数が１２４５ｃｍ－１以上である酸化シリコン層と、炭化珪素層と酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ－３以上の領域と、を備える。そして、炭化珪素層、酸化シリコン層、及び、領域の中の窒素の濃度分布が、領域にピークを有する。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
例えば、炭化珪素を用いてＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を形成する場合、キャリアの移動度の低下が生じるという問題がある。
特開２０２１－１５３１６８号公報
本発明が解決しようとする課題は、キャリアの移動度が向上する半導体装置を提供することにある。
実施形態の半導体装置は、炭化珪素層と、前記炭化珪素層から０．５ｎｍ離れた位置での縦波光学モードのピーク振動数が１２４５ｃｍ－１以上である酸化シリコン層と、前記炭化珪素層と前記酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ－３以上の領域と、を備え、前記炭化珪素層、前記酸化シリコン層、及び、前記領域の中の窒素の濃度分布が、前記領域にピークを有する。
第１の実施形態の半導体装置の模式断面図。 ＳｉＣ半導体の結晶構造を示す図。 第１の実施形態の半導体装置のゲート絶縁層の中の縦波光学モードのピーク振動数を示す図。 第１の実施形態の半導体装置の元素濃度分布を示す図。 第１の実施形態の半導体装置の製造方法の工程フロー図。 比較例の半導体装置の製造方法の工程フロー図。 比較例の半導体装置のゲート絶縁層の中の縦波光学モードのピーク振動数を示す図。 比較例の半導体装置の元素濃度分布を示す図。 比較例のゲート絶縁層の中の欠陥の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の駆動装置の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の車両の模式図。 第７の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。各領域の不純物濃度は、別段の記載がある場合を除き、例えば、各領域の中央部の不純物濃度の値で代表させる。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳやＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
炭化珪素層中のシリコン原子、炭素原子、窒素原子、及び、酸素原子の結合状態は、例えば、Ｘ線光電子分光法（ＸＰＳ法）を用いることで同定できる。また、各種結合状態の濃度、及び、濃度の大小関係は、例えば、Ｘ線光電子分光法（ＸＰＳ法）を用いることで決定できる。
酸化シリコン層中の縦波光学モードのピーク振動数は、例えば、フーリエ変換赤外分光法（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＦＴＩＲ）の全放射測定法（Ａｔｔｅｎｕａｔｅｄ Ｔｏｔａｌ Ｒｅｆｌｅｃｔｉｏｎ：ＡＴＲ）によって測定することが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、炭化珪素層と、炭化珪素層から０．５ｎｍ離れた位置での縦波光学モードのピーク振動数が１２４５ｃｍ－１以上である酸化シリコン層と、炭化珪素層と酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ－３以上の領域と、を備える。そして、炭化珪素層、酸化シリコン層、及び、領域の中の窒素の濃度分布が、領域にピークを有する。
図１は、第１の実施形態の半導体装置の模式断面図である。半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ゲート絶縁層２８（酸化シリコン層）、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、及び、界面終端領域４０（領域）を備える。
炭化珪素層１０は、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０を備える。
炭化珪素層１０は、例えば、４Ｈ－ＳｉＣの単結晶である。炭化珪素層１０は、ソース電極３４とドレイン電極３６との間に位置する。
図２は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ－ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面（Ｓｉ面）と称し｛０００１｝面と表記する。シリコン面の最表面にはシリコン原子（Ｓｉ）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００－１）面である。（０００－１）面と等価な面を、カーボン面（Ｃ面）と称し｛０００－１｝面と表記する。カーボン面の最表面には炭素原子（Ｃ）が配列している。
一方、六角柱の側面（柱面）が、（１－１００）面と等価な面であるｍ面、すなわち｛１－１００｝面である。また、隣り合わない一対の稜線を通る面が（１１－２０）面と等価な面であるａ面、すなわち｛１１－２０｝面である。ｍ面及びa面の最表面には、シリコン原子（Ｓｉ）及び炭素原子（Ｃ）の双方が配列している。
以下、炭化珪素層１０の表面がシリコン面に対し０度以上８度以下傾斜した面、裏面がカーボン面に対し０度以上８度以下傾斜した面である場合を例に説明する。炭化珪素層１０の表面がシリコン面に対し０度以上８度以下のオフ角を備える。
ドレイン領域１２は、ｎ＋型のＳｉＣである。ドレイン領域１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ドリフト領域１４は、ドレイン領域１２の上に設けられる。ドリフト領域１４は、ｎ－型のＳｉＣである。ドリフト領域１４は、例えば、窒素をｎ型不純物として含む。
ドリフト領域１４のｎ型不純物濃度は、ドレイン領域１２のｎ型不純物濃度より低い。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上２×１０１６ｃｍ－３以下である。ドリフト領域１４は、例えば、ドレイン領域１２の上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域１６は、ドリフト領域１４の一部の表面に設けられる。ｐウェル領域１６は、ｐ型のＳｉＣである。ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である。
ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース領域１８は、ｐウェル領域１６の一部表面に設けられる。ソース領域１８は、ｎ＋型のＳｉＣである。ソース領域１８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域１８のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３ｃｍ以下である。
ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ｐウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。ｐウェルコンタクト領域２０は、ｐ＋型のＳｉＣである。
ｐウェルコンタクト領域２０は、例えば、アルミニウムをｐ型不純物として含む。ｐウェルコンタクト領域２０のｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。
ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅い。ｐウェルコンタクト領域２０の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁層２８は、炭化珪素層１０とゲート電極３０との間に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６と、ゲート電極３０との間に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６の上に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６の表面に、連続的に形成される。
ゲート絶縁層２８は、酸化シリコンである。ゲート絶縁層２８は、酸化シリコン層の一例である。
ゲート絶縁層２８の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層２８は、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。
図３は、第１の実施形態の半導体装置のゲート絶縁層の中の縦波光学モードのピーク振動数を示す図である。
図３に示すように、ゲート絶縁層２８の、炭化珪素層から０．５ｎｍ離れた位置での縦波光学モードのピーク振動数は１２４５ｃｍ－１以上である。また、ゲート絶縁層２８の、炭化珪素層から０．５ｎｍ以上離れた任意の位置での縦波光学モードのピーク振動数は１２４５ｃｍ－１以上である。
界面終端領域４０は、炭化珪素層１０とゲート絶縁層２８との間に位置する。界面終端領域４０は、炭化珪素層１０とゲート絶縁層２８の界面を含む。界面終端領域４０は、ドリフト領域１４及びｐウェル領域１６と、ゲート絶縁層２８との間に位置する。
界面終端領域４０は、炭化珪素層１０とゲート絶縁層２８の界面を含む。界面終端領域４０は、例えば、炭化珪素層１０とゲート絶縁層２８の界面近傍の２原子層から３原子層程度の厚さの領域である。
界面終端領域４０は、炭化珪素層１０のダングリングボンドを終端する終端元素として窒素（Ｎ）を含む。界面終端領域４０は、領域の一例である。
界面終端領域４０の窒素の濃度は１×１０２１ｃｍ－３以上である。界面終端領域４０の窒素の濃度は、例えば、１×１０２３ｃｍ－３以下である。
図４は、第１の実施形態の半導体装置の元素濃度分布を示す図である。図４は、ゲート絶縁層２８、界面終端領域４０、及び、炭化珪素層１０の中の、元素濃度分布を示す図である。図４は、窒素と炭素の濃度分布を示す。
窒素の濃度分布は、界面終端領域４０にピークを有する。ピークの窒素の濃度は、例えば、１×１０２２ｃｍ－３以上である。窒素の濃度分布のピークに対する半値全幅は、例えば、１ｎｍ以下である。窒素は、炭化珪素層１０とゲート絶縁層２８との間の界面に偏析している。
窒素の濃度分布のピークからゲート絶縁層２８の側に１ｎｍ離れた第１の位置Ｘにおける窒素の濃度は１×１０１８ｃｍ－３以下である。また、窒素の濃度分布のピークから炭化珪素層１０の側に１ｎｍ離れた第２の位置Ｙにおける窒素の濃度は１×１０１８ｃｍ－３以下である。
炭素の濃度分布は、界面終端領域４０からゲート絶縁層２８に向かって減少する。第１の位置Ｘにおける炭素の濃度は１×１０１８ｃｍ－３以下である。
ゲート電極３０は、ゲート絶縁層２８の上に設けられる。ゲート電極３０は、炭化珪素層１０との間にゲート絶縁層２８を挟む。ゲート電極３０は、ドリフト領域１４との間にゲート絶縁層２８を挟む。ゲート電極３０は、ｐウェル領域１６との間にゲート絶縁層２８を挟む。
ゲート電極３０には、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
層間絶縁膜３２は、ゲート電極３０上に形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉなど）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成しても構わない。
ドレイン電極３６は、炭化珪素層１０のソース電極３４と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、例えば、ニッケルである。ニッケルは、ドレイン領域１２と反応して、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉなど）を形成しても構わない。
なお、第１の実施形態において、ｎ型不純物は、例えば、窒素やリンである。ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、第１の実施形態において、ｐ型不純物は、例えば、アルミニウムである。ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、炭化珪素層の表面に、シリコン（Ｓｉ）に対する酸素（Ｏ）の原子比が２未満である酸化シリコン膜を気相成長法により形成し、酸化シリコン膜を形成した後に、窒素酸化物を含む雰囲気中で、３５０℃以下の温度、５ＭＰａ以上の圧力で第１の熱処理を行い、第１の熱処理の後に、非酸化性雰囲気中で、９００℃以上の温度で、第２の熱処理を行う。
図５は、第１の実施形態の半導体装置の製造方法の工程フロー図である。
図５に示すように、第１の実施形態の半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、ｐ型不純物イオン注入（ステップＳ１０１）、ｎ型不純物イオン注入（ステップＳ１０２）、ｐ型不純物イオン注入（ステップＳ１０３）、酸化シリコン膜形成（ステップＳ１０４）、第１の熱処理（ステップＳ１０５）、第２の熱処理（ステップＳ１０６）、ゲート電極形成（ステップＳ１０７）、層間絶縁膜形成（ステップＳ１０８）、ソース電極形成（ステップＳ１０９）、及び、ドレイン電極形成（ステップＳ１１０）を備える。
ステップＳ１００では、炭化珪素層１０を準備する。炭化珪素層１０は、ｎ＋型のドレイン領域１２とｎ－型のドリフト領域１４を備える。ドリフト領域１４は、例えば、ドレイン領域１２上にエピタキシャル成長法により形成される。
ドレイン領域１２は、ｎ型不純物として窒素を含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ドリフト領域１４は、ｎ型不純物として、窒素を含む。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上２×１０１６ｃｍ－３以下である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ステップＳ１０１では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第１のマスク材を形成する。そして、第１のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入する。イオン注入によりｐウェル領域１６が形成される。
ステップＳ１０２では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第２のマスク材を形成する。そして、第２のマスク材をイオン注入マスクとして用いて、ｎ型不純物であるリンをドリフト領域１４にイオン注入し、ソース領域１８を形成する。
ステップＳ１０３では、フォトリソグラフィーとエッチングによるパターニングにより、第３のマスク材を形成する。第３のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。
ステップＳ１０４では、炭化珪素層１０の上に酸化シリコン膜を形成する。酸化シリコン膜は、最終的に、ゲート絶縁層２８となる。
酸化シリコン膜は、気相成長により形成される。酸化シリコン膜は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）、又は、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＰＶＤ法）により形成される。酸化シリコン膜は、堆積膜である。酸化シリコン膜の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。
ステップＳ１０４で形成される酸化シリコン膜は、シリコン（Ｓｉ）に対する酸素（Ｏ）の原子比（Ｏ／Ｓｉ）が２未満である。ステップＳ１０４で形成される酸化シリコン膜は、二酸化シリコンの化学量論比を満たさない化学組成を有する。ステップＳ１０４で形成される酸化シリコン膜は、酸素（Ｏ）が欠損した膜である。
言い換えれば、ステップＳ１０４で形成される酸化シリコン膜は、膜中のシリコン（Ｓｉ）が過剰な膜である。言い換えれば、ステップＳ１０４で形成される酸化シリコン膜は、シリコンリッチな酸化シリコン膜である。
ステップＳ１０４で形成される酸化シリコン膜の化学組成を、ＳｉＯ２－δと記述した場合、例えば、０．００２≦δ≦０．１が充足される。すなわち、酸化シリコン膜は、例えば、シリコン（Ｓｉ）に対する酸素（Ｏ）の原子比が１．９００以上１．９９８以下である。すなわち、酸化シリコン膜は、例えば、酸素欠損割合が０．１％以上５％以下である。
ステップＳ１０４で形成される酸化シリコン膜の酸素欠損量は、例えば、気相成長の雰囲気中の酸素分圧を低減することで増加させることができる。ステップＳ１０４で酸化シリコン膜を形成する際の雰囲気中の酸素分圧は、例えば、１０％以下である。
ステップＳ１０４で酸化シリコン膜を形成する際の温度は、例えば、３５０℃以下である。３５０℃以下の温度で酸化シリコン膜を形成することで、炭化珪素層１０の表面が酸化することを抑制できる。
ステップＳ１０５では、第１の熱処理が行われる。第１の熱処理は、窒素酸化物（ＮＯＸ）を含む雰囲気中で、３５０℃以下の温度、５ＭＰａ以上の圧力で行われる。
第１の熱処理は、低温かつ高圧の熱処理である。第１の熱処理は、例えば、超臨界流体中で行われる。第１の熱処理は、例えば、窒素酸化物が超臨界流体となる条件で行われる。
第１の熱処理で用いられる窒素酸化物は、例えば、酸化二窒素（Ｎ２Ｏ）又は一酸化窒素（ＮＯ）である。
酸化二窒素（Ｎ２Ｏ）は、例えば、３６．３℃以上７．２４ＭＰａ以上の条件下で超臨界流体となる。
第１の熱処理の温度は、例えば、３０℃以上３５０℃以下である。第１の熱処理の圧力は、例えば、５ＭＰａ以上２００ＭＰａ以下である。
第１の熱処理により、界面終端領域４０が炭化珪素層１０とゲート絶縁層２８との界面に形成される。
ステップＳ１０６では、第２の熱処理が行われる。第２の熱処理は、非酸化性雰囲気中で、９００℃以上で行われる。第２の熱処理は、炭化珪素層１０の表面が酸化されない非酸化性雰囲気で行われる。
第２の熱処理は、例えば、不活性ガスを含む雰囲気で行われる。第２の熱処理は、例えば、アルゴン（Ａｒ）又は窒素（Ｎ）を含む雰囲気中で行われる。第２の熱処理は、例えば、アルゴンガス又は窒素ガスを含む雰囲気で行われる。
第２の熱処理の酸素分圧は、例えば、１００ｐｐｍ以下である。
第２の熱処理の温度は、第１の熱処理の温度よりも高い。第２の熱処理の温度は、例えば、９００℃以上１２５０℃以下である。
第２の熱処理は、酸化シリコン膜のデンシファイアニールとして機能する。第２の熱処理により、酸化シリコン膜が高密度な膜となる。
ステップＳ１０７では、ゲート絶縁層２８の上に、ゲート電極３０を形成する。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ステップＳ１０８では、ゲート電極３０の上に、層間絶縁膜３２が形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ステップＳ１０９で、ソース電極３４が形成される。ソース電極３４は、ソース領域１８、及び、ｐウェルコンタクト領域２０の上に形成される。ソース電極３４は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。
ステップＳ１１０では、ドレイン電極３６が形成される。ドレイン電極３６は、炭化珪素層１０の裏面側に形成される。ドレイン電極３６は、例えば、ニッケルのスパッタにより形成される。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が低下するという問題がある。キャリアの移動度が低下する一つの要因は、炭化珪素層とゲート絶縁層との間の界面準位（ｉｎｔｅｒｓｕｒｆａｃｅ ｓｔａｔｅ）であると考えられている。界面準位は、炭化珪素層の表面に存在するダングリングボンドによって生じると考えられる。
第１の実施形態のＭＯＳＦＥＴ１００は、炭化珪素層１０とゲート絶縁層２８との間に窒素が偏析した界面終端領域４０を備える。界面終端領域４０に含まれる窒素によりダングリングボンドが終端され、炭化珪素層の表面に存在するダングリングボンドが低減される。したがって、キャリアの移動度が向上するＭＯＳＦＥＴが実現される。
界面終端領域４０の窒素の濃度は、１×１０２１ｃｍ－３以上である。ＭＯＳＦＥＴ１００のキャリアの移動度の低下を抑制する観点から、窒素の濃度分布の界面終端領域４０のピークの窒素の濃度は、１×１０２２ｃｍ－３以上であることが好ましく、５×１０２２ｃｍ－３以上であることがより好ましい。
ＭＯＳＦＥＴのキャリアの移動度が低下する別の要因は、炭化珪素層とゲート絶縁層との界面近傍に生ずる応力であると考えられる。例えば、界面近傍に生ずる応力によって、炭化珪素層の表面の格子が歪んだり、欠陥が生じたりすることで、ＭＯＳＦＥＴのキャリアの移動度が低下することが考えられる。
第１の実施形態のＭＯＳＦＥＴ１００は、図３に示すように、ゲート絶縁層２８の、炭化珪素層から０．５ｎｍ離れた位置での縦波光学モードのピーク振動数は１２４５ｃｍ－１以上である。また、ゲート絶縁層２８の、炭化珪素層から０．５ｎｍ以上離れた任意の位置での縦波光学モードのピーク振動数は１２４５ｃｍ－１以上である。
第１の実施形態のＭＯＳＦＥＴ１００のゲート絶縁層２８は酸化シリコンである。酸化シリコンの縦波光学モードのピーク振動数は、酸化シリコンの歪の大きさの指標となる。酸化シリコンの歪が大きいと、酸化シリコンの縦波光学モードのピーク振動数が低下する。
酸化シリコンに全く歪がない状態では、縦波光学モードのピーク振動数は、１２５５ｃｍ－１である。
第１の実施形態のＭＯＳＦＥＴ１００のゲート絶縁層２８中の酸化シリコンは、炭化珪素層１０の界面近傍まで、縦波光学モードのピーク振動数が低下しない。したがって、ＭＯＳＦＥＴ１００のゲート絶縁層２８中の酸化シリコンは、炭化珪素層１０の界面近傍まで歪が小さい状態にある。
したがって、ゲート絶縁層２８中の歪によって、炭化珪素層１０の表面の格子が歪んだり、欠陥が生じたりすることが抑制される。よって、ＭＯＳＦＥＴ１００のキャリアの移動度が向上する。
第１の実施形態のＭＯＳＦＥＴ１００は、第１の実施形態の半導体装置の製造方法によって製造されることで、特に、炭化珪素層１０の界面近傍のゲート絶縁層２８中の歪が小さくなる。
すなわち、シリコンリッチな酸化シリコン膜の形成と、窒素酸化物を含む雰囲気中での低温かつ高圧の第１の熱処理と、第１の熱処理よりも高温の非酸化性雰囲気中での第２の熱処理を行うことで、炭化珪素層１０の界面近傍のゲート絶縁層２８中の歪が小さくなる。
図６は、比較例の半導体装置の製造方法の工程フロー図である。比較例の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法の窒素酸化物を含む雰囲気中での低温かつ高圧の第１の熱処理（ステップＳ１０５）と、第１の熱処理よりも高温の非酸化性雰囲気中での第２の熱処理（ステップＳ１０６）にかえて、窒素酸化物（ＮＯｘ）を含む高温の雰囲気で行われる熱処理（ステップＳ９０５）を行う点で、第１の実施形態の半導体装置の製造方法と異なる。また、酸化シリコン膜形成（ステップＳ１０４）においては、二酸化シリコンの化学量論比を満たす酸化シリコン膜を形成する点で、第１の実施形態の半導体装置の製造方法と異なる。
ステップＳ９０５では、熱処理が行われる。熱処理は、窒素酸化物（ＮＯｘ）を含む雰囲気で行われる。窒素酸化物は、例えば、一酸化窒素（ＮＯ）又は一酸化二窒素（Ｎ２Ｏ）である。
ステップＳ９０５の熱処理の温度は、例えば、１１００℃以上１４５０℃以下である。ステップＳ９０５の熱処理の温度は、第１の実施形態の半導体装置の製造方法の第１の熱処理（ステップＳ１０５）の温度より高い。
ステップＳ９０５の熱処理により、界面終端領域が炭化珪素層と酸化シリコン膜との界面に形成される。
図７は、比較例の半導体装置のゲート絶縁層の中の縦波光学モードのピーク振動数を示す図である。比較例の半導体装置は、図６に示す製造方法で製造されたＭＯＳＦＥＴである。図７は、第１の実施形態の図３に対応する図である。図７には、第１の実施形態の半導体装置のゲート絶縁層の中の縦波光学モードのピーク振動数も比較のために示す。
図７に示すように、比較例のゲート絶縁層の炭化珪素層に近い領域では、縦波光学モードのピーク振動数が低下する。例えば、炭化珪素層から０．５ｎｍ離れた位置での縦波光学モードのピーク振動数は１２００ｃｍ－１程度である。
図７に示すように、比較例のＭＯＳＦＥＴは、ゲート絶縁層の炭化珪素層に近い領域の、縦波光学モードのピーク振動数が低い。すなわち、比較例のＭＯＳＦＥＴのゲート絶縁層中の酸化シリコンは、炭化珪素層の界面近傍の歪が大きい。
したがって、比較例のＭＯＳＦＥＴは、ゲート絶縁層中の歪によって、炭化珪素層の表面の格子が歪んだり、欠陥が生じたりする。よって、比較例のＭＯＳＦＥＴのキャリアの移動度が低下する。
図８は、比較例の半導体装置の元素濃度分布を示す図である。比較例の半導体装置は、図６に示す製造方法で製造されたＭＯＳＦＥＴである。
図８は、ゲート絶縁層、界面終端領域、及び、炭化珪素層の中の、元素濃度分布を示す図である。図８は、窒素と炭素の濃度分布を示す。図８は、第１の実施形態の図４に対応する図である。
窒素の濃度分布は、界面終端領域にピークを有する。ピークの窒素の濃度は、例えば、１×１０２１ｃｍ－３以上１×１０２２ｃｍ－３未満である。ピークの窒素の濃度は、第１の実施形態のＭＯＳＦＥＴ１００よりも低い。比較例のＭＯＳＦＥＴの場合、界面終端の窒素の濃度が低いため、十分に炭化珪素層の表面のダングリングボンドを終端できないおそれがある。
比較例の窒素酸化物雰囲気中での高温処理（ステップＳ９０５）では、基板表面の酸化と窒化が同時に起こる。酸化により界面が基板側に移動することになるので、窒化量に上限があり、界面終端領域の窒素の濃度が高くならないと考えられる。比較例のＭＯＳＦＥＴでは、界面準位が残留し、移動度の低下を招くおそれがある。
比較例のＭＯＳＦＥＴの窒素の濃度分布のピークからゲート絶縁層の側に１ｎｍ離れた第１の位置Ｘにおける窒素の濃度は１×１０１８ｃｍ－３より高い。すなわち、第１の実施形態のＭＯＳＦＥＴ１００と比較して、第１の位置Ｘにおける窒素の濃度が高い。
比較例のＭＯＳＦＥＴの炭素の濃度分布は、界面終端領域４０からゲート絶縁層２８に向かって減少する。第１の位置Ｘにおける炭素の濃度は１×１０１８ｃｍ－３より高い。すなわち、第１の実施形態のＭＯＳＦＥＴ１００と比較して、第１の位置Ｘにおける炭素の濃度が高い。
比較例のＭＯＳＦＥＴは、ゲート絶縁層の中の炭素や窒素の濃度が、第１の実施形態のＭＯＳＦＥＴ１００に比べ高い。ゲート絶縁層の中の炭素や窒素は、ゲート絶縁層の中で欠陥を形成していると考えられる。
図９は、比較例のゲート絶縁層の中の欠陥の説明図である。図９は、酸素原子に結合する炭素原子と、酸素原子に結合する窒素原子を含む複合体を示す。図９は、Ｃ－Ｏ－Ｎ結合を示す。Ｃ－Ｏ－Ｎ結合中の炭素原子及び窒素原子は、酸化シリコンのシリコンサイトに入っている。比較例のＭＯＳＦＥＴのゲート絶縁層の中の炭素及び窒素は、例えば、Ｃ－Ｏ－Ｎ結合を有する欠陥（以下、Ｃ－Ｏ－Ｎ欠陥と称する）を形成していると考えられる。
比較例のゲート絶縁層の中の炭素は、炭化珪素層の表面が酸化される際に、炭化珪素層から放出される炭素に由来すると考えられる。また、ステップＳ９０５の熱処理の雰囲気中の窒素酸化物の窒素が、炭化珪素層から放出される炭素と結合し、Ｃ－Ｏ－Ｎ欠陥を形成することで、ゲート絶縁層の中に残留すると考えられる。
図７に示すように、比較例のＭＯＳＦＥＴのゲート絶縁層の炭化珪素層の界面近傍の歪が大きくなる理由は、ゲート絶縁層の炭化珪素層の界面近傍にＣ－Ｏ－Ｎ欠陥が多数形成されているためであると考えられる。
酸化シリコン膜中のＣ－Ｏ－Ｎ欠陥の炭素原子及び窒素原子は、酸化シリコンのシリコンサイトに入っている。酸化シリコン膜中のＣ－Ｏ－Ｎ欠陥は、酸化シリコン膜中に十分な量のシリコン原子と十分な量の窒素酸化物が存在することで除去することが可能である。
すなわち、酸化シリコン膜中に十分な量のシリコン原子と十分な量の窒素酸化物が存在することで、Ｃ－Ｏ－Ｎ欠陥の炭素原子がシリコンサイトからＣＯガスとして離脱し、シリコン原子がシリコンサイトを埋める。また、酸化シリコン膜中に十分な量のシリコン原子と十分な量の窒素酸化物が存在することで、Ｃ－Ｏ－Ｎ欠陥の窒素原子がシリコンサイトから窒素ガス（Ｎ２）として離脱し、シリコン原子がシリコンサイトを埋める。
上述のＣ－Ｏ－Ｎ欠陥が酸化シリコン膜中から除去される反応は、エネルギー的にはより系が安定化する反応である。
しかし、例えば、比較例のＭＯＳＦＥＴの製造方法のステップＳ９０５のように高温雰囲気中で窒素酸化物を供給しようとすると、炭化珪素層の表面が酸化される際に、炭素原子が炭化珪素層から放出され、Ｃ－Ｏ－Ｎ欠陥が新たに生成されることとなる。このため、Ｃ－Ｏ－Ｎ欠陥の酸化シリコン膜中からの除去が困難となる。
第１の実施形態の半導体装置の製造方法では、ステップＳ１０４でシリコンリッチな酸化シリコン膜を形成することで、酸化シリコン膜中に十分な量のシリコン原子が存在するようにする。さらに、ステップＳ１０５の窒素酸化物を含む雰囲気中での低温かつ高圧の第１の熱処理により、炭化珪素層１０の表面の酸化を抑制しつつ、酸化シリコン膜中に十分な量の窒素酸化物が存在するようにする。第１の熱処理は低温であっても高圧にすることにより、酸化シリコン膜中に十分な量の窒素酸化物を供給できる。低温であるため、基板酸化を進めることなく、ＳｉＯ２／ＳｉＣ界面の不安定な欠陥を修復ができることになる。その結果、十分な量の窒素が入った界面窒素終端構造が実現する。
第１の実施形態のＭＯＳＦＥＴ１００では、シリコンリッチな酸化シリコン膜の形成と、第１の熱処理により、酸化シリコン膜中からＣ－Ｏ－Ｎ欠陥を除去できる。
さらに、第１の熱処理よりも高温の非酸化性雰囲気中での第２の熱処理を行うことで、Ｃ－Ｏ－Ｎ欠陥が除去された酸化シリコン膜がデンシファイされる。その結果、歪が低減され、かつ、高密度な酸化シリコンのゲート絶縁層２８が形成できる。
炭化珪素層１０の表面の酸化を抑制する観点から、酸化シリコン膜の形成は、３５０℃以下の温度で行うことが好ましく、３００℃以下の温度で行うことがより好ましい。
酸化シリコン中に十分な量のシリコン原子が存在するようにする観点から、形成する酸化シリコン膜のシリコン（Ｓｉ）に対する酸素（Ｏ）の原子比（Ｏ／Ｓｉ）が１．９９８以下であることが好ましく、１．９９０以下であることがより好ましい。
酸化シリコン膜を形成する際の雰囲気中の酸素分圧は１０％以下であることが好ましく、５％以下であることがより好ましい。酸化シリコン膜を形成する際の雰囲気中の酸素分圧を低くすることで、形成する酸化シリコン膜のシリコン（Ｓｉ）に対する酸素（Ｏ）の原子比（Ｏ／Ｓｉ）を低減できる。また、酸化シリコン膜を形成する際の炭化珪素層１０の表面の酸化を抑制することができる。
酸化シリコン膜中に十分な量の窒素酸化物が存在するようにする観点から、第１の熱処理の圧力は、６ＭＰａ以上が好ましく、７ＭＰａ以上であることがより好ましく、１０ＭＰａ以上であることが更に好ましい。２００ＭＰａ以下とすることで簡便な装置にてアニールができるので、２００ＭＰａ以下とすることが好ましい。
酸化シリコン膜中に十分な量の窒素酸化物が存在するようにする観点から、第１の熱処理は超臨界流体中で行われることが好ましい。
炭化珪素層１０の表面の酸化を抑制する観点から、第１の熱処理の温度は、２００℃以下の温度で行うことが好ましく、１００℃以下の温度で行うことがより好ましい。高圧下にすることで、窒素酸化物を酸化シリコン中に導入し易くしているため、温度は低くできる。それでも、高温ほど窒素酸化物を酸化シリコン中に導入し易いので、３０℃以上が好ましく、３５℃以上がより好ましい。
酸化シリコン膜を高密度にする観点から、第２の熱処理の温度は、９５０℃以上であることが好ましく、１０００℃以上であることがより好ましい。
炭化珪素層１０の表面の酸化を抑制する観点から、第２の熱処理の雰囲気中の酸素分圧は１００ｐｐｍ以下であることが好ましく、５０ｐｐｍ以下であることが好ましく、１０ｐｐｍ以下であることが更に好ましい。第１の熱処理によって、ＳｉＣ基板と酸化シリコン膜との界面は、窒素終端されている。よって、ＳｉＣ基板の耐酸化性が向上しており、微量の酸素であれば、基板が酸化されることはない。チャンバー保護の観点から、１ｐｐｍ以上の酸素があることが望ましい。
ゲート絶縁層の中の、Ｃ－Ｏ－Ｎ欠陥は、トラップ準位を形成する。したがって、ゲート絶縁層の中にＣ－Ｏ－Ｎ欠陥が存在すると、トラップ準位に起因して、閾値電圧が変動したり、ゲート絶縁層のリーク電流が増大したり、ゲート絶縁層の信頼性が低下したりするという問題も引き起こす。
第１の実施形態のＭＯＳＦＥＴ１００は、ゲート絶縁層２８の中のＣ－Ｏ－Ｎ欠陥の量が低減されている。したがって、Ｃ－Ｏ－Ｎ欠陥に起因する、閾値電圧の変動、ゲート絶縁層のリーク電流の増大、又は、ゲート絶縁層の信頼性の低下が抑制される。
以上、第１の実施形態によれば、ゲート絶縁層の歪が低減することにより、キャリアの移動度が向上する半導体装置及び半導体装置の製造方法が実現される。
（第２の実施形態）
第２の実施形態の半導体装置は、トレンチ内にゲート電極を備えるトレンチゲート型のＭＯＳＦＥＴである点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１０は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチ内にゲート電極を備えるトレンチゲート型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ゲート絶縁層２８（酸化シリコン層）、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、及び、界面終端領域４０（領域）、トレンチ５０を備える。
炭化珪素層１０は、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０を備える。
トレンチ５０は、ソース領域１８、及び、ｐウェル領域１６を貫通し、ドリフト領域１４に達する。トレンチ５０の底面は、ドリフト領域１４に位置する。
トレンチ５０の中に、ゲート絶縁層２８及びゲート電極３０が設けられる。トレンチ５０の側面は、例えば、ｍ面に対し０度以上８度以下のオフ角を備える面である。
以上、第２の実施形態によれば、ゲート絶縁層の歪が低減することにより、キャリアの移動度が向上する半導体装置が実現できる。また、トレンチゲート型であるため、チップの単位面積あたりのチャネル密度が高くなり、ＭＯＳＦＥＴのオン抵抗が低減する。
（第３の実施形態）
第３の実施形態の半導体装置は、ＭＯＳＦＥＴの終端領域にゲート絶縁層が存在する点で第１の実施形態と異なっている。第１の実施形態と重複する内容については一部記述を省略する。
図１１は、第３の実施形態の半導体装置の模式断面図である。第３の実施形態の半導体装置は、ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、素子領域と、素子領域の周囲に設けられる終端領域を備えている。終端領域は、ＭＯＳＦＥＴ３００の耐圧を向上させる機能を備える。
素子領域には、例えば、第１の実施形態のＭＯＳＦＥＴ１００がユニットセルとして配置される。
終端領域は、ｐ型のリサーフ領域６０、ｐ＋型のコンタクト領域６２、ｐ型のガードリング領域６４、ゲート絶縁層２８（酸化シリコン層）、フィールド酸化膜３３を備える。
ゲート絶縁層２８の構成は、第１の実施形態のＭＯＳＦＥＴ１００と同様である。
フィールド酸化膜３３は、例えば、酸化シリコン膜である。
炭化珪素層１０とゲート絶縁層２８との間には、図示しない窒素を含む界面終端領域を備える。
ＭＯＳＦＥＴ３００のオフ時に、リサーフ領域６０、ガードリング領域６４、及び、ガードリング領域６４の間のドリフト領域１４に空乏層が形成されることで、ＭＯＳＦＥＴ３００の耐圧が向上する。
しかし、ゲート絶縁層２８の歪が大きいと、リサーフ領域６０の表面にゲート絶縁層２８の応力による欠陥が形成される。欠陥が形成されると、例えば、欠陥がｎ型化し、所望の空乏層が形成されなくなるおそれがある。この場合、ＭＯＳＦＥＴ３００の耐圧が劣化する。
第３の実施形態によれば、ゲート絶縁層２８の歪が低減される。よって、終端領域に所望の空乏層が形成され耐圧の安定したＭＯＳＦＥＴが実現される。
（第４の実施形態）
第４の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
図１２は、第４の実施形態の駆動装置の模式図である。駆動装置７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第４の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置７００の特性が向上する。
（第５の実施形態）
第５の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１３は、第５の実施形態の車両の模式図である。第５の実施形態の車両８００は、鉄道車両である。車両８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両８００の車輪９０が回転する。
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両８００の特性が向上する。
（第６の実施形態）
第６の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１４は、第６の実施形態の車両の模式図である。第６の実施形態の車両９００は、自動車である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両９００の特性が向上する。
（第７の実施形態）
第７の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図１５は、第７の実施形態の昇降機（エレベータ）の模式図である。第７の実施形態の昇降機１０００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１０００の特性が向上する。
以上、第１ないし第３の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣなど、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１ないし第３の実施形態では、炭化珪素層のシリコン面、又は、ｍ面にゲート絶縁層２８を設ける場合を例に説明したが、炭化珪素のその他の面、例えば、カーボン面、ａ面、（０－３３－８）面などにゲート絶縁層２８を設ける場合にも本発明を適用することは可能である。
また、ｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。
また、ｎチャネル型に限らず、ｐチャネル型のＭＯＳＦＥＴ又はＩＧＢＴにも本発明を適用することは可能である。
また、第４ないし第７の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
また、第４ないし第７の実施形態において、第１の実施形態の半導体装置を適用する場合を例に説明したが、例えば、第２又は第３の実施形態の半導体装置を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
２８ ゲート絶縁層（酸化シリコン層）
３０ ゲート電極
４０ 界面終端領域（領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
７００ 駆動装置
８００ 車両
９００ 車両
１０００ 昇降機

Claims (16)

  1. 炭化珪素層と、
    前記炭化珪素層から０．５ｎｍ離れた位置での縦波光学モードのピーク振動数が１２４５ｃｍ－１以上である酸化シリコン層と、
    前記炭化珪素層と前記酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ－３以上の領域と、を備え、
    前記炭化珪素層、前記酸化シリコン層、及び、前記領域の中の窒素の濃度分布が、前記領域にピークを有する半導体装置。
  2. 前記ピークから前記酸化シリコン層の側に１ｎｍ離れた第１の位置における窒素の濃度が１×１０１８ｃｍ－３以下であり、前記第１の位置における炭素の濃度が１×１０１８ｃｍ－３以下である請求項１記載の半導体装置。
  3. 前記ピークから前記炭化珪素層の側に１ｎｍ離れた第２の位置における窒素の濃度が１×１０１８ｃｍ－３以下である請求項１記載の半導体装置。
  4. 前記ピークの窒素の濃度は１×１０２２ｃｍ－３以上である請求項１記載の半導体装置。
  5. 前記炭化珪素層との間に前記酸化シリコン層を挟むゲート電極を、更に備える請求項１記載の半導体装置。
  6. 請求項１ないし請求項５いずれか一項記載の半導体装置を備えるインバータ回路。
  7. 請求項１ないし請求項５いずれか一項記載の半導体装置を備える駆動装置。
  8. 請求項１ないし請求項５いずれか一項記載の半導体装置を備える車両。
  9. 請求項１ないし請求項５いずれか一項記載の半導体装置を備える昇降機。
  10. 炭化珪素層の表面に、シリコン（Ｓｉ）に対する酸素（Ｏ）の原子比が２未満である酸化シリコン膜を気相成長法により形成し、
    前記酸化シリコン膜を形成した後に、窒素酸化物を含む雰囲気中で、３５０℃以下の温度、５ＭＰａ以上の圧力で第１の熱処理を行い、
    前記第１の熱処理の後に、非酸化性雰囲気中で、９００℃以上の温度で、第２の熱処理を行う半導体装置の製造方法。
  11. 前記酸化シリコン膜の形成は、３５０℃以下の温度で行う請求項１０記載の半導体装置の製造方法。
  12. 前記窒素酸化物は、酸化二窒素である請求項１０記載の半導体装置の製造方法。
  13. 前記第１の熱処理は超臨界流体中で行われる請求項１０記載の半導体装置の製造方法。
  14. 前記第２の熱処理の雰囲気中の酸素分圧は１００ｐｐｍ以下である請求項１０記載の半導体装置の製造方法。
  15. 前記酸化シリコン膜の厚さは３０ｎｍ以上１００ｎｍ以下である請求項１０記載の半導体装置の製造方法。
  16. 前記第２の熱処理の後に、前記酸化シリコン膜の上にゲート電極を更に形成する請求項１０記載の半導体装置の製造方法。
JP2022144470A 2022-09-12 2022-09-12 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Pending JP2024039821A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022144470A JP2024039821A (ja) 2022-09-12 2022-09-12 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US18/177,324 US20240087897A1 (en) 2022-09-12 2023-03-02 Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022144470A JP2024039821A (ja) 2022-09-12 2022-09-12 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Publications (1)

Publication Number Publication Date
JP2024039821A true JP2024039821A (ja) 2024-03-25

Family

ID=90141458

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022144470A Pending JP2024039821A (ja) 2022-09-12 2022-09-12 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (2)

Country Link
US (1) US20240087897A1 (ja)
JP (1) JP2024039821A (ja)

Also Published As

Publication number Publication date
US20240087897A1 (en) 2024-03-14

Similar Documents

Publication Publication Date Title
US11469301B2 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, driver device, vehicle, and elevator
JP6168945B2 (ja) 半導体装置およびその製造方法
JP7346368B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7346369B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11329134B2 (en) Method for manufacturing semiconductor device
WO2016006341A1 (ja) 半導体装置およびその製造方法
JP6957536B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2019096719A (ja) 半導体装置、インバータ回路、駆動装置、車両、昇降機、電源回路、及び、コンピュータ
JP2016181672A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20240047514A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
JP2020109793A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11201223B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator each having a threshold-voltage-increasing portion in silicon carbide layer
JP2019169487A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7476130B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11424327B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230197790A1 (en) Method for manufacturing semiconductor device, semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230082881A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
JP2024039821A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7072148B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20240096938A1 (en) Semiconductor device, method of manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230084127A1 (en) Semiconductor device manufacturing method