JP2024031704A - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents
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Abstract
【課題】サージ電流耐量が向上する半導体装置を提供する。【解決手段】実施形態の半導体装置は、トランジスタ領域と、ダイオード領域とを備える。トランジスタ領域は、第1の面に接する第1の部分を有するn型の第1の炭化珪素領域と、p型の第2の炭化珪素領域と、n型の第3の炭化珪素領域と、ゲート電極と、を含む。ダイオード領域は、第1の面に接する第2の部分を有するn型の第1の炭化珪素領域と、p型の第4の炭化珪素領域と、を含む。半導体装置は、ゲート電極に電気的に接続されるゲート配線を備える。第4の炭化珪素領域に含まれる高濃度部分とゲート配線との間の距離は、第2の炭化珪素領域に含まれる高濃度部分とゲート配線との間の距離よりも大きい。【選択図】図7
Description
本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが3倍、破壊電界強度が約10倍、熱伝導率が約3倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を実現することができる。
炭化珪素を用いた縦型のMOSFETは、pn接合ダイオードを内蔵ダイオードとして有する。例えば、MOSFETは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、MOSFETのオフ時であっても、内蔵ダイオードを用いることで還流電流を流すことが可能となる。
しかし、ボディダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、MOSFETのオン抵抗が増大するという問題がある。MOSFETのオン抵抗の増大は、MOSFETの信頼性の低下を招く。例えば、MOSFETに内蔵ダイオードとしてユニポーラ動作するSchottky Barrier Diode(SBD)を設けることで、炭化珪素層中の積層欠陥の成長の抑制が可能となる。MOSFETに内蔵ダイオードとしてSBDを設けることでMOSFETの信頼性が向上する。
MOSFETに瞬間的に定常状態を超えて大きなサージ電流が流れる場合がある。大きなサージ電流が流れると、大きなサージ電圧が印加されて発熱し、MOSFETが破壊する。MOSFETに許容されるサージ電流の最大許容ピーク電流値(IFSM)はサージ電流耐量と称される。SBDを設けたMOSFETにおいて、サージ電流耐量を向上させることが望まれる。
本発明が解決しようとする課題は、サージ電流耐量が向上する半導体装置を提供することにある。
実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域と、前記複数のトランジスタ領域及び前記少なくとも一つのダイオード領域を囲む周辺領域と、を備え、前記複数のトランジスタ領域は、第1の面と前記第1の面に対向する第2の面とを有する炭化珪素層であって、前記第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第2の炭化珪素領域であって、第1の低濃度部分と、前記第1の低濃度部分と前記第1の面との間に設けられ、前記第1の低濃度部分よりもp型不純物濃度の高い第1の高濃度部分とを有する第2の炭化珪素領域と、前記第2の炭化珪素領域と前記第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、前記複数の第1の部分、前記第2の炭化珪素領域、及び前記第3の炭化珪素領域に接する第1の電極と、前記第2の面と接する第2の電極と、前記第2の炭化珪素領域と対向するゲート電極と、前記ゲート電極と前記第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、前記少なくとも一つのダイオード領域は、前記第1の面に接する複数の第2の部分を有するn型の前記第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第4の炭化珪素領域であって、第2の低濃度部分と、前記第2の低濃度部分と前記第1の面との間に設けられ、前記第2の低濃度部分よりもp型不純物濃度の高い第2の高濃度部分とを有する第4の炭化珪素領域と、を含む前記炭化珪素層と、前記複数の第2の部分及び前記第4の炭化珪素領域に接する前記第1の電極と、前記第2の電極と、を含み、前記周辺領域は、前記炭化珪素層と、前記炭化珪素層に対して前記第1の面の側に設けられたゲート電極パッドと、前記ゲート電極パッドと前記ゲート電極とを電気的に接続し、前記第1の面に平行な第1の方向に延びるゲート配線と、を含み、前記第1の面に投影された前記第4の炭化珪素領域の単位面積当たりの占有面積は、前記第1の面に投影された前記第2の炭化珪素領域の前記単位面積当たりの占有面積よりも大きく、前記少なくとも一つのダイオード領域の一つである第1のダイオード領域が、前記複数のトランジスタ領域の一つである第1のトランジスタ領域と、前記第1のトランジスタ領域に対し、前記第1の方向に設けられた前記複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられ、前記第1のダイオード領域の中の前記第2の高濃度部分と前記ゲート配線との間の前記第1の面に平行で前記第1の方向に垂直な第2の方向の距離は、前記第1のトランジスタ領域の中の前記第1の高濃度部分と前記ゲート配線との間の前記第2の方向の距離よりも大きい。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、n+、n、n-及び、p+、p、p-の表記を用いる場合、上記表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、n+はnよりもn型不純物濃度が相対的に高く、n-はnよりもn型不純物濃度が相対的に低いことを示す。また、p+はpよりもp型不純物濃度が相対的に高く、p-はpよりもp型不純物濃度が相対的に低いことを示す。なお、n+型、n-型を単にn型、p+型、p-型を単にp型と記載する場合もある。
不純物濃度は、例えば、Secondary Ion Mass Spectrometry(SIMS)により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Scanning Capacitance Microscopy(SCM)で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、SIMSで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、SCM像とAtomic Force Microscope(AFM)像との合成画像から求めることが可能である。
本明細書中、半導体領域の不純物濃度とは、別段の記載がない限り、当該半導体領域の最大不純物濃度を意味するものとする。
(第1の実施形態)
第1の実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域と、複数のトランジスタ領域及び少なくとも一つのダイオード領域を囲む周辺領域と、を備える。複数のトランジスタ領域は、第1の面と第1の面に対向する第2の面とを有する炭化珪素層であって、第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第2の炭化珪素領域であって、第1の低濃度部分と、第1の低濃度部分と第1の面との間に設けられ、第1の低濃度部分よりもp型不純物濃度の高い第1の高濃度部分とを有する第2の炭化珪素領域と、第2の炭化珪素領域と第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、複数の第1の部分、第2の炭化珪素領域、及び第3の炭化珪素領域に接する第1の電極と、第2の面と接する第2の電極と、第2の炭化珪素領域と対向するゲート電極と、ゲート電極と第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含む。少なくとも一つのダイオード領域は、第1の面に接する複数の第2の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第4の炭化珪素領域であって、第2の低濃度部分と、第2の低濃度部分と第1の面との間に設けられ、第2の低濃度部分よりもp型不純物濃度の高い第2の高濃度部分とを有する第4の炭化珪素領域と、を含む炭化珪素層と、複数の第2の部分及び第4の炭化珪素領域に接する第1の電極と、第2の電極と、を含む。周辺領域は、炭化珪素層と、炭化珪素層に対して第1の面の側に設けられたゲート電極パッドと、ゲート電極パッドとゲート電極とを電気的に接続し、第1の面に平行な第1の方向に延びるゲート配線と、を含む。第1の面に投影された第4の炭化珪素領域の単位面積当たりの占有面積は、第1の面に投影された第2の炭化珪素領域の単位面積当たりの占有面積よりも大きい。また、少なくとも一つのダイオード領域の一つである第1のダイオード領域が、複数のトランジスタ領域の一つである第1のトランジスタ領域と、第1のトランジスタ領域に対し、第1の方向に設けられた複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられる。そして、第1のダイオード領域の中の第2の高濃度部分とゲート配線との間の第1の面に平行で第1の方向に垂直な第2の方向の距離は、第1のトランジスタ領域の中の第1の高濃度部分とゲート配線との間の第2の方向の距離よりも大きい。
第1の実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域と、複数のトランジスタ領域及び少なくとも一つのダイオード領域を囲む周辺領域と、を備える。複数のトランジスタ領域は、第1の面と第1の面に対向する第2の面とを有する炭化珪素層であって、第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第2の炭化珪素領域であって、第1の低濃度部分と、第1の低濃度部分と第1の面との間に設けられ、第1の低濃度部分よりもp型不純物濃度の高い第1の高濃度部分とを有する第2の炭化珪素領域と、第2の炭化珪素領域と第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、複数の第1の部分、第2の炭化珪素領域、及び第3の炭化珪素領域に接する第1の電極と、第2の面と接する第2の電極と、第2の炭化珪素領域と対向するゲート電極と、ゲート電極と第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含む。少なくとも一つのダイオード領域は、第1の面に接する複数の第2の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第4の炭化珪素領域であって、第2の低濃度部分と、第2の低濃度部分と第1の面との間に設けられ、第2の低濃度部分よりもp型不純物濃度の高い第2の高濃度部分とを有する第4の炭化珪素領域と、を含む炭化珪素層と、複数の第2の部分及び第4の炭化珪素領域に接する第1の電極と、第2の電極と、を含む。周辺領域は、炭化珪素層と、炭化珪素層に対して第1の面の側に設けられたゲート電極パッドと、ゲート電極パッドとゲート電極とを電気的に接続し、第1の面に平行な第1の方向に延びるゲート配線と、を含む。第1の面に投影された第4の炭化珪素領域の単位面積当たりの占有面積は、第1の面に投影された第2の炭化珪素領域の単位面積当たりの占有面積よりも大きい。また、少なくとも一つのダイオード領域の一つである第1のダイオード領域が、複数のトランジスタ領域の一つである第1のトランジスタ領域と、第1のトランジスタ領域に対し、第1の方向に設けられた複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられる。そして、第1のダイオード領域の中の第2の高濃度部分とゲート配線との間の第1の面に平行で第1の方向に垂直な第2の方向の距離は、第1のトランジスタ領域の中の第1の高濃度部分とゲート配線との間の第2の方向の距離よりも大きい。
第1の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型MOSFET100である。第1の実施形態のMOSFET100は、例えば、ボディ領域とソース領域をイオン注入で形成する、Double Implantation MOSFET(DIMOSFET)である。また、第1の実施形態の半導体装置は、内蔵ダイオードとしてSBD(Shottky Barrier Diode)を備える。MOSFET100は、電子をキャリアとする縦型のnチャネル型のMOSFETである。
図1(a)、図1(b)は、第1の実施形態の半導体装置の模式上面図である。図1(a)は、MOSFET100の備える各領域の配置図である。図1(b)は、MOSFET100の上面における電極及び配線のパターンを示す図である。
図2は、第1の実施形態の半導体装置の模式断面図である。図2は、図1(a)のAA’断面図である。
図3は、第1の実施形態の半導体装置の模式断面図である。図3は、図1(a)のBB’断面図である。
図4(a)、図4(b)は、第1の実施形態の半導体装置の模式断面図である。図4(a)は、図1(a)のCC’断面図である。図4(b)は、図1(a)のDD’断面図である。
図1(a)に示すように、MOSFET100は、トランジスタ領域101a(第1のトランジスタ領域)、トランジスタ領域101b(第2のトランジスタ領域)、トランジスタ領域101c、トランジスタ領域101d、ダイオード領域102a(第1のダイオード領域)、ダイオード領域102b、及び周辺領域103を備える。トランジスタ領域101aは、第1のトランジスタ領域の一例である。トランジスタ領域101bは、第2のトランジスタ領域の一例である。ダイオード領域102aは、第1のダイオード領域の一例である。
以下、トランジスタ領域101a、トランジスタ領域101b、トランジスタ領域101c、及びトランジスタ領域101dを個別に又は総称して、単にトランジスタ領域101と記載する場合がある。また、ダイオード領域102a及びダイオード領域102bを個別に又は総称して、単にダイオード領域102と記載する場合がある。
トランジスタ領域101には、MOSFET及びSBDが設けられる。ダイオード領域102には、SBDが設けられる。ダイオード領域102には、MOSFETは設けられない。
周辺領域103は、トランジスタ領域101及びダイオード領域102を囲む。周辺領域103には、ゲート電極パッド22及ぶゲート配線24が設けられる。
周辺領域103には、例えば、MOSFET100の耐圧を向上させる終端構造が設けられる。MOSFET100の耐圧を向上させる終端構造は、例えば、リサーフやガードリングである。
ダイオード領域102は、2つのトランジスタ領域101の間に設けられる。例えば、ダイオード領域102aは、トランジスタ領域101aとトランジスタ領域101bとの間に設けられる。トランジスタ領域101bは、トランジスタ領域101aに対し、第1の面P1に平行な第1の方向に設けられる。
例えば、ダイオード領域102bは、トランジスタ領域101cとトランジスタ領域101dとの間に設けられる。トランジスタ領域101dは、トランジスタ領域101cに対し、第1の方向に設けられる。
ダイオード領域102の第1の方向の幅は、例えば、30μm以上である。例えば、ダイオード領域102aの第1の方向の幅は、30μm以上である。
MOSFET100は、炭化珪素層10、ソース電極12(第1の電極)、ドレイン電極14(第2の電極)、ゲート絶縁層16、ゲート電極18、層間絶縁層20、ゲート電極パッド22、ゲート配線24、及び基板絶縁層40を備える。
炭化珪素層10の中には、n+型のドレイン領域26(第5の炭化珪素領域)、n-型のドリフト領域28(第1の炭化珪素領域)、p型のボディ領域30(第2の炭化珪素領域)、p型のp領域32(第4の炭化珪素領域)、n+型のソース領域34(第3の炭化珪素領域)、n型の第1の底部領域36、及びn型の第2の底部領域38が含まれる。
ドリフト領域28は、複数の第1の部分28a及び複数の第2の部分28bを含む。ボディ領域30は、第1の低濃度部分30a及び第1の高濃度部分30bを含む。p領域32は、第2の低濃度部分32a及び第2の高濃度部分32bを含む。
炭化珪素層10は、ソース電極12とドレイン電極14との間に設けられる。炭化珪素層10は、ゲート電極18とドレイン電極14との間に設けられる。炭化珪素層10は、単結晶のSiCである。炭化珪素層10は、例えば、4H-SiCである。
炭化珪素層10は、第1の面(図2中“P1”)と第2の面(図2中“P2”)とを備える。第1の面P1と第2の面P2とは対向する。以下、第1の面を表面、第2の面を裏面と称する場合がある。なお、以下、「深さ」とは、第1の面を基準とする深さを意味する。
第1の面P1は、例えば、(0001)面に対し0度以上8度以下傾斜した面である。また、第2の面P2は、例えば、(000-1)面に対し0度以上8度以下傾斜した面である。(0001)面はシリコン面と称される。(000-1)面はカーボン面と称される。
n+型のドレイン領域26は、炭化珪素層10の裏面側に設けられる。ドレイン領域26は、例えば、窒素(N)をn型不純物として含む。ドレイン領域26のn型不純物濃度は、例えば、1×1018cm-3以上1×1021cm-3以下である。
n-型のドリフト領域28は、ドレイン領域26と第1の面P1との間に設けられる。ドリフト領域28は、ソース電極12とドレイン電極14との間に設けられる。ドリフト領域28は、ゲート電極18とドレイン電極14との間に設けられる。
ドリフト領域28は、ドレイン領域26上に設けられる。ドリフト領域28は、例えば、窒素(N)をn型不純物として含む。ドリフト領域28のn型不純物濃度は、ドレイン領域26のn型不純物濃度よりも低い。ドリフト領域28のn型不純物濃度は、例えば、4×1014cm-3以上1×1017cm-3以下である。ドリフト領域28の厚さは、例えば、5μm以上150μm以下である。
ドリフト領域28は、複数の第1の部分28a及び複数の第2の部分28bを含む。第1の部分28aは、第1の面P1に接する。第1の部分28aは、2つのボディ領域30に挟まれる。第1の部分28aは、SBDのn型半導体領域として機能する。第1の部分28aは、例えば、第2の方向に延びる。
第2の部分28bは、第1の面P1に接する。第2の部分28bは、2つのp領域32に挟まれる。第2の部分28bは、SBDのn型半導体領域として機能する。
p型のボディ領域30は、ドリフト領域28と第1の面P1との間に設けられる。ボディ領域30の一部は、MOSFET100のチャネル領域として機能する。ボディ領域30は、pn接合ダイオードのp型半導体領域として機能する。
ボディ領域30は、第1の低濃度部分30a及び第1の高濃度部分30bを含む。第1の高濃度部分30bは、第1の低濃度部分30aと第1の面P1との間に設けられる。第1の高濃度部分30bのp型不純物濃度は、第1の低濃度部分30aのp型不純物濃度よりも高い。
ボディ領域30は、例えば、アルミニウム(Al)をp型不純物として含む。第1の低濃度部分30aのp型不純物濃度は、例えば、1×1016cm-3以上5×1017cm-3以下である。第1の高濃度部分30bのp型不純物濃度は、例えば、1×1018cm-3以上1×1021cm-3以下である。第1の高濃度部分30bは、例えば、第2の方向に延びる。
ボディ領域30の深さは、例えば、0.3μm以上1.0μm以下である。
ボディ領域30は、ソース電極12の電位に固定される。
p型のp領域32は、ドリフト領域28と第1の面P1との間に設けられる。p領域32は、pn接合ダイオードのp型半導体領域として機能する。
p領域32は、第2の低濃度部分32a及び第2の高濃度部分32bを含む。第2の高濃度部分32bは、第2の低濃度部分32aと第1の面P1との間に設けられる。第2の高濃度部分32bのp型不純物濃度は、第2の低濃度部分32aのp型不純物濃度よりも高い。
p領域32は、例えば、アルミニウム(Al)をp型不純物として含む。第2の低濃度部分32aのp型不純物濃度は、例えば、1×1016cm-3以上5×1017cm-3以下である。第2の高濃度部分32bのp型不純物濃度は、例えば、1×1018cm-3以上1×1021cm-3以下である。
p領域32の第2の低濃度部分32aのp型不純物濃度は、例えば、ボディ領域30の第1の低濃度部分30aのp型不純物濃度と実質的に等しい。
p領域32の第2の高濃度部分32bのp型不純物濃度は、例えば、ボディ領域30の第1の高濃度部分30bのp型不純物濃度と実質的に等しい。
p領域32の第1の方向の幅は、例えば、ボディ領域30の第1の方向の幅よりも大きい。p領域32の深さは、例えば、0.3μm以上1.0μm以下である。
p領域32は、ソース電極12の電位に固定される。
n+型のソース領域34は、ボディ領域30と第1の面P1との間に設けられる。ソース領域34は、ボディ領域30の第1の低濃度部分30aと第1の面P1との間に設けられる。n+型のソース領域34は、例えば、第2の方向に延びる。
ソース領域34は、例えば、リン(P)をn型不純物として含む。ソース領域34のn型不純物濃度は、ドリフト領域28のn型不純物濃度よりも高い。
ソース領域34のn型不純物濃度は、例えば、1×1018cm-3以上1×1021cm-3以下である。ソース領域34の深さは、ボディ領域30の深さよりも浅い。ソース領域34の深さは、例えば、0.1μm以上0.3μm以下である。
n型の第1の底部領域36は、ドリフト領域28とボディ領域30との間に設けられる。第1の底部領域36は、例えば、ドリフト領域28及びボディ領域30に接する。第1の底部領域36の第1の方向の幅は、例えば、ボディ領域30の第1の方向の幅と実質的に同一である。
第1の底部領域36は、例えば、窒素(N)をn型不純物として含む。第1の底部領域36のn型不純物濃度は、ドリフト領域28のn型不純物濃度よりも高い。
第1の底部領域36のn型不純物濃度は、例えば、1×1016cm-3以上2×1017cm-3以下である。第1の底部領域36の厚さは、例えば、0.4μm以上1.5μm以下である。
n型の第2の底部領域38は、ドリフト領域28とp領域32との間に設けられる。第2の底部領域38は、例えば、ドリフト領域28及びp領域32に接する。第2の底部領域38の第1の方向の幅は、例えば、p領域32の第1の方向の幅と実質的に同一である。
第2の底部領域38は、例えば、窒素(N)をn型不純物として含む。第2の底部領域38のn型不純物濃度は、ドリフト領域28のn型不純物濃度よりも高い。第2の底部領域38のn型不純物濃度は、例えば、第1の底部領域36のn型不純物濃度と実質的に同一である。
第2の底部領域38のn型不純物濃度は、例えば、1×1016cm-3以上2×1017cm-3以下である。第2の底部領域38の厚さは、例えば、0.4μm以上1.5μm以下である。
ゲート電極18は、炭化珪素層10の第1の面P1の側に設けられる。ゲート電極18は、第1の面P1に平行で第1の方向に直交する第2の方向に延びる。ゲート電極18は、第1の方向に複数本、互いに並行に配置される。ゲート電極18は、いわゆるストライプ形状を有する。
ゲート電極18は、導電層である。ゲート電極18は、例えば、p型不純物又はn型不純物を含む多結晶質シリコンである。
ゲート電極18は、例えば、ボディ領域30の第1の面P1に接する部分と対向する。ゲート電極18は、例えば、ドリフト領域28の第1の面P1に接する部分と対向する。
ゲート絶縁層16は、ゲート電極18と、ボディ領域30との間に設けられる。ゲート絶縁層16は、ゲート電極18とドリフト領域28との間に設けられる。
ゲート絶縁層16は、例えば、酸化シリコンである。ゲート絶縁層16には、例えば、High-k絶縁材料(高誘電率絶縁材料)が適用可能である。
層間絶縁層20は、ゲート電極18上及び炭化珪素層10上に設けられる。層間絶縁層20は、ゲート電極18とソース電極12との間に設けられる。層間絶縁層20は、ゲート電極18とソース電極12とを電気的に分離する機能を有する。層間絶縁層20は、例えば、酸化シリコンである。
ソース電極12は、炭化珪素層10の第1の面P1の側に設けられる。ソース電極12は、第1の面P1に接する。
ソース電極12は、ドリフト領域28の第1の部分28a、ドリフト領域28の第2の部分28b、ボディ領域30、p領域32、及びソース領域34に接する。
ソース電極12は、トランジスタ領域101の第1の領域12aと、ダイオード領域102の第2の領域12bとを有する。
ソース電極12は、金属を含む。ソース電極12を形成する金属は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。
ソース電極12のボディ領域30、p領域32、及びソース領域34に接する部分は、例えば、金属シリサイドである。金属シリサイドは、例えば、チタンシリサイド又はニッケルシリサイドである。ソース電極12のドリフト領域28の第1の部分28a及びドリフト領域28の第2の部分28bに接する部分には、例えば、金属シリサイドが設けられない。
ボディ領域30、p領域32、及びソース領域34と、ソース電極12との間の接合は、例えば、オーミック接合である。ドリフト領域28の第1の部分28a及びドリフト領域28の第2の部分28bと、ソース電極12との間の接合は、例えば、ショットキー接合である。
ドレイン電極14は、炭化珪素層10の第2の面P2の側に設けられる。ドレイン電極14は、第2の面P2に接する。ドレイン電極14は、ドレイン領域26に接する。
ドレイン電極14は、例えば、金属又は金属半導体化合物である。ドレイン電極14は、例えば、ニッケルシリサイド、チタン(Ti)、ニッケル(Ni)、銀(Ag)、及び、金(Au)から成る群から選ばれる少なくとも一つの材料を含む。
ドレイン領域26とドレイン電極14との間の接合は、例えば、オーミック接合である。
ゲート電極パッド22は、炭化珪素層10の第1の面P1の側に設けられる。ゲート電極パッド22は、層間絶縁層20の上に設けられる。ゲート電極パッド22は、外部とゲート電極18の電気的接続を実現するために設けられる。
ゲート配線24は、炭化珪素層10の第1の面P1の側に設けられる。ゲート配線24は、ゲート電極パッド22に接続される。ゲート配線24は、ゲート電極18に電気的に接続される。
ゲート配線24の一部は第1の面P1に平行な第1の方向に延びる。ゲート配線24の一部は第1の面P1に平行で第1の方向に垂直な第2の方向に延びる。
ゲート電極パッド22及びゲート配線24は、金属を含む。ゲート電極パッド22及びゲート配線24を形成する金属は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。ゲート電極パッド22及びゲート配線24は、例えば、ソース電極12と同一の金属材料で形成される。
2つのソース電極12の間のゲート配線24は、第1の方向に延びる。ソース電極12は、第1の方向に延びる2本のゲート配線24の間に挟まれる。ソース電極12は、第2の方向に延びる2本のゲート配線24の間に挟まれる。
図2に示すように、トランジスタ領域101には、炭化珪素層10、ソース電極12(第1の電極)、ドレイン電極14(第2の電極)、ゲート絶縁層16、ゲート電極18、及び層間絶縁層20が含まれる。トランジスタ領域101の炭化珪素層10の中には、n+型のドレイン領域26(第5の炭化珪素領域)、n-型のドリフト領域28(第1の炭化珪素領域)、p型のボディ領域30(第2の炭化珪素領域)、n+型のソース領域34(第3の炭化珪素領域)、及びn型の第1の底部領域36が含まれる。また、トランジスタ領域101のドリフト領域28には、複数の第1の部分28aが含まれる。
トランジスタ領域101において、ソース電極12、ドリフト領域28の第1の部分28a、ドレイン領域26、及びドレイン電極14がSBDを構成する。また、ソース電極12、ボディ領域30、第1の底部領域36、ドレイン領域26、及びドレイン電極14がpn接合ダイオードを構成する。
ボディ領域30を間に挟んで隣り合う2つの第1の部分28aの間の第1の距離(図4(a)及び図4(b)の中のd1)は、例えば、3μm以上30μm以下である。
図3に示すように、ダイオード領域102には、炭化珪素層10、ソース電極12(第1の電極)、及びドレイン電極14(第2の電極)が含まれる。ダイオード領域102の炭化珪素層10の中には、n+型のドレイン領域26(第5の炭化珪素領域)、n-型のドリフト領域28(第1の炭化珪素領域)、p型のp領域32(第4の炭化珪素領域)、及びn型の第2の底部領域38が含まれる。また、ダイオード領域102のドリフト領域28には、複数の第2の部分28bが含まれる。
ダイオード領域102において、ソース電極12、ドリフト領域28の第2の部分28b、ドレイン領域26、及びドレイン電極14がSBDを構成する。また、ソース電極12、p領域32、第2の底部領域38、ドレイン領域26、及びドレイン電極14がpn接合ダイオードを構成する。
p領域32を間に挟んで隣り合う2つの第2の部分28bの間の第2の距離(図4(a)及び図4(b)の中のd2)は、例えば、3μm以上30μm以下である。p領域32を間に挟んで隣り合う2つの第2の部分28bの間の第2の距離d2は、例えば、ボディ領域30を間に挟んで隣り合う2つの第1の部分28aの間の第1の距離d1と実質的に等しい。第1の距離d1及び第2の距離d2は、第1の方向の距離である。
図5は、第1の実施形態の半導体装置の模式上面図である。図5は、第1の面P1に投影されたボディ領域30のパターンと、第1の面P1に投影されたp領域32のパターンを示す図である。図5のボディ領域30のパターン及びp領域32のパターンは、第1の面P1に、第1の面P1に垂直な方向に投影されたパターンである。
第1の面P1に投影されたp領域32の第1の面P1における単位面積当たりの占有率は、第1の面P1に投影されたボディ領域30の第1の面P1における単位面積当たりの占有率よりも大きい。言い換えれば、所定のサイズの領域において、第1の面P1に投影されたp領域32の第1の面P1における占有率は、第1の面P1に投影されたボディ領域30の第1の面P1における占有率よりも大きい。前記占有率は、第1の面P1に投射されたトランジスタ領域101及びダイオード領域102に対する占有率である。すなわち、ダイオード領域102におけるpn接合ダイオードの占有割合が、トランジスタ領域101におけるpn接合ダイオードの占有割合よりも大きい。
第1の面P1に投影されたp領域32の単位面積当たりの占有率は、例えば、第1の面P1に投影されたボディ領域30の単位面積当たりの占有率の1.2倍以上3倍以下である。
上記単位面積は、トランジスタ領域101のボディ領域30の平均的な占有率と、ダイオード領域102のp領域32の平均的な占有率を比較可能なサイズであれば、特に限定されるものではない。上記単位面積は、例えば、30μm×30μm=900μm2である。
また、ダイオード領域102におけるソース電極12とp領域32との単位面積当たりの接触面積は、トランジスタ領域101におけるソース電極12とボディ領域30との単位面積当たりの接触面積よりも大きい。すなわち、ダイオード領域102におけるソース電極12とp領域32との単位面積当たりのコンタクト抵抗は、トランジスタ領域101におけるソース電極12とボディ領域30との単位面積当たりのコンタクト抵抗よりも小さい。
図6は、第1の実施形態の半導体装置の模式上面図である。図6は、MOSFET100の炭化珪素層10の備える各領域のパターン図である。図6は、MOSFET100の第1の面P1における各領域のパターンを示す図である。図6は、図1(a)の領域Xを示す。
図6に示すように、第2の高濃度部分32bの第2の方向の端部(図6中のE2)の位置は、第1の高濃度部分30bの第2の方向の端部(図6中のE1)の位置に対して、第2の方向にシフト量ΔSだけ離れている。
図7は、第1の実施形態の半導体装置の模式断面図である。図7は、図1(a)のEE’断面図である。
図8は、第1の実施形態の半導体装置の模式断面図である。図8は、図1(a)のFF’断面図である。
基板絶縁層40は、周辺領域103に設けられる。基板絶縁層40は、炭化珪素層10の上に設けられる。基板絶縁層40は、ゲート電極18と炭化珪素層10を電気的に分離する機能を有する。
基板絶縁層40は、例えば、酸化物を含む。基板絶縁層40は、例えば、酸化シリコンである。
基板絶縁層40の上に、ゲート電極18が設けられる。基板絶縁層40の上のゲート電極18は、例えば、第1の方向に延びる。
ゲート配線24は、ゲート電極18の上に設けられる。ゲート配線24は、ゲート電極18に接する。ゲート配線24は、ゲート電極18に電気的に接続される。ゲート配線24は、例えば、第1の方向に延びる。
第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離(図7中のdy)は、第1のトランジスタ領域101aの中の第1の高濃度部分30bとゲート配線24との間の第2の方向の距離(図8中のdx)よりも大きい。
第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離dyは、例えば、第1のトランジスタ領域101aの中の第1の高濃度部分30bとゲート配線24との間の第2の方向の距離dxの2倍以上である。
第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離dyは、例えば、ドレイン領域26と第1の面P1との間の距離(図7中のdt)以上である。
第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離dyは、例えば、10μm以上である。
次に、第1の実施形態のMOSFET100の作用及び効果について説明する。
図9(a)、図9(b)は、第1の比較例の半導体装置の模式上面図である。図9(a)は、第1の比較例のMOSFET901の備える各領域の配置図である。図9(b)は、第1の比較例のMOSFET901の上面における電極及び配線のパターンを示す図である。図9(a)、図9(b)は、第1の実施形態の図1(a)、図1(b)に対応する図である。
図10は、第1の比較例の半導体装置の模式断面図である。図10は、図9(a)のGG’断面図である。図10は、第1の実施形態の図4(a)に対応する図である。
第1の比較例のMOSFET901は、ダイオード領域102を備えない点で、第1の実施形態のMOSFET100と異なる。
第1の比較例のMOSFETのトランジスタ領域101には、第1の実施形態のMOSFET100と同様、MOSFET及びSBDが設けられる。
図11は、第1の比較例の半導体装置の等価回路図である。ソース電極12とドレイン電極14との間に、トランジスタに並列にpn接合ダイオードとSBDとが、内蔵ダイオードとして接続される。
例えば、MOSFET901が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。MOSFET901のオフ時に、誘導性負荷に起因する負荷電流により、ソース電極12がドレイン電極14に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向の電流が流れる。この状態は、逆導通状態とも称される。
SBDに順方向電流が流れ始める順方向電圧(Vf)は、pn接合ダイオードの順方向電圧(Vf)よりも低い。したがって、最初に、SBDに順方向電流が流れる。
SBDの順方向電圧(Vf)は、例えば、1.0Vである。pn接合ダイオードの順方向電圧(Vf)は、例えば、2.5Vである。
SBDはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層10中に積層欠陥が成長することはない。
図12(a)、図12(b)は、第1の実施形態の半導体装置の作用及び効果の説明図である。図12(a)、図12(b)は、第1の比較例の模式断面図である。図12(a)、図12(b)は、図10に対応する図である。
図12(a)、図12(b)は、第1の比較例のMOSFET901の内蔵ダイオードに流れる電流を示す図である。図12(a)はSBDのみに順方向電流が流れている状態、図12(b)はSBD及びpn接合ダイオードに順方向電流が流れている状態を示す。
すなわち、図12(a)は、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも低い状態を示す。また、図12(b)は、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高い状態を示す。
図12(a)、図12(b)では、点線矢印がSBDに流れる電流を示す。図12(b)では、実線矢印がpn接合ダイオードに流れる電流を示す。
図12(a)に示すように、SBDに流れる電流がボディ領域30の底部に回り込む。このため、ボディ領域30の底部に対向するドリフト領域28に、静電ポテンシャルの回り込みが生じる。静電ポテンシャルの回り込みにより、ボディ領域30とドリフト領域28との間に印加される電圧が低減される。
したがって、ボディ領域30の底部において、pn接合ダイオードの順方向電圧(Vf)を超えにくくなる。言い換えれば、第1の比較例のMOSFET901のpn接合ダイオードの順方向電圧(Vf)をSBDを設けない場合に比較して、高くすることができる。したがって、pn接合ダイオードのバイポーラ動作が抑制され、キャリアの再結合エネルギーにより炭化珪素層10中に積層欠陥が形成されることが抑制される。
第1の比較例のMOSFET901のpn接合ダイオードの順方向電圧(Vf)は、第1の方向に隣り合う2つのSBDの間隔に依存する。第1の方向に隣り合う2つのSBDの間隔を、小さくすることにより、第1の比較例のMOSFET901のpn接合ダイオードの順方向電圧(Vf)を高くすることができる。
MOSFETに瞬間的に定常状態を超えて大きなサージ電流が印加される場合がある。サージ電流は、ソース電極12からドレイン電極14に向かって流れる。
大きなサージ電流が流れると、大きなサージ電圧が印加されて発熱し、MOSFETが破壊する。MOSFETに許容されるサージ電流の最大許容ピーク電流値(IFSM)はサージ電流耐量と称される。SBDを設けたMOSFETにおいて、サージ電流耐量を向上させることが望まれる。
第1の比較例のMOSFET901に大きなサージ電圧が印加されると、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高くなる。
pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高くなると、図12(b)に示すように、pn接合ダイオードにも電流が流れる。
図13は、第2の比較例の半導体装置の模式断面図である。図13は、第1の比較例の図10に対応する図である。
第2の比較例のMOSFET902は、トランジスタ領域がSBDを含まない点で、第1の比較例のMOSFET901と異なる。第2の比較例のMOSFET902の内蔵ダイオードは、pn接合ダイオードのみである。
図14は、第1の実施形態の半導体装置の作用及び効果の説明図である。図14は、第1の比較例のMOSFET901及び第2の比較例のMOSFET902の内蔵ダイオードの電圧電流特性を示す図である。
図14に示すように、第2の比較例のMOSFET902は、pn接合ダイオードの順方向電圧Vf2以上の電圧が印加されることで、pn接合ダイオードに電流が流れる。一方、第1の比較例のMOSFET901は、pn接合ダイオードの順方向電圧Vf1が印加されるまでは、SBDに電流が流れる。第1の比較例のMOSFET901は、pn接合ダイオードの順方向電圧Vf1以上の電圧が印加されると、pn接合ダイオードに電流が流れる。
第1の比較例のMOSFET901は、順方向電圧Vf1まではユニポーラ動作するため、電流増加の傾きが、第2の比較例のMOSFET902に比べて小さくなる。したがって、第2の比較例のMOSFET902の最大許容ピーク電流値IFSM2と比較して、第1の比較例のMOSFET901の最大許容ピーク電流値IFSM1が小さくなる。言い換えれば、第1の比較例のMOSFET901のサージ電流耐量は、第2の比較例のMOSFET902のサージ電流耐量よりも小さくなる。
第3の比較例のMOSFET903は、第2の高濃度部分32bの第2の方向の端部は、第1の高濃度部分30bの第2の方向の端部と、第2の方向の位置が一致する点のみで、第1の実施形態のMOSFET100と異なる。
第3の比較例のMOSFET903は、第1の実施形態のMOSFET100と同様、トランジスタ領域101の間に設けられたダイオード領域102を備える。第3の比較例のMOSFET903は、ダイオード領域102を備えることにより、サージ電流耐量が向上する。以下、詳述する。
図15(a)、図15(b)は、第1の実施形態の半導体装置の作用及び効果の説明図である。図15(a)、図15(b)は、第3の比較例のMOSFET903の模式断面図である。図15(a)、図15(b)は、図4(a)に対応する図である。
図15(a)、図15(b)は、第3の比較例のMOSFET903の内蔵ダイオードに流れる電流を示す図である。図15(a)はSBDのみに順方向電流が流れている状態、図15(b)はSBD及びpn接合ダイオードに順方向電流が流れている状態を示す。
すなわち、図15(a)は、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも低い状態を示す。また、図15(b)は、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高い状態を示す。
図15(a)、図15(b)では、点線矢印がSBDに流れる電流を示す。図15(b)では、実線矢印がpn接合ダイオードに流れる電流を示す。
ダイオード領域102において、p領域32を間に挟んで隣り合う2つの第2の部分28bの間の第2の距離d2は、トランジスタ領域101において、ボディ領域30を間に挟んで隣り合う2つの第1の部分28aの間の第1の距離d1と実質的に等しい。言い換えれば、ダイオード領域102には、トランジスタ領域101の第1の部分28aと同じ間隔で、第2の部分28bが設けられる。更に言い換えれば、ダイオード領域102には、トランジスタ領域101と同じ間隔でSBD領域が設けられる。
したがって、図15(a)に示すように、ダイオード領域102において、SBDに流れる電流がp領域32の底部に回り込む。よって、p領域32の底部において、pn接合ダイオードの順方向電圧(Vf)を超えにくくなる。ダイオード領域102のpn接合ダイオードの順方向電圧(Vf)は、SBD領域が設けられることで高くなる。
pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高くなると、図15(b)に示すように、pn接合ダイオードにも電流が流れる。
第3の比較例のMOSFET903では、第1の面P1に投影されたp領域32の単位面積当たりの占有率は、第1の面P1に投影されたボディ領域30の単位面積当たりの占有率よりも大きい。すなわち、ダイオード領域102におけるpn接合ダイオードの占有割合が、トランジスタ領域101におけるpn接合ダイオードの占有割合よりも大きい。
また、ダイオード領域102におけるソース電極12とp領域32との単位面積当たりの接触面積は、トランジスタ領域101におけるソース電極12とボディ領域30との単位面積当たりの接触面積よりも大きい。すなわち、ダイオード領域102におけるソース電極12とp領域32との単位面積当たりのコンタクト抵抗は、トランジスタ領域101におけるソース電極12とボディ領域30との単位面積当たりのコンタクト抵抗よりも小さい。
したがって、ダイオード領域102のpn接合ダイオードに流れる電流は、トランジスタ領域101のpn接合ダイオードに流れる電流よりも大きくなる。
また、ダイオード領域102のpn接合ダイオードに大きな電流が流れることにより、隣接するトランジスタ領域101へのキャリアの伝搬や、熱の伝搬が生じる。したがって、ダイオード領域102に隣接するトランジスタ領域101の伝導度変調が促進される。よって、ダイオード領域102に隣接するトランジスタ領域101のpn接合ダイオードに流れる電流が大きくなる。
図16は、第1の実施形態の半導体装置の作用及び効果の説明図である。図16は、第1の比較例のMOSFET901、第2の比較例のMOSFET902、及び第3の比較例のMOSFET903の内蔵ダイオードの電圧電流特性を示す図である。
図16に示すように、第3の比較例のMOSFET903は、pn接合ダイオードの順方向電圧Vf3が印加されるまでは、SBDに電流が流れる。第3の比較例のMOSFET903は、pn接合ダイオードの順方向電圧Vf3以上の電圧が印加されると、pn接合ダイオードに電流が流れる。
第3の比較例のMOSFET903のダイオード領域102には、トランジスタ領域101と同じ間隔でSBD領域が設けられる。したがって、第3の比較例のMOSFET903のpn接合ダイオードの順方向電圧Vf3は、第1の比較例のMOSFETのpn接合ダイオードの順方向電圧Vf1と同等となる。
一方、第3の比較例のMOSFET903においてpn接合ダイオードの順方向電圧Vf3を超えた後の電流は、第1の比較例のMOSFET901においてpn接合ダイオードの順方向電圧Vf1を超えた後の電流よりも大きくなる。これは、ダイオード領域102のpn接合ダイオード、及び、ダイオード領域102に隣接するトランジスタ領域101のpn接合ダイオードに流れる電流が、第1の比較例のMOSFET901よりも大きくなるためである。
pn接合ダイオードの順方向電圧Vf3を超えた後の電流が大きくなることで、第3の比較例のMOSFET903の最大許容ピーク電流値IFSM3は、第3の比較例のMOSFET903の最大許容ピーク電流値IFSM1と比較して大きくなる。言い換えれば、第3の比較例のMOSFET903のサージ電流耐量は、第3の比較例のMOSFET903のサージ電流耐量よりも大きくなる。
以上のように、第3の比較例のMOSFET903は、トランジスタ領域101の間に設けられたダイオード領域102を備えることにより、サージ電流耐量が向上する。
第1の面P1に投影されたp領域32の単位面積当たりの占有率は、第1の面P1に投影されたボディ領域30の単位面積当たりの占有率の1.2倍以上3倍以下であることが好ましい。上記下限値を上回ることで、サージ電流耐量が更に向上する。また、上記上限値を下回ることで、順方向電圧Vf3の低下が抑制され、信頼性の低下が抑制される。
図17は、第3の比較例の半導体装置の模式上面図である。図17は、MOSFET903の炭化珪素層10の備える各領域のパターン図である。図17は、MOSFET903の第1の面P1における各領域のパターンを示す図である。図17は、第1の実施形態の図6に対応する図である。
図17に示すように、第2の高濃度部分32bの第2の方向の端部(図17中のE2)の位置が、第1の高濃度部分30bの第2の方向の端部(図17中のE1)の位置と、第2の方向において一致する。
図18は、第3の比較例の半導体装置の模式断面図である。図18は、第1の実施形態の図7に対応する図である。
図19は、第3の比較例の半導体装置の模式断面図である。図19は、第1の実施形態の図8に対応する図である。
第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離(図18中のdy’)は、第1のトランジスタ領域101aの中の第1の高濃度部分30bとゲート配線24との間の第2の方向の距離(図19中のdx’)と等しい。
第3の比較例のMOSFET903は、第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離(図18中のdy’)は、第1のトランジスタ領域101aの中の第1の高濃度部分30bとゲート配線24との間の第2の方向の距離(図19中のdx’)と等しい点でのみ、第1の実施形態のMOSFET100と異なる。
図20(a)、図20(b)、及び図21は、第3の比較例の半導体装置の課題の説明図である。図20(a)、図20(b)は、第1の実施形態の図1(a)、図1(b)に対応する図である。また、図21は、図18に対応する図である。
第3の比較例のMOSFET903は、上述のように、トランジスタ領域101の間に設けられたダイオード領域102を備えることにより、サージ電流耐量が向上する。一方、第3の比較例のMOSFET903では、サージ電流耐量のチップ毎のばらつきが大きいという課題がある。言い換えれば、偶発的にサージ電流耐量の低いチップが生じる場合があるという課題がある。
発明者らがサージ電流耐量の低いチップを不良解析した結果、サージ電流耐量が低くなる原因の一つは、ソース電極12とゲート配線24との間のショートによるものであることが明らかになった。ソース電極12とゲート配線24との間のショートは、図20(b)及び図21で点線円で囲んで示すように、ゲート配線24に隣接するソース電極12が溶融して横方向に流れ、ゲート配線24と接触することで生じることが明らかとなった。
ソース電極12とゲート配線24との間のショートは、図20(b)及び図21に示すように、特に、ダイオード領域102のソース電極12の第2の領域12bと、ゲート配線24との間で生じやすいことが明らかとなった。
第2の領域12bとゲート配線24との間でショートが生じやすいのは、トランジスタ領域101と比較して、ダイオード領域102の方が流れるサージ電流が大きくなるため、発熱量が大きくなるからであると考えられる。すなわち、発熱量が大きくなることで、ソース電極12が溶融しやすくなるからであると考えられる。
第1の実施形態のMOSFET100は、図7及び図8に示すように、第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離(図7中のdy)は、第1のトランジスタ領域101aの中の第1の高濃度部分30bとゲート配線24との間の第2の方向の距離(図8中のdx)よりも大きい。
第1のダイオード領域102aの中で第2の高濃度部分32bが無い領域では、ソース電極12の第2の領域12bとp領域32との間のコンタクト抵抗が高くなる。このため、第1のダイオード領域102aの中で第2の高濃度部分32bが無い領域では、流れるサージ電流の量が小さくなる。
したがって、第1のダイオード領域102aの中で第2の高濃度部分32bが無い領域では、発熱量が小さくなることでソース電極12が溶融しにくくなる。よって、ソース電極12とゲート配線24との間のショートが抑制され、MOSFET100のサージ電流耐量が向上する。
MOSFET100のサージ電流耐量を向上させる観点から、第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離dyは、ドレイン領域26と第1の面P1との間の距離dt以上であることが好ましく、距離dtの10倍以上であることがより好ましく、距離dtの30倍以上であることが更に好ましい。
MOSFET100のサージ電流耐量を向上させる観点から、第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離dyは、10μm以上であることが好ましく、100μm以上であることがより好ましく、300μm以上であることが更に好ましい。
以上、第1の実施形態によれば、サージ電流耐量が向上するMOSFETが実現される。
(第2の実施形態)
第2の実施形態の半導体装置は、第1の電極と第1のダイオード領域の中の第4の炭化珪素領域とが接する界面とゲート配線との間の第2の方向の距離は、第1の電極と第1のトランジスタ領域の中の第2の炭化珪素領域とが接する界面とゲート配線との間の第2の方向の距離よりも大きい点で、第1の実施形態の半導体装置と異なる。以下、第1の実施形態と重複する内容については、一部記述を省略する場合がある。
第2の実施形態の半導体装置は、第1の電極と第1のダイオード領域の中の第4の炭化珪素領域とが接する界面とゲート配線との間の第2の方向の距離は、第1の電極と第1のトランジスタ領域の中の第2の炭化珪素領域とが接する界面とゲート配線との間の第2の方向の距離よりも大きい点で、第1の実施形態の半導体装置と異なる。以下、第1の実施形態と重複する内容については、一部記述を省略する場合がある。
図22は、第2の実施形態の半導体装置の模式断面図である。図22は、第1の実施形態の図7に対応する図である。
図23は、第2の実施形態の半導体装置の模式断面図である。図23は、第1の実施形態の図8に対応する図である。
第2の実施形態のMOSFET200は、第1の実施形態のMOSFET100と同様、第1のダイオード領域102aの中の第2の高濃度部分32bとゲート配線24との間の第2の方向の距離(図22中のdy)は、第1のトランジスタ領域101aの中の第1の高濃度部分30bとゲート配線24との間の第2の方向の距離(図22中のdx)よりも大きい。
さらに、第2の実施形態のMOSFET200は、ソース電極12の第2の領域12bと第1のダイオード領域102aの中のp領域32とが接する界面(図22中のS2)とゲート配線24との間の第2の方向の距離(図22中のdb)は、ソース電極12の第1の領域12aと第1のトランジスタ領域101aの中のボディ領域30とが接する界面(図23中のS1)とゲート配線24との間の第2の方向の距離(図22中のda)よりも大きい。
第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、例えば、第1の領域12aとボディ領域30とが接する界面S1とゲート配線24との間の第2の方向の距離daの2倍以上である。
第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、例えば、ドレイン領域26と第1の面P1との間の距離(図22中のdt)以上である。
第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、例えば、10μm以上である。
第1のダイオード領域102aの中の第2の領域12bとp領域32とが接する界面S2の無い領域では、流れるサージ電流の量が小さくなる。したがって、第1のダイオード領域102aの中の界面S2の無い領域では、発熱量が小さくなることでソース電極12がさらに溶融しにくくなる。よって、ソース電極12とゲート配線24との間のショートが抑制され、MOSFET200のサージ電流耐量がMOSFE100よりも更に向上する。
MOSFET200のサージ電流耐量を向上させる観点から、第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、ドレイン領域26と第1の面P1との間の距離dt以上であることが好ましく、距離dtの10倍以上であることがより好ましく、30倍以上であることが更に好ましい。
MOSFET200のサージ電流耐量を向上させる観点から、第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、10μm以上であることが好ましく、100μm以上であることがより好ましく、300μm以上であることが更に好ましい。
以上、第2の実施形態によれば、サージ電流耐量が向上するMOSFETが実現される。
(第3の実施形態)
第3の実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域と、複数のトランジスタ領域及び少なくとも一つのダイオード領域を囲む周辺領域と、を備える。複数のトランジスタ領域は、第1の面と第1の面に対向する第2の面とを有する炭化珪素層であって、第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第2の炭化珪素領域と、第2の炭化珪素領域と第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、複数の第1の部分、第2の炭化珪素領域、及び第3の炭化珪素領域に接する第1の電極と、第2の面と接する第2の電極と、第2の炭化珪素領域と対向するゲート電極と、ゲート電極と第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含む。少なくとも一つのダイオード領域は、第1の面に接する複数の第2の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第4の炭化珪素領域と、を含む炭化珪素層と、複数の第2の部分及び第4の炭化珪素領域に接する第1の電極と、第2の電極と、を含む。周辺領域は、炭化珪素層と、炭化珪素層に対して第1の面の側に設けられたゲート電極パッドと、ゲート電極パッドとゲート電極とを電気的に接続し、第1の面に平行な第1の方向に延びるゲート配線と、を含む。第1の面に投影された第4の炭化珪素領域の単位面積当たりの占有面積は、第1の面に投影された第2の炭化珪素領域の単位面積当たりの占有面積よりも大きい。そして、少なくとも一つのダイオード領域の一つである第1のダイオード領域が、複数のトランジスタ領域の一つである第1のトランジスタ領域と、第1のトランジスタ領域に対し、第1の方向に設けられた複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられる。また、第1の電極と第1のダイオード領域の中の第4の炭化珪素領域とが接する界面とゲート配線との間の記第1の面に平行で第1の方向に垂直な第2の方向の距離は、第1の電極と第1のトランジスタ領域の中の第2の炭化珪素領域とが接する界面とゲート配線との間の第2の方向の距離よりも大きい。第3の実施形態の半導体装置は、第1のダイオード領域の中の第2の高濃度部分とゲート配線との間の第1の面に平行で第1の方向に垂直な第2の方向の距離は、第1のトランジスタ領域の中の第1の高濃度部分とゲート配線との間の第2の方向の距離と等しい点で、第2の実施形態の半導体装置と異なる。以下、第1の実施形態又は第2の実施形態と重複する内容については、一部記述を省略する場合がある。
第3の実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域と、複数のトランジスタ領域及び少なくとも一つのダイオード領域を囲む周辺領域と、を備える。複数のトランジスタ領域は、第1の面と第1の面に対向する第2の面とを有する炭化珪素層であって、第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第2の炭化珪素領域と、第2の炭化珪素領域と第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、複数の第1の部分、第2の炭化珪素領域、及び第3の炭化珪素領域に接する第1の電極と、第2の面と接する第2の電極と、第2の炭化珪素領域と対向するゲート電極と、ゲート電極と第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含む。少なくとも一つのダイオード領域は、第1の面に接する複数の第2の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第4の炭化珪素領域と、を含む炭化珪素層と、複数の第2の部分及び第4の炭化珪素領域に接する第1の電極と、第2の電極と、を含む。周辺領域は、炭化珪素層と、炭化珪素層に対して第1の面の側に設けられたゲート電極パッドと、ゲート電極パッドとゲート電極とを電気的に接続し、第1の面に平行な第1の方向に延びるゲート配線と、を含む。第1の面に投影された第4の炭化珪素領域の単位面積当たりの占有面積は、第1の面に投影された第2の炭化珪素領域の単位面積当たりの占有面積よりも大きい。そして、少なくとも一つのダイオード領域の一つである第1のダイオード領域が、複数のトランジスタ領域の一つである第1のトランジスタ領域と、第1のトランジスタ領域に対し、第1の方向に設けられた複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられる。また、第1の電極と第1のダイオード領域の中の第4の炭化珪素領域とが接する界面とゲート配線との間の記第1の面に平行で第1の方向に垂直な第2の方向の距離は、第1の電極と第1のトランジスタ領域の中の第2の炭化珪素領域とが接する界面とゲート配線との間の第2の方向の距離よりも大きい。第3の実施形態の半導体装置は、第1のダイオード領域の中の第2の高濃度部分とゲート配線との間の第1の面に平行で第1の方向に垂直な第2の方向の距離は、第1のトランジスタ領域の中の第1の高濃度部分とゲート配線との間の第2の方向の距離と等しい点で、第2の実施形態の半導体装置と異なる。以下、第1の実施形態又は第2の実施形態と重複する内容については、一部記述を省略する場合がある。
図24は、第3の実施形態の半導体装置の模式断面図である。図24は、第1の実施形態の図7、第2の実施形態の図22に対応する図である。
図25は、第3の実施形態の半導体装置の模式断面図である。図25は、第1の実施形態の図8に対応する図である。第2の実施形態の図23に対応する図である。
第3の実施形態のMOSFET300は、ソース電極12の第2の領域12bと第1のダイオード領域102aの中のp領域32とが接する界面(図24中のS2)とゲート配線24との間の第2の方向の距離(図24中のdb)は、ソース電極12の第1の領域12aと第1のトランジスタ領域101aの中のボディ領域30とが接する界面(図25中のS1)とゲート配線24との間の第2の方向の距離(図25中のda)よりも大きい。
第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、例えば、第1の領域12aとボディ領域30とが接する界面S1とゲート配線24との間の第2の方向の距離daの2倍以上である。
第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、例えば、ドレイン領域26と第1の面P1との間の距離(図24中のdt)以上である。
第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、例えば、10μm以上である。
第1のダイオード領域102aの中の第2の領域12bとp領域32とが接する界面S2の無い領域では、流れるサージ電流の量が小さくなる。したがって、第1のダイオード領域102aの中の第2の領域12bとp領域32とが接する界面S2の無い領域では、発熱量が小さくなることでソース電極12がさらに溶融しにくくなる。よって、ソース電極12とゲート配線24との間のショートが抑制され、MOSFET300のサージ電流耐量が向上する。
MOSFET300のサージ電流耐量を向上させる観点から、第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、ドレイン領域26と第1の面P1との間の距離dt以上であることが好ましく、距離dtの10倍以上であることがより好ましく、距離dtの30倍以上であることが更に好ましい。
MOSFET300のサージ電流耐量を向上させる観点から、第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、10μm以上であることが好ましく、100μm以上であることがより好ましく、300μm以上であることが更に好ましい。
以上、第3の実施形態によれば、サージ電流耐量が向上するMOSFETが実現される。
(第4の実施形態)
第4の実施形態の半導体装置は、第1の電極は、第1のトランジスタ領域の第1の領域と、第1のダイオード領域の第2の領域を、含み、第2の領域とゲート配線との間の第2の方向の距離は、第1の領域とゲート配線との間の第2の方向の距離よりも大きい点で、第3の実施形態の半導体装置と異なる。以下、第3の実施形態の半導体装置と、重複する内容については、一部記述を省略する場合がある。
第4の実施形態の半導体装置は、第1の電極は、第1のトランジスタ領域の第1の領域と、第1のダイオード領域の第2の領域を、含み、第2の領域とゲート配線との間の第2の方向の距離は、第1の領域とゲート配線との間の第2の方向の距離よりも大きい点で、第3の実施形態の半導体装置と異なる。以下、第3の実施形態の半導体装置と、重複する内容については、一部記述を省略する場合がある。
図26は、第4の実施形態の半導体装置の模式断面図である。図26は、第3の実施形態の図24に対応する図である。
図27は、第4の実施形態の半導体装置の模式断面図である。図27は、第3の実施形態の図25に対応する図である。
第4の実施形態のMOSFET400は、ソース電極12の第2の領域12bと第1のダイオード領域102aの中のp領域32とが接する界面(図26中のS2)とゲート配線24との間の第2の方向の距離(図26中のdb)は、ソース電極12の第1の領域12aと第1のトランジスタ領域101aの中のボディ領域30とが接する界面(図27中のS1)とゲート配線24との間の第2の方向の距離(図27中のda)よりも大きい。
第2の領域12bとp領域32とが接する界面S2とゲート配線24との間の第2の方向の距離dbは、例えば、第1の領域12aとボディ領域30とが接する界面S1とゲート配線24との間の第2の方向の距離daの2倍以上である。
第1のダイオード領域102aの中の第2の領域12bとp領域32とが接する界面S2の無い領域では、流れるサージ電流の量が小さくなる。したがって、第1のダイオード領域102aの中の第2の領域12bとp領域32とが接する界面S2の無い領域では、発熱量が小さくなることでソース電極12がさらに溶融しにくくなる。よって、ソース電極12とゲート配線24との間のショートが抑制され、MOSFET400のサージ電流耐量が向上する。
ソース電極12は、第1のトランジスタ領域101aの第1の領域12aと、第1のダイオード領域102aの第2の領域12bを、含む。第4の実施形態のMOSFET400は、第2の領域12bとゲート配線24との間の第2の方向の距離(図26中のdq)は、第1の領域12aとゲート配線24との間の第2の方向の距離(図27中のdp)よりも大きい。
第2の領域12bとゲート配線24との間の第2の方向の距離dqは、例えば、ドレイン領域26と第1の面P1との間の距離(図26中のdt)以上である。
第2の領域12bとゲート配線24との間の第2の方向の距離dqは、例えば、第1の領域12aとゲート配線24との間の第2の方向の距離dpの2倍以上である。第2の領域12bとゲート配線24との間の第2の方向の距離dqは、例えば、10μm以上である。
第4の実施形態のMOSFET400は、発熱量の大きいダイオード領域102のソース電極12とゲート配線24との間の距離が大きい。したがって、仮に、ソース電極12が溶融して横方向に流れたとしても、溶融したソース電極12がゲート配線24に接することが抑制できる。よって、ソース電極12とゲート配線24との間のショートが抑制され、MOSFET400のサージ電流耐量が向上する。
MOSFET400のサージ電流耐量を向上させる観点から、第2の領域12bとゲート配線24との間の第2の方向の距離dqは、ドレイン領域26と第1の面P1との間の距離dt以上であることが好ましく、距離dtの10倍以上であることがより好ましく、距離dtの30倍以上であることが更に好ましい。
MOSFET400のサージ電流耐量を向上させる観点から、第2の領域12bとゲート配線24との間の第2の方向の距離dqは、10μm以上であることが好ましく、100μm以上であることがより好ましく、300μm以上であることが更に好ましい。
以上、第4の実施形態によれば、サージ電流耐量が向上するMOSFETが実現される。
(第5の実施形態)
第5の実施形態のインバータ回路及び駆動装置は、第1の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
第5の実施形態のインバータ回路及び駆動装置は、第1の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
図28は、第5の実施形態の駆動装置の模式図である。駆動装置800は、モーター140と、インバータ回路150を備える。
インバータ回路150は、第1の実施形態のMOSFET100をスイッチング素子とする3個の半導体モジュール150a、150b、150cで構成される。3個の半導体モジュール150a、150b、150cを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。インバータ回路150から出力される交流電圧により、モーター140が駆動する。
第5の実施形態によれば、特性の向上したMOSFET100を備えることで、インバータ回路150及び駆動装置800の特性が向上する。
(第6の実施形態)
第6の実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
第6の実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
図29は、第6の実施形態の車両の模式図である。第6の実施形態の車両900は、鉄道車両である。車両900は、モーター140と、インバータ回路150を備える。
インバータ回路150は、第1の実施形態のMOSFET100をスイッチング素子とする3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により車両900の車輪90が回転する。
第6の実施形態によれば、特性の向上したMOSFET100を備えることで、車両900の特性が向上する。
(第7の実施形態)
第7の実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
第7の実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
図30は、第7の実施形態の車両の模式図である。第7の実施形態の車両1000は、自動車である。車両1000は、モーター140と、インバータ回路150を備える。
インバータ回路150は、第1の実施形態のMOSFET100をスイッチング素子とする3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により車両1000の車輪90が回転する。
第7の実施形態によれば、特性の向上したMOSFET100を備えることで、車両1000の特性が向上する。
(第8の実施形態)
第8の実施形態の昇降機は、第1の実施形態の半導体装置を備える昇降機である。
第8の実施形態の昇降機は、第1の実施形態の半導体装置を備える昇降機である。
図31は、第8の実施形態の昇降機(エレベータ)の模式図である。第8の実施形態の昇降機1100は、かご610、カウンターウエイト612、ワイヤロープ614、巻上機616、モーター140と、インバータ回路150を備える。
インバータ回路150は、第1の実施形態のMOSFET100をスイッチング素子とする3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により巻上機616が回転し、かご610が昇降する。
第8の実施形態によれば、特性の向上したMOSFET100を備えることで、昇降機1100の特性が向上する。
第1ないし第4の実施形態では、SiCの結晶構造として4H-SiCの場合を例に説明したが、本発明は6H-SiC、3C-SiC等、その他の結晶構造のSiCを用いたデバイスに適用することも可能である。また、炭化珪素層10の表面に(0001)面以外の面を適用することも可能である。
第1ないし第4の実施形態では、ゲート電極18が、いわゆるストライプ形状を有する場合を例に説明したが、ゲート電極18の形状はストライプ形状に限定されない。例えば、ゲート電極18の形状が格子形状であっても構わない。
第1ないし第4の実施形態では、p型不純物としてアルミニウム(Al)を例示したが、ボロン(B)を用いることも可能である。また、n型不純物として窒素(N)及びリン(P)を例示したが、砒素(As)、アンチモン(Sb)等を適用することも可能である。
また、第5ないし第8の実施形態において、第1の実施形態のMOSFET100を備える構成を例に説明したが、第2ないし第4の実施形態のMOSFETを備える構成とすることも可能である。
また、第5ないし第8の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 炭化珪素層
12 ソース電極(第1の電極)
12a 第1の領域
12b 第2の領域
14 ドレイン電極(第2の電極)
16 ゲート絶縁層
18 ゲート電極
22 ゲート電極パッド
24 ゲート配線
26 ドレイン領域(第5の炭化珪素領域)
28 ドリフト領域(第1の炭化珪素領域)
28a 第1の部分
28b 第2の部分
30 ボディ領域(第2の炭化珪素領域)
30a 第1の低濃度部分
30b 第1の高濃度部分
32 p領域(第4の炭化珪素領域)
32a 第2の低濃度部分
32b 第2の高濃度部分
34 ソース領域(第3の炭化珪素領域)
100 MOSFET(半導体装置)
101 トランジスタ領域
101a トランジスタ領域(第1のトランジスタ領域)
101b トランジスタ領域(第2のトランジスタ領域)
102 ダイオード領域
102a ダイオード領域(第1のダイオード領域)
103 周辺領域
800 駆動装置
900 車両
1000 車両
1100 昇降機
P1 第1の面
P2 第2の面
d1 第1の距離
d2 第2の距離
12 ソース電極(第1の電極)
12a 第1の領域
12b 第2の領域
14 ドレイン電極(第2の電極)
16 ゲート絶縁層
18 ゲート電極
22 ゲート電極パッド
24 ゲート配線
26 ドレイン領域(第5の炭化珪素領域)
28 ドリフト領域(第1の炭化珪素領域)
28a 第1の部分
28b 第2の部分
30 ボディ領域(第2の炭化珪素領域)
30a 第1の低濃度部分
30b 第1の高濃度部分
32 p領域(第4の炭化珪素領域)
32a 第2の低濃度部分
32b 第2の高濃度部分
34 ソース領域(第3の炭化珪素領域)
100 MOSFET(半導体装置)
101 トランジスタ領域
101a トランジスタ領域(第1のトランジスタ領域)
101b トランジスタ領域(第2のトランジスタ領域)
102 ダイオード領域
102a ダイオード領域(第1のダイオード領域)
103 周辺領域
800 駆動装置
900 車両
1000 車両
1100 昇降機
P1 第1の面
P2 第2の面
d1 第1の距離
d2 第2の距離
Claims (16)
- 複数のトランジスタ領域と、少なくとも一つのダイオード領域と、前記複数のトランジスタ領域及び前記少なくとも一つのダイオード領域を囲む周辺領域と、を備え、
前記複数のトランジスタ領域は、
第1の面と前記第1の面に対向する第2の面とを有する炭化珪素層であって、
前記第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、
前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第2の炭化珪素領域であって、第1の低濃度部分と、前記第1の低濃度部分と前記第1の面との間に設けられ、前記第1の低濃度部分よりもp型不純物濃度の高い第1の高濃度部分とを有する第2の炭化珪素領域と、
前記第2の炭化珪素領域と前記第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、
前記複数の第1の部分、前記第2の炭化珪素領域、及び前記第3の炭化珪素領域に接する第1の電極と、
前記第2の面と接する第2の電極と、
前記第2の炭化珪素領域と対向するゲート電極と、
前記ゲート電極と前記第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、
前記少なくとも一つのダイオード領域は、
前記第1の面に接する複数の第2の部分を有するn型の前記第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第4の炭化珪素領域であって、第2の低濃度部分と、前記第2の低濃度部分と前記第1の面との間に設けられ、前記第2の低濃度部分よりもp型不純物濃度の高い第2の高濃度部分とを有する第4の炭化珪素領域と、を含む前記炭化珪素層と、
前記複数の第2の部分及び前記第4の炭化珪素領域に接する前記第1の電極と、
前記第2の電極と、を含み、
前記周辺領域は、
前記炭化珪素層と、
前記炭化珪素層に対して前記第1の面の側に設けられたゲート電極パッドと、
前記ゲート電極パッドと前記ゲート電極とを電気的に接続し、前記第1の面に平行な第1の方向に延びるゲート配線と、を含み、
前記第1の面に投影された前記第4の炭化珪素領域の単位面積当たりの占有面積は、前記第1の面に投影された前記第2の炭化珪素領域の前記単位面積当たりの占有面積よりも大きく、
前記少なくとも一つのダイオード領域の一つである第1のダイオード領域が、前記複数のトランジスタ領域の一つである第1のトランジスタ領域と、前記第1のトランジスタ領域に対し、前記第1の方向に設けられた前記複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられ、
前記第1のダイオード領域の中の前記第2の高濃度部分と前記ゲート配線との間の前記第1の面に平行で前記第1の方向に垂直な第2の方向の距離は、前記第1のトランジスタ領域の中の前記第1の高濃度部分と前記ゲート配線との間の前記第2の方向の距離よりも大きい、半導体装置。 - 前記炭化珪素層は、前記第1の炭化珪素領域と前記第2の面との間に設けられ、前記第1の炭化珪素領域よりもn型不純物濃度の高いn型の第5の炭化珪素領域を、更に含み、
前記第1のダイオード領域の中の前記第2の高濃度部分と前記ゲート配線との間の前記第1の面に平行で前記第1の方向に垂直な前記第2の方向の前記距離は、前記第5の炭化珪素領域と前記第1の面との間の距離以上である、請求項1記載の半導体装置。 - 前記第1のダイオード領域の中の前記第2の高濃度部分と前記ゲート配線との間の前記第1の面に平行で前記第1の方向に垂直な前記第2の方向の前記距離は、10μm以上である、請求項1記載の半導体装置。
- 前記第1の電極と前記第1のダイオード領域の中の前記第4の炭化珪素領域とが接する界面と前記ゲート配線との間の前記第2の方向の距離は、前記第1の電極と前記第1のトランジスタ領域の中の前記第2の炭化珪素領域とが接する界面と前記ゲート配線との間の前記第2の方向の距離よりも大きい、請求項1記載の半導体装置。
- 複数のトランジスタ領域と、少なくとも一つのダイオード領域と、前記複数のトランジスタ領域及び前記少なくとも一つのダイオード領域を囲む周辺領域と、を備え、
前記複数のトランジスタ領域は、
第1の面と前記第1の面に対向する第2の面とを有する炭化珪素層であって、
前記第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、
前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第2の炭化珪素領域と、
前記第2の炭化珪素領域と前記第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、
前記複数の第1の部分、前記第2の炭化珪素領域、及び前記第3の炭化珪素領域に接する第1の電極と、
前記第2の面と接する第2の電極と、
前記第2の炭化珪素領域と対向するゲート電極と、
前記ゲート電極と前記第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、
前記少なくとも一つのダイオード領域は、
前記第1の面に接する複数の第2の部分を有するn型の前記第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第4の炭化珪素領域と、を含む前記炭化珪素層と、
前記複数の第2の部分及び前記第4の炭化珪素領域に接する前記第1の電極と、
前記第2の電極と、を含み、
前記周辺領域は、
前記炭化珪素層と、
前記炭化珪素層に対して前記第1の面の側に設けられたゲート電極パッドと、
前記ゲート電極パッドと前記ゲート電極とを電気的に接続し、前記第1の面に平行な第1の方向に延びるゲート配線と、を含み、
前記第1の面に投影された前記第4の炭化珪素領域の単位面積当たりの占有面積は、前記第1の面に投影された前記第2の炭化珪素領域の前記単位面積当たりの占有面積よりも大きく、
前記少なくとも一つのダイオード領域の一つである第1のダイオード領域が、前記複数のトランジスタ領域の一つである第1のトランジスタ領域と、前記第1のトランジスタ領域に対し、前記第1の方向に設けられた前記複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられ、
前記第1の電極と前記第1のダイオード領域の中の前記第4の炭化珪素領域とが接する界面と前記ゲート配線との間の前記第1の面に平行で前記第1の方向に垂直な第2の方向の距離は、前記第1の電極と前記第1のトランジスタ領域の中の前記第2の炭化珪素領域とが接する界面と前記ゲート配線との間の前記第2の方向の距離よりも大きい、半導体装置。 - 前記炭化珪素層は、前記第1の炭化珪素領域と前記第2の面との間に設けられ、前記第1の炭化珪素領域よりもn型不純物濃度の高いn型の第5の炭化珪素領域を、更に含み、
前記第1の電極と前記第1のダイオード領域の中の前記第4の炭化珪素領域とが接する界面と前記ゲート配線との間の前記第2の方向の前記距離は、前記第5の炭化珪素領域と前記第1の面との間の距離以上である、請求項5記載の半導体装置。 - 前記第1の電極は、前記第1のトランジスタ領域の第1の領域と、前記第1のダイオード領域の第2の領域を、含み、
前記第2の領域と前記ゲート配線との間の前記第2の方向の距離は、前記第1の領域と前記ゲート配線との間の前記第2の方向の距離よりも大きい、請求項5記載の半導体装置。 - 前記第2の領域と前記ゲート配線との間の前記第2の方向の前記距離は、10μm以上である、請求項7記載の半導体装置。
- 前記第1の電極、前記ゲート電極パッド、及び前記ゲート配線は、同一の金属材料で形成される、請求項1又は請求項5記載の半導体装置。
- 前記第1の電極と前記第4の炭化珪素領域の前記単位面積当たりの接触面積は、前記第1の電極と前記第2の炭化珪素領域の前記単位面積当たりの接触面積よりも大きい請求項1又は請求項5記載の半導体装置。
- 前記第4の炭化珪素領域を間に挟んで隣り合う2つの前記複数の第2の部分の間の第2の距離は、前記第2の炭化珪素領域を間に挟んで隣り合う2つの前記複数の第1の部分の間の第1の距離と等しい請求項1又は請求項5記載の半導体装置。
- 前記第1のダイオード領域の前記第1の方向の幅は、30μm以上である請求項1又は請求項5記載の半導体装置。
- 請求項1又は請求項5記載の半導体装置を備えるインバータ回路。
- 請求項1又は請求項5記載の半導体装置を備える駆動装置。
- 請求項1又は請求項5記載の半導体装置を備える車両。
- 請求項1又は請求項5記載の半導体装置を備える昇降機。
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