JP2024017055A - 半導体装置、スイッチング電源 - Google Patents

Abstract

【課題】短絡異常の誤検出を低減する。【解決手段】例えば、半導体装置１０は、入力電圧Ｖｉｎの印加端から出力トランジスタ１１を介して流れる監視対象電流Ｉｐをセンス電圧Ｖｓｎｓとして検出するためのセンス抵抗Ｒｓｎｓが外付けされる外部端子Ｔ２と、外部端子Ｔ２の短絡異常を検出して出力トランジスタ１１を強制的にオフ状態とする短絡保護回路１３と、を備える。短絡保護回路１３は、センス電圧Ｖｓｎｓと所定の閾値電圧Ｖｔｈとを比較して短絡検出信号Ｓａを生成する第１コンパレータ１３ａと、出力トランジスタ１１がオン状態とされてから入力電圧Ｖｉｎに応じた可変長の待機時間をカウントするタイマ１３ｂと、待機時間のカウント満了時点における短絡検出信号Ｓａに応じて出力トランジスタ１１を強制的にオフ状態とする強制オフ回路（１３ｃ及び１３ｄ）と、を含む。【選択図】図６

Description

本開示は、半導体装置及びこれを用いたスイッチング電源に関する。

従来、外部端子の短絡異常を検出する機能を備えた半導体装置が提案されている（例えば特許文献１を参照）。

特開２０１５－１０６９６５号公報

しかしながら、従来の半導体装置では、短絡異常の検出手法（延いては誤検出の低減）について検討の余地があった。

例えば、本明細書中に開示されている半導体装置は、入力電圧の印加端から出力トランジスタを介して流れる監視対象電流をセンス電圧として検出するためのセンス抵抗が外付けされるように構成された外部端子と、前記外部端子の短絡異常を検出して前記出力トランジスタを強制的にオフ状態とするように構成された短絡保護回路と、を備え、前記短絡保護回路は、前記センス電圧と所定の閾値電圧とを比較して短絡検出信号を生成するように構成された第１コンパレータと、前記出力トランジスタがオン状態とされてから前記入力電圧に応じた可変長の待機時間をカウントするように構成されたタイマと、前記待機時間のカウント満了時点における前記短絡検出信号に応じて前記出力トランジスタを強制的にオフ状態とするように構成された強制オフ回路と、を含む。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本開示によれば、短絡異常の誤検出を低減することのできる半導体装置、及び、これを用いたスイッチング電源を提供することが可能となる。

図１は、スイッチング電源の比較例を示す図である。 図２は、比較例におけるソース短絡時の挙動を示す図である。 図３は、スイッチング電源の第１実施形態を示す図である。 図４は、第１実施形態におけるソース短絡保護動作の一例を示す図である。 図５は、低入力時におけるソース短絡保護動作の不具合を示す図である。 図６は、スイッチング電源の第２実施形態を示す図である。 図７は、ソース短絡保護動作の不具合が解消される様子を示す図である。 図８は、スイッチング電源の第３実施形態を示す図である。

＜スイッチング電源（比較例）＞
図１は、スイッチング電源の比較例（＝後出の実施形態と対比される一般的な構成例）を示す図である。本比較例のスイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、一次回路系１ｐに供給される直流入力電圧Ｖｉｎを所望の直流出力電圧Ｖｏｕｔに変換することにより、二次回路系１ｓに直流出力電圧Ｖｏｕｔを供給する絶縁型ＤＣ／ＤＣコンバータ（いわゆるフライバック電源）である。

本図に即して述べると、スイッチング電源１は、半導体装置１０と、トランス２０と、整流平滑回路３０と、帰還電圧生成回路４０と、を備える。

なお、スイッチング電源１に不図示の交流入力電圧Ｖａｃが供給される場合には、交流入力電圧Ｖａｃを直流入力電圧Ｖｉｎに変換する整流回路（ダイオードブリッジなど）を前段に設けてもよい。

半導体装置１０は、いわゆる電源制御ＩＣであり、一次回路系１ｐに設けられてスイッチング電源１の制御主体となる。半導体装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では外部端子Ｔ１～Ｔ３）を備えている。

外部端子Ｔ１には、トランス２０（特に後出の一次巻線２１）が接続される。外部端子Ｔ２には、センス抵抗Ｒｓｎｓの第１端が接続される。センス抵抗Ｒｓｎｓの第２端は、接地端に接続される。このように、外部端子Ｔ２には、直流入力電圧Ｖｉｎの印加端から出力トランジスタ１１を介して流れる一次電流Ｉｐ（＝監視対象電流に相当）をセンス電圧Ｖｓｎｓ（＝Ｉｐ×Ｒｓｎｓ）として検出するためのセンス抵抗Ｒｓｎｓが外付けされる。外部端子Ｔ３には、帰還電圧生成回路４０から帰還電圧Ｖｆｂが印加される。もちろん、半導体装置１０には、必要に応じて上記以外の外部端子を適宜設けても構わない。半導体装置１０の内部構成については、後ほど説明する。

トランス２０は、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、互いに磁気結合された一次巻線２１（巻数Ｎｐ）と二次巻線２２（巻数Ｎｓ）を含む。

一次巻線２１の第１端（本図では巻終端）は、直流入力電圧Ｖｉｎの印加端に接続されている。一次巻線２１の第２端（本図では巻始端）は、半導体装置１０の外部端子Ｔ１に接続されている。このように、一次巻線２１は、直流入力電圧Ｖｉｎの印加端と半導体装置１０の外部端子Ｔ１との間に直列接続されている。

一方、二次巻線２２の第１端（本図では巻始端）は、整流平滑回路３０の入力端（後出のダイオード３１のアノード）に接続されている。二次巻線２２の第２端（本図では巻終端）は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。

なお、トランス２０の巻数Ｎｐ及びＮｓは、所望の直流出力電圧Ｖｏｕｔ（＝Ｖｉｎ×（Ｎｓ／Ｎｐ）×（Ｔｏｎ／Ｔｏｆｆ）、ただし、Ｔｏｎ及びＴｏｆｆは後出する出力トランジスタ１１のオン期間及びオフ期間）が得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏｕｔは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏｕｔは高くなる。

整流平滑回路３０は、二次回路系１ｓに設けられたダイオード３１及びキャパシタ３２を含み、トランス２０の二次巻線２２に現れる誘起電圧を整流及び平滑して直流出力電圧Ｖｏｕｔを生成する。ダイオード３１のアノードは、二次巻線２２の第１端に接続されている。ダイオード３１のカソードとキャパシタ３２の第１端は、直流出力電圧Ｖｏｕｔの出力端に接続されている。キャパシタ３２の第２端は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。

帰還電圧生成回路４０は、直流出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成して半導体装置１０の外部端子Ｔ３（＝帰還端子）に出力する。なお、帰還電圧生成回路４０のトポロジについては、周知技術を適用すれば足りるので、詳細な説明は省略する。また、非絶縁型のスイッチング電源では、帰還電圧Ｖｆｂに代えて直流出力電圧Ｖｏｕｔが半導体装置１０の外部端子Ｔ３に直接入力される場合もあり得る。

＜半導体装置（基本構成）＞
引き続き、図１を参照しながら、半導体装置１０の内部構成（基本構成）について説明する。本構成例の半導体装置１０は、出力トランジスタ１１と出力帰還回路１２を含む。もちろん、半導体装置１０には、必要に応じて上記以外の構成要素（各種保護回路など）を適宜集積化しても構わない。

出力トランジスタ１１は、トランス２０の一次巻線２１に流れる一次電流Ｉｐをオン／オフするスイッチ素子である。本図では、出力トランジスタ１１として、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］が用いられている。出力トランジスタ１１のドレインは、外部端子Ｔ１（＝ドレイン端子）に接続されている。出力トランジスタ１１のソースは、外部端子Ｔ２（＝ソース端子）に接続されている。出力トランジスタ１１のゲートは、出力帰還回路１２の出力端（＝ゲート駆動信号ＶＧの印加端）に接続されている。出力トランジスタ１１は、ゲート駆動信号ＶＧがハイレベルであるときにオンとなり、ゲート信号Ｇ１がローレベルであるときにオフとなる。

出力帰還回路１２は、直流出力電圧Ｖｏｕｔ又はこれに応じた帰還電圧Ｖｆｂとセンス電圧Ｖｓｎｓとの比較結果に応じて出力トランジスタ１１のゲート駆動信号ＶＧを生成する。本図に即して述べると、出力帰還回路１２は、メインコンパレータ１２ａと、ＲＳフリップフロップ１２ｂと、ドライバ１２ｃと、を含む。

メインコンパレータ１２ａは、反転入力端（－）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力されるセンス電圧Ｖｓｎｓとを比較することにより、リセット信号Ｓ２を生成する。従って、リセット信号Ｓ２は、帰還電圧Ｖｆｂがセンス電圧Ｖｓｎｓよりも高いときにローレベルとなり、帰還電圧Ｖｆｂがセンス電圧Ｖｓｎｓよりも低いときにハイレベルとなる。

ＲＳフリップフロップ１２ｂは、セット端（Ｓ）に入力されるセット信号Ｓ１と、リセット端（Ｒ）に入力されるリセット信号Ｓ２に応じたゲート制御信号Ｓ３を出力端（Ｑ）から出力する。ゲート制御信号Ｓ３は、例えば、セット信号Ｓ１のパルスエッジでハイレベルにセットされ、リセット信号Ｓ２のパルスエッジでローレベルにリセットされる。

ドライバ１２ｃは、ゲート制御信号Ｓ３の入力を受けてゲート駆動信号ＶＧを生成し、ゲート駆動信号ＶＧを出力トランジスタ１１のゲートに出力する。例えば、ゲート駆動信号ＶＧは、ゲート制御信号Ｓ３がハイレベルであるときにハイレベルとなり、ゲート制御信号Ｓ３がローレベルであるときにローレベルとなる。

＜基本動作＞
スイッチング電源１の基本動作について簡単に説明する。出力トランジスタ１１のオン期間Ｔｏｎには、直流入力電圧Ｖｉｎの印加端から一次巻線２１、出力トランジスタ１１及びセンス抵抗Ｒｓｎｓを介して接地端ＧＮＤ１に向けた一次電流Ｉｐが流れる。このとき、一次巻線２１に電気エネルギが蓄えられる。

その後、出力トランジスタ１１がオフされると、一次巻線２１と磁気結合された二次巻線２２に誘起電圧が発生し、二次巻線２２からダイオード３１及びキャパシタ３２を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、不図示の負荷には、二次巻線２２の誘起電圧を整流及び平滑した直流出力電圧Ｖｏｕｔが供給される。

以降も、出力トランジスタ１１がオン／オフされることにより、上記と同様のスイッチング出力動作が繰り返される。

このように、本実施形態のスイッチング電源１によれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、直流入力電圧Ｖｉｎから所望の直流出力電圧Ｖｏｕｔを生成することができる。

＜ソース短絡に関する考察＞
図２は、本比較例のスイッチング電源１におけるソース短絡時の挙動を示す図である。本図では、上から順に、ゲート駆動信号ＶＧ、一次電流Ｉｐ（実線）並びに二次電流Ｉｓ（破線）、及び、センス電圧Ｖｓｎｓ（実線）並びに帰還電圧Ｖｆｂ（一点鎖線）がそれぞれ描写されている。

なお、本明細書中の「ソース短絡」とは、外部端子Ｔ２（＝ソース端子）の短絡異常、より具体的には、外部端子Ｔ２が接地端ＧＮＤ１又はこれに準ずる低電位端に短絡した状態（いわゆる地絡状態）を指すものとする。先出の図１では、外部端子Ｔ２が接地端ＧＮＤ１に短絡している様子が破線で示されている。

時刻ｔ１１において、ゲート駆動信号ＶＧがハイレベルに立ち上げられると、出力トランジスタ１１がオン状態となる。従って、トランス２０の一次巻線２１に流れる一次電流Ｉｐが増大し、これに伴ってセンス電圧Ｖｓｎｓが上昇する。

時刻ｔ１２において、センス電圧Ｖｓｎｓが帰還電圧Ｖｆｂよりも高くなり、ゲート駆動信号ＶＧがローレベルに立ち下げられると、出力トランジスタ１１がオフ状態となる。従って、一次電流Ｉｐの流れる電流経路が遮断されるので、センス電圧Ｖｓｎｓがローレベルに立ち下がる。また、このとき、トランス２０の二次巻線２２には、二次電流Ｉｓが誘起される。

上記一連の動作では、半導体装置１０のソース短絡が生じていない場合の挙動が示されている。一方、時刻ｔ１３以降では、半導体装置１０のソース短絡が生じている場合の挙動が示されている。

本図に即して述べると、時刻ｔ１３では、半導体装置１０のソース短絡が生じている状態で、ゲート駆動信号ＶＧがハイレベルに立ち上げられている。先にも述べたように、ゲート駆動信号ＶＧがハイレベルに立ち上げられると、出力トランジスタ１１がオン状態となるので、一次電流Ｉｐが増大する。ただし、半導体装置１０のソース短絡が生じているので、一次電流Ｉｐが増大してもセンス電圧Ｖｓｎｓが上昇しない。

その結果、ゲート駆動信号ＶＧがローレベルにリセットされなくなる。従って、過大な一次電流Ｉｐが流れ続ける状態となり、トランス２０が飽和状態に至るおそれがある。

以下では、このような不具合を解消することのできる第１実施形態を提案する。

＜スイッチング電源（第１実施形態）＞
図３は、スイッチング電源の第１実施形態を示す図である。本実施形態のスイッチング電源１では、先出の比較例（図１）を基本としつつ、半導体装置１０に短絡保護回路１３が内蔵されている。

短絡保護回路１３は、外部端子Ｔ２の短絡異常を検出して出力トランジスタ１１を強制的にオフ状態とする異常保護回路の一種である。本図に即して述べると、短絡保護回路１３は、コンパレータ１３ａと、タイマ１３ｂと、Ｄフリップフロップ１３ｃと、ＯＲゲート１３ｄと、を含む。

コンパレータ１３ａ（＝第１コンパレータに相当）は、反転入力端（－）に入力されるセンス電圧Ｖｓｎｓと、非反転入力端（＋）に入力される所定の閾値電圧Ｖｔｈとを比較して短絡検出信号Ｓａを生成する。短絡検出信号Ｓａは、センス電圧Ｖｓｎｓが閾値電圧Ｖｔｈよりも高いときにローレベルとなり、センス電圧Ｖｓｎｓが閾値電圧Ｖｔｈよりも低いときにハイレベルとなる。

タイマ１３ｂは、出力トランジスタ１１がオン状態とされてから固定長の待機時間Ｔｓｃｐをカウントしてカウント満了信号Ｓｂを生成する。例えば、タイマ１３ｂは、ゲート駆動信号ＶＧがハイレベルに立ち上がった時点で待機時間Ｔｓｃｐのカウントを開始し、待機時間Ｔｓｃｐのカウントが満了した時点でカウント満了信号Ｓｂをローレベルからハイレベルに立ち上げる。

Ｄフリップフロップ１３ｃは、クロック端（＜）に入力されるカウント満了信号Ｓｂのパルスエッジ（＝待機時間Ｔｓｃｐのカウント満了）をトリガとして、データ端（Ｄ）に入力される短絡検出信号Ｓａをラッチすることにより短絡保護信号Ｓｃを生成し、これを出力端（Ｑ）から出力する。

ＯＲゲート１３ｄは、リセット信号Ｓ２と短絡保護信号Ｓｃとの論理和信号Ｓｄを生成し、これをリセット信号Ｓ２に代えてＲＳフリップフロップ１２ｂのリセット端（Ｒ）に出力する。短絡保護信号Ｓｃがローレベルであるときには、リセット信号Ｓ２が論理和信号Ｓｄとしてスルー出力される。一方、短絡保護信号Ｓｃがハイレベルであるときには、リセット信号Ｓ２の論理レベルに依ることなく、論理和信号Ｓｄがハイレベルとなる。従って、ＲＳフリップフロップ１２ｂがリセット状態に固定される。その結果、ゲート制御信号Ｓ３（延いてはゲート駆動信号ＶＧ）がローレベルに固定されるので、出力トランジスタ１１が強制的にオフ状態とされる。

このように、Ｄフリップフロップ１３ｃ及びＯＲゲート１３ｄは、待機時間Ｔｓｃｐのカウント満了時点における短絡検出信号Ｓａに応じて出力トランジスタ１１を強制的にオフ状態とする強制オフ回路として機能する。

図４は、第１実施形態のスイッチング電源１におけるソース短絡保護動作の一例を示す図である。本図では、先出の図２と同様、上から順に、ゲート駆動信号ＶＧ、一次電流Ｉｐ（実線）並びに二次電流Ｉｓ（破線）、及び、センス電圧Ｖｓｎｓ（実線）並びに帰還電圧Ｖｆｂ（一点鎖線）がそれぞれ描写されている。

時刻ｔ２１～ｔ２３では、図２の時刻ｔ１１～ｔ１３と同じく、半導体装置１０のソース短絡が生じていない場合の挙動が示されている。これらの挙動については、先述と何ら変わらないので、重複した説明は省略する。

一方、時刻ｔ２３以降では、半導体装置１０のソース短絡が生じている場合の新規な挙動が示されている。

本図に即して述べると、時刻ｔ２３では、半導体装置１０のソース短絡が生じている状態で、ゲート駆動信号ＶＧがハイレベルに立ち上げられている。このとき、短絡保護回路１３では、待機時間Ｔｓｃｐのカウントが開始される。

その後、時刻ｔ２４において、待機時間Ｔｓｃｐのカウントが満了されると、ゲート駆動信号ＶＧがローレベルに固定されるので、出力トランジスタ１１が強制的にオフ状態とされる。従って、半導体装置１０のソース短絡が生じていても、一次電流Ｉｐが流れ続けることはない。

＜ソース短絡の誤検出に関する考察＞
図５は、低入力時におけるソース短絡保護動作の不具合（＝生じていないソース短絡が誤検出される様子）を示す図である。

本図の右側で示すように、直流入力電圧Ｖｉｎが高い場合には、出力トランジスタ１１がオン状態とされた後、センス電圧Ｖｓｎｓが急峻に上昇する。従って、待機時間Ｔｓｃｐのカウント満了前にセンス電圧Ｖｓｎｓが閾値電圧Ｖｔｈを上回る。そのため、短絡保護信号Ｓｃがハイレベルに立ち上がることはなく、出力トランジスタ１１が強制的にオフ状態とされることもない。

なお、本図の右側では、待機時間Ｔｓｃｐのカウント満了前にセンス電圧Ｖｓｎｓが帰還電圧Ｖｆｂよりも高くなったことを受けて、出力トランジスタ１１がオフ状態とされる様子が描写されている。

一方、本図の左側で示すように、直流入力電圧Ｖｉｎが低い場合には、出力トランジスタ１１がオン状態とされた後、センス電圧Ｖｓｎｓが緩慢に上昇する。そのため、待機時間Ｔｓｃｐのカウント満了時点で、センス電圧Ｖｓｎｓが閾値電圧Ｖｔｈに達していないおそれがある。このような状況に陥ると、半導体装置１０のソース短絡が生じていないにも関わらず、短絡保護信号Ｓｃがハイレベルに立ち上がり、出力トランジスタ１１が強制的にオフ状態とされてしまう。

以下では、このような不具合を解消することのできる第２実施形態を提案する。

＜スイッチング電源（第２実施形態）＞
図６は、スイッチング電源の第２実施形態を示す図である。本実施形態のスイッチング電源１では、先出の第１実施形態（図３）を基本としつつ、半導体装置１０に外部端子Ｔ４が設けられている。また、外部端子Ｔ４には、抵抗Ｒ１及びＲ２が外付けされている。

本図に即して述べると、抵抗Ｒ１の第１端は、直流入力電圧Ｖｉｎの印加端に接続されている。抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、いずれも半導体装置１０の外部端子Ｔ４に接続されている。抵抗Ｒ２の第２端は、接地端ＧＮＤ１に接続されている。このように接続された抵抗Ｒ１及びＲ２は、直流入力電圧Ｖｉｎを分圧して分圧電圧Ｖｄｉｖ（＝Ｖｉｎ×Ｒ２／（Ｒ１＋Ｒ２））を生成し、これを半導体装置１０の外部端子Ｔ４に出力する分圧ラダーとして機能する。

なお、直流入力電圧Ｖｉｎがタイマ１３ｂの入力ダイナミックレンジに収まっている場合には、抵抗Ｒ１及びＲ２が省略されて、直流入力電圧Ｖｉｎが外部端子Ｔ４に直接入力されてもよい。

タイマ１３ｂは、外部端子Ｔ４を介して分圧電圧Ｖｄｉｖの入力を受けており、出力トランジスタ１１がオン状態とされてから直流入力電圧Ｖｉｎに応じた可変長の待機時間Ｔｓｃｐをカウントしてカウント満了信号Ｓｂを生成する。なお、可変長の待機時間Ｔｓｃｐは、直流入力電圧Ｖｉｎが高いほど短くなる。

図７は、第２実施形態のスイッチング電源１において、ソース短絡保護動作の不具合が解消される様子を示す図である。

本図の右側で示すように、直流入力電圧Ｖｉｎが高い場合（例えばＶｉｎ＝５００Ｖ）には、出力トランジスタ１１がオン状態とされた後、センス電圧Ｖｓｎｓが急峻に上昇する。この挙動に鑑み、タイマ１３ｂでは、ソース短絡の誤検出が生じない範囲で、待機時間Ｔｓｃｐが短縮される（例えばＴｓｃｐ＝２．５４μｓ）。このような待機時間Ｔｓｃｐの可変制御によれば、ソース短絡時の一次電流Ｉｐができるだけ小さく抑えられる。

一方、本図の左側で示すように、直流入力電圧Ｖｉｎが低い場合（例えばＶｉｎ＝１３０Ｖ）には、出力トランジスタ１１がオン状態とされた後、センス電圧Ｖｓｎｓが緩慢に上昇する。この挙動に鑑み、タイマ１３ｂでは、待機時間Ｔｓｃｐのカウント満了前にセンス電圧Ｖｓｎｓが閾値電圧Ｖｔｈを上回るように待機時間Ｔｓｃｐが延長される（例えばＴｓｃｐ＝７．１１μｓ）。このような待機時間Ｔｓｃｐの可変制御によれば、センス電圧Ｖｓｎｓの上昇が緩慢であってもソース短絡の誤検出が生じ難くなる。

なお、本図では、左右いずれの描写においても、待機時間Ｔｓｃｐのカウント満了前にセンス電圧Ｖｓｎｓが帰還電圧Ｖｆｂよりも高くなったことを受けて、出力トランジスタ１１がオフ状態とされている。

＜スイッチング電源（第３実施形態）＞
図８は、スイッチング電源の第３実施形態を示す図である。本実施形態のスイッチング電源１は、先出の第２実施形態（図６）を基本としつつ、タイマ１３ｂの内部構成が具体的に描写されている（詳細は後述）。

また、本実施形態のスイッチング電源１では、出力トランジスタ１１及びセンス抵抗Ｒｓｎｓがいずれも半導体装置１０に外付けされている。この変更に伴い、半導体装置１０は、先出の外部端子Ｔ１及びＴ２に代えて外部端子Ｔ５及びＴ６を備えている。

また、本実施形態のスイッチング電源１では、帰還電圧生成回路４０が半導体装置１０に内蔵されている。この変更に伴い、先出の外部端子Ｔ３が省略されている。

さらに、本実施形態のスイッチング電源１では、抵抗Ｒ１及びＲ２がいずれも半導体装置１０に内蔵されている。この変更に伴い、半導体装置１０は、先出の外部端子Ｔ４に代えて外部端子Ｔ７を備えている。

半導体装置１０の外部において、出力トランジスタ１１のドレインは、トランス２０の一次巻線２１に接続されている。外部端子Ｔ５は、出力トランジスタ１１のゲートに接続されている。外部端子Ｔ６は、出力トランジスタ１１のソースとセンス抵抗Ｒｓｎｓの第１端に接続されている。センス抵抗Ｒｓｎｓの第２端は、接地端ＧＮＤ１に接続されている。外部端子Ｔ７は、直流入力電圧Ｖｉｎの印加端に接続されている。

一方、半導体装置１０の内部において、外部端子Ｔ５は、ドライバ１２ｃの出力端（＝ゲート駆動信号ＶＧの印加端）に接続されている。外部端子Ｔ６は、センス電圧Ｖｓｎｓの印加端として、メインコンパレータ１２ａ及びコンパレータ１３ａそれぞれの非反転入力端（＋）に接続されている。外部端子Ｔ７は、抵抗Ｒ１の第１端に接続されている。抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、分圧電圧Ｖｄｉｖの印加端に接続されている。抵抗Ｒ２の第２端は、接地端ＧＮＤ１に接続されている。

＜タイマ＞
引き続き、図８を参照しながら、タイマ１３ｂの内部構成及び動作について詳述する。本構成例のタイマ１３ｂは、アンプＡＭＰと、トランジスタＮ１及びＮ２（例えばＮＭＯＳＦＥＴ）と、トランジスタＰ１及びＰ２（例えばＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、キャパシタＣ１と、抵抗Ｒ３と、コンパレータＣＭＰと、インバータＩＮＶと、を含む。

アンプＡＭＰの非反転入力端（＋）は、分圧電圧Ｖｄｉｖの印加端に接続されている。アンプＡＭＰの反転入力端（－）は、トランジスタＮ１のソースと抵抗Ｒ３の第１端に接続されている。アンプＡＭＰの出力端は、トランジスタＮ１のゲートに接続されている。抵抗Ｒ３の第２端は、接地端ＧＮＤ１に接続されている。

このように接続されたアンプＡＭＰ、トランジスタＮ１及び抵抗Ｒ３は、分圧電圧Ｖｄｉｖ（延いては直流入力電圧Ｖｉｎ）に応じた基準電流Ｉｒｅｆ（＝Ｖｄｉｖ／Ｒ３）を生成する電圧／電流変換回路として機能する。なお、基準電流Ｉｒｅｆは、直流入力電圧Ｖｉｎが高いほど大きくなり、直流入力電圧Ｖｉｎが低いほど小さくなる。

トランジスタＰ１及びＰ２それぞれのソースは、いずれも電源端に接続されている。トランジスタＰ１及びＰ２それぞれのゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、トランジスタＮ１のドレインに接続されている。トランジスタＰ２のドレインは、キャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、接地端ＧＮＤ１に接続されている。

このように接続されたトランジスタＰ１及びＰ２は、トランジスタＰ１のドレインに入力される基準電流Ｉｒｅｆを所定のミラー比αで複製してキャパシタＣ１の充電電流Ｉｃ（＝α×Ｉｒｅｆ）を生成し、これをトランジスタＰ２のドレインから出力するカレントミラーとして機能する。従って、充電電流Ｉｃは、分圧電圧Ｖｄｉｖ（延いては直流入力電圧Ｖｉｎ）が高いほど引き上げられる。言い換えると、キャパシタＣ１の充電電圧Ｖｃは、分圧電圧Ｖｄｉｖ（延いては直流入力電圧Ｖｉｎ）が高いほど急峻に上昇する。

インバータＩＮＶは、ゲート駆動信号ＶＧの論理レベルを反転させて反転ゲート駆動信号ＶＧＢを生成する。従って、反転ゲート駆動信号ＶＧＢは、ゲート駆動信号ＶＧがハイレベルであるときにローレベルとなり、ゲート駆動信号ＶＧがローレベルであるときにハイレベルとなる。

トランジスタＮ２のドレインは、キャパシタＣ１の第１端（＝充電電圧Ｖｃの印加端）に接続されている。トランジスタＮ２のソースは、接地端ＧＮＤ１に接続されている。トランジスタＮ２のゲートは、インバータＩＮＶの出力端（＝反転ゲート駆動信号ＶＧＢの印加端）に接続されている。

このように接続されたトランジスタＮ２は、キャパシタＣ１の放電スイッチとして機能する。なお、トランジスタＮ２は、反転ゲート駆動信号ＶＧＢがハイレベルであるときにオン状態となり、反転ゲート駆動信号ＶＧＢがローレベルであるときにオフ状態となる。すなわち、キャパシタＣ１は、出力トランジスタ１１がオン状態であるときに充電され、出力トランジスタ１１がオフ状態であるときに放電される。

なお、上記した構成要素のうち、アンプＡＭＰ、トランジスタＮ１並びにＮ２、トランジスタＰ１並びにＰ２、及び、抵抗Ｒ３は、出力トランジスタ１１のオン／オフ制御と同期してキャパシタＣ１の充放電制御を行う充放電制御部として理解され得る。

コンパレータＣＭＰは、非反転入力端（＋）に入力される充電電圧Ｖｃと、反転入力端（－）に入力される基準電圧Ｖｒｅｆとを比較してカウント満了信号Ｓｂを生成する。従って、カウント満了信号Ｓｂは、充電電圧Ｖｃが基準電圧Ｖｒｅｆよりも低いときにローレベルとなり、充電電圧Ｖｃが基準電圧Ｖｒｅｆよりも高いときにハイレベルとなる。

なお、直流入力電圧Ｖｉｎが高いときには、充電電流Ｉｃが引き上げられるので、充電電圧Ｖｃの上昇する傾きが大きくなる。その結果、出力トランジスタ１１がオン状態とされてから充電電圧Ｖｃが基準電圧Ｖｒｅｆを上回るタイミング、延いては、カウント満了信号Ｓｂがハイレベルに立ち上がるタイミングが早まる。このように、直流入力電圧Ｖｉｎが高いときには、待機時間Ｔｓｃｐが短縮される。

一方、直流入力電圧Ｖｉｎが低いときには、充電電流Ｉｃが引き下げられるので、充電電圧Ｖｃの上昇する傾きが小さくなる。その結果、出力トランジスタ１１がオン状態とされてから充電電圧Ｖｃが基準電圧Ｖｒｅｆを上回るタイミング、延いては、カウント満了信号Ｓｂがハイレベルに立ち上がるタイミングが遅れる。このように、直流入力電圧Ｖｉｎが低いときには、待機時間Ｔｓｃｐが延長される。

なお、改めて図示はしないが、直流入力電圧Ｖｉｎに応じて充電電流Ｉｃを可変制御する構成以外にも、例えば、基準電圧Ｖｒｅｆを可変制御する構成が考えられる。例えば、直流入力電圧Ｖｉｎが高いほど基準電圧Ｖｒｅｆを引き下げれば、待機時間Ｔｓｃｐが短縮される。逆に、直流入力電圧Ｖｉｎが低いほど基準電圧Ｖｒｅｆを引き上げれば、待機時間Ｔｓｃｐが延長される。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されている半導体装置は、入力電圧の印加端から出力トランジスタを介して流れる監視対象電流をセンス電圧として検出するためのセンス抵抗が外付けされるように構成された外部端子と、前記外部端子の短絡異常を検出して前記出力トランジスタを強制的にオフ状態とするように構成された短絡保護回路とを備え、前記短絡保護回路は、前記センス電圧と所定の閾値電圧とを比較して短絡検出信号を生成するように構成された第１コンパレータと、前記出力トランジスタがオン状態とされてから前記入力電圧に応じた可変長の待機時間をカウントするように構成されたタイマと、前記待機時間のカウント満了時点における前記短絡検出信号に応じて前記出力トランジスタを強制的にオフ状態とするように構成された強制オフ回路を含む構成（第１の構成）とされている。

上記第１の構成による半導体装置において、前記待機時間は、前記入力電圧が高いほど短くなる構成（第２の構成）にしてもよい。

上記第１又は第２の構成による半導体装置において、前記タイマは、前記出力トランジスタのオン／オフ制御と同期してキャパシタの充放電制御を行うように構成された充放電制御部と、前記キャパシタの充電電圧と基準電圧とを比較してカウント満了信号を生成するように構成された第２コンパレータとを含む構成（第３の構成）にしてもよい。

上記第３の構成による半導体装置において、前記キャパシタの充電電流は、前記入力電圧が高いほど引き上げられる構成（第４の構成）にしてもよい。

上記第３又は第４の構成による半導体装置において、前記基準電圧は、前記入力電圧が高いほど引き下げられる構成（第５の構成）にしてもよい。

上記第１～第５いずれかの構成による半導体装置は、出力電圧又はこれに応じた帰還電圧と前記センス電圧との比較結果に応じて前記出力トランジスタのゲート駆動信号を生成するように構成された出力帰還回路をさらに備える構成（第６の構成）にしてもよい。

上記第６の構成による半導体装置において、前記出力帰還回路は、前記出力電圧又は前記帰還電圧と前記センス電圧とを比較してリセット信号を生成するように構成されたメインコンパレータと、セット信号と前記リセット信号の入力を受けてゲート制御信号を生成するように構成されたＲＳフリップフロップと、前記ゲート制御信号の入力を受けて前記ゲート駆動信号を生成するように構成されたドライバと、を含む構成（第７の構成）にしてもよい。

なお、上記第７の構成による半導体装置において、前記強制オフ回路は、前記待機時間のカウント満了をトリガとして前記短絡検出信号をラッチすることにより短絡保護信号を生成するように構成されたＤフリップフロップと、前記短絡保護信号に応じて前記ＲＳフリップフロップをリセット状態に固定するように構成されたロジックと、を含む構成（第８の構成）にしてもよい。

また、例えば、本明細書中に開示されているスイッチング電源は、上記第６～第８いずれかの構成による半導体装置を備え、前記入力電圧から所望の前記出力電圧を生成する構成（第９の構成）とされている。

上記第９の構成によるスイッチング電源は、前記入力電圧が入力される一次回路系と前記出力電圧が出力される二次回路系との間を絶縁するように構成されたトランスをさらに備え、前記監視対象電流は、前記トランスの一次巻線に流れる一次電流である構成（第１０の構成）にしてもよい。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ スイッチング電源
１ｐ 一次回路系
１ｓ 二次回路系
１０ 半導体装置（電源制御ＩＣ）
１１ 出力トランジスタ（ＮＭＯＳＦＥＴ）
１２ 出力帰還回路
１２ａ メインコンパレータ
１２ｂ ＲＳフリップフロップ
１２ｃ ドライバ
１３ 短絡保護回路
１３ａ コンパレータ
１３ｂ タイマ
１３ｃ Ｄフリップフロップ
１３ｄ ＯＲゲート
２０ トランス
２１ 一次巻線
２２ 二次巻線
３０ 整流平滑回路
３１ ダイオード
３２ キャパシタ
４０ 帰還電圧生成回路
ＡＭＰ アンプ
Ｃ１ キャパシタ
ＣＭＰ コンパレータ
ＩＮＶ インバータ
Ｎ１、Ｎ２ トランジスタ（ＮＭＯＳＦＥＴ）
Ｐ１、Ｐ２ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｒｓｎｓ センス抵抗
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７ 外部端子

Claims (10)

1. 入力電圧の印加端から出力トランジスタを介して流れる監視対象電流をセンス電圧として検出するためのセンス抵抗が外付けされるように構成された外部端子と、
   前記外部端子の短絡異常を検出して前記出力トランジスタを強制的にオフ状態とするように構成された短絡保護回路と、
   を備え、
   前記短絡保護回路は、
   前記センス電圧と所定の閾値電圧とを比較して短絡検出信号を生成するように構成された第１コンパレータと、
   前記出力トランジスタがオン状態とされてから前記入力電圧に応じた可変長の待機時間をカウントするように構成されたタイマと、
   前記待機時間のカウント満了時点における前記短絡検出信号に応じて前記出力トランジスタを強制的にオフ状態とするように構成された強制オフ回路と、
   を含む、半導体装置。
2. 前記待機時間は、前記入力電圧が高いほど短くなる、請求項１に記載の半導体装置。
3. 前記タイマは、
   前記出力トランジスタのオン／オフ制御と同期してキャパシタの充放電制御を行うように構成された充放電制御部と、
   前記キャパシタの充電電圧と基準電圧とを比較してカウント満了信号を生成するように構成された第２コンパレータと、
   を含む、請求項１に記載の半導体装置。
4. 前記キャパシタの充電電流は、前記入力電圧が高いほど引き上げられる、請求項３に記載の半導体装置。
5. 前記基準電圧は、前記入力電圧が高いほど引き下げられる、請求項３に記載の半導体装置。
6. 出力電圧又はこれに応じた帰還電圧と前記センス電圧との比較結果に応じて前記出力トランジスタのゲート駆動信号を生成するように構成された出力帰還回路をさらに備える、請求項１～５のいずれか一項に記載の半導体装置。
7. 前記出力帰還回路は、
   前記出力電圧又は前記帰還電圧と前記センス電圧とを比較してリセット信号を生成するように構成されたメインコンパレータと、
   セット信号と前記リセット信号の入力を受けてゲート制御信号を生成するように構成されたＲＳフリップフロップと、
   前記ゲート制御信号の入力を受けて前記ゲート駆動信号を生成するように構成されたドライバと、
   を含む、請求項６に記載の半導体装置。
8. 前記強制オフ回路は、
   前記待機時間のカウント満了をトリガとして前記短絡検出信号をラッチすることにより短絡保護信号を生成するように構成されたＤフリップフロップと、
   前記短絡保護信号に応じて前記ＲＳフリップフロップをリセット状態に固定するように構成されたロジックと、
   を含む、請求項７に記載の半導体装置。
9. 請求項６に記載の半導体装置を備え、前記入力電圧から所望の前記出力電圧を生成する、スイッチング電源。
10. 前記入力電圧が入力される一次回路系と前記出力電圧が出力される二次回路系との間を絶縁するように構成されたトランスをさらに備え、
    前記監視対象電流は、前記トランスの一次巻線に流れる一次電流である、請求項９に記載のスイッチング電源。

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