JP2024017055A - 半導体装置、スイッチング電源 - Google Patents
半導体装置、スイッチング電源 Download PDFInfo
- Publication number
- JP2024017055A JP2024017055A JP2022119433A JP2022119433A JP2024017055A JP 2024017055 A JP2024017055 A JP 2024017055A JP 2022119433 A JP2022119433 A JP 2022119433A JP 2022119433 A JP2022119433 A JP 2022119433A JP 2024017055 A JP2024017055 A JP 2024017055A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- semiconductor device
- circuit
- output transistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000005856 abnormality Effects 0.000 claims abstract description 12
- 230000004044 response Effects 0.000 claims abstract description 9
- 238000004804 winding Methods 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 21
- 238000012544 monitoring process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 10
- 230000006399 behavior Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 238000009499 grossing Methods 0.000 description 5
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Images
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
Abstract
【課題】短絡異常の誤検出を低減する。【解決手段】例えば、半導体装置10は、入力電圧Vinの印加端から出力トランジスタ11を介して流れる監視対象電流Ipをセンス電圧Vsnsとして検出するためのセンス抵抗Rsnsが外付けされる外部端子T2と、外部端子T2の短絡異常を検出して出力トランジスタ11を強制的にオフ状態とする短絡保護回路13と、を備える。短絡保護回路13は、センス電圧Vsnsと所定の閾値電圧Vthとを比較して短絡検出信号Saを生成する第1コンパレータ13aと、出力トランジスタ11がオン状態とされてから入力電圧Vinに応じた可変長の待機時間をカウントするタイマ13bと、待機時間のカウント満了時点における短絡検出信号Saに応じて出力トランジスタ11を強制的にオフ状態とする強制オフ回路(13c及び13d)と、を含む。【選択図】図6
Description
本開示は、半導体装置及びこれを用いたスイッチング電源に関する。
従来、外部端子の短絡異常を検出する機能を備えた半導体装置が提案されている(例えば特許文献1を参照)。
しかしながら、従来の半導体装置では、短絡異常の検出手法(延いては誤検出の低減)について検討の余地があった。
例えば、本明細書中に開示されている半導体装置は、入力電圧の印加端から出力トランジスタを介して流れる監視対象電流をセンス電圧として検出するためのセンス抵抗が外付けされるように構成された外部端子と、前記外部端子の短絡異常を検出して前記出力トランジスタを強制的にオフ状態とするように構成された短絡保護回路と、を備え、前記短絡保護回路は、前記センス電圧と所定の閾値電圧とを比較して短絡検出信号を生成するように構成された第1コンパレータと、前記出力トランジスタがオン状態とされてから前記入力電圧に応じた可変長の待機時間をカウントするように構成されたタイマと、前記待機時間のカウント満了時点における前記短絡検出信号に応じて前記出力トランジスタを強制的にオフ状態とするように構成された強制オフ回路と、を含む。
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
本開示によれば、短絡異常の誤検出を低減することのできる半導体装置、及び、これを用いたスイッチング電源を提供することが可能となる。
<スイッチング電源(比較例)>
図1は、スイッチング電源の比較例(=後出の実施形態と対比される一般的な構成例)を示す図である。本比較例のスイッチング電源1は、一次回路系1p(GND1系)と二次回路系1s(GND2系)との間を電気的に絶縁しつつ、一次回路系1pに供給される直流入力電圧Vinを所望の直流出力電圧Voutに変換することにより、二次回路系1sに直流出力電圧Voutを供給する絶縁型DC/DCコンバータ(いわゆるフライバック電源)である。
図1は、スイッチング電源の比較例(=後出の実施形態と対比される一般的な構成例)を示す図である。本比較例のスイッチング電源1は、一次回路系1p(GND1系)と二次回路系1s(GND2系)との間を電気的に絶縁しつつ、一次回路系1pに供給される直流入力電圧Vinを所望の直流出力電圧Voutに変換することにより、二次回路系1sに直流出力電圧Voutを供給する絶縁型DC/DCコンバータ(いわゆるフライバック電源)である。
本図に即して述べると、スイッチング電源1は、半導体装置10と、トランス20と、整流平滑回路30と、帰還電圧生成回路40と、を備える。
なお、スイッチング電源1に不図示の交流入力電圧Vacが供給される場合には、交流入力電圧Vacを直流入力電圧Vinに変換する整流回路(ダイオードブリッジなど)を前段に設けてもよい。
半導体装置10は、いわゆる電源制御ICであり、一次回路系1pに設けられてスイッチング電源1の制御主体となる。半導体装置10は、装置外部との電気的な接続を確立するための手段として、複数の外部端子(本図では外部端子T1~T3)を備えている。
外部端子T1には、トランス20(特に後出の一次巻線21)が接続される。外部端子T2には、センス抵抗Rsnsの第1端が接続される。センス抵抗Rsnsの第2端は、接地端に接続される。このように、外部端子T2には、直流入力電圧Vinの印加端から出力トランジスタ11を介して流れる一次電流Ip(=監視対象電流に相当)をセンス電圧Vsns(=Ip×Rsns)として検出するためのセンス抵抗Rsnsが外付けされる。外部端子T3には、帰還電圧生成回路40から帰還電圧Vfbが印加される。もちろん、半導体装置10には、必要に応じて上記以外の外部端子を適宜設けても構わない。半導体装置10の内部構成については、後ほど説明する。
トランス20は、一次回路系1pと二次回路系1sとの間を電気的に絶縁しつつ、互いに磁気結合された一次巻線21(巻数Np)と二次巻線22(巻数Ns)を含む。
一次巻線21の第1端(本図では巻終端)は、直流入力電圧Vinの印加端に接続されている。一次巻線21の第2端(本図では巻始端)は、半導体装置10の外部端子T1に接続されている。このように、一次巻線21は、直流入力電圧Vinの印加端と半導体装置10の外部端子T1との間に直列接続されている。
一方、二次巻線22の第1端(本図では巻始端)は、整流平滑回路30の入力端(後出のダイオード31のアノード)に接続されている。二次巻線22の第2端(本図では巻終端)は、二次回路系1sの接地端GND2に接続されている。
なお、トランス20の巻数Np及びNsは、所望の直流出力電圧Vout(=Vin×(Ns/Np)×(Ton/Toff)、ただし、Ton及びToffは後出する出力トランジスタ11のオン期間及びオフ期間)が得られるように任意に調整すればよい。例えば、巻数Npが多いほど又は巻数Nsが少ないほど直流出力電圧Voutは低くなり、逆に、巻数Npが少ないほど又は巻数Nsが多いほど直流出力電圧Voutは高くなる。
整流平滑回路30は、二次回路系1sに設けられたダイオード31及びキャパシタ32を含み、トランス20の二次巻線22に現れる誘起電圧を整流及び平滑して直流出力電圧Voutを生成する。ダイオード31のアノードは、二次巻線22の第1端に接続されている。ダイオード31のカソードとキャパシタ32の第1端は、直流出力電圧Voutの出力端に接続されている。キャパシタ32の第2端は、二次回路系1sの接地端GND2に接続されている。
帰還電圧生成回路40は、直流出力電圧Voutに応じた帰還電圧Vfbを生成して半導体装置10の外部端子T3(=帰還端子)に出力する。なお、帰還電圧生成回路40のトポロジについては、周知技術を適用すれば足りるので、詳細な説明は省略する。また、非絶縁型のスイッチング電源では、帰還電圧Vfbに代えて直流出力電圧Voutが半導体装置10の外部端子T3に直接入力される場合もあり得る。
<半導体装置(基本構成)>
引き続き、図1を参照しながら、半導体装置10の内部構成(基本構成)について説明する。本構成例の半導体装置10は、出力トランジスタ11と出力帰還回路12を含む。もちろん、半導体装置10には、必要に応じて上記以外の構成要素(各種保護回路など)を適宜集積化しても構わない。
引き続き、図1を参照しながら、半導体装置10の内部構成(基本構成)について説明する。本構成例の半導体装置10は、出力トランジスタ11と出力帰還回路12を含む。もちろん、半導体装置10には、必要に応じて上記以外の構成要素(各種保護回路など)を適宜集積化しても構わない。
出力トランジスタ11は、トランス20の一次巻線21に流れる一次電流Ipをオン/オフするスイッチ素子である。本図では、出力トランジスタ11として、NMOSFET[N-channel type metal oxide semiconductor field effect transistor]が用いられている。出力トランジスタ11のドレインは、外部端子T1(=ドレイン端子)に接続されている。出力トランジスタ11のソースは、外部端子T2(=ソース端子)に接続されている。出力トランジスタ11のゲートは、出力帰還回路12の出力端(=ゲート駆動信号VGの印加端)に接続されている。出力トランジスタ11は、ゲート駆動信号VGがハイレベルであるときにオンとなり、ゲート信号G1がローレベルであるときにオフとなる。
出力帰還回路12は、直流出力電圧Vout又はこれに応じた帰還電圧Vfbとセンス電圧Vsnsとの比較結果に応じて出力トランジスタ11のゲート駆動信号VGを生成する。本図に即して述べると、出力帰還回路12は、メインコンパレータ12aと、RSフリップフロップ12bと、ドライバ12cと、を含む。
メインコンパレータ12aは、反転入力端(-)に入力される帰還電圧Vfbと、非反転入力端(+)に入力されるセンス電圧Vsnsとを比較することにより、リセット信号S2を生成する。従って、リセット信号S2は、帰還電圧Vfbがセンス電圧Vsnsよりも高いときにローレベルとなり、帰還電圧Vfbがセンス電圧Vsnsよりも低いときにハイレベルとなる。
RSフリップフロップ12bは、セット端(S)に入力されるセット信号S1と、リセット端(R)に入力されるリセット信号S2に応じたゲート制御信号S3を出力端(Q)から出力する。ゲート制御信号S3は、例えば、セット信号S1のパルスエッジでハイレベルにセットされ、リセット信号S2のパルスエッジでローレベルにリセットされる。
ドライバ12cは、ゲート制御信号S3の入力を受けてゲート駆動信号VGを生成し、ゲート駆動信号VGを出力トランジスタ11のゲートに出力する。例えば、ゲート駆動信号VGは、ゲート制御信号S3がハイレベルであるときにハイレベルとなり、ゲート制御信号S3がローレベルであるときにローレベルとなる。
<基本動作>
スイッチング電源1の基本動作について簡単に説明する。出力トランジスタ11のオン期間Tonには、直流入力電圧Vinの印加端から一次巻線21、出力トランジスタ11及びセンス抵抗Rsnsを介して接地端GND1に向けた一次電流Ipが流れる。このとき、一次巻線21に電気エネルギが蓄えられる。
スイッチング電源1の基本動作について簡単に説明する。出力トランジスタ11のオン期間Tonには、直流入力電圧Vinの印加端から一次巻線21、出力トランジスタ11及びセンス抵抗Rsnsを介して接地端GND1に向けた一次電流Ipが流れる。このとき、一次巻線21に電気エネルギが蓄えられる。
その後、出力トランジスタ11がオフされると、一次巻線21と磁気結合された二次巻線22に誘起電圧が発生し、二次巻線22からダイオード31及びキャパシタ32を介して接地端GND2に向けた二次電流Isが流れる。このとき、不図示の負荷には、二次巻線22の誘起電圧を整流及び平滑した直流出力電圧Voutが供給される。
以降も、出力トランジスタ11がオン/オフされることにより、上記と同様のスイッチング出力動作が繰り返される。
このように、本実施形態のスイッチング電源1によれば、一次回路系1pと二次回路系1sとの間を電気的に絶縁しつつ、直流入力電圧Vinから所望の直流出力電圧Voutを生成することができる。
<ソース短絡に関する考察>
図2は、本比較例のスイッチング電源1におけるソース短絡時の挙動を示す図である。本図では、上から順に、ゲート駆動信号VG、一次電流Ip(実線)並びに二次電流Is(破線)、及び、センス電圧Vsns(実線)並びに帰還電圧Vfb(一点鎖線)がそれぞれ描写されている。
図2は、本比較例のスイッチング電源1におけるソース短絡時の挙動を示す図である。本図では、上から順に、ゲート駆動信号VG、一次電流Ip(実線)並びに二次電流Is(破線)、及び、センス電圧Vsns(実線)並びに帰還電圧Vfb(一点鎖線)がそれぞれ描写されている。
なお、本明細書中の「ソース短絡」とは、外部端子T2(=ソース端子)の短絡異常、より具体的には、外部端子T2が接地端GND1又はこれに準ずる低電位端に短絡した状態(いわゆる地絡状態)を指すものとする。先出の図1では、外部端子T2が接地端GND1に短絡している様子が破線で示されている。
時刻t11において、ゲート駆動信号VGがハイレベルに立ち上げられると、出力トランジスタ11がオン状態となる。従って、トランス20の一次巻線21に流れる一次電流Ipが増大し、これに伴ってセンス電圧Vsnsが上昇する。
時刻t12において、センス電圧Vsnsが帰還電圧Vfbよりも高くなり、ゲート駆動信号VGがローレベルに立ち下げられると、出力トランジスタ11がオフ状態となる。従って、一次電流Ipの流れる電流経路が遮断されるので、センス電圧Vsnsがローレベルに立ち下がる。また、このとき、トランス20の二次巻線22には、二次電流Isが誘起される。
上記一連の動作では、半導体装置10のソース短絡が生じていない場合の挙動が示されている。一方、時刻t13以降では、半導体装置10のソース短絡が生じている場合の挙動が示されている。
本図に即して述べると、時刻t13では、半導体装置10のソース短絡が生じている状態で、ゲート駆動信号VGがハイレベルに立ち上げられている。先にも述べたように、ゲート駆動信号VGがハイレベルに立ち上げられると、出力トランジスタ11がオン状態となるので、一次電流Ipが増大する。ただし、半導体装置10のソース短絡が生じているので、一次電流Ipが増大してもセンス電圧Vsnsが上昇しない。
その結果、ゲート駆動信号VGがローレベルにリセットされなくなる。従って、過大な一次電流Ipが流れ続ける状態となり、トランス20が飽和状態に至るおそれがある。
以下では、このような不具合を解消することのできる第1実施形態を提案する。
<スイッチング電源(第1実施形態)>
図3は、スイッチング電源の第1実施形態を示す図である。本実施形態のスイッチング電源1では、先出の比較例(図1)を基本としつつ、半導体装置10に短絡保護回路13が内蔵されている。
図3は、スイッチング電源の第1実施形態を示す図である。本実施形態のスイッチング電源1では、先出の比較例(図1)を基本としつつ、半導体装置10に短絡保護回路13が内蔵されている。
短絡保護回路13は、外部端子T2の短絡異常を検出して出力トランジスタ11を強制的にオフ状態とする異常保護回路の一種である。本図に即して述べると、短絡保護回路13は、コンパレータ13aと、タイマ13bと、Dフリップフロップ13cと、ORゲート13dと、を含む。
コンパレータ13a(=第1コンパレータに相当)は、反転入力端(-)に入力されるセンス電圧Vsnsと、非反転入力端(+)に入力される所定の閾値電圧Vthとを比較して短絡検出信号Saを生成する。短絡検出信号Saは、センス電圧Vsnsが閾値電圧Vthよりも高いときにローレベルとなり、センス電圧Vsnsが閾値電圧Vthよりも低いときにハイレベルとなる。
タイマ13bは、出力トランジスタ11がオン状態とされてから固定長の待機時間Tscpをカウントしてカウント満了信号Sbを生成する。例えば、タイマ13bは、ゲート駆動信号VGがハイレベルに立ち上がった時点で待機時間Tscpのカウントを開始し、待機時間Tscpのカウントが満了した時点でカウント満了信号Sbをローレベルからハイレベルに立ち上げる。
Dフリップフロップ13cは、クロック端(<)に入力されるカウント満了信号Sbのパルスエッジ(=待機時間Tscpのカウント満了)をトリガとして、データ端(D)に入力される短絡検出信号Saをラッチすることにより短絡保護信号Scを生成し、これを出力端(Q)から出力する。
ORゲート13dは、リセット信号S2と短絡保護信号Scとの論理和信号Sdを生成し、これをリセット信号S2に代えてRSフリップフロップ12bのリセット端(R)に出力する。短絡保護信号Scがローレベルであるときには、リセット信号S2が論理和信号Sdとしてスルー出力される。一方、短絡保護信号Scがハイレベルであるときには、リセット信号S2の論理レベルに依ることなく、論理和信号Sdがハイレベルとなる。従って、RSフリップフロップ12bがリセット状態に固定される。その結果、ゲート制御信号S3(延いてはゲート駆動信号VG)がローレベルに固定されるので、出力トランジスタ11が強制的にオフ状態とされる。
このように、Dフリップフロップ13c及びORゲート13dは、待機時間Tscpのカウント満了時点における短絡検出信号Saに応じて出力トランジスタ11を強制的にオフ状態とする強制オフ回路として機能する。
図4は、第1実施形態のスイッチング電源1におけるソース短絡保護動作の一例を示す図である。本図では、先出の図2と同様、上から順に、ゲート駆動信号VG、一次電流Ip(実線)並びに二次電流Is(破線)、及び、センス電圧Vsns(実線)並びに帰還電圧Vfb(一点鎖線)がそれぞれ描写されている。
時刻t21~t23では、図2の時刻t11~t13と同じく、半導体装置10のソース短絡が生じていない場合の挙動が示されている。これらの挙動については、先述と何ら変わらないので、重複した説明は省略する。
一方、時刻t23以降では、半導体装置10のソース短絡が生じている場合の新規な挙動が示されている。
本図に即して述べると、時刻t23では、半導体装置10のソース短絡が生じている状態で、ゲート駆動信号VGがハイレベルに立ち上げられている。このとき、短絡保護回路13では、待機時間Tscpのカウントが開始される。
その後、時刻t24において、待機時間Tscpのカウントが満了されると、ゲート駆動信号VGがローレベルに固定されるので、出力トランジスタ11が強制的にオフ状態とされる。従って、半導体装置10のソース短絡が生じていても、一次電流Ipが流れ続けることはない。
<ソース短絡の誤検出に関する考察>
図5は、低入力時におけるソース短絡保護動作の不具合(=生じていないソース短絡が誤検出される様子)を示す図である。
図5は、低入力時におけるソース短絡保護動作の不具合(=生じていないソース短絡が誤検出される様子)を示す図である。
本図の右側で示すように、直流入力電圧Vinが高い場合には、出力トランジスタ11がオン状態とされた後、センス電圧Vsnsが急峻に上昇する。従って、待機時間Tscpのカウント満了前にセンス電圧Vsnsが閾値電圧Vthを上回る。そのため、短絡保護信号Scがハイレベルに立ち上がることはなく、出力トランジスタ11が強制的にオフ状態とされることもない。
なお、本図の右側では、待機時間Tscpのカウント満了前にセンス電圧Vsnsが帰還電圧Vfbよりも高くなったことを受けて、出力トランジスタ11がオフ状態とされる様子が描写されている。
一方、本図の左側で示すように、直流入力電圧Vinが低い場合には、出力トランジスタ11がオン状態とされた後、センス電圧Vsnsが緩慢に上昇する。そのため、待機時間Tscpのカウント満了時点で、センス電圧Vsnsが閾値電圧Vthに達していないおそれがある。このような状況に陥ると、半導体装置10のソース短絡が生じていないにも関わらず、短絡保護信号Scがハイレベルに立ち上がり、出力トランジスタ11が強制的にオフ状態とされてしまう。
以下では、このような不具合を解消することのできる第2実施形態を提案する。
<スイッチング電源(第2実施形態)>
図6は、スイッチング電源の第2実施形態を示す図である。本実施形態のスイッチング電源1では、先出の第1実施形態(図3)を基本としつつ、半導体装置10に外部端子T4が設けられている。また、外部端子T4には、抵抗R1及びR2が外付けされている。
図6は、スイッチング電源の第2実施形態を示す図である。本実施形態のスイッチング電源1では、先出の第1実施形態(図3)を基本としつつ、半導体装置10に外部端子T4が設けられている。また、外部端子T4には、抵抗R1及びR2が外付けされている。
本図に即して述べると、抵抗R1の第1端は、直流入力電圧Vinの印加端に接続されている。抵抗R1の第2端と抵抗R2の第1端は、いずれも半導体装置10の外部端子T4に接続されている。抵抗R2の第2端は、接地端GND1に接続されている。このように接続された抵抗R1及びR2は、直流入力電圧Vinを分圧して分圧電圧Vdiv(=Vin×R2/(R1+R2))を生成し、これを半導体装置10の外部端子T4に出力する分圧ラダーとして機能する。
なお、直流入力電圧Vinがタイマ13bの入力ダイナミックレンジに収まっている場合には、抵抗R1及びR2が省略されて、直流入力電圧Vinが外部端子T4に直接入力されてもよい。
タイマ13bは、外部端子T4を介して分圧電圧Vdivの入力を受けており、出力トランジスタ11がオン状態とされてから直流入力電圧Vinに応じた可変長の待機時間Tscpをカウントしてカウント満了信号Sbを生成する。なお、可変長の待機時間Tscpは、直流入力電圧Vinが高いほど短くなる。
図7は、第2実施形態のスイッチング電源1において、ソース短絡保護動作の不具合が解消される様子を示す図である。
本図の右側で示すように、直流入力電圧Vinが高い場合(例えばVin=500V)には、出力トランジスタ11がオン状態とされた後、センス電圧Vsnsが急峻に上昇する。この挙動に鑑み、タイマ13bでは、ソース短絡の誤検出が生じない範囲で、待機時間Tscpが短縮される(例えばTscp=2.54μs)。このような待機時間Tscpの可変制御によれば、ソース短絡時の一次電流Ipができるだけ小さく抑えられる。
一方、本図の左側で示すように、直流入力電圧Vinが低い場合(例えばVin=130V)には、出力トランジスタ11がオン状態とされた後、センス電圧Vsnsが緩慢に上昇する。この挙動に鑑み、タイマ13bでは、待機時間Tscpのカウント満了前にセンス電圧Vsnsが閾値電圧Vthを上回るように待機時間Tscpが延長される(例えばTscp=7.11μs)。このような待機時間Tscpの可変制御によれば、センス電圧Vsnsの上昇が緩慢であってもソース短絡の誤検出が生じ難くなる。
なお、本図では、左右いずれの描写においても、待機時間Tscpのカウント満了前にセンス電圧Vsnsが帰還電圧Vfbよりも高くなったことを受けて、出力トランジスタ11がオフ状態とされている。
<スイッチング電源(第3実施形態)>
図8は、スイッチング電源の第3実施形態を示す図である。本実施形態のスイッチング電源1は、先出の第2実施形態(図6)を基本としつつ、タイマ13bの内部構成が具体的に描写されている(詳細は後述)。
図8は、スイッチング電源の第3実施形態を示す図である。本実施形態のスイッチング電源1は、先出の第2実施形態(図6)を基本としつつ、タイマ13bの内部構成が具体的に描写されている(詳細は後述)。
また、本実施形態のスイッチング電源1では、出力トランジスタ11及びセンス抵抗Rsnsがいずれも半導体装置10に外付けされている。この変更に伴い、半導体装置10は、先出の外部端子T1及びT2に代えて外部端子T5及びT6を備えている。
また、本実施形態のスイッチング電源1では、帰還電圧生成回路40が半導体装置10に内蔵されている。この変更に伴い、先出の外部端子T3が省略されている。
さらに、本実施形態のスイッチング電源1では、抵抗R1及びR2がいずれも半導体装置10に内蔵されている。この変更に伴い、半導体装置10は、先出の外部端子T4に代えて外部端子T7を備えている。
半導体装置10の外部において、出力トランジスタ11のドレインは、トランス20の一次巻線21に接続されている。外部端子T5は、出力トランジスタ11のゲートに接続されている。外部端子T6は、出力トランジスタ11のソースとセンス抵抗Rsnsの第1端に接続されている。センス抵抗Rsnsの第2端は、接地端GND1に接続されている。外部端子T7は、直流入力電圧Vinの印加端に接続されている。
一方、半導体装置10の内部において、外部端子T5は、ドライバ12cの出力端(=ゲート駆動信号VGの印加端)に接続されている。外部端子T6は、センス電圧Vsnsの印加端として、メインコンパレータ12a及びコンパレータ13aそれぞれの非反転入力端(+)に接続されている。外部端子T7は、抵抗R1の第1端に接続されている。抵抗R1の第2端と抵抗R2の第1端は、分圧電圧Vdivの印加端に接続されている。抵抗R2の第2端は、接地端GND1に接続されている。
<タイマ>
引き続き、図8を参照しながら、タイマ13bの内部構成及び動作について詳述する。本構成例のタイマ13bは、アンプAMPと、トランジスタN1及びN2(例えばNMOSFET)と、トランジスタP1及びP2(例えばPMOSFET[P-channel type MOSFET])と、キャパシタC1と、抵抗R3と、コンパレータCMPと、インバータINVと、を含む。
引き続き、図8を参照しながら、タイマ13bの内部構成及び動作について詳述する。本構成例のタイマ13bは、アンプAMPと、トランジスタN1及びN2(例えばNMOSFET)と、トランジスタP1及びP2(例えばPMOSFET[P-channel type MOSFET])と、キャパシタC1と、抵抗R3と、コンパレータCMPと、インバータINVと、を含む。
アンプAMPの非反転入力端(+)は、分圧電圧Vdivの印加端に接続されている。アンプAMPの反転入力端(-)は、トランジスタN1のソースと抵抗R3の第1端に接続されている。アンプAMPの出力端は、トランジスタN1のゲートに接続されている。抵抗R3の第2端は、接地端GND1に接続されている。
このように接続されたアンプAMP、トランジスタN1及び抵抗R3は、分圧電圧Vdiv(延いては直流入力電圧Vin)に応じた基準電流Iref(=Vdiv/R3)を生成する電圧/電流変換回路として機能する。なお、基準電流Irefは、直流入力電圧Vinが高いほど大きくなり、直流入力電圧Vinが低いほど小さくなる。
トランジスタP1及びP2それぞれのソースは、いずれも電源端に接続されている。トランジスタP1及びP2それぞれのゲートは、いずれもトランジスタP1のドレインに接続されている。トランジスタP1のドレインは、トランジスタN1のドレインに接続されている。トランジスタP2のドレインは、キャパシタC1の第1端に接続されている。キャパシタC1の第2端は、接地端GND1に接続されている。
このように接続されたトランジスタP1及びP2は、トランジスタP1のドレインに入力される基準電流Irefを所定のミラー比αで複製してキャパシタC1の充電電流Ic(=α×Iref)を生成し、これをトランジスタP2のドレインから出力するカレントミラーとして機能する。従って、充電電流Icは、分圧電圧Vdiv(延いては直流入力電圧Vin)が高いほど引き上げられる。言い換えると、キャパシタC1の充電電圧Vcは、分圧電圧Vdiv(延いては直流入力電圧Vin)が高いほど急峻に上昇する。
インバータINVは、ゲート駆動信号VGの論理レベルを反転させて反転ゲート駆動信号VGBを生成する。従って、反転ゲート駆動信号VGBは、ゲート駆動信号VGがハイレベルであるときにローレベルとなり、ゲート駆動信号VGがローレベルであるときにハイレベルとなる。
トランジスタN2のドレインは、キャパシタC1の第1端(=充電電圧Vcの印加端)に接続されている。トランジスタN2のソースは、接地端GND1に接続されている。トランジスタN2のゲートは、インバータINVの出力端(=反転ゲート駆動信号VGBの印加端)に接続されている。
このように接続されたトランジスタN2は、キャパシタC1の放電スイッチとして機能する。なお、トランジスタN2は、反転ゲート駆動信号VGBがハイレベルであるときにオン状態となり、反転ゲート駆動信号VGBがローレベルであるときにオフ状態となる。すなわち、キャパシタC1は、出力トランジスタ11がオン状態であるときに充電され、出力トランジスタ11がオフ状態であるときに放電される。
なお、上記した構成要素のうち、アンプAMP、トランジスタN1並びにN2、トランジスタP1並びにP2、及び、抵抗R3は、出力トランジスタ11のオン/オフ制御と同期してキャパシタC1の充放電制御を行う充放電制御部として理解され得る。
コンパレータCMPは、非反転入力端(+)に入力される充電電圧Vcと、反転入力端(-)に入力される基準電圧Vrefとを比較してカウント満了信号Sbを生成する。従って、カウント満了信号Sbは、充電電圧Vcが基準電圧Vrefよりも低いときにローレベルとなり、充電電圧Vcが基準電圧Vrefよりも高いときにハイレベルとなる。
なお、直流入力電圧Vinが高いときには、充電電流Icが引き上げられるので、充電電圧Vcの上昇する傾きが大きくなる。その結果、出力トランジスタ11がオン状態とされてから充電電圧Vcが基準電圧Vrefを上回るタイミング、延いては、カウント満了信号Sbがハイレベルに立ち上がるタイミングが早まる。このように、直流入力電圧Vinが高いときには、待機時間Tscpが短縮される。
一方、直流入力電圧Vinが低いときには、充電電流Icが引き下げられるので、充電電圧Vcの上昇する傾きが小さくなる。その結果、出力トランジスタ11がオン状態とされてから充電電圧Vcが基準電圧Vrefを上回るタイミング、延いては、カウント満了信号Sbがハイレベルに立ち上がるタイミングが遅れる。このように、直流入力電圧Vinが低いときには、待機時間Tscpが延長される。
なお、改めて図示はしないが、直流入力電圧Vinに応じて充電電流Icを可変制御する構成以外にも、例えば、基準電圧Vrefを可変制御する構成が考えられる。例えば、直流入力電圧Vinが高いほど基準電圧Vrefを引き下げれば、待機時間Tscpが短縮される。逆に、直流入力電圧Vinが低いほど基準電圧Vrefを引き上げれば、待機時間Tscpが延長される。
<総括>
以下では、上記で説明した種々の実施形態について総括的に述べる。
以下では、上記で説明した種々の実施形態について総括的に述べる。
例えば、本明細書中に開示されている半導体装置は、入力電圧の印加端から出力トランジスタを介して流れる監視対象電流をセンス電圧として検出するためのセンス抵抗が外付けされるように構成された外部端子と、前記外部端子の短絡異常を検出して前記出力トランジスタを強制的にオフ状態とするように構成された短絡保護回路とを備え、前記短絡保護回路は、前記センス電圧と所定の閾値電圧とを比較して短絡検出信号を生成するように構成された第1コンパレータと、前記出力トランジスタがオン状態とされてから前記入力電圧に応じた可変長の待機時間をカウントするように構成されたタイマと、前記待機時間のカウント満了時点における前記短絡検出信号に応じて前記出力トランジスタを強制的にオフ状態とするように構成された強制オフ回路を含む構成(第1の構成)とされている。
上記第1の構成による半導体装置において、前記待機時間は、前記入力電圧が高いほど短くなる構成(第2の構成)にしてもよい。
上記第1又は第2の構成による半導体装置において、前記タイマは、前記出力トランジスタのオン/オフ制御と同期してキャパシタの充放電制御を行うように構成された充放電制御部と、前記キャパシタの充電電圧と基準電圧とを比較してカウント満了信号を生成するように構成された第2コンパレータとを含む構成(第3の構成)にしてもよい。
上記第3の構成による半導体装置において、前記キャパシタの充電電流は、前記入力電圧が高いほど引き上げられる構成(第4の構成)にしてもよい。
上記第3又は第4の構成による半導体装置において、前記基準電圧は、前記入力電圧が高いほど引き下げられる構成(第5の構成)にしてもよい。
上記第1~第5いずれかの構成による半導体装置は、出力電圧又はこれに応じた帰還電圧と前記センス電圧との比較結果に応じて前記出力トランジスタのゲート駆動信号を生成するように構成された出力帰還回路をさらに備える構成(第6の構成)にしてもよい。
上記第6の構成による半導体装置において、前記出力帰還回路は、前記出力電圧又は前記帰還電圧と前記センス電圧とを比較してリセット信号を生成するように構成されたメインコンパレータと、セット信号と前記リセット信号の入力を受けてゲート制御信号を生成するように構成されたRSフリップフロップと、前記ゲート制御信号の入力を受けて前記ゲート駆動信号を生成するように構成されたドライバと、を含む構成(第7の構成)にしてもよい。
なお、上記第7の構成による半導体装置において、前記強制オフ回路は、前記待機時間のカウント満了をトリガとして前記短絡検出信号をラッチすることにより短絡保護信号を生成するように構成されたDフリップフロップと、前記短絡保護信号に応じて前記RSフリップフロップをリセット状態に固定するように構成されたロジックと、を含む構成(第8の構成)にしてもよい。
また、例えば、本明細書中に開示されているスイッチング電源は、上記第6~第8いずれかの構成による半導体装置を備え、前記入力電圧から所望の前記出力電圧を生成する構成(第9の構成)とされている。
上記第9の構成によるスイッチング電源は、前記入力電圧が入力される一次回路系と前記出力電圧が出力される二次回路系との間を絶縁するように構成されたトランスをさらに備え、前記監視対象電流は、前記トランスの一次巻線に流れる一次電流である構成(第10の構成)にしてもよい。
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
1 スイッチング電源
1p 一次回路系
1s 二次回路系
10 半導体装置(電源制御IC)
11 出力トランジスタ(NMOSFET)
12 出力帰還回路
12a メインコンパレータ
12b RSフリップフロップ
12c ドライバ
13 短絡保護回路
13a コンパレータ
13b タイマ
13c Dフリップフロップ
13d ORゲート
20 トランス
21 一次巻線
22 二次巻線
30 整流平滑回路
31 ダイオード
32 キャパシタ
40 帰還電圧生成回路
AMP アンプ
C1 キャパシタ
CMP コンパレータ
INV インバータ
N1、N2 トランジスタ(NMOSFET)
P1、P2 トランジスタ(PMOSFET)
R1、R2、R3 抵抗
Rsns センス抵抗
T1、T2、T3、T4、T5、T6、T7 外部端子
1p 一次回路系
1s 二次回路系
10 半導体装置(電源制御IC)
11 出力トランジスタ(NMOSFET)
12 出力帰還回路
12a メインコンパレータ
12b RSフリップフロップ
12c ドライバ
13 短絡保護回路
13a コンパレータ
13b タイマ
13c Dフリップフロップ
13d ORゲート
20 トランス
21 一次巻線
22 二次巻線
30 整流平滑回路
31 ダイオード
32 キャパシタ
40 帰還電圧生成回路
AMP アンプ
C1 キャパシタ
CMP コンパレータ
INV インバータ
N1、N2 トランジスタ(NMOSFET)
P1、P2 トランジスタ(PMOSFET)
R1、R2、R3 抵抗
Rsns センス抵抗
T1、T2、T3、T4、T5、T6、T7 外部端子
Claims (10)
- 入力電圧の印加端から出力トランジスタを介して流れる監視対象電流をセンス電圧として検出するためのセンス抵抗が外付けされるように構成された外部端子と、
前記外部端子の短絡異常を検出して前記出力トランジスタを強制的にオフ状態とするように構成された短絡保護回路と、
を備え、
前記短絡保護回路は、
前記センス電圧と所定の閾値電圧とを比較して短絡検出信号を生成するように構成された第1コンパレータと、
前記出力トランジスタがオン状態とされてから前記入力電圧に応じた可変長の待機時間をカウントするように構成されたタイマと、
前記待機時間のカウント満了時点における前記短絡検出信号に応じて前記出力トランジスタを強制的にオフ状態とするように構成された強制オフ回路と、
を含む、半導体装置。 - 前記待機時間は、前記入力電圧が高いほど短くなる、請求項1に記載の半導体装置。
- 前記タイマは、
前記出力トランジスタのオン/オフ制御と同期してキャパシタの充放電制御を行うように構成された充放電制御部と、
前記キャパシタの充電電圧と基準電圧とを比較してカウント満了信号を生成するように構成された第2コンパレータと、
を含む、請求項1に記載の半導体装置。 - 前記キャパシタの充電電流は、前記入力電圧が高いほど引き上げられる、請求項3に記載の半導体装置。
- 前記基準電圧は、前記入力電圧が高いほど引き下げられる、請求項3に記載の半導体装置。
- 出力電圧又はこれに応じた帰還電圧と前記センス電圧との比較結果に応じて前記出力トランジスタのゲート駆動信号を生成するように構成された出力帰還回路をさらに備える、請求項1~5のいずれか一項に記載の半導体装置。
- 前記出力帰還回路は、
前記出力電圧又は前記帰還電圧と前記センス電圧とを比較してリセット信号を生成するように構成されたメインコンパレータと、
セット信号と前記リセット信号の入力を受けてゲート制御信号を生成するように構成されたRSフリップフロップと、
前記ゲート制御信号の入力を受けて前記ゲート駆動信号を生成するように構成されたドライバと、
を含む、請求項6に記載の半導体装置。 - 前記強制オフ回路は、
前記待機時間のカウント満了をトリガとして前記短絡検出信号をラッチすることにより短絡保護信号を生成するように構成されたDフリップフロップと、
前記短絡保護信号に応じて前記RSフリップフロップをリセット状態に固定するように構成されたロジックと、
を含む、請求項7に記載の半導体装置。 - 請求項6に記載の半導体装置を備え、前記入力電圧から所望の前記出力電圧を生成する、スイッチング電源。
- 前記入力電圧が入力される一次回路系と前記出力電圧が出力される二次回路系との間を絶縁するように構成されたトランスをさらに備え、
前記監視対象電流は、前記トランスの一次巻線に流れる一次電流である、請求項9に記載のスイッチング電源。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022119433A JP2024017055A (ja) | 2022-07-27 | 2022-07-27 | 半導体装置、スイッチング電源 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022119433A JP2024017055A (ja) | 2022-07-27 | 2022-07-27 | 半導体装置、スイッチング電源 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024017055A true JP2024017055A (ja) | 2024-02-08 |
Family
ID=89807045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022119433A Pending JP2024017055A (ja) | 2022-07-27 | 2022-07-27 | 半導体装置、スイッチング電源 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2024017055A (ja) |
-
2022
- 2022-07-27 JP JP2022119433A patent/JP2024017055A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10924003B2 (en) | Switching power supply | |
JP5899469B2 (ja) | コンバータ装置及び半導体装置 | |
JP6338867B2 (ja) | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 | |
US6169675B1 (en) | DC/DC converter with improved operation of plural parallel synchronous rectifiers | |
KR101569903B1 (ko) | 스위치 제어 장치 및 이를 포함하는 컨버터 | |
US20100157629A1 (en) | Semiconductor laser apparatus | |
US11764697B2 (en) | Systems and methods for controlling synchronous rectification | |
US12047007B2 (en) | Systems and methods for controlling gate voltage increase on primary side to reduce voltage spike on secondary side of switching power supplies | |
JP2008092617A (ja) | Dc−dcコンバータ | |
JP6814219B2 (ja) | スイッチング電源装置および半導体装置 | |
US10348215B2 (en) | Supply voltage generating circuit and associated integrated circuit | |
JP2010124573A (ja) | スイッチング電源装置、及びそれに用いる半導体装置 | |
CN111726004B (zh) | 电源控制装置以及开关电源 | |
JP2010213559A (ja) | 直流電源装置およびdc−dcコンバータ | |
JP7404666B2 (ja) | 集積回路、電源回路 | |
JP6053235B2 (ja) | 電源装置 | |
JP2017070028A (ja) | 半導体装置 | |
JP6842252B2 (ja) | 絶縁同期整流型dc/dcコンバータ、その保護方法、電源アダプタおよび電子機器 | |
US9998113B2 (en) | Control device for controlling switching power supply | |
US20220393603A1 (en) | Power supply circuit for switching mode power supply and control method thereof | |
JP2024017055A (ja) | 半導体装置、スイッチング電源 | |
JP6053155B2 (ja) | 電力変換装置、突入電流抑制方法 | |
WO2020090199A1 (ja) | 集積回路、電源回路 | |
JP6072881B2 (ja) | Dc/dcコンバータならびにそれを用いた電源装置および電子機器 | |
JP7146625B2 (ja) | スイッチング電源装置 |