JP2024011877A - 半導体装置 - Google Patents

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Abstract

【課題】 半導体基板の内部における電界集中を抑制する。【解決手段】 半導体装置であって、素子領域と周辺領域とを備える半導体基板を有する。前記半導体基板が、前記素子領域から前記周辺領域に跨って分布しており、下部電極に接しており、薄板部と厚板部とを有するｎ型の高濃度層と、前記厚板部の前記上面に接しているｎ型のドリフト層と、前記素子領域から前記周辺領域に跨って分布しており、前記薄板部の前記上面に接しており、段差部の側面に接しているｎ型の低濃度層を有する。前記下部電極の電位を上昇させるときに、前記段差部の前記側面、前記段差部の前記側面を前記段差部の高さ分だけ前記周辺領域の側にシフトさせた仮想線、前記薄板部の前記上面、及び、前記薄板部の前記上面を前記高さ分だけ上側にシフトさせた仮想線によって構成される四角形の領域のうちの半分以上の領域が空乏化されない。【選択図】図５

Description

本明細書に開示の技術は、半導体装置に関する。
特許文献１に開示の半導体装置では、半導体基板が素子領域と周辺領域を有している。周辺領域内の半導体基板の上面に凹部が設けられている。このため、素子領域内では周辺領域内よりも半導体基板の上面が突出している。半導体装置は、上部電極、下部電極、絶縁層、及び、フィールドプレートを有している。上部電極は、素子領域内で半導体基板の上面に接している。下部電極は、素子領域内と周辺領域内で半導体基板の下面に接している。絶縁層は、凹部の側面と底面を覆っている。フィールドプレートは、上部電極から周辺領域の上部まで伸びており、絶縁層を介して凹部の側面及び底面に対向している。半導体基板は、ｎ型の高濃度層、ｎ型のドリフト層、及び、ｎ型の低濃度層を有している。高濃度層は、素子領域から周辺領域に跨って分布しており、下部電極に接している。高濃度層は、薄板部と厚板部とを有する。厚板部の上面が薄板部の上面よりも突出している。厚板部が素子領域内に配置されている。薄板部は、素子領域と周辺領域に跨って分布している。ドリフト層は、素子領域内に配置されており、厚板部の上面に接している。ドリフト層は、上部電極にショットキー接触している。なお、ドリフト層は、ｐ層を介して上部電極に接続されていてもよい。ドリフト層と上部電極の間に、ダイオード（例えば、ショットキーバリアダイオード、ｐｎダイオード等）が形成されている。低濃度層は、ドリフト層の側面に接しており、薄板部の上面に接しており、厚板部と薄板部の境界に形成されている段差部の側面に接している。この半導体装置では、フィールドプレートと低濃度層によって周辺領域内の電界集中が抑制される。また、この半導体装置では、高濃度層が周辺領域内において薄板部を有しており、これによって薄板部の上部の低濃度層の厚みが確保されている。これによって、周辺領域の耐圧が向上されている。
特開２０１７－１３９２８９号公報
上記の通り、特許文献１の半導体装置では、高濃度層が厚板部と薄板部を有しており、厚板部と薄板部の境界に段差部が形成されている。特許文献１の半導体装置では、ドリフト層と低濃度層が空乏化したときに、段差部の上端周辺で電界が集中し易いという問題があった。本明細書では、半導体基板の内部における電界集中を効果的に抑制できる半導体装置を提案する。
本明細書が開示する第１の半導体装置は、半導体基板、上部電極、下部電極、絶縁層、及び、フィールドプレートを有する。前記半導体基板は、素子領域と前記素子領域の周囲に配置された周辺領域とを備える。前記半導体基板の上面が前記素子領域内で前記周辺領域内よりも突出するように前記周辺領域内の前記半導体基板の前記上面に凹部が設けられている。前記上部電極は、前記素子領域内で前記半導体基板の前記上面に接している。前記下部電極は、前記素子領域内と前記周辺領域内で前記半導体基板の下面に接している。前記絶縁層は、前記凹部の側面と底面を覆っている。前記フィールドプレートは、前記上部電極から前記周辺領域の上部まで伸びており、前記絶縁層を介して前記凹部の前記側面及び前記底面に対向している。前記半導体基板が、高濃度層と、ドリフト層と、低濃度層を有する。前記高濃度層は、前記素子領域から前記周辺領域に跨って分布しており、前記下部電極に接しており、薄板部と厚板部とを有し、前記厚板部の上面が前記薄板部の上面よりも突出しており、前記厚板部が前記素子領域内に配置されており、前記薄板部が前記素子領域と前記周辺領域に跨って分布しているｎ型層である。前記ドリフト層は、前記素子領域内に配置されており、前記厚板部の前記上面に接しており、前記高濃度層よりもｎ型不純物濃度が低いｎ型層である。前記低濃度層は、前記素子領域から前記周辺領域に跨って分布しており、前記ドリフト層の側面に接しており、前記薄板部の前記上面に接しており、前記厚板部と前記薄板部の境界に形成されている段差部の側面に接しており、前記凹部の前記側面と前記底面で前記絶縁層に接しており、前記ドリフト層よりもｎ型不純物濃度が低いｎ型層である。前記ドリフト層が、ｐｎ接合とショットキー接合の少なくとも一方を介して前記上部電極に接続されている。前記下部電極の前記上部電極に対する電位を前記半導体基板内でアバランシェ降伏が生じる電位まで上昇させるときに、前記段差部を垂直に交差する断面において、前記段差部の前記側面、前記段差部の前記側面を前記段差部の高さ分だけ前記周辺領域の側にシフトさせた仮想線、前記薄板部の前記上面、及び、前記薄板部の前記上面を前記高さ分だけ上側にシフトさせた仮想線によって構成される四角形の領域のうちの半分以上の領域が空乏化されない。
この半導体装置では、高電圧が印加されたときに上記四角形の領域のうちの半分以上の領域が空乏化されないので、段差部の上端周辺における電界集中が抑制される。この構造によれば、半導体基板の内部における電界集中を効果的に抑制でき、半導体装置の耐圧を向上させることができる。
半導体装置１０の平面図。 図１のＩＩ－ＩＩ線における断面図。 図２に対応する断面において空乏層の分布を示す断面図。 図３のＡ－Ａ線とＢ－Ｂ線における電界分布を示すグラフ。 段差部２１周辺の空乏層の分布を示す断面図。 比較例において、段差部２１周辺の空乏層の分布を示す断面図。 実施例１の変形例を示す断面図。 実施例１の変形例を示す断面図。 実施例２を示す断面図。 実施例３を示す断面図。 実施例１の変形例を示す断面図。
上記第１の半導体装置では、前記下部電極の前記上部電極に対する電位を前記半導体基板内でアバランシェ降伏が生じる電位まで上昇させるときに、前記低濃度層のうち、前記段差部の上端から前記薄板部の前記上面に向かって４５度の角度で伸びる直線よりも下側の領域が空乏化されなくてもよい。
この構成によれば、半導体装置の耐圧をより向上させることができる。
また、本明細書が開示する第２の半導体装置は、半導体基板、上部電極、下部電極、絶縁層、及び、フィールドプレートを有する。前記半導体基板は、素子領域と前記素子領域の周囲に配置された周辺領域とを備える。前記半導体基板の上面が前記素子領域内で前記周辺領域内よりも突出するように前記半導体基板の前記上面に凹部が設けられている。前記上部電極は、前記素子領域内で前記半導体基板の前記上面に接している。前記下部電極は、前記素子領域内と前記周辺領域内で前記半導体基板の下面に接している。前記絶縁層は、前記凹部の側面と底面を覆っている。前記フィールドプレートは、前記上部電極から前記周辺領域の上部まで伸びており、前記絶縁層を介して前記凹部の前記側面及び前記底面に対向している。前記半導体基板が、高濃度層と、ドリフト層と、低濃度層を有している。前記高濃度層は、前記素子領域から前記周辺領域に跨って分布しており、前記下部電極に接しており、薄板部と厚板部とを有し、前記厚板部の上面が前記薄板部の上面よりも突出しており、前記厚板部が前記素子領域内に配置されており、前記薄板部が前記素子領域と前記周辺領域に跨って分布しているｎ型層である。前記ドリフト層は、前記素子領域内に配置されており、前記厚板部の前記上面に接しており、前記高濃度層よりもｎ型不純物濃度が低いｎ型層である。前記低濃度層は、前記素子領域から前記周辺領域に跨って分布しており、前記ドリフト層の側面に接しており、前記薄板部の前記上面に接しており、前記凹部の前記側面と前記底面で前記絶縁層に接しており、前記ドリフト層よりもｎ型不純物濃度が低いｎ型層である。前記ドリフト層が、ｐｎ接合とショットキー接合の少なくとも一方を介して前記上部電極に接続されている。前記厚板部と前記薄板部の境界に、前記高濃度層の上面が前記厚板部から前記薄板部に向かうに従って徐々に下側に変位している変位部が形成されている。前記低濃度層が、前記変位部内で前記高濃度層の前記上面に接している。
この半導体装置では、高電圧が印加されたときに厚板部と薄板部の境界（すなわち、変位部）において空乏層が高濃度層の上面に沿ってなだらかに分布する。このため、厚板部と薄板部の境界近傍における電界集中が抑制される。この構造によれば、半導体基板の内部における電界集中を効果的に抑制でき、半導体装置の耐圧を向上させることができる。
上記第１または第２の半導体装置では、前記絶縁層が、前記凹部の前記底面に接する第１絶縁層と、前記第１絶縁層上に配置されており、前記第１絶縁層の誘電率とは異なる誘電率を有する第２絶縁層、を有していてもよい。前記フィールドプレートと前記凹部の前記底面の間に、前記第１絶縁層と前記第２絶縁層が配置されていてもよい。
この構成によれば、２層の絶縁層によってフィールドプレートと半導体基板の間の間隔を広くすることができる。これによって、低濃度層内における電界集中を抑制できる。また、一方の絶縁層の誘電率を高くできるので、その絶縁層中における電界集中を抑制できる。
前記第１絶縁層の誘電率が前記第２絶縁層の誘電率よりも高く、前記第２絶縁層の絶縁破壊電圧が前記第１絶縁層の絶縁破壊電圧よりも高くてもよい。
この構成によれば、フィールドプレートに近い第２絶縁層の絶縁破壊電圧が高いので、フィールドプレートの端部における電界集中による絶縁層の絶縁破壊を抑制できる。
前記フィールドプレートと前記凹部の前記側面の間の前記絶縁層が、前記第１絶縁層または前記第２絶縁層の単層によって構成されていてもよい。
この構成によれば、素子領域の外周部における電界集中を緩和できる。
前記フィールドプレートと前記凹部の前記側面の間の前記絶縁層が、前記第１絶縁層と前記第２絶縁層のうちの誘電率が高い方によって構成されていてもよい。
この構成によれば、素子領域の外周部における電界集中をより緩和できる。
図１に示す実施例１の半導体装置１０は、半導体基板１２を有している。半導体基板１２は、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３などの半導体材料により構成されている。半導体基板１２を上から見たときに、半導体基板１２の中央部に素子領域３０が設けられており、素子領域３０の周囲に周辺領域４０が設けられている。素子領域３０は、ダイオード、スイッチング素子等の半導体素子が設けられている領域である。周辺領域４０は素子領域３０の周囲において耐圧を確保するための領域である。図２に示すように、半導体基板１２の上面１２ａには、凹部４２が設けられている。凹部４２は、上面１２ａのうちの周辺領域４０全体に設けられている。凹部４２は、素子領域３０に隣接する位置から半導体基板１２の外周端面１２ｃまで分布している。このため、素子領域３０内の上面１２ａは、周辺領域４０内の上面１２ａ（すなわち、凹部４２の底面４２ａ）よりも上側に突出している。
半導体基板１２の下部には、下部電極６０が設けられている。下部電極６０は、半導体基板１２の下面１２ｂのほぼ全域を覆っている。すなわち、下部電極６０は、素子領域３０から周辺領域４０に跨る範囲で下面１２ｂに接している。
半導体基板１２の上部には、上部電極６２、周辺絶縁層６４、フィールドプレート６６、及び、保護絶縁層６８が設けられている。
上部電極６２は、第１金属層６２ａと第２金属層６２ｂを有している。第１金属層６２ａは、素子領域３０内で半導体基板１２の上面１２ａに接している。第２金属層６２ｂは、第１金属層６２ａとは異なる金属により構成されている。第２金属層６２ｂは、第１金属層６２ａの上面を覆っている。
周辺絶縁層６４は、凹部４２の底面４２ａと側面４２ｂを覆っている。また、周辺絶縁層６４は、素子領域３０内の上面１２ａの外周部を覆っている。実施例１では、周辺絶縁層６４は酸化シリコンによって構成されている。
フィールドプレート６６は、上部電極６２の第２金属層６２ｂを周辺領域４０の上部まで延ばした部分である。フィールドプレート６６は、上部電極６２から周辺絶縁層６４の表面に沿って凹部４２の上部まで延びている。フィールドプレート６６は、周辺絶縁層６４を介して凹部４２の底面４２ａと側面４２ｂに対向している。
保護絶縁層６８は、上部電極６２の外周部、フィールドプレート６６、及び、周辺絶縁層６４の外周部を覆っている。
半導体基板１２は、カソード層２０、ドリフト層２２、アノード層２４、及び、高比抵抗層２６を有している。
カソード層２０は、高いｎ型不純物濃度を有するｎ型層である。カソード層２０は、下面１２ｂの全域を含む範囲に分布している。すなわち、カソード層２０は、素子領域３０から周辺領域４０に跨って分布している。カソード層２０は、素子領域３０から周辺領域４０に跨る範囲で下部電極６０に対してオーミック接触している。カソード層２０は、厚板部２０ａと薄板部２０ｂを有している。厚板部２０ａは、素子領域３０の中央部に配置されている。薄板部２０ｂは、素子領域３０の外周部と周辺領域４０に跨って分布している。厚板部２０ａの上面は、薄板部２０ｂの上面よりも上側に突出している。このため、厚板部２０ａの上面と薄板部２０ｂの上面の間に、段差部２１が存在している。段差部２１は、厚板部２０ａと薄板部２０ｂの境界に位置している。図１に示すように、段差部２１は、半導体基板１２の外周端面１２ｃと平行に、素子領域３０の中央の周囲を一巡するように伸びている。図１においてＩＩ－ＩＩ線で示されているように、図２の断面は、段差部２１を垂直に交差する断面である。
ドリフト層２２は、カソード層２０よりも低いｎ型不純物濃度を有するｎ型層である。ドリフト層２２は、素子領域３０内に配置されている。ドリフト層２２は、厚板部２０ａの上部に配置されており、厚板部２０ａの上面に接している。
高比抵抗層２６は、ドリフト層２２よりも低いｎ型不純物濃度を有するｎ型層である。高比抵抗層２６がドリフト層２２よりも低いｎ型不純物濃度を有するので、高比抵抗層２６はドリフト層２２よりも高い比抵抗を有する。高比抵抗層２６は、素子領域３０の外周部と周辺領域４０に跨って分布している。高比抵抗層２６は、薄板部２０ｂの上部に配置されており、薄板部２０ｂの上面に接している。高比抵抗層２６は、段差部２１の側面に接している。高比抵抗層２６は、ドリフト層２２の側面に接している。高比抵抗層２６は、凹部４２の底面４２ａ及び側面４２ｂにおいて、周辺絶縁層６４に接している。
アノード層２４は、ｐ型層である。アノード層２４は、素子領域３０内に配置されている。アノード層２４は、素子領域３０内の上面１２ａの全域を含む範囲に分布している。アノード層２４は、ドリフト層２２の上面と素子領域３０内の高比抵抗層２６の上面に接している。アノード層２４の中央部は、上部電極６２の第１金属層６２ａにオーミック接触している。このため、ドリフト層２２は、ｐｎ接合（すなわち、ドリフト層２２とアノード層２４の間のｐｎ接合）を介して上部電極６２に接続されている。アノード層２４の外周部は、周辺絶縁層６４に覆われており、周辺絶縁層６４を介してフィールドプレート６６に対向している。
素子領域３０内のアノード層２４、ドリフト層２２、及び、カソード層２０によって、ＰＩＮダイオードが形成されている。上部電極６２の電位を下部電極６０の電位よりも高くすると、ＰＩＮダイオードがオンし、上部電極６２からアノード層２４、ドリフト層２２、及び、カソード層２０を介して下部電極６０へ電流が流れる。
下部電極６０の電位を上部電極６２の電位よりも高くすると、ｐｎ接合に逆電圧が印加される。その結果、ｐｎ接合からドリフト層２２と高比抵抗層２６に空乏層が伸びる。図３の破線７０は、下部電極６０に上部電極６２の電位よりも高い所定電位を印加したときにおける空乏層の分布範囲を示している。高比抵抗層２６のｎ型不純物濃度が低いので、高比抵抗層２６内に空乏層が広がり易い。また、フィールドプレート６６によって、高比抵抗層２６内で横方向に電位差が生じることが抑制される。その結果、高比抵抗層２６内において横方向への空乏層の進展が促進される。その結果、凹部４２の側面４２ｂ周辺における電界集中が抑制される。また、図３の破線７２は、破線７０の場合よりも下部電極６０の電位を上昇させたときにおける空乏層の分布範囲を示している。破線７２に示すように、下部電極６０の電位を高くすると、空乏層の分布範囲が広がる。破線７２の状態では、空乏層がカソード層２０にほぼ達している。このため、破線７２の状態からさらに下部電極６０の電位を高くすると、半導体基板１２内でアバランシェ降伏が生じる。
図４は、破線７２のように空乏層が分布している状態にける、図３のＡ－Ａ線、及び、Ｂ－Ｂ線の位置の電界分布を示している。図４のグラフＡはＡ－Ａ線の位置における電界分布であり、グラフＡの原点はｐｎ接合の位置である。図４のグラフＢはＢ－Ｂ線の位置における電界分布であり、グラフＢの原点は凹部４２の底面４２ａの位置である。Ａ－Ａ線の位置（すなわち、ドリフト層２２内）では、空乏層内に存在する固定電荷の影響により、ドリフト層２２の上端から下端に向かうに従って電界が最大電界Ｅｃから徐々に低下する。高比抵抗層２６のｎ型不純物濃度が低いので、高比抵抗層２６内に存在する固定電荷は極めて少ない。このため、Ｂ－Ｂ線の位置（すなわち、高比抵抗層２６内）では、高比抵抗層２６の上端から下端まで最大電界Ｅｃと略等しい電界が生じている。図４のグラフＡ、Ｂの斜線部の面積Ｓ１、Ｓ２は、ドリフト層２２及び高比抵抗層２６で保持される電圧に相当する。図４から明らかなように、ドリフト層２２で保持可能な電圧はグラフＡにより規定される三角形の領域の面積Ｓ１であり、高比抵抗層２６で保持可能な電圧はグラフＢにより規定される略矩形の領域の面積Ｓ２である。ドリフト層２２の厚みをＴ１としたときに、面積Ｓ１はＳ１≒Ｔ１・Ｅｃ／２の関係を満たす。高比抵抗層２６の厚みをＴ２としたときに、面積Ｓ２はＳ２≒Ｔ２・Ｅｃの関係を満たす。したがって、厚みＴ２が厚みＴ１の半分よりも大きければ、高比抵抗層２６でドリフト層２２よりも高い電圧を保持することが可能となる。本実施例では、段差部２１が設けられているので、高比抵抗層２６の厚みＴ２がドリフト層２２の厚みＴ１の半分よりも大きい。このため、高比抵抗層２６でドリフト層２２よりも高い電圧を保持することができる。したがって、図３の破線７２の状態からさらに下部電極６０の電位を高くすると、ドリフト層２２内でアバランシェ降伏が生じる。ドリフト層２２の上部全体に上部電極６２が設けられているので、ドリフト層２２内でアバランシェ降伏が生じると、アバランシェ電流が速やかに上部電極６２へ排出される。これによって、アバランシェ電流により半導体装置１０に加わるストレスが軽減される。
図５は、破線７２のように空乏層が分布している状態（すなわち、アバランシェ降伏が生じる瞬間の状態）における段差部２１の拡大図を示している。なお、図５は、段差部２１を垂直に交差する断面を示している。また、図５の仮想線８０は、段差部２１の側面を段差部２１の高さＨ１と同じ距離だけ周辺領域４０の側にシフトさせた線である。また、図５の仮想線８２は、薄板部２０ｂの上面を段差部２１の高さＨ１と同じ距離だけ上側にシフトさせた線（言い換えると、厚板部２０ａの上面の延長線）である。また、図５の領域Ｘは、段差部２１の側面、薄板部２０ｂの上面、仮想線８０、及び、仮想線８２によって囲まれた四角形の領域である。また、図５の仮想線８４は、段差部２１の上端から薄板部２０ｂの上面に向かって４５度の角度で伸びる直線（言い換えると、四角形の領域Ｘの対角線）である。図５の破線７２に示すように、アバランシェ降伏が生じる瞬間において、領域Ｘの半分以上の領域が空乏化されない。特に、仮想線８４よりも下側の領域は空乏化されない。
図６は、比較例の半導体装置における空乏層の分布を示している。図６では、破線７２が仮想線８４よりも下側まで進入しており、領域Ｘのうちの半分以上の領域が空乏化されている。このように空乏層が領域Ｘに深く入り込むと、段差部２１の上端が空乏層内へ突き出した状態となり、段差部２１の上端周辺で電界集中が生じる。これに対し、図５のように空乏層が領域Ｘに入り込むことが抑制されると、段差部２１の上端近傍における電界集中が抑制される。本実施例では、ドリフト層２２の厚み及びｎ型不純物濃度、高比抵抗層２６の厚み及びｎ型不純物濃度、及び、段差部２１の高さ等が適切に設定されることにより、アバランシェ降伏が生じるまでに領域Ｘの半分以上が空乏化しないようになっている。これにより、段差部２１の上端における電界集中が抑制され、半導体装置１０の耐圧が向上されている。以上に説明したように、実施例１の半導体装置１０によれば、段差部２１によって高比抵抗層２６の厚みを確保できるとともに、段差部２１の上端における電界集中を抑制できる。
なお、上述した実施例１では、ドリフト層２２がｐｎ接合を介して上部電極６２に接続されていた。しかしながら、図７に示すように、半導体基板１２がアノード層２４を有しておらず、ドリフト層２２がショットキー接合によって上部電極６２に接続されていてもよい。この場合、素子領域３０がショットキーバリアダイオード（以下、ＳＢＤという）として動作する。図７の半導体装置では、ＳＢＤに逆電圧が印加されたときに、ショットキー接合（すなわち、上部電極６２とドリフト層２２の界面）からドリフト層２２と高比抵抗層２６に空乏層が広がる。図７の半導体装置でも、図５のように空乏層を分布させることで、耐圧を向上させることができる。また、図８に示すように、素子領域３０内の上面１２ａに面する範囲に部分的にアノード層２４が設けられており、アノード層２４が設けられていない範囲でドリフト層２２が上部電極６２にショットキー接合されていてもよい。また、素子領域３０内に設けられている半導体素子が、ＭＯＳＦＥＴ等のスイッチング素子であってもよい。同様に、後述する実施例２、３でも、素子領域３０内に任意の半導体素子を設けることができる。
図９に示す実施例２の半導体装置１００では、厚板部２０ａと薄板部２０ｂの境界に、段差部２１ではなく変位部２１ｘが形成されている。実施例２の半導体装置１００のその他の構成は、実施例１の半導体装置１０と等しい。
図９に示すように、変位部２１ｘでは、カソード層２０の上面が厚板部２０ａから薄板部２０ｂに向かうに従って徐々に下側に変位している。このため、厚板部２０ａの上面と薄板部２０ｂの上面が変位部２１ｘによって滑らかに接続されている。変位部２１ｘの範囲内では、高比抵抗層２６がカソード層２０の上面に接している。図９の破線７２は、アバランシェ降伏が生じる直前における空乏層の分布を示している。破線７２に示すように、実施例２の半導体装置１００では、空乏層の下端が変位部２１ｘに沿って分布する。これにより、図６のように空乏層が分布することが防止される。このため、実施例２の構成によれば、厚板部２０ａと薄板部２０ｂの境界における電界集中を抑制できる。このように、実施例２の半導体装置１００では、変位部２１ｘによって高比抵抗層２６の厚みを確保できるとともに、厚板部２０ａと薄板部２０ｂの境界における電界集中を抑制できる。
図１０に示す実施例３の半導体装置２００では、周辺絶縁層６４が、第１絶縁層６４ａと第２絶縁層６４ｂを有する。第１絶縁層６４ａは、酸化ハフニウムにより構成されている。第１絶縁層６４ａは、凹部４２の底面４２ａ、凹部４２の側面４２ｂ、及び、素子領域３０内の上面１２ａの外周部を覆っている。第２絶縁層６４ｂは、酸化シリコンにより構成されている。酸化シリコンの誘電率は、酸化ハフニウムの誘電率よりも低い。また、酸化シリコンの絶縁破壊電圧は、酸化ハフニウムの絶縁破壊電圧よりも高い。第２絶縁層６４ｂは、第１絶縁層６４ａ上に配置されている。第２絶縁層６４ｂの上面は、フィールドプレート６６によって覆われている。したがって、フィールドプレート６６と凹部４２の底面４２ａの間に、第１絶縁層６４ａと第２絶縁層６４ｂが配置されている。第２絶縁層６４ｂ上にフィールドプレート６６の外周端６６ｘが配置されている。フィールドプレート６６と凹部４２の側面４２ｂの間の周辺絶縁層６４は、第１絶縁層６４ａの単層によって構成されている。
フィールドプレート６６の外周端６６ｘの近傍では電界が集中し易い。実施例３の構成によれば、フィールドプレート６６と凹部４２の底面４２ａの間に二層の絶縁層（すなわち、第１絶縁層６４ａと第２絶縁層６４ｂ）を設けられているので、フィールドプレート６６と底面４２ａの間の間隔を広くすることができる。このため、電界集中が生じ易いフィールドプレート６６の外周端６６ｘを高比抵抗層２６から遠ざけることができる。これにより、高比抵抗層２６内で高い電界が生じることを抑制できる。また、周辺絶縁層６４の一部が第１絶縁層６４ａ（すなわち、誘電率が高い酸化ハフニウム）によって構成されていることで、第１絶縁層６４ａの内部の電界を緩和することができる。また、電界集中が生じ易いフィールドプレート６６の外周端６６ｘに接する位置では、周辺絶縁層６４が第２絶縁層６４ｂ（すなわち、絶縁破壊電圧が高い酸化シリコン）によって構成されているので、フィールドプレート６６の外周端６６ｘ近傍の周辺絶縁層６４中で絶縁破壊が生じることを抑制できる。
また、フィールドプレート６６と凹部４２の側面４２ｂの間の周辺絶縁層６４が、第１絶縁層６４ａの単層によって構成されている。このため、フィールドプレート６６を側面４２ｂ（すなわち、素子領域３０の外周部）の近くに配置することができる。素子領域３０の外周部では電界集中が生じ易いが、フィールドプレート６６を素子領域３０の外周部近傍に配置することで、素子領域３０の外周部における電界集中を抑制できる。また、フィールドプレート６６と側面４２ｂの間の周辺絶縁層６４が第１絶縁層６４ａ（すなわち、誘電率が高い酸化ハフニウム）によって構成されていることで、素子領域３０の外周部における電界集中をより効果的に抑制できる。
なお、実施例３の周辺絶縁層６４の構造を、実施例２の半導体装置１００に適用してもよい。
また、実施例３では、第１絶縁層６４ａが第２絶縁層６４ｂよりも高い誘電率を有していたが、第２絶縁層６４ｂが第１絶縁層６４ａよりも高い誘電率を有していてもよい。
また、上述した実施例１～３では、周辺領域４０（すなわち、凹部４２）が半導体基板１２の外周部に設けられていた。しかしながら、周辺領域４０の少なくとも一部が、素子領域３０と他の領域の間に設けられていてもよい。例えば、図１１に示すように、周辺領域４０の一部が、ダイオードが設けられた素子領域３０とスイッチング素子が設けられた領域９０の間に設けられていてもよい。
実施例のカソード層２０は、高濃度層の一例である。実施例の高比抵抗層は、低濃度層の一例である。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０：半導体装置、１２：半導体基板、２０：カソード層、２０ａ：厚板部、２０ｂ：薄板部、２１：段差部、２２：ドリフト層、２６：高比抵抗層、３０：素子領域、４０：周辺領域、４２：凹部、６４：周辺絶縁層、６６：フィールドプレート

Claims (7)

  1. 半導体装置であって、
    素子領域と前記素子領域の周囲に配置された周辺領域とを備える半導体基板であって、前記半導体基板の上面が前記素子領域内で前記周辺領域内よりも突出するように前記周辺領域内の前記半導体基板の前記上面に凹部が設けられている半導体基板と、
    前記素子領域内で前記半導体基板の前記上面に接する上部電極と、
    前記素子領域内と前記周辺領域内で前記半導体基板の下面に接する下部電極と、
    前記凹部の側面と底面を覆う絶縁層と、
    前記上部電極から前記周辺領域の上部まで伸びており、前記絶縁層を介して前記凹部の前記側面及び前記底面に対向するフィールドプレート、
    を有し、
    前記半導体基板が、
    前記素子領域から前記周辺領域に跨って分布しており、前記下部電極に接しており、薄板部と厚板部とを有し、前記厚板部の上面が前記薄板部の上面よりも突出しており、前記厚板部が前記素子領域内に配置されており、前記薄板部が前記素子領域と前記周辺領域に跨って分布しているｎ型の高濃度層と、
    前記素子領域内に配置されており、前記厚板部の前記上面に接しており、前記高濃度層よりもｎ型不純物濃度が低いｎ型のドリフト層と、
    前記素子領域から前記周辺領域に跨って分布しており、前記ドリフト層の側面に接しており、前記薄板部の前記上面に接しており、前記厚板部と前記薄板部の境界に形成されている段差部の側面に接しており、前記凹部の前記側面と前記底面で前記絶縁層に接しており、前記ドリフト層よりもｎ型不純物濃度が低いｎ型の低濃度層を有し、
    前記ドリフト層が、ｐｎ接合とショットキー接合の少なくとも一方を介して前記上部電極に接続されており、
    前記下部電極の前記上部電極に対する電位を前記半導体基板内でアバランシェ降伏が生じる電位まで上昇させるときに、前記段差部を垂直に交差する断面において、前記段差部の前記側面、前記段差部の前記側面を前記段差部の高さ分だけ前記周辺領域の側にシフトさせた仮想線、前記薄板部の前記上面、及び、前記薄板部の前記上面を前記高さ分だけ上側にシフトさせた仮想線によって構成される四角形の領域のうちの半分以上の領域が空乏化されない、
    半導体装置。
  2. 前記下部電極の前記上部電極に対する電位を前記半導体基板内でアバランシェ降伏が生じる電位まで上昇させるときに、前記低濃度層のうち、前記段差部の上端から前記薄板部の前記上面に向かって４５度の角度で伸びる直線よりも下側の領域が空乏化されない、請求項１に記載の半導体装置。
  3. 半導体装置であって、
    素子領域と前記素子領域の周囲に配置された周辺領域とを備える半導体基板であって、前記半導体基板の上面が前記素子領域内で前記周辺領域内よりも突出するように前記半導体基板の前記上面に凹部が設けられている半導体基板と、
    前記素子領域内で前記半導体基板の前記上面に接する上部電極と、
    前記素子領域内と前記周辺領域内で前記半導体基板の下面に接する下部電極と、
    前記凹部の側面と底面を覆う絶縁層と、
    前記上部電極から前記周辺領域の上部まで伸びており、前記絶縁層を介して前記凹部の前記側面及び前記底面に対向するフィールドプレート、
    を有し、
    前記半導体基板が、
    前記素子領域から前記周辺領域に跨って分布しており、前記下部電極に接しており、薄板部と厚板部とを有し、前記厚板部の上面が前記薄板部の上面よりも突出しており、前記厚板部が前記素子領域内に配置されており、前記薄板部が前記素子領域と前記周辺領域に跨って分布しているｎ型の高濃度層と、
    前記素子領域内に配置されており、前記厚板部の前記上面に接しており、前記高濃度層よりもｎ型不純物濃度が低いｎ型のドリフト層と、
    前記素子領域から前記周辺領域に跨って分布しており、前記ドリフト層の側面に接しており、前記薄板部の前記上面に接しており、前記凹部の前記側面と前記底面で前記絶縁層に接しており、前記ドリフト層よりもｎ型不純物濃度が低いｎ型の低濃度層を有し、
    前記ドリフト層が、ｐｎ接合とショットキー接合の少なくとも一方を介して前記上部電極に接続されており、
    前記厚板部と前記薄板部の境界に、前記高濃度層の上面が前記厚板部から前記薄板部に向かうに従って徐々に下側に変位している変位部が形成されており、
    前記低濃度層が、前記変位部内で前記高濃度層の前記上面に接している、
    半導体装置。
  4. 前記絶縁層が、
    前記凹部の前記底面に接する第１絶縁層と、
    前記第１絶縁層上に配置されており、前記第１絶縁層の誘電率とは異なる誘電率を有する第２絶縁層、
    を有し、
    前記フィールドプレートと前記凹部の前記底面の間に、前記第１絶縁層と前記第２絶縁層が配置されている、
    請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記第１絶縁層の誘電率が前記第２絶縁層の誘電率よりも高く、
    前記第２絶縁層の絶縁破壊電圧が前記第１絶縁層の絶縁破壊電圧よりも高い、
    請求項４に記載の半導体装置。
  6. 前記フィールドプレートと前記凹部の前記側面の間の前記絶縁層が、前記第１絶縁層または前記第２絶縁層の単層によって構成されている、請求項４に記載の半導体装置。
  7. 前記フィールドプレートと前記凹部の前記側面の間の前記絶縁層が、前記第１絶縁層と前記第２絶縁層のうちの誘電率が高い方によって構成されている請求項６に記載の半導体装置。
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