JP2024006850A - 半導体パッケージ、及び駆動装置 - Google Patents

半導体パッケージ、及び駆動装置 Download PDF

Info

Publication number
JP2024006850A
JP2024006850A JP2022140946A JP2022140946A JP2024006850A JP 2024006850 A JP2024006850 A JP 2024006850A JP 2022140946 A JP2022140946 A JP 2022140946A JP 2022140946 A JP2022140946 A JP 2022140946A JP 2024006850 A JP2024006850 A JP 2024006850A
Authority
JP
Japan
Prior art keywords
hall element
semiconductor package
plan
view
external terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022140946A
Other languages
English (en)
Inventor
啓太 岡田
Keita Okada
亮太 坂元
Ryota Sakamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Electronics Co Ltd
Original Assignee
Asahi Kasei Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Electronics Co Ltd filed Critical Asahi Kasei Electronics Co Ltd
Priority to JP2022140946A priority Critical patent/JP2024006850A/ja
Publication of JP2024006850A publication Critical patent/JP2024006850A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/07—Hall effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/54—Mounting of pick-up tubes, electronic image sensors, deviation or focusing coils
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/55—Optical parts specially adapted for electronic image sensors; Mounting thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/101—Semiconductor Hall-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Hall/Mr Elements (AREA)
  • Measuring Magnetic Variables (AREA)
  • Adjustment Of Camera Lenses (AREA)

Abstract

【課題】ホール素子を内蔵する半導体パッケージにおいて、オフセットの影響を低減する。【解決手段】半導体パッケージ１００は、複数のホール素子１１１を内蔵する半導体チップと、半導体チップの一面側に配置される複数の外部端子１０２とを有する。第１群に属するホール素子１１１Ｓ１及び第２群に属するホール素子１１１Ｓ２は、平面視で半導体パッケージの中心Ｐに関して点対称に配置される。ホール素子１１１Ｓ１は、複数の外部端子のうちの外部端子１０２Ａ１に平面視で少なくとも一部を覆われ、ホール素子１１１Ｓ２は、複数の外部端子のうちの外部端子１０２Ｂ１に平面視で少なくとも一部を覆われる。ホール素子１１１Ｓ１の外部端子１０２Ａ１に平面視で覆われる領域Ｒ１と、ホール素子１１１Ｓ２の外部端子１０２Ｂ１に平面視で覆われる領域Ｒ２とは、平面視で半導体パッケージの中心Ｐに関して点対称である。【選択図】図１０

Description

本発明は、半導体パッケージ、及び駆動装置に関する。
特許文献１には、長手方向に沿って千鳥状に配置された端子を有する半導体パッケージが開示されている。特許文献２には、ホールセンサを温度及び機械的応力の両方に関して補償するための方法及びデバイスが開示されている。特許文献３には、ホール素子の駆動電流の方向を切り替えることでオフセットを低減することが開示されている。
［先行技術文献］
［特許文献］
［特許文献１］特許第６８２６０８８号公報
［特許文献２］特許第６３７１３３８号公報
［特許文献３］特許第５６５８７１５号公報
ホール素子を内蔵する半導体パッケージにおいて、オフセットの影響を低減することが望まれている。
本発明の一態様に係る半導体パッケージは、複数のホール素子を内蔵する半導体チップと、前記半導体チップの一面側に配置される複数の外部端子とを有する半導体パッケージでよい。前記半導体パッケージは、平面視で第１方向に延びる矩形状でよい。前記複数の外部端子は、前記第１方向に沿った第１列に含まれる複数の第１外部端子と、前記半導体パッケージの中心を挟んで前記第１列に対向し、かつ前記第１方向に沿った第２列に含まれる複数の第２外部端子とを含んでよい。前記複数の第１外部端子のそれぞれの重心は、前記複数の第２外部端子のそれぞれの重心と前記第１方向及び前記第１方向に交差する第２方向において重ならなくてよい。前記複数のホール素子は、第１ホール素子と、第２ホール素子とを含んでよい。前記第１ホール素子及び前記第２ホール素子は、平面視で前記半導体パッケージの中心の点に関して点対称に配置されてよい。前記第１ホール素子は、前記複数の第１外部端子のうちの第１外部端子に平面視で少なくとも一部を覆われてよい。前記第２ホール素子は、前記複数の第２外部端子のうちの第２外部端子に平面視で少なくとも一部を覆われてよい。前記第１ホール素子の前記第１外部端子に平面視で覆われる第１領域と、前記第２ホール素子の前記第２外部端子に平面視で覆われる第２領域とは、平面視で前記半導体パッケージの中心の前記点に関して点対称でよい。
前記半導体パッケージにおいて、前記複数のホール素子は、第１群に属する前記第１ホール素子及び第３ホール素子と、第２群に属する前記第２ホール素子及び第４ホール素子とを含んでよい。前記第３ホール素子及び前記第４ホール素子は、平面視で前記半導体パッケージの中心の前記点に関して点対称に配置されてよい。
いずれかの前記半導体パッケージにおいて、前記半導体パッケージを、平面視で、前記半導体パッケージの中心を通る前記第１方向に沿った第１軸及び前記第２方向に沿った第２軸で第１事象領域、第２事象領域、第３事象領域、及び第４事象領域に区分けした場合、前記第１ホール素子及び前記第３ホール素子は前記第１事象領域上に配置され、前記第２ホール素子及び前記第４ホール素子は前記第３事象領域上に配置される、または前記第１ホール素子及び前記第３ホール素子は前記第２事象領域上に配置され、前記第２ホール素子及び前記第４ホール素子は前記第４事象領域上に配置されてよい。
いずれかの前記半導体パッケージにおいて、前記半導体チップは、前記第１ホール素子、前記第２ホール素子、前記第３ホール素子、及び前記第４ホール素子から出力される磁場の大きさを示す出力の和に基づいて、前記半導体パッケージに対して磁石の位置または姿勢を相対的に変化させる駆動部を制御するための駆動信号を出力する制御回路をさらに内蔵してよい。
いずれかの前記半導体パッケージにおいて、前記制御回路は、前記出力の和を増幅する増幅回路を含んでよい。
いずれかの前記半導体パッケージにおいて、前記制御回路は、前記第１ホール素子と前記第３ホール素子から出力される磁場の大きさを示す出力の和と、前記第２ホール素子と前記第４ホール素子から出力される磁場の大きさを示す出力の和との差にさらに基づいて、前記駆動部を制御してよい。
いずれかの前記半導体パッケージにおいて、前記制御回路は、前記差に対する前記第１ホール素子、前記第２ホール素子、前記第３ホール素子、及び前記第４ホール素子から出力される磁場の大きさを示す出力の前記和の比を増幅する増幅回路を含んでよい。
いずれかの前記半導体パッケージにおいて、前記複数の外部端子は、前記半導体パッケージに電源を供給する一対の電源用端子と、前記制御回路から前記駆動部への駆動信号を出力する一対の駆動用端子と、外部と通信するための一対の通信用端子とを含んでよい。前記第１外部端子及び前記第２外部端子は、前記一対の駆動用端子の一方と、前記一対の電源用端子の一方でよい。
いずれかの前記半導体パッケージにおいて、前記第３ホール素子及び前記第４ホール素子は、前記複数の外部端子のいずれとも平面視で重ならなくてよい。
いずれかの前記半導体パッケージにおいて、前記第１ホール素子は、前記第１外部端子に平面視で全て覆われてよい。前記第２ホール素子は、前記第２外部端子に平面視で全て覆われてよい。
いずれかの前記半導体パッケージにおいて、前記第１ホール素子及び前記第３ホール素子は、前記第１外部端子に平面視で全て覆われてよい。前記第２ホール素子及び前記第４ホール素子は、前記第２外部端子に平面視で全て覆われてよい。
いずれかの前記半導体パッケージにおいて、前記第１ホール素子及び前記第２ホール素子は、前記第１方向において対向する一対の第１電極と、前記第１方向と交差する第２方向において対向する一対の第２電極とを有してよい。前記第１ホール素子において、前記一対の第１電極が、出力電極でよい。前記第２ホール素子において、前記一対の第２電極が、出力電極でよい。
いずれかの前記半導体パッケージにおいて、前記第１ホール素子は、前記第１外部端子に平面視で全て覆われてよい。前記第２ホール素子は、前記第２外部端子に平面視で全て覆われてよい。前記第３ホール素子は、前記第１外部端子に平面視で一部が覆われてよい。前記第４ホール素子は、前記第２外部端子に平面視で一部が覆われてよい。
いずれかの前記半導体パッケージにおいて、前記第３ホール素子及び前記第４ホール素子は、前記第１方向において対向する一対の第１電極と、前記第１方向と交差する第２方向において対向する一対の第２電極とを有してよい。前記第３ホール素子において、前記一対の第２電極が、出力電極でよい。前記第４ホール素子において、前記一対の第１電極が、出力電極でよい。
いずれかの前記半導体パッケージにおいて、前記第１外部端子及び前記第２外部端子のそれぞれは、前記複数の外部端子のうち平面視で前記半導体パッケージの中心の前記点に最も近い位置にある外部端子でよい。
いずれかの前記半導体パッケージにおいて、前記第１外部端子及び前記第２外部端子は、平面視で前記半導体パッケージの中心の前記点に関して点対称でよい。
いずれかの前記半導体パッケージにおいて、前記第１ホール素子及び前記第３ホール素子は、前記第１方向に沿って一列に配置されてよい。前記第２ホール素子及び前記第４ホール素子は、前記第１方向に沿って一列に配置されてよい。
いずれかの前記半導体パッケージにおいて、前記第３ホール素子と前記第４ホール素子は、前記第１方向と交差する第２方向に沿って一列に配置されてよい。
いずれかの前記半導体パッケージにおいて、前記半導体パッケージの前記第１方向の幅は、前記半導体パッケージの前記第１方向と交差する第２方向の幅より長くてよい。
いずれかの前記半導体パッケージにおいて、前記第１方向の幅は、前記第２方向の幅の１．６５倍以上長くてよい。
いずれかの前記半導体パッケージにおいて、前記第１方向の幅は、前記第２方向の幅の２．５倍以上長くてよい。
いずれかの前記半導体パッケージにおいて、前記複数の外部端子の平面視での面積の合計は、前記半導体パッケージの平面視での面積の１４％以上でよい。
いずれかの前記半導体パッケージにおいて、前記複数の外部端子の平面視での面積の合計は、前記半導体パッケージの平面視での面積の１９％以上でよい。
いずれかの前記半導体パッケージにおいて、前記複数の外部端子は、前記第１方向に沿って、２列に配置されてよい。
いずれかの前記半導体パッケージは、前記半導体チップの上方に配置され、前記半導体チップと電気的に接続される再配線層と、前記再配線層の上方に配置される封止材とをさらに備えてよい。前記複数の外部端子は、前記封止材を介して前記再配線層と電気的に接続されてよい。
いずれかの前記半導体パッケージにおいて、前記再配線層は、前記複数の外部端子の少なくとも１つの外部端子から前記第１方向に沿って１００μｍ以上延びて前記半導体チップと電気的に接続される配線を含んでよい。
いずれかの前記半導体パッケージにおいて、前記配線は、平面視で前記少なくとも１つの外部端子の中心を通る前記第１方向に沿った線上に延びる部分を有してよい。
いずれかの前記半導体パッケージにおいて、前記再配線層は、前記複数の外部端子の少なくとも１つから前記第２方向に沿って１００μｍ以上延びて前記半導体チップと電気的に接続される配線を含んでよい。
ウエハレベルチップサイズパッケージ（ＷＬ-ＣＳＰ）でよい。
本発明の一態様に係る駆動装置は、磁石を保持する第１部分を備えてよい。駆動装置は、いずれかの前記半導体パッケージを前記磁石に対向するよう保持する第２部分であって、前記第１部分に対して前記第２部分の位置または姿勢を変更可能に前記第１部分に保持される第２部分を備えてよい。前記駆動装置は、前記第１部分に対する前記第２部分の位置または姿勢を変更させる駆動部を備えてよい。前記半導体パッケージは、前記複数のホール素子からの出力に基づいて前記駆動部に駆動信号を出力してよい。
前記駆動装置において、前記第１部分は、レンズ部をさらに保持してよい。前記第２部分は、前記レンズ部を介して結像された像を撮像する撮像素子をさらに保持してよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
カメラモジュールの分解斜視図である。 半導体パッケージの回路構成の一例を示す図である。 磁気センサの出力信号を増幅することでオフセット量が増大する様子を示す図でる。 導体パッケージの外部端子側から見た平面図である。 図４に示すＡ－Ａ断面を模式的に示す図である。 レンズユニットの移動距離と、磁気センサで検出される磁場の大きさとの関係を示す図である。 複数のホール素子の配置例を示す図である。 複数のホール素子の配置例を示す図である。 複数のホール素子の配置例を示す図である。 複数のホール素子の配置例を示す図である。 複数のホール素子の配置例を示す図である。 複数のホール素子の配置例を示す図である。 複数のホール素子の配置例を示す図である。 複数のホール素子の配置例を示す図である。 ホール素子の等価回路を示す図である。 ホール素子１１１Ｓ１の等価回路を示す図である。 ホール素子１１１Ｓ２の等価回路を示す図である。 ホール素子１１１Ｓ３の等価回路を示す図である。 ホール素子１１１Ｓ４の等価回路を示す図である。 それぞれの外部端子の機能について説明するための図である。 半導体パッケージの再配線層における配線状況を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係るカメラモジュール１０の分解斜視図を示す。カメラモジュール１０は、基板３００と、基部２０と、保持枠３０と、レンズユニット４０とを備える。基板３００には、撮像素子３０２が配置される。撮像素子３０２は、ＣＣＤまたはＣＭＯＳにより構成されてよい。撮像素子３０２は、レンズユニット４０を介して結像された光学像の画像データを出力する。
保持枠３０は、レンズユニット４０を内部に保持する。保持枠３０の外側面には、磁石３２が配置されている。基部２０は、保持枠３０をレンズユニット４０とともに、レンズユニット４０の光軸方向（Ｚ軸方向）及び光軸と交差する方向（Ｘ軸及びＹ軸方向）に移動可能に保持する。基部２０の側面には、コイル２００及び半導体パッケージ１００が配置されている。コイル２００は、磁石３２に対向する位置に配置される。コイル２００は、空芯コイルでよい。
磁石３２及びコイル２００は、基部２０に対して保持枠３０を移動または回転させる駆動源であるＶＣＭ（ボイスコイルモータ）として機能する。保持枠３０は、第１部分の一例であり、基部２０は、第２部分の一例である。
磁石３２の磁場内で、コイル２００に電流を流すと、コイル２００に磁界と垂直な方向に力が発生する。これにより、保持枠３０にＸ方向またはＹ方向に沿った推力を与える。コイル２００に電流を流すことで、保持枠３０にＺ方向に沿った推力を与えるように、コイル２００の配置、または磁石３２の磁界の向きを設計してもよい。
コイル２００の空芯部分には、半導体パッケージ１００が配置される。半導体パッケージ１００は、基部２０に対する保持枠３０の位置または姿勢を検出する位置センサとして機能してよい。位置センサは、ホール素子を含む磁気センサでよい。位置センサは、磁場の変化に応じた大きさの電圧を出力してよい。保持枠３０が移動することで、半導体パッケージ１００と磁石３２との位置関係が変化し、位置で検出される磁場の大きさが変化する。これにより、位置センサは、半導体パッケージ１００に対する磁石３２の位置、すなわち、基部２０に対する保持枠３０の位置を検出する。本実施形態では、磁気センサとして、ホール効果を応用し、発生する起電力から外部磁場の変化を検知するホール素子を含む磁気センサを例に説明する。しかしながら、磁気センサは、ホール素子を有する形態に限定されるものではない。磁気センサは、ホール素子以外の電磁変換素子を有してもよい。磁気センサは、外部磁場の変化に応じて抵抗が変化するスピンバルブ型の磁気抵抗効果素子（ＧＭＲ素子、ＴＭＲ素子等）等、磁場を検出可能な様々なセンサであってもよく、これら様々なセンサのコンビネーションであってもよい。また、磁気センサは、複数の磁気センサ素子から成るセンサ素子群から構成されてもよい。
半導体パッケージ１００は、基部２０に対する保持枠３０の位置または姿勢に応じて、保持枠３０の位置または姿勢を目標の位置または姿勢にすべく、コイル２００に電流を供給する。半導体パッケージ１００は、コイル２００の外側に設けられてもよい。また、保持枠３０は、半導体パッケージ１００及びコイル２００を備え、基部２０が磁石３２を備えてもよい。
このように構成されたカメラモジュール１０は、磁石３２とコイル２００とを駆動源として、半導体パッケージ１００が、撮像素子３０２の撮像面に対するレンズユニット４０の位置または姿勢が所望の位置または姿勢になるように、コイル２００に電流を流す。これにより、レンズユニット４０をズームレンズまたはフォーカスレンズとして機能させる。あるいは、半導体パッケージ１００が、像振れを打ち消す方向にレンズユニット４０の位置または姿勢を変化させるように、コイル２００に電流を流すことで、像振れ補正を実行する。本実施形態では、レンズユニット４０を駆動する駆動源として、ＶＣＭ（ボイスコイルモータ）を例に説明する。しかし、駆動源は、ＶＣＭには限定されない。カメラモジュール１０は、レンズユニット４０を駆動する駆動源として、ＶＭＣ以外に、微小電気機械システム（ＭＥＭＳ）、形状記憶合金（ＳＭＡ）、高分子アクチュエーター（ＥＡＰ）、バイメタルアクチュエーター、または圧電素子を有してもよい。
図２は、半導体パッケージ１００の回路構成の一例を示す図である。半導体パッケージ１００は、磁気センサ１１２、増幅器１１３、Ａ／Ｄコンバータ１１４、ＰＩＤ制御部１１５、Ｄ／Ａコンバータ１１６、及び出力ドライバ１１７を備える。磁気センサ１１２、増幅器１１３、Ａ／Ｄコンバータ１１４、ＰＩＤ制御部１１５、Ｄ／Ａコンバータ１１６、及び出力ドライバ１１７は、半導体チップに内蔵されてよい。
磁気センサ１１２は、複数のホール素子を有し、磁場の大きさに応じた大きさの電圧または電流をレンズユニット４０の位置を示す位置信号として出力する。増幅器１１３は、磁気センサ１１２から出力される位置信号を増幅する。Ａ／Ｄコンバータ１１４は、増幅器１１３に増幅された位置信号であるアナログ信号をでデジタル信号に変換する。
ＰＩＤ制御部１１５は、Ａ／Ｄコンバータ１１４から出力されるデジタル信号に示されるレンズユニット４０の位置と、位置指令生成部２１０から出力されるレンズユニット４０の目標位置とに基づいて、ＰＩＤ制御により、レンズユニット４０の位置が目標位置になるように制御すべく、駆動信号を出力する。カメラモジュール１０の撮像を制御するＣＰＵまたはＭＰＵなどのマイクロプロセッサ、ＭＣＵなどのマイクロコントローラなどの制御部が、位置指令生成部２１０を有してよい。
Ｄ／Ａコンバータ１１６は、駆動信号をデジタル信号からアナログ信号に変換して出力ドライバ１１７に出力する。出力ドライバ１１７は、駆動信号に応じた電流をコイル２００に出力する。
図３に示すように、磁気センサ１１２から出力される信号は、少なからずノイズを含む。磁気センサ１１２の後段の増幅器１１３は、ノイズを含む信号をそのまま増幅することになる。ノイズが大きいと、すなわちオフセット量が大きいと、増幅器１１３の増幅率を高めようとしても、Ａ／Ｄコンバータ１１４に入力できる信号の大きさには限度があるので、ノイズ以外の信号を適切に増幅できない場合がある。磁気センサ１１２から出力される信号に含まれるオフセット量を少なくすることで、増幅率を高められ、結果的にＳ／Ｎ比を高めることができる。
図４は、半導体パッケージ１００の外部端子１０２側から見た平面図である。半導体パッケージ１００は、複数の外部端子１０２を有する。半導体パッケージ１００は、６つの外部端子１０２を有する。
半導体パッケージ１００は、平面視で第１方向（Ｘ軸方向）に延びる矩形状である。ここで、矩形状は、略矩形状も含む概念である。略矩形状は、４つの角が９０°以外の四角形、４つの角が９０°±５°の範囲内である四角形、または４つの角が丸められた角丸四角形を含む概念である。半導体パッケージ１００は、平面視で第１方向（Ｘ軸方向）の幅が第２方向（Ｚ軸方向）の幅より長い長方形でよい。複数の外部端子１０２は、第１方向に沿って２列に配置されてよい。複数の外部端子１０２は、第１方向（Ｘ軸方向）に沿った第１列に含まれる複数の外部端子１０２Ａ１、１０２Ａ２、及び１０２Ａ３と、半導体パッケージ１００の中心Ｐを挟んで第１列に対向し、かつ第１方向（Ｘ軸方向）に沿った第２列に含まれる複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３とを含む。複数の外部端子１０２Ａ１、１０２Ａ２、及び１０２Ａ３のそれぞれの重心は、複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３のそれぞれの重心と第１方向（Ｘ軸方向）、及び第１方向に交差する第２方向（Ｚ軸方向）において重ならない。すなわち、複数の外部端子１０２Ａ１、１０２Ａ２、及び１０２Ａ３、及び複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３は、第１方向に沿って千鳥状に配置されている。
複数の外部端子１０２Ａ１、１０２Ａ２、及び１０２Ａ３のそれぞれの第１方向における間隔と、複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３のそれぞれの第１方向における間隔とは同一で、かつ、複数の外部端子１０２Ａ１、１０２Ａ２、及び１０２Ａ３のそれぞれと、複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３のそれぞれとは、第１方向においてシフトしている。複数の外部端子１０２Ａ１、１０２Ａ２、及び１０２Ａ３のそれぞれは、複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３のそれぞれと第２方向においてもシフトしている。ここで、同一は、略同一も含む概念である。すなわち、複数の外部端子１０２Ａ１、１０２Ａ２、及び１０２Ａ３のそれぞれの第１方向における間隔と、複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３のそれぞれの第１方向における間隔とは、完全に同一でなくてもよい。
半導体パッケージ１００などのＩＣの小型化が進み、ＩＣの表面積における外部端子の割合が増えてる。また、半導体パッケージ１００をコイル２００の空芯部分に配置する場合、空芯部分の隙間は狭いので、半導体パッケージ１００の形状は、細長の矩形状が好ましい。このような細長形状の半導体パッケージ１００の表面に、図４に示すように、複数の外部端子１０２を第１方向に沿って千鳥状に配置することで、半導体パッケージ１００の第２方向の幅を狭くできる。複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３のそれぞれが、複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３のそれぞれと、第２方向において一部のみが重なるように配置することで、半導体パッケージ１００の第２方向における幅を狭くできる。複数の外部端子１０２を千鳥状に配置することによって、端子形状または端子数は同一のまま、半導体パッケージ１００を第２方向（幅方向）に小型化することができる。そのため、半導体パッケージ１００を幅方向に小型化したとしても、実装時の安定性が低下することを抑制することができる。
半導体パッケージ１００の第１方向の幅は、第２方向の幅の１．６５倍以上長くてよい。半導体パッケージ１００の第１方向の幅は、第２方向の幅の２．５倍以上長くてよい。複数の外部端子１０２の平面視での面積の合計は、半導体パッケージ１００の平面視での面積の１４％以上でよい。複数の外部端子１０２の平面視での面積の合計は、半導体パッケージ１００の平面視での面積の１９％以上でよい。
図５は、図４に示すＡ－Ａ断面を模式的に示す。本実施形態では、半導体パッケージ１００は、ウエハレベルチップサイズパッケージ（ＷＬ-ＣＳＰ）型の半導体パッケージについて説明する。しかし、半導体パッケージ１００は、ファンアウトウエハレベルパッケージ（ＦＯ－ＷＬＰ）型の半導体パッケージでもよい。半導体パッケージ１００は、シリコン基板１１０と、シリコン基板１１０の第１面側に配置される再配線層１２０と、再配線層１２０のシリコン基板１１０側の面と反対側の面に少なくとも配置される封止材１３０とを備える。シリコン基板１１０は、半導体チップを内蔵する。半導体チップは、磁気センサ１１２、増幅器１１３、Ａ／Ｄコンバータ１１４、ＰＩＤ制御部１１５、Ｄ／Ａコンバータ１１６、及び出力ドライバ１１７を含んでよい。
このような半導体パッケージ１００を備えるカメラモジュール１０において、高画素化に伴い、レンズユニット４０の重量化も進んでいる。高画素化に伴い撮像素子３０２に大型化し、撮像素子３０２が高温になる傾向にある。また、レンズユニット４０が重量化すると、レンズユニット４０を駆動するのに必要な電流が大きくなり、電流の増加に伴う温度上昇も生じる。このような温度上昇は、半導体パッケージ１００に内蔵される磁気センサ１１２にも影響を与える。すなわち、温度上昇に伴い磁気センサ１１２のオフセット量も大きくなる。磁気センサ１１２のオフセット量が大きくなれば、Ｓ／Ｎ比は低くなる。温度特性が悪くＳ／Ｎ比が低い磁気センサ１１２を用いて、カメラモジュール１０が、レンズユニット４０を制御する場合、ノイズの抑圧性能が劣化し、レンズユニット４０の実際の位置と目標位置との誤差が大きくなり、精度よくレンズユニット４０の位置の制御を実行できない。よって、高精度な像振れ補正を実現することも難しい。
図６は、レンズユニット４０の移動距離と、磁気センサ１１２で検出される磁場の大きさとの関係を示す。直線Ａ１は、通常カメラの場合のレンズユニット４０の移動距離と、磁気センサ１１２で検出される磁場の大きさとの関係を示す。直線Ａ２は、高画素化された高性能カメラの場合のレンズユニット４０の移動距離と、磁気センサ１１２で検出される磁場の大きさとの関係を示す。図６に示すように、高性能カメラの場合の磁場の大きさの変化に対するレンズユニット４０の移動距離が、通常カメラの場合の磁場の大きさの変化に対するレンズユニット４０の移動距離より長い。すなわち、磁気センサ１１２で検出される信号の誤差が同じでも、高性能カメラでのレンズユニット４０の位置誤差は、通常カメラのレンズユニット４０の位置誤差より大きくなる。高画素化に伴いレンズユニット４０の位置誤差は、画像の振れとして顕著に表れてしまう。つまり、磁気センサ１１２のＳ／Ｎ比の低下は、高精度な像振れ補正ができないなど、高性能カメラで、より顕著に影響が出る。したがって、磁気センサ１１２のオフセット量の影響をより少なくすることがより望まれている。
ところが、図７に示すように、磁気センサ１１２を構成する複数のホール素子１１１を第１方向（Ｘ軸方向）及び第２方向（Ｚ軸方向）のそれぞれに並べて配置した場合、複数の外部端子１０２が千鳥状に配置されていることにより、ホール素子１１１と外部端子１０２とが平面視において重なる重複領域の大きさにばらつきが生じる。重複領域の大きさが異なると、半導体パッケージ１００の周囲の温度または湿度の変化に伴い発生するホール素子１１１に加わる応力の大きさの変化が異なる。ホール素子１１１に加わる応力が変化すると、ホール素子１１１から出力される信号に含まれるオフセット量も変化する。
そこで、本実施形態では、オフセット量の変化を相殺すべく、図８または図９に示すように、複数のホール素子１１１が半導体パッケージ１００の平面視における中心Ｐに関して点対称に配置される。
ホール素子１１１Ｓ１と、ホール素子１１１Ｓ２とが中心Ｐに関して点対称に配置される。ホール素子１１１Ｓ３と、ホール素子１１１Ｓ４とが中心Ｐに関して点対称に配置される。
半導体パッケージ１００を、平面視で、中心Ｐを通る第１方向（Ｘ軸方向）に沿った第１軸Ｌ１及び第２方向（Ｚ軸方向）に沿った第２軸Ｌ２で第１事象領域、第２事象領域、第３事象領域、及び第４事象領域に区分けした場合、ホール素子１１１Ｓ１及びホール素子１１１Ｓ３は、第１事象領域上に配置されてよい。ホール素子１１１Ｓ２及びホール素子１１１Ｓ４は、第１事象領域と中心Ｐに関して点対称にある第３事象領域上に配置されてよい。または、ホール素子１１１Ｓ１及びホール素子１１１Ｓ３は、第２事象領域上に配置されてよい。ホール素子１１１Ｓ２及びホール素子１１１Ｓ４は、第２事象領域と中心Ｐに関して点対称にある第４事象領域上に配置されてよい。
図８では、ホール素子１１１Ｓ１及びホール素子１１１Ｓ３は、第１方向に沿った第１列に並んで配置されている。ホール素子１１１Ｓ２及びホール素子１１１Ｓ４は、第１方向に沿って第１列に対して中心Ｐを挟んで反対側の第２列に並んで配置される。ホール素子１１１Ｓ１及びホール素子１１１Ｓ３は、第２方向において、ホール素子１１１Ｓ２及びホール素子１１１Ｓ４に重ならない。
図９では、ホール素子１１１Ｓ１及びホール素子１１１Ｓ３は、第１方向に沿った第１列に並んで配置されている。ホール素子１１１Ｓ２及びホール素子１１１Ｓ４は、第１方向に沿って第１列に対して中心Ｐを挟んで反対側の第２列に並んで配置される。ホール素子１１１Ｓ１は、第２方向において、ホール素子１１１Ｓ２及びホール素子１１１Ｓ４に重ならない。ホール素子１１１Ｓ２は、第２方向において、ホール素子１１１Ｓ１及びホール素子１１１Ｓ３と重ならない。一方、ホール素子１１１Ｓ３は、第２方向において、ホール素子１１１Ｓ４と重なる。すなわち、ホール素子１１１Ｓ３及びホール素子１１１Ｓ４は、第２方向に沿って並んで配置される。
ここで、ホール素子１１１Ｓ１の出力をＳ１、ホール素子１１１Ｓ２の出力をＳ２、ホール素子１１１Ｓ３の出力をＳ３、ホール素子１１１Ｓ４の出力をＳ４とした場合、磁気センサ１１２は、磁場の大きさを示す信号として、Ｓ１、Ｓ２、Ｓ３、及びＳ４の和／差演算または和演算の結果を出力する。すなわち、磁気センサ１１２は、（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）／（（Ｓ１＋Ｓ３）－（Ｓ２＋Ｓ４））、または（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）を、磁場の大きさを示す信号として出力する。それぞれのホール素子１１１のペア同士を中心Ｐに関して点対称に配置することで、それぞれのホール素子１１１のペア同士の出力を合計することで、それぞれのホール素子１１１の出力に含まれるノイズ、すなわちオフセット量を相殺できる。
ＰＩＤ制御部１１５は、ホール素子１１１Ｓ１、ホール素子１１１Ｓ２、ホール素子１１１Ｓ３、及びホール素子１１１Ｓ４から出力される磁場の大きさを示す出力の和（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）に基づいて、半導体パッケージ１００に対して磁石３２の位置または姿勢を相対的に変化させる駆動部として機能するコイル２００を制御するための駆動信号を出力してよい。増幅器１１３は、出力の和（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）を増幅して、Ａ／Ｄコンバータ１１４を介して、ＰＩＤ制御部１１５に出力の和を提供してよい。
ＰＩＤ制御部１１５は、ホール素子１１１Ｓ１とホール素子１１１Ｓ３から出力される磁場の大きさを示す出力の和（Ｓ１＋Ｓ３）と、ホール素子１１１Ｓ２とホール素子１１１Ｓ４から出力される磁場の大きさを示す出力の和（Ｓ２＋Ｓ４）との差（（Ｓ１＋Ｓ３）－（Ｓ２＋Ｓ４））にさらに基づいて、駆動信号を出力してよい。
ＰＩＤ制御部１１５は、差（（Ｓ１＋Ｓ３）－（Ｓ２＋Ｓ４））に対するホール素子１１１Ｓ１、ホール素子１１１Ｓ２、ホール素子１１１Ｓ３、及びホール素子１１１Ｓ４から出力される磁場の大きさを示す出力の和（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）の比（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）／（（Ｓ１＋Ｓ３）－（Ｓ２＋Ｓ４））に基づいて、駆動信号を出力してよい。増幅器１１３は、比（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）／（（Ｓ１＋Ｓ３）－（Ｓ２＋Ｓ４））を増幅して、Ａ／Ｄコンバータ１１４を介して、ＰＩＤ制御部１１５に出力の和を提供してよい。
図１０に示すように、複数のホール素子１１１は、第１群に属するホール素子１１１Ｓ１及びホール素子Ｓ３と、第２群に属するホール素子１１１Ｓ２及びホール素子１１１Ｓ４とを含む。ホール素子１１１Ｓ１は、複数の外部端子１０２Ａ１、１０２Ａ２、及び１０２Ａ３のうちの外部端子１０２Ａ１に平面視で少なくとも一部を覆われてよい。ホール素子１１１Ｓ２は、複数の外部端子１０２Ｂ１、１０２Ｂ２、及び１０２Ｂ３のうちの外部端子１０２Ｂ１に平面視で少なくとも一部を覆われてよい。ホール素子１１１Ｓ１の外部端子１０２Ａ１に平面視で覆われる領域Ｒ１と、ホール素子１１１Ｓ２の外部端子１０２Ｂ１に平面視で覆われる領域Ｒ２とは、平面視で半導体パッケージ１００の中心Ｐに関して点対称である。ホール素子１１１Ｓ３及びホール素子１１１Ｓ４は、平面視で半導体パッケージ１００の中心Ｐに関して点対称に配置される。
図１１に示すように、ホール素子１１１Ｓ１及びホール素子１１１Ｓは、外部端子１０２Ａ１に平面視で全て覆われてよい。ホール素子１１１Ｓ２及びホール素子１１１Ｓ４は、外部端子１０２Ｂ１に平面視で全て覆われてよい。
図１２に示すように、ホール素子１１１Ｓ１は、外部端子１０２Ａ１に平面視で全て覆われてよい。ホール素子１１１Ｓ２は、外部端子Ｂ１に平面視で全て覆われてよい。一方。ホール素子１１１Ｓ３及びホール素子１１１Ｓ４は、複数の外部端子１０２のいずれにも一部も覆われていなくてよい。すなわち、ホール素子１１１Ｓ３及びホール素子１１１Ｓ４は、複数の外部端子１０２のいずれとも平面視で重ならなくてよい。
図１３に示すように、ホール素子１１１Ｓ１は、外部端子１０２Ａ１に平面視で一部が覆われてよい。ホール素子１１１Ｓ２は、外部端子Ｂ１に平面視で一部が覆われてよい。一方、ホール素子１１１Ｓ３及びホール素子１１１Ｓ４は、複数の外部端子１０２のいずれにも一部も覆われていなくてよい。すなわち、ホール素子１１１Ｓ３及びホール素子１１１Ｓ４は、複数の外部端子１０２のいずれとも平面視で重ならなくてよい。
図１４に示すように、ホール素子１１１Ｓ１は、外部端子１０２Ａ１に平面視で全て覆われてよい。ホール素子１１１Ｓ２は、外部端子１０２Ｂ１に平面視で全て覆われてよい。ホール素子１１１Ｓ３は、外部端子１０２Ａ１に平面視で一部が覆われてよい。ホール素子１１１Ｓ４は、外部端子１０２Ｂ１に平面視で一部が覆われてよい。
ここで、ホール素子１１１は、図１５に示すように、抵抗値Ｒの４つの抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４をブリッジ接続した等価回路で表すことができる。ホール素子１１１は、第１方向において対向する一対の電極Ｄ１及びＤ２と、第２方向において対向する一対の電極Ｄ３及びＤ４とを有する。
４つの抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４は、抵抗値Ｒが同一である。しかし、４つの抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４のそれぞれに与えられる応力が異なると、４つの抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４の抵抗値にばらつきが生じる。その結果、ホール素子１１１から出力される信号に含まれるオフセット量が変化する。
このようなオフセット量の変動を低減すべく、ホール素子１１１から出力される一対の電極を切り替えて、２つの出力を加算することが考えれる。すなわち、第１のタイミングで、ホール素子１１１の一対の電極Ｄ１及びＤ２から、磁場の大きさに応じた信号Ｓａを出力し、第１のタイミングに続く第２のタイミングで、ホール素子１１１の一対の電極Ｄ３及びＤ４から、磁場の大きさに応じた信号Ｓｂを出力し、信号Ｓａ及び信号Ｓｂを加算することでオフセット量を低減することが考えられる。しかし、出力する電極を切り替えるための時間が必要となり、応答が遅くなってしまう。例えば、レンズユニット４０を移動させてフォーカシングを行ったり、像振れ補正を行ったりする場合には、このような応答の遅れがあると、フォーカシングに遅れが生じたり、高精度な像振れ補正を行えない可能性がある。
そこで、点対称に配置されたホール素子１１１のそれぞれの出力の電極を異なる方向の一対の電極に設定する。それらのホール素子１１１の出力を加算することで、電極の切り替えを行う形態と同様に、オフセット量を低減できる。さらに、電極の切り替えによる応答の遅れも生じない。このようにオフセット量を低減することで、応答の遅れを抑制できるだけでなく、磁気センサ１１２は、Ｓ１＋Ｓ２、及びＳ１＋Ｓ３を順次時分割で演算するで、ＡＤレンジを犠牲にすることなく各ホール素子１１１の出力の演算を実施することができる。
より具体的に、図１４に示す構成において、ホール素子１１１Ｓ１、１１１Ｓ２、１１１Ｓ３、及び１１１Ｓ４は、第１方向において対向する一対の電極Ｄ１及びＤ２と、第１方向と交差する第２方向において対向する一対の電極Ｄ３及びＤ４とを有する。ホール素子１１１Ｓ１及びホール素子１１１Ｓ４において、一対の電極Ｄ１及びＤ２が、出力電極である。一方、ホール素子１１１Ｓ２及びホール素子１１１Ｓ３において、一対の電極Ｄ３及びＤ４である。
図１４に示す構成において、ホール素子１１１Ｓ１は、平面視において外部端子１０２Ａ１に一部のみが覆われている。その結果、ホール素子１１１Ｓ１にかかる応力に、ばらつきが生じる。図１６Ａは、ホール素子１１１Ｓ１の等価回路を示す。図１６Ａに示すように、ホール素子１１１Ｓ１において、ブリッジ接続された４つの抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４のうち、抵抗Ｒ１の抵抗値が、Ｒ＋ｒとなり、他の３つの抵抗Ｒ２、Ｒ３、及びＲ４の抵抗値が、Ｒとなる。すなわち、抵抗Ｒ１の抵抗値は、抵抗Ｒ２、Ｒ３、及びＲ４の抵抗値と差を有する。
図１６Ｂは、ホール素子１１１Ｓ２の等価回路を示す。ホール素子１１１Ｓ２は、ホール素子１１１Ｓ１と同様に、平面視において外部端子１０２Ｂ１に一部のみが覆われている。その結果、ホール素子１１１Ｓ２にかかる応力に、ばらつきが生じる。ただし、ホール素子１１１Ｓ２が平面視において外部端子１０２Ｂ１に覆われる領域の位置は、ホール素子１１１Ｓ１が平面視において外部端子１０２Ａ１に覆われる領域の位置とは異なる。ホール素子１１１Ｓ２が平面視において外部端子１０２Ｂ１に覆われる領域は、中心Ｐに関して、ホール素子１１１Ｓ１が平面視において外部端子１０２Ａ１に覆われる領域と点対称である。そのため、ホール素子１１１Ｓ２において、ブリッジ接続された４つの抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４のうち、抵抗Ｒ３の抵抗値が、Ｒ＋ｒとなり、他の３つの抵抗Ｒ１、Ｒ２、及びＲ４の抵抗値が、Ｒとなる。すなわち、抵抗Ｒ３の抵抗値は、抵抗Ｒ１、Ｒ２、及びＲ４の抵抗値と差を有する。
図１６Ｃは、ホール素子１１１Ｓ３の等価回路、図１６Ｄは、ホール素子１１１Ｓ４の等価回路を示す。ホール素子１１１Ｓ３は、平面視において外部端子１０２Ａ１に全て覆われ、ホール素子１１１Ｓ４は、平面視において外部端子１０２Ｂ１に全て覆われている。その結果、ホール素子１１１Ｓ３及びホール素子１１１Ｓ４にかかる応力に、ばらつきは生じない。したがって、ホール素子１１１Ｓ３及びホール素子１１１Ｓ４において、ブリッジ接続された４つの抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４の抵抗値は同一である。
図１６Ａに示すホール素子１１１Ｓ１の等価回路において、オフセット量に相当するオフセット電圧Ｖoffset_1は、式（１）で規定される。
Ｖoffset_1＝Ｖ1_1－Ｖ2_1＝（（Ｒ＋ｒ）／（２Ｒ＋ｒ）－１／２）×Ｖｉｎ
＝ｒ／（２×（２Ｒ＋ｒ））・・・（１）
図１６Ｂに示すホール素子１１１Ｓ２の等価回路において、オフセット量に相当するオフセット電圧Ｖoffset_1は、式（２）で規定される。
Ｖoffset_1＝Ｖ1_2－Ｖ2_2＝（（Ｒ／（２Ｒ＋ｒ））－１／２）×Ｖｉｎ
＝－ｒ／（２×（２Ｒ＋ｒ））・・・（２）
図１６Ｃに示すホール素子１１１Ｓ３の等価回路において、オフセット量に相当するオフセット電圧Ｖoffset_3は、式（３）で規定される。
Ｖoffset_3＝Ｖ1_3－Ｖ2_3＝０ ・・・（３）
図１６Ｄに示すホール素子１１１Ｓ４の等価回路において、オフセット量に相当するオフセット電圧Ｖoffset_4は、式（４）で規定される。
Ｖoffset_3＝Ｖ1_4－Ｖ2_4＝０ ・・・（４）
以上から、ホール素子１１１Ｓ１、１１１Ｓ２、１１１Ｓ３、及び１１１Ｓ４の出力をすべて加算すると、磁気センサ１１２から出力されるオフセット量に相当するオフセット電圧Ｖoffsetは、式（５）で規定され、ホール素子１１１Ｓ１及びホール素子１１１Ｓ２で生じるオフセット量が相殺され、ゼロとなる。
Ｖoffset＝Ｖoffset_1＋Ｖoffset_2＋Ｖoffset_3＋Ｖoffset_4
＝ｒ／（２×（２Ｒ＋ｒ））－ｒ／（２×（２Ｒ＋ｒ））＝０・・・（５）
図１７は、半導体パッケージ１００のそれぞれの外部端子１０２の機能を示す。平面視で、第２事象領域に配置された外部端子１０２Ａ１及び外部端子１０２Ａ３が、一対の電源用端子である。第３事象領域に配置された外部端子１０２Ｂ２及び第４事象領域に配置された外部端子１０２Ｂ１が、コイル２００の駆動信号を出力する一対の駆動用端子である。第１事象領域に配置された外部端子１０２Ａ２及び第４事象領域に配置された外部端子１０２Ｂ３が、カメラモジュール１０の制御部と通信するための一対の通信用端子である。
ホール素子１１１Ｓ１は、一対の電源用端子の一方である外部端子１０２Ａ１と平面視で少なくとも一部が重なり、ホール素子１１１Ｓ２は、一対の駆動用端子の一方である外部端子１０２Ｂ１と平面視で少なくとも一部が重なってよい。このように、ホール素子１１１は、一対の通信用端子以外の外部端子と平面視で重なってもよい。しかし、ホール素子１１１は、一対の通信用端子と平面視で重ならないほうがよい。ホール素子１１１が平面視で一対の通信用端子のいずれか１つの重なる場合、ホール素子１１１及び一対の通信用端子が互いにノイズの影響を受け、悪影響が大きくなる。
ホール素子１１１と平面視で少なくとも一部が重なる外部端子１０２Ａ１及び１０２Ｂ１のそれぞれは、複数の外部端子１０２のうち平面視で半導体パッケージ１００の中心Ｐに最も近い位置にある外部端子がよい。
ホール素子１１１と平面視で少なくとも一部が重なる外部端子１０２Ａ１及び１０２Ｂ１は、平面視で半導体パッケージ１００の中心Ｐに関して点対称であれば、外部端子１０２Ａ１及び１０２Ｂ１の平面視での形状は、円形でなくてもよい。
図１８は、半導体パッケージ１００の再配線層１２０における配線状況を示す。複数の外部端子１０２が第１方向に沿って千鳥状に配置されることで、各外部端子１０２の第１方向及び第２方向に向かう領域にスペースがある。したがって、外部端子１０２から、半導体チップへの電気的に接続されるための配線を第１方向及び第２方向に向かって比較的に長く延ばすことができる。例えば、再配線層１２０は、外部端子１０２Ｂ１から第１方向に沿って１００μｍ以上延びて半導体チップと電気的に接続される配線ＬＢ１を含んでよ。すなわち、配線ＬＢ１の第１方向に沿って延びる部分ｋｂ１は、１００μｍ以上でよい。同様に、再配線層１２０は、外部端子１０２Ｂ３から第１方向に沿って１００μｍ以上延びて半導体チップと電気的に接続される配線ＬＢ３を含んでよい。すなわち、配線ＬＢ３の第１方向に沿って延びる部分ｋｂ３は、１００μｍ以上でよい。このように第１１方向または第２方向に沿って配線することで、最短経路で配線を実現することができるため、半導体パッケージ１００の平面視での面積を小さくできる。
また、配線ＬＢ１は、外部端子１０２Ｂ１の中心を通る第１方向に沿った線上に延びる部分ｋｂ１を含む。配線ＬＢ３は、外部端子１０２Ｂ３の中心を通る第１方向に沿った線上に延びる部分ｋｂ３を含む。
再配線層１２０は、外部端子１０２Ｂ２から第２方向に沿って１００μｍ以上延びて半導体チップと電気的に接続される配線ＬＢ２を含んでよい。配線ＬＢ２は、外部端子１０２Ｂ２の中心を通る第２方向に沿った線上に延びる部分ｋｂ２を含む。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０ カメラモジュール
２０ 基部
３０ 保持枠
３２ 磁石
４０ レンズユニット
１００ 半導体パッケージ
１０２ 外部端子
１１０ シリコン基板
１１１ ホール素子
１１２ 磁気センサ
１１３ 増幅器
１１４ Ａ／Ｄコンバータ
１１５ ＰＩＤ制御部
１１６ Ｄ／Ａコンバータ
１１７ 出力ドライバ
１２０ 再配線層
１３０ 封止材
２００ コイル
２１０ 位置指令生成部
３００ 基板
３０２ 撮像素子

Claims (31)

  1. 複数のホール素子を内蔵する半導体チップと、前記半導体チップの一面側に配置される複数の外部端子とを有する半導体パッケージであって、
    前記半導体パッケージは、平面視で第１方向に延びる矩形状であり、
    前記複数の外部端子は、前記第１方向に沿った第１列に含まれる複数の第１外部端子と、前記半導体パッケージの中心を挟んで前記第１列に対向し、かつ前記第１方向に沿った第２列に含まれる複数の第２外部端子とを含み、
    前記複数の第１外部端子のそれぞれの重心は、前記複数の第２外部端子のそれぞれの重心と前記第１方向及び前記第１方向に交差する第２方向において重ならず、
    前記複数のホール素子は、第１ホール素子と、第２ホール素子とを含み、
    前記第１ホール素子及び前記第２ホール素子は、平面視で前記半導体パッケージの中心の点に関して点対称に配置され、
    前記第１ホール素子は、前記複数の第１外部端子のうちの第１外部端子に平面視で少なくとも一部を覆われ、
    前記第２ホール素子は、前記複数の第２外部端子のうちの第２外部端子に平面視で少なくとも一部を覆われ、
    前記第１ホール素子の前記第１外部端子に平面視で覆われる第１領域と、前記第２ホール素子の前記第２外部端子に平面視で覆われる第２領域とは、平面視で前記半導体パッケージの中心の前記点に関して点対称である、半導体パッケージ。
  2. 前記複数のホール素子は、第１群に属する前記第１ホール素子及び第３ホール素子と、第２群に属する前記第２ホール素子及び第４ホール素子とを含み、
    前記第３ホール素子及び前記第４ホール素子は、平面視で前記半導体パッケージの中心の前記点に関して点対称に配置される、請求項１に記載の半導体パッケージ。
  3. 前記半導体パッケージを、平面視で、前記半導体パッケージの中心を通る前記第１方向に沿った第１軸及び前記第２方向に沿った第２軸で第１事象領域、第２事象領域、第３事象領域、及び第４事象領域に区分けした場合、前記第１ホール素子及び前記第３ホール素子は前記第１事象領域上に配置され、前記第２ホール素子及び前記第４ホール素子は前記第３事象領域上に配置される、または前記第１ホール素子及び前記第３ホール素子は前記第２事象領域上に配置され、前記第２ホール素子及び前記第４ホール素子は前記第４事象領域上に配置される、請求項２に記載の半導体パッケージ。
  4. 前記半導体チップは、前記第１ホール素子、前記第２ホール素子、前記第３ホール素子、及び前記第４ホール素子から出力される磁場の大きさを示す出力の和に基づいて、前記半導体パッケージに対して磁石の位置または姿勢を相対的に変化させる駆動部を制御するための駆動信号を出力する制御回路をさらに内蔵する、請求項２に記載の半導体パッケージ。
  5. 前記制御回路は、前記出力の和を増幅する増幅回路を含む、請求項４に記載の半導体パッケージ。
  6. 前記制御回路は、前記第１ホール素子と前記第３ホール素子から出力される磁場の大きさを示す出力の和と、前記第２ホール素子と前記第４ホール素子から出力される磁場の大きさを示す出力の和との差にさらに基づいて、前記駆動部を制御する、請求項４に記載の半導体パッケージ。
  7. 前記制御回路は、
    前記差に対する前記第１ホール素子、前記第２ホール素子、前記第３ホール素子、及び前記第４ホール素子から出力される磁場の大きさを示す出力の前記和の比を増幅する増幅回路を含む、請求項６に記載の半導体パッケージ。
  8. 前記複数の外部端子は、前記半導体パッケージに電源を供給する一対の電源用端子と、前記制御回路から前記駆動部への駆動信号を出力する一対の駆動用端子と、外部と通信するための一対の通信用端子とを含み、
    前記第１外部端子及び前記第２外部端子は、前記一対の駆動用端子の一方と、前記一対の電源用端子の一方である、請求項４に記載の半導体パッケージ。
  9. 前記第３ホール素子及び前記第４ホール素子は、前記複数の外部端子のいずれとも平面視で重ならない、請求項２に記載の半導体パッケージ。
  10. 前記第１ホール素子は、前記第１外部端子に平面視で全て覆われ、
    前記第２ホール素子は、前記第２外部端子に平面視で全て覆われ、請求項９に記載の半導体パッケージ。
  11. 前記第１ホール素子及び前記第３ホール素子は、前記第１外部端子に平面視で全て覆われ、
    前記第２ホール素子及び前記第４ホール素子は、前記第２外部端子に平面視で全て覆われる、請求項２に記載の半導体パッケージ。
  12. 前記第１ホール素子及び前記第２ホール素子は、前記第１方向において対向する一対の第１電極と、前記第１方向と交差する第２方向において対向する一対の第２電極とを有し、
    前記第１ホール素子において、前記一対の第１電極が、出力電極であり、
    前記第２ホール素子において、前記一対の第２電極が、出力電極である、請求項２に記載の半導体パッケージ。
  13. 前記第１ホール素子は、前記第１外部端子に平面視で全て覆われ、
    前記第２ホール素子は、前記第２外部端子に平面視で全て覆われ、
    前記第３ホール素子は、前記第１外部端子に平面視で一部が覆われ、
    前記第４ホール素子は、前記第２外部端子に平面視で一部が覆われる、請求項２に記載の半導体パッケージ。
  14. 前記第３ホール素子及び前記第４ホール素子は、前記第１方向において対向する一対の第１電極と、前記第１方向と交差する第２方向において対向する一対の第２電極とを有し、
    前記第３ホール素子において、前記一対の第２電極が、出力電極であり、
    前記第４ホール素子において、前記一対の第１電極が、出力電極である、請求項１３に記載の半導体パッケージ。
  15. 前記第１外部端子及び前記第２外部端子のそれぞれは、前記複数の外部端子のうち平面視で前記半導体パッケージの中心の前記点に最も近い位置にある外部端子である、請求項１に記載の半導体パッケージ。
  16. 前記第１外部端子及び前記第２外部端子は、平面視で前記半導体パッケージの中心の前記点に関して点対称である、請求項１に記載の半導体パッケージ。
  17. 前記第１ホール素子及び前記第３ホール素子は、前記第１方向に沿って一列に配置され、
    前記第２ホール素子及び前記第４ホール素子は、前記第１方向に沿って一列に配置される、請求項２に記載の半導体パッケージ。
  18. 前記第３ホール素子と前記第４ホール素子は、前記第１方向と交差する第２方向に沿って一列に配置される、請求項１７に記載の半導体パッケージ。
  19. 前記半導体パッケージの前記第１方向の幅は、前記半導体パッケージの前記第１方向と交差する第２方向の幅より長い、請求項１に記載の半導体パッケージ。
  20. 前記第１方向の幅は、前記第２方向の幅の１．６５倍以上長い、請求項１９に記載の半導体パッケージ。
  21. 前記第１方向の幅は、前記第２方向の幅の２．５倍以上長い、請求項１９に記載の半導体パッケージ。
  22. 前記複数の外部端子の平面視での面積の合計は、前記半導体パッケージの平面視での面積の１４％以上である、請求項１に記載の半導体パッケージ。
  23. 前記複数の外部端子の平面視での面積の合計は、前記半導体パッケージの平面視での面積の１９％以上である、請求項１に記載の半導体パッケージ。
  24. 前記複数の外部端子は、前記第１方向に沿って、２列に配置される、請求項１に記載の半導体パッケージ。
  25. 前記半導体チップの上方に配置され、前記半導体チップと電気的に接続される再配線層と、
    前記再配線層の上方に配置される封止材とをさらに備え、
    前記複数の外部端子は、前記封止材を介して前記再配線層と電気的に接続される、請求項１に記載の半導体パッケージ。
  26. 前記再配線層は、前記複数の外部端子の少なくとも１つの外部端子から前記第１方向に沿って１００μｍ以上延びて前記半導体チップと電気的に接続される配線を含む、請求項２５に記載の半導体パッケージ。
  27. 前記配線は、平面視で前記少なくとも１つの外部端子の中心を通る前記第１方向に沿った線上に延びる部分を有する、請求項２６に記載の半導体パッケージ。
  28. 前記再配線層は、前記複数の外部端子の少なくとも１つから前記第２方向に沿って１００μｍ以上延びて前記半導体チップと電気的に接続される配線を含む、請求項２５に記載の半導体パッケージ。
  29. ウエハレベルチップサイズパッケージ（ＷＬ-ＣＳＰ）である、請求項１に記載の半導体パッケージ。
  30. 磁石を保持する第１部分と、
    請求項１から２９の何れか１つに記載の半導体パッケージを前記磁石に対向するよう保持する第２部分であって、前記第１部分に対して前記第２部分の位置または姿勢を変更可能に前記第１部分に保持される第２部分と、
    前記第１部分に対する前記第２部分の位置または姿勢を変更させる駆動部と
    を備え、
    前記半導体パッケージは、前記複数のホール素子からの出力に基づいて前記駆動部に駆動信号を出力する、駆動装置。
  31. 前記第１部分は、レンズ部をさらに保持し、
    前記第２部分は、前記レンズ部を介して結像された像を撮像する撮像素子をさらに保持する、請求項３０に記載の駆動装置。
JP2022140946A 2022-06-30 2022-09-05 半導体パッケージ、及び駆動装置 Pending JP2024006850A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022140946A JP2024006850A (ja) 2022-06-30 2022-09-05 半導体パッケージ、及び駆動装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022106345A JP7138261B1 (ja) 2022-06-30 2022-06-30 半導体パッケージ、及び駆動装置
JP2022140946A JP2024006850A (ja) 2022-06-30 2022-09-05 半導体パッケージ、及び駆動装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022106345A Division JP7138261B1 (ja) 2022-06-30 2022-06-30 半導体パッケージ、及び駆動装置

Publications (1)

Publication Number Publication Date
JP2024006850A true JP2024006850A (ja) 2024-01-17

Family

ID=83282303

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022106345A Active JP7138261B1 (ja) 2022-06-30 2022-06-30 半導体パッケージ、及び駆動装置
JP2022140946A Pending JP2024006850A (ja) 2022-06-30 2022-09-05 半導体パッケージ、及び駆動装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2022106345A Active JP7138261B1 (ja) 2022-06-30 2022-06-30 半導体パッケージ、及び駆動装置

Country Status (4)

Country Link
US (1) US20240008371A1 (ja)
JP (2) JP7138261B1 (ja)
KR (1) KR20240002896A (ja)
CN (1) CN117337128A (ja)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2516820Y2 (ja) * 1988-04-15 1996-11-13 日本ビクター株式会社 磁気センサー
KR20070048248A (ko) * 2004-08-20 2007-05-08 로무 가부시키가이샤 반도체 장치 및 그것을 이용한 전원 장치, 및 전자 기기
US8559139B2 (en) * 2007-12-14 2013-10-15 Intel Mobile Communications GmbH Sensor module and method for manufacturing a sensor module
JP5688251B2 (ja) * 2010-08-31 2015-03-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー モータ制御用半導体装置
JP5658715B2 (ja) 2012-07-25 2015-01-28 旭化成エレクトロニクス株式会社 ホール起電力信号検出装置
WO2014091714A1 (ja) * 2012-12-14 2014-06-19 旭化成エレクトロニクス株式会社 磁気センサ及び磁気センサ装置、磁気センサの製造方法
JP6301823B2 (ja) * 2014-12-18 2018-03-28 アルプス電気株式会社 磁気検知装置
GB2539681A (en) 2015-06-23 2016-12-28 Melexis Tech Sa Stress and temperature compensated hall sensor, and method
JP6826088B2 (ja) 2017-11-28 2021-02-03 旭化成エレクトロニクス株式会社 半導体パッケージ及びカメラモジュール
WO2022085319A1 (ja) * 2020-10-21 2022-04-28 株式会社村田製作所 磁気センサパッケージ

Also Published As

Publication number Publication date
JP2024005900A (ja) 2024-01-17
KR20240002896A (ko) 2024-01-08
US20240008371A1 (en) 2024-01-04
JP7138261B1 (ja) 2022-09-15
CN117337128A (zh) 2024-01-02

Similar Documents

Publication Publication Date Title
JP4647273B2 (ja) ステージ駆動機構
JP5089999B2 (ja) 位置検出回路及びその応用装置
JP4540354B2 (ja) 像ブレ補正装置
JP7192053B2 (ja) 撮像装置
JP2016504517A (ja) Ｓｍａ作動装置の制御
CN211744557U (zh) 照相机模块
US20050244152A1 (en) Anti-shake apparatus
TW201204026A (en) Control circuit for an imaging device
CN108873234A (zh) 镜头驱动机构
US8089519B2 (en) Photographic apparatus
JP4874720B2 (ja) 保持機構
JP4530691B2 (ja) 像ブレ補正装置
JP4598465B2 (ja) 撮像素子支持機構
US20100165127A1 (en) Photographic apparatus
JP7138261B1 (ja) 半導体パッケージ、及び駆動装置
WO2020189477A1 (ja) コイルモジュール、コイルモジュールを備えたアクチュエータ、およびコイルモジュールの製造方法
JP7124856B2 (ja) 位置検出信号の補正方法及び位置検出装置
JP2019028340A (ja) アクチュエータドライバ及びこれを用いた撮像装置
CN210609394U (zh) 照相机模块
JP2005242326A (ja) 像ブレ補正装置
KR20220003550A (ko) 홀 바 센서 보정을 위한 온도 제어
JP2018146655A (ja) 撮像装置およびアクチュエータドライバ
US20240036437A1 (en) Camera module
JP5016280B2 (ja) カメラ用像ブレ補正装置
JP7190604B1 (ja) カメラモジュールおよびｉｃチップ