JP2024002667A

JP2024002667A - デジタル形計測装置およびその校正システム

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Publication number: JP2024002667A
Application number: JP2022101999A
Authority: JP
Inventors: 幹夫新谷; Mikio Shintani
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2022-06-24
Filing date: 2022-06-24
Publication date: 2024-01-11

Abstract

【課題】複数のデジタル形保護リレーを組み合わせて使用したり、複数の入力変換部が設けられたりする場合において、各チャンネル間の位相誤差の補正を容易に行う。【解決手段】デジタル形保護リレー１０の校正システム１００において、基準信号発生器２５は、入力変換部２０の内部に設けられ、電力系統の定格周波数で正弦波状に変化するデジタル基準信号を生成する。ＤＡ変換器４０は、デジタル基準信号をＤＡ変換することによりアナログ基準信号を生成する。アナログ基準信号は、入力変換部２０の各チャンネルに入力される。入力変換部２０のＡＤ変換器２３は、チャンネルごとに対応する入力変換器２１およびアナログフィルタ２２を通過したアナログ基準信号をＡＤ変換することによりデジタル変換信号を生成する。誤差計測部５０は、デジタル基準信号の位相と各チャンネルのデジタル変換信号の位相との位相差を位相補正値として算出する。【選択図】図１

Description

本開示は、デジタル形計測装置およびその校正システムに関する。

本開示において、デジタル形計測装置とは、電力系統から検出された複数チャンネルの電圧および／または電流のアナログ信号をデジタル信号に変換する入力変換部（アナログ入力部とも称する）と、変換後のデジタル信号を処理する演算処理部とを備えた装置をいう。デジタル形計測装置は、代表的には、デジタル形保護リレーであるが、電気所の主回路から電気量（有効電力、無効電力、電圧、電流、周波数）を計測する計測装置などもデジタル形計測装置に含まれる。

デジタル形計測装置の入力変換部は、複数の入力チャンネルに対してそれぞれ補助変成器およびアナログフィルタを備える。

上記の補助変成器およびアナログフィルタは、入力チャンネルごとにゲイン誤差が生じ、入力チャンネル間で位相誤差が生じ得る。そこで、たとえば出荷試験時に既知の電圧または電流を入力変換部に入力することによりチャンネルごとに補正係数を求めることが行われる。求めた補正係数は、デジタル形計測装置に実装された不揮発性メモリに記憶される（たとえば、特許第５９４１３３９号公報（特許文献１）を参照）。

特許第５９４１３３９号公報

入力チャンネル間の位相誤差を求める場合、複数のチャンネルのうちで基準となるチャンネルを選定し、その基準チャンネルを通過した信号とその他のチャンネルを通過した信号との間で位相差を計測することが一般的に行われる。しかしながら、この方法では、複数のデジタル形計測装置を組み合わせて使用する場合に、異なるデジタル形計測装置間ではチャンネル間の位相差が不明であるという問題が生じてしまう。

また、一台のデジタル形計測装置に複数の入力変換部が組み込まれた構成において、ある入力変換部が故障した場合にも同様の問題が生じる。この場合、故障した入力変換部を交換するだけでなく、交換された新たな入力変換部の各チャンネルについて基準チャンネルに対する位相差の計測が必要になるので、デジタル形計測装置の復旧に多くの時間を要してしまう。

本開示は、上記の問題点を考慮してなされたものであり、その目的の１つは、複数台のデジタル形計測装置を組み合わせて使用したり、１台のデジタル形計測装置に複数の入力変換部が組み込まれていたりする場合において、各チャンネル間の位相誤差の補正を容易に行うことが可能なデジタル形計測装置の校正システムを提供することである。

一実施形態において、デジタル形計測装置の校正システムが提供される。デジタル形計測装置は、入力変換部と演算処理部とを含む。入力変換部は、電力系統から検出された複数チャンネルの入力信号が入力され、複数チャンネルの入力信号を減衰または増幅させる複数の入力変換器、複数チャンネルの入力信号の一部の周波数域を除去する複数のアナログフィルタ、アナログデジタル変換器、およびチャンネルごとに位相補正値を記憶する不揮発性メモリを含む。演算処理部は、アナログデジタル変換器の出力値を、チャンネルごとに位相補正値によって補正し、補正後の出力値を用いて演算処理を行う。校正システムは、基準信号発生器と、デジタルアナログ変換器と、増幅器と、誤差計測部とを備える。基準信号発生器は、入力変換部の内部に設けられ、クロック信号に同期して出力値が切り替わることにより、電力系統の定格周波数で正弦波状に変化するデジタル基準信号を生成する。デジタルアナログ変換器は、クロック信号に同期して、デジタル基準信号の値が切り替わる度にデジタル基準信号をデジタルアナログ変換することにより、アナログ基準信号を生成する。増幅器は、アナログ基準信号を、複数の入力変換器での減衰率または増幅率に応じて増幅または減衰させてから、入力変換部の各チャンネルに入力する。ここで、上記のアナログデジタル変換器は、各チャンネルに入力されて対応する入力変換器およびアナログフィルタを通過したアナログ基準信号を、クロック信号に同期して、デジタルアナログ変換器の出力値が切り替わる度にアナログデジタル変換することにより、チャンネルごとにデジタル変換信号を生成する。誤差計測部は、デジタル基準信号の位相と各チャンネルのデジタル変換信号の位相との位相差を位相補正値として算出し、算出された位相補正値を不揮発性メモリに記憶させる。

上記の校正システムによれば、デジタル基準信号の位相と各チャンネルのデジタル変換信号の位相との位相差を位相補正値として算出し、算出された位相補正値を用いてアナログデジタル変換器の出力値が補正される。したがって、複数台のデジタル形計測装置を組み合わせて使用したり、１台のデジタル形計測装置に複数の入力変換部が組み込まれていたりする場合において、各チャンネル間の位相誤差の補正を容易に行うことができる。

実施の形態１によるデジタル形保護リレーおよびその校正システムの構成を示すブロック図である。位相補正値の計算方法について説明するための図である。ＤＡ変換およびＡＤ変換のタイミングを説明するための図である。デジタル形保護リレーの校正方法を示すフローチャートである。図１のデジタル形保護リレーの動作を示すフローチャートである。図１のデジタル形保護リレーの第１の変更例を示すブロック図である。図１のデジタル形保護リレーの第２の変更例を示すブロック図である。図１のデジタル形保護リレーの第３の変更例を示すブロック図である。図１のデジタル形保護リレーの第４の変更例を示すブロック図である。

以下、各実施の形態について図面を参照して詳しく説明する。以下の説明では、デジタル形計測装置の一例としてデジタル形保護リレーを例に挙げて説明するが、本開示のデジタル形計測装置はデジタル形保護リレーに限定されるものではない。なお、以下の説明では、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

実施の形態１．
図１は、実施の形態１によるデジタル形保護リレー１０およびその校正システム１００の構成を示すブロック図である。

［デジタル形保護リレーの構成］
図１に示すように、デジタル形保護リレー１０は、校正システム１００の構成の一部である基準信号発生器２５および制御回路２６をさらに備える点を除くと、公知のデジタル形保護リレーと同様の構成を有している。具体的に、デジタル形保護リレー１０は、入力変換部２０と、演算処理部３０とを含む。入力変換部２０は、電力系統から検出された電流または電圧を表す複数チャンネルのアナログ信号をデジタル形保護リレー１０の内部での信号処理に適した大きさの信号レベルにそれぞれ変換する。入力変換部２０は、さらに、レベル変換された複数のアナログ信号をＡＤ変換する。演算処理部３０は、ＡＤ変換された複数の信号を用いて保護リレー演算を実行する。

より詳細には、図１に示すように、入力変換部２０は、入力変換器２１Ａ，２１Ｂと、アナログフィルタ（ＡＦ）２２Ａ，２２Ｂと、アナログデジタル変換器（ＡＤＣ：Analog-to-Digital Convertor）２３と、不揮発性メモリ２４と、基準信号発生器２５と、制御回路２６とを備える。入力変換器２１およびアナログフィルタ２２は、複数のチャンネルの各々に対して設けられる。図１では、代表的に２チャンネルのみ示している。

入力変換器２１は、電力系統に設けられた電圧変成器によって検出された電圧信号または電流変成器によって検出された電流信号の信号レベルを、デジタル形保護リレー１０の内部での信号処理に適したレベルに減衰または増幅する。デジタル形保護リレー１０の入力部と後段の回路との間で絶縁が必要な場合には、入力変換器２１として、補助変成器（補助変圧器および補助変流器）またはホール素子を用いることができる。絶縁が必要でない場合には、入力変換器２１として、抵抗器による分圧回路またはシャント抵抗による電流電圧変換回路などを用いることができる。

アナログフィルタ２２は、ＡＤＣ２３でのサンプリングによる折り返し誤差を避けるために設けられる。アナログフィルタ２２は、理想的にはサンプリング周波数の１／２以上を減衰させる低域通過フィルタであってもよいし、実用的には電力系統の定格周波数からサンプリング周波数の間で大きな減衰が得られるものであってもよい。

ＡＤＣ２３は、入力変換器２１およびアナログフィルタ２２を通過した各チャンネルのアナログ入力信号をデジタル信号に変換する。ＡＤＣ２３は、マルチプレクサ（不図示）を備えることにより、マルチプレクサによって順次選択されたアナログ入力信号をＡＤ変換するように構成されていてもよい。

不揮発性メモリ２４は、電源を断っても記録内容が消えないメモリであるが、さらに繰り返し内容の消去と再書き込みができるものが望ましい。不揮発性メモリ２４として、たとえば、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、フラッシュメモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などを用いることができる。

本実施の形態において不揮発性メモリ２４は、後述する校正システム１００によって決定された入力変換部２０のチャンネルごとのゲイン補正係数および位相補正値を格納するために用いられる。ゲイン補正係数は、チャンネルごとの入力信号に生じるゲイン誤差を補正するための係数である。位相補正値は、チャンネルごとの入力信号に生じる位相誤差を補正するための補正値である。位相補正値は、基準信号発生器２５によって生成された定格周波数を有する基準正弦波信号を各チャンネルに入力したときに生じる基準正弦波信号との位相差として定義される。従来技術の位相補正値は、選択された基準チャンネルの位相とその他の各チャンネルの位相との相対的な位相差であったのに対し、本実施形態の位相補正値は絶対的な位相差を表している点に特徴がある。以下の説明において、ゲイン補正係数および位相補正値を総称して補正値と称する場合がある。

基準信号発生器２５および制御回路２６の詳細については、校正システム１００の構成要素として後述する。

デジタル形保護リレー１０の演算処理部３０は、ＣＰＵ（Central Processing Unit、不図示）およびメモリ（不図示）などを含むコンピュータに基づいて構成される。演算処理部３０は、起動時処理部３１および通常時処理部３３として機能する。これらの機能は、ＣＰＵがメモリに格納されたプログラムを実行することによって実現される。

具体的に、起動時処理部３１は、デジタル形保護リレー１０の起動時に不揮発性メモリ２４から補正値（ゲイン補正係数および位相補正値）を取得する補正値取得部３２を含む。通常時処理部３３は、予め定められた周期（たとえば、１４４００Ｈｚ）でＡＤＣ２３からＡＤ変換値を取得する。通常時処理部３３の前処理部３４は、取得したＡＤ変換値の時系列データに対して補正値取得部３２で取得した補正値に用いて補正演算を行う。通常時処理部３３のリレー演算部３５は、補正後のＡＤ変換値の時系列データを用いてリレー演算を実行する。

［デジタル形保護リレーの校正システムの構成］
次に、実施の形態１のデジタル形保護リレーの校正システム１００の構成について説明する。図１に示すように、校正システム１００は、デジタル形保護リレー１０の入力変換部２０の内部に設けられた基準信号発生器２５および制御回路２６と、デジタル形保護リレー１０の外部に設けられたデジタルアナログ変換器（ＤＡＣ：Digital-to-Analog Convertor）４０、増幅器（ＡＭＰ）４１および誤差計測部５０とを備える。ここで、誤差計測部５０は、基準信号取得部５１と、ＡＤ変換値取得部５２と、補正値算出部５３と、メモリ制御回路５４とを含む。

基準信号発生器２５は、電力系統の定格周波数で正弦波状に変化するデジタル信号を、基準信号として生成する。基準信号発生器２５から出力されるデジタル値は、一定周期（たとえば、１４４００Ｈｚ）で値が切り替わる。基準信号発生器２５は、各周期ごとに生成された基準信号のデジタル値を制御回路２６およびＤＡＣ４０にシリアル（またはパラレル）伝送する。

ＤＡＣ４０は、基準信号発生器２５からシリアル（またはパラレル）伝送されたデジタル基準信号をアナログ信号に変換する。これにより、ゲイン誤差および位相誤差の測定のための基準となるアナログの正弦波が、アナログ基準信号として生成される。

増幅器４１は、アナログ基準信号の大きさを入力変換器２１での減衰率または増幅率に応じて、予めアナログ基準信号を増幅または減衰させる。入力変換器２１によって変換された後の基準信号の大きさは、デジタル形保護リレー１０の内部での信号処理に適した大きさとする。

増幅器４１によって増幅または減衰されたアナログ基準信号は、入力変換部２０の各チャンネルに入力される。各チャンネルに入力されたアナログ基準信号は、対応の入力変換器２１によって減衰または増幅されることにより適切な大きさに変換された後、対応のアナログフィルタ２２を通過する。その後、各チャンネルのアナログ基準信号がＡＤＣ２３によって順次ＡＤ変換されることによって、ＡＤ変換値が生成される。以下、生成されたＡＤ変換値の時系列データをデジタル変換信号とも称する。

制御回路２６は、基準信号発生器２５によって基準信号が生成されるタイミングに基づいて、ＤＡＣ４０によるＤＡ変換のタイミングおよびＡＤＣ２３によるＡＤ変換のタイミングを制御する。制御回路２６は、あるクロックタイミングで基準信号発生器２５から出力された基準信号の値と、このクロックタイミングに基づいて入力変換部２０によってＡＤ変換された後の各チャンネルの基準信号の値（すなわち、ＡＤ変換値）とを、１つの送信データとしてまとめて誤差計測部５０に送信する。同じ送信データを構成する基準信号の値と各チャンネルのＡＤ変換値とは、誤差計測部５０において同時刻のサンプリング値として取り扱われる。

誤差計測部５０の基準信号取得部５１は、制御回路２６から送信された送信データから基準信号発生器２５によって生成された基準信号の値を取り出す。ＡＤ変換値取得部５２は、送信データから各チャンネルのＡＤ変換値を取り出す。

補正値算出部５３は、電力系統の定格周波数の少なくとも１周期分のデジタル基準信号と、対応する各チャンネルのＡＤ変換値の時系列データ（デジタル変換信号）とに対して、離散フーリエ変換（ＤＦＴ：Discrete Fourier Transform）を施す。そして、補正値算出部５３は、デジタル基準信号の振幅および位相と、各チャンネルのデジタル変換信号の振幅および位相を取り出す。上記の振幅の計算結果に基づいて、補正値算出部５３は、デジタル基準信号の振幅、増幅器４１の増幅率または減衰率、各チャンネルの入力変換器２１の減衰率または増幅率、および各チャンネルのＡＤ変換値の時系列データ（デジタル変換信号）の振幅に基づいて、チャンネルごとの特性差による振幅の変動率をゲイン補正係数の補正値として計算する。さらに、補正値算出部５３は、基準信号の位相と、各チャンネルのＡＤ変換値の時系列データ（デジタル変換信号）の位相との位相差を、位相補正値として計算する。なお、増幅器４１によって位相に無視できない進相または遅相Δφが生じる場合には、予めΔφを測定して誤差計測部５０に取り込んでおき、位相補正値にはその位相変化Δφも加味される。

メモリ制御回路５４は、補正値算出部５３によって計算されたチャンネルごとのゲイン補正係数および位相補正値を不揮発性メモリ２４に格納する。

上記の制御回路２６は、専用のデジタル回路で構成されていてもよいし、ＦＰＧＡ（Field Programmable Gate Array）を利用して構成されていてもよく、そのハードウェア構成は特に限定されない。また、上記の誤差計測部５０は、ＣＰＵおよびメモリなどを含むコンピュータに基づいて構成されていてもよいし、専用のデジタル回路によって構成されていてもよいし、ＦＰＧＡを利用して構成されていてもよい。もしくは、誤差計測部５０は、上記の２つ以上の組み合わせによって構成されていてもよい。

図２は、位相補正値の計算方法について説明するための図である。図２には、デジタル基準信号およびＡＤＣへの第ｉチャンネルの入力信号のベクトル図が示されている。ＡＤＣへの入力信号は、ＤＡＣによって生成されたアナログ基準信号に対して、増幅器４１、入力変換器２１、およびアナログフィルタ２２による処理が施されたものである。

ＤＦＴによって、ＡＤＣへの第ｉチャンネルの入力信号の位相がθ_ｉと計算され、基準信号の位相がφと計算されたとする。図２に示すように、位相θ_ｉおよび位相φは、ＤＦＴの基準位相に対する位相差として理解できる。したがって、基準信号の位相に対する、ＡＤＣへの第ｉチャンネルの入力信号の位相の位相差Δθ_ｉは、θ_ｉ－φによって計算できる。

図３は、ＤＡ変換およびＡＤ変換のタイミングを説明するための図である。図３には、デジタル基準信号の値、ＤＡ変換後のアナログ基準信号の目標波形、ＤＡ変換後のアナログ基準信号の実波形、およびＡＤＣへの入力信号の波形の一例が概念的に示されている。

図３を参照して、図１の基準信号発生器２５は、クロック信号ＣＬＫ１の周期で出力値を切り替えることにより、全体として正弦波状に変化するデジタル基準信号を生成する。図３に示すように、デジタル基準信号の値は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングである時刻ｔ１，ｔ４，…，ｔ２２で切り替わる。クロック信号ＣＬＫ１の周波数はたとえば１４４００Ｈｚである。この場合の周期Ｔｃは、電力系統の定格周波数が５０Ｈｚの場合に電気角１．２５度に対応し、定格周波数が６０Ｈｚの場合に電気角１．５度に対応する。

制御回路２６は、クロック信号ＣＬＫ１に同期するクロック信号ＣＬＫ２の立ち上がりエッジのタイミングである時刻ｔ２，ｔ５，…，ｔ２３において、ＤＡＣ４０によってデジタルの基準信号をＤＡ変換させる。ＤＡ変換のタイミングは、ＤＡＣ４０のセットアップ時間およびホールド時間を考慮して決定される。図３に一点鎖線で示すようにＤＡ変換後の目標波形は正弦波であるが、実際には実線で示すように量子化誤差を伴う階段状の波形になる。

ＤＡＣ４０から出力されたアナログ基準信号は、順に増幅器４１、入力変換器２１、およびアナログフィルタ２２によって処理された後、ＡＤＣ２３に入力される。これらのアナログ信号処理の時定数はクロック信号ＣＬＫ１の周期よりも大きい。したがって、ＡＤＣへの入力波形は、図３において破線で示すように全体としてＤＡ変換後の目標波形を遅延させた波形になり、個々の入力変換部の回路の固有の特性に応じて振幅および位相が変化する。

制御回路２６は、クロック信号ＣＬＫ１に同期するクロック信号ＣＬＫ３の立ち上がりエッジのタイミングである時刻ｔ３，ｔ６，…，ｔ２０において、ＡＤＣ２３によってその入力信号をＡＤ変換させる。図３に示すようにＡＤ変換のタイミングはＤＡ変換のタイミングよりもΔＴだけ遅れたタイミングになる。ΔＴは、ＤＡＣ４０の出力が安定するまでの時間およびＡＤＣ２３のセットアップ時間などを考慮して決定され、たとえば、電気角で０．１度程度に設定される。

［デジタル形保護リレーの校正方法およびデジタル形保護リレーの動作］
以下、これまでの説明を総括して、デジタル形保護リレーの校正方法およびデジタル形保護リレーの動作について説明する。

図４は、デジタル形保護リレーの校正方法を示すフローチャートである。図４の各ステップは、デジタル形保護リレー１０の校正モード時に実行される。

図１および図４を参照して、図４のステップＳ１０において、入力変換部２０の内部に設けられた基準信号発生器２５は、クロック信号ＣＬＫ１に同期して出力値を切り替えることにより、電力系統の定格周波数で正弦波状に変化するデジタル基準信号を生成する。

次のステップＳ２０において、ＤＡＣ４０は、上記クロック信号ＣＬＫ１に同期してデジタル基準信号の値が切り替わる度にデジタル基準信号をＤＡ変換することにより、アナログ基準信号を生成する。

その次のステップＳ３０において、生成されたアナログ基準信号は増幅器４１によって増幅または減衰されてから、入力変換部２０の各チャンネルに入力される。各チャンネルに入力されたアナログ基準信号は、入力変換器２１によって信号の大きさが減衰または増幅され、アナログフィルタ２２によって一部の周波数成分が除去される。

その次のステップＳ４０において、ＡＤＣ２３は、チャンネルごとに、入力変換器２１およびアナログフィルタ２２を通過したアナログ基準信号を、上記クロック信号に同期してＤＡＣ４０の出力値が切り替わる度にＡＤ変換することにより、デジタル変換信号を生成する。

その次のステップＳ５０において、制御回路２６は、クロック信号ＣＬＫ１の周期ごとに、デジタルの基本信号の値とチャンネルごとのＡＤ変換値（デジタル変換信号の値）とを、同時刻のデータとして１つのデータにまとめて出力する。

その次のステップＳ６０において、誤差計測部５０は、制御回路２６から入力されたデジタル基準信号の時系列データとチャンネルごとのデジタル変換信号の時系列データとを、それぞれ離散フーリエ変換する。これにより、誤差計測部５０は、それぞれの時系列データの振幅および位相を算出する。

その次のステップＳ７０において、誤差計測部５０は、算出されたデジタル基準信号の振幅、チャンネルごとのデジタル変換信号の振幅、増幅器４１の増幅率または減衰率、入力変換器２１の減衰率または増幅率に基づいて、チャンネルごとのゲイン補正係数を算出する。さらに、誤差計測部５０は、算出されたデジタル基準信号の位相と、チャンネルごとのデジタル変換信号の位相との位相差に基づいて、チャンネルごとに位相補正値を算出する。

その次のステップＳ８０において、誤差計測部５０は、チャンネルごとに算出されたゲイン補正係数および位相補正値を不揮発性メモリ２４に格納する。以上により、デジタル形保護リレーの校正が終了する。

図５は、図１のデジタル形保護リレーの動作を示すフローチャートである。図５の各ステップは、デジタル形保護リレー１０の通常モード時に実行される。

図１および図５を参照して、図５のステップＳ１１０において、図１の演算処理部３０のＣＰＵ（補正値取得部３２）は、デジタル形保護リレー１０の起動時に、不揮発性メモリ２４に格納されたチャンネルごとのゲイン補正係数および位相補正値を読み出す。

次のステップＳ１２０において、演算処理部３０のＣＰＵ（前処理部３４）は、チャネルごとにＡＤ変換値の時系列データを取得する。

その次のステップＳ１３０において、演算処理部３０のＣＰＵ（前処理部３４）は、チャンネルごとのＡＤ変換値の時系列データを、ゲイン補正係数および位相補正値を用いて補正する。

その次のステップＳ１４０において、演算処理部３０のＣＰＵ（リレー演算部３５）は、補正後のＡＤ変換値の時系列データを用いて、保護リレー演算を実行する。上記のステップＳ１２０～Ｓ１４０は、リレー演算周期ごとに繰り返される。

［実施の形態１の効果］
以上のとおり、本実施形態のデジタル形保護リレー１０では、位相比較の基準となるデジタルの正弦波信号（デジタル基準信号）が修理時の交換単位である入力変換部２０において生成される。そのデジタル基準信号と、そのデジタル基準信号が入力変換部２０によって処理された後の信号との位相差Δθｉが、誤差計測部５０により計測される。計測された誤差計測部５０は、位相補正値としてデジタル形保護リレー１０内部の不揮発性メモリ２４に格納される。デジタル形保護リレー１０の起動時には、不揮発性メモリ２４からチャンネルごとに位相補正値が読み出される。これにより、保護リレー演算および系統の故障判定処理に先立ち、各チャンネルに入力された信号のＡＤ変換値の位相補正処理が可能になる。

このようにデジタル形保護リレー１０の内部から発生させたデジタル基準信号（すなわち正弦波信号）を使用して位相補正値を計算するので、各チャンネルの位相補正値は、基準チャンネルに対する相対位相差ではなく、デジタル基準信号（すなわち正弦波信号）に対する絶対位相差である。したがって、入力変換部２０を交換した場合でも、再度校正し直すことなく、正確に位相補正ができる。

従来技術では、異なる入力変換部２０の間で位相差の補正が必要となる場合、基準となる入力変換部２０を選択し、選択した入力変換部２０の中でさらに基準チャンネルを選択する必要があった。この場合、選択した入力変換部２０の基準チャネルに対して、他のチャンネルおよび他の入力変換部２０の各チャンネルの相対的な位相補正値が取得される。

一方、本実施の形態の場合には、入力変換部２０を製造するごとに、他の入力変換部２０とは独立して位相補正値を取得し、入力変換部２０の不揮発性メモリ２４にこの位相補正値を記憶できる。したがって、複数の入力変換部２０を組み合わせたデジタル形保護リレー装置の構築が容易になるというメリットがある。具体的に、複数の入力変換部２０のうちの１つが故障した場合、既に位相補正値が書き込まれた代替の入力変換部２０を現地で交換するだけでよい。このため、現地での復旧作業が容易になり、復旧時間が短縮できる。

実施の形態２．
実施の形態２では、実施の形態１の校正システムの一部の構成の配置を変更した変更例について説明する。

［第１の変更例］
図６は、図１のデジタル形保護リレー１０の第１の変更例を示すブロック図である。図６のデジタル形保護リレー１０Ａの入力変換部２０Ａは、ＤＡＣ４０を内蔵している点で図１の入力変換部２０と異なる。

図６の第１の変更例によれば、別途ＤＡＣを設ける必要がないので、デジタル形保護リレー１０Ａの校正作業が容易になるというメリットがある。図６のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［第２の変更例］
図７は、図１のデジタル形保護リレー１０の第２の変更例を示すブロック図である。図７のデジタル形保護リレー１０Ｂの入力変換部２０Ｂは、ＤＡＣ４０および増幅器４１を内蔵している点で図１の入力変換部２０と異なる。

図７の第２の変更例によれば、別途でＤＡＣ４０および増幅器４１を設ける必要がないので、デジタル形保護リレー１０Ｂの校正作業がさらに容易になるというメリットがある。図７のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［第３の変更例］
図８は、図１のデジタル形保護リレー１０の第３の変更例を示すブロック図である。図８のデジタル形保護リレー１０Ｃの演算処理部３０Ａは、誤差計測部５０の機能をさらに備えている点で図１の演算処理部３０と異なる。

図８の第３の変更例によれば、別途に誤差計測部５０を設ける必要がないので、デジタル形保護リレー１０Ｃの校正作業が容易になるというメリットがある。図８のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［第４の変更例］
図９は、図１のデジタル形保護リレー１０の第４の変更例を示すブロック図である。図９のデジタル形保護リレー１０Ｄは、入力変換部２０ＢがＤＡＣ４０および増幅器４１を内蔵し、演算処理部３０Ａが誤差計測部５０の機能をさらに備えている点で、図１のデジタル形保護リレー１０と異なる。すなわち、第４の変更例は、第２の変更例と第３の変更例とを組み合わせたものである。

図９の第４の変更例によれば、別途でＤＡＣ４０、増幅器４１、および誤差計測部５０を設ける必要がないので、デジタル形保護リレー１０Ｄの校正作業がさらに容易になるというメリットがある。図９のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

なお、上述の開示におけるデジタル形計測装置およびその校正システムの実施の形態は、変電所などの運転状態を監視するためのデジタル形保護リレーの場合について説明したが、本開示はデジタル形保護リレーのみに限定されるものではない。例えば変電所の運転状態を監視するためのデジタル計測系のシステムにも利用でき、さらに、電気所の主回路の電圧や電流の瞬時値から電気量（有効電力、無効電力、電圧、電流、周波数）を計測するシステムなどにも使用することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
デジタル形計測装置の校正システムであって、
前記デジタル形計測装置は、
電力系統から検出された複数チャンネルの入力信号が入力され、前記複数チャンネルの入力信号を減衰または増幅させる複数の入力変換器、前記複数チャンネルの入力信号の一部の周波数域を除去する複数のアナログフィルタ、アナログデジタル変換器、および前記チャンネルごとに位相補正値を記憶する不揮発性メモリを含む入力変換部と、
前記アナログデジタル変換器の出力値を、前記チャンネルごとに前記位相補正値によって補正し、補正後の前記出力値を用いて演算処理を行う演算処理部とを含み、
前記校正システムは、
前記入力変換部の内部に設けられ、クロック信号に同期して出力値が切り替わることにより、前記電力系統の定格周波数で正弦波状に変化するデジタル基準信号を生成する基準信号発生器と、
前記クロック信号に同期して、前記デジタル基準信号の値が切り替わる度に前記デジタル基準信号をデジタルアナログ変換することにより、アナログ基準信号を生成するデジタルアナログ変換器と、
前記アナログ基準信号を、前記複数の入力変換器での減衰率または増幅率に応じて増幅または減衰させてから、前記入力変換部の各チャンネルに入力する増幅器とを備え、
前記アナログデジタル変換器は、各チャンネルに入力されて対応する入力変換器およびアナログフィルタを通過した前記アナログ基準信号を、前記クロック信号に同期して、前記デジタルアナログ変換器の出力値が切り替わる度にアナログデジタル変換することにより、前記チャンネルごとにデジタル変換信号を生成し、
前記校正システムは、さらに、
前記デジタル基準信号の位相と各チャンネルの前記デジタル変換信号の位相との位相差を前記位相補正値として算出し、算出された前記位相補正値を前記不揮発性メモリに記憶させる誤差計測部を備える、デジタル形計測装置の校正システム。
（付記２）
前記校正システムは、さらに、
前記入力変換部の内部に設けられ、前記クロック信号の周期ごとに生成された前記デジタル基準信号の値と各チャンネルの前記デジタル変換信号の値とを１つのデータにまとめて出力する制御回路をさらに備え、
前記誤差計測部は、前記１つのデータにまとめられた前記デジタル基準信号の値と前記デジタル変換信号の値とを、同時刻の値として取り扱う、付記１に記載のデジタル形計測装置の校正システム。
（付記３）
前記誤差計測部は、離散フーリエ変換を利用して前記デジタル基準信号の位相と各チャンネルの前記デジタル変換信号の位相とを算出する、付記１または２に記載のデジタル形計測装置の校正システム。
（付記４）
前記デジタルアナログ変換器は、前記入力変換部の内部に設けられる、付記１～３のいずれか１項に記載のデジタル形計測装置の校正システム。
（付記５）
前記増幅器は、前記入力変換部の内部に設けられる、付記１～４のいずれか１項に記載のデジタル形計測装置の校正システム。
（付記６）
前記誤差計測部の機能は、前記演算処理部によって実現される、付記１～５のいずれか１項に記載のデジタル形計測装置の校正システム。
（付記７）
電力系統から検出された複数チャンネルの入力信号が入力される少なくとも１つの入力変換部と、
演算処理部とを備え、
前記入力変換部は、
前記複数チャンネルの入力信号を減衰または増幅させる複数の入力変換器と、
前記複数チャンネルの入力信号の一部の周波数域を除去する複数のアナログフィルタと、
前記チャンネルごとに位相補正値を記憶する不揮発性メモリと、
校正モード時に、クロック信号に同期して出力値が切り替わることにより、電力系統の定格周波数で正弦波状に変化するデジタル基準信号を生成する基準信号発生器と、
前記校正モード時に、前記クロック信号に同期して、前記デジタル基準信号の値が切り替わる度に前記デジタル基準信号をデジタルアナログ変換することにより、アナログ基準信号を生成するデジタルアナログ変換器と、
前記校正モード時に、前記アナログ基準信号を、前記複数の入力変換器での減衰率または増幅率に応じて増幅または減衰させてから、前記入力変換部の各チャンネルに入力する増幅器と、
通常モード時に、各チャンネルに入力され、対応する入力変換器およびアナログフィルタを通過した各入力信号をアナログデジタル変換するアナログデジタル変換器とを含み、
前記アナログデジタル変換器は、前記校正モード時に、各チャンネルに入力されて対応する入力変換器およびアナログフィルタを通過した前記アナログ基準信号を、前記クロック信号に同期して、前記デジタルアナログ変換器の出力値が切り替わる度にアナログデジタル変換することにより、前記チャンネルごとにデジタル変換信号を生成し、
前記演算処理部は、前記校正モード時に、前記デジタル基準信号の位相と各チャンネルの前記デジタル変換信号の位相との位相差を前記位相補正値として算出し、算出された前記位相補正値を前記不揮発性メモリに記憶させ、
前記演算処理部は、前記通常モード時に、前記アナログデジタル変換器の出力値を、前記チャンネルごとに前記位相補正値によって補正し、補正後の前記出力値を用いて演算処理を行う、デジタル形計測装置。

１０，１０Ａ～１０Ｄデジタル形保護リレー、２０，２０Ａ，２０Ｂ入力変換部、２１，２１Ａ，２１Ｂ入力変換器、２２アナログフィルタ、２３ＡＤＣ、２４不揮発性メモリ、２５基準信号発生器、２６制御回路、３０，３０Ａ演算処理部、３１起動時処理部、３２補正値取得部、３３通常時処理部、３４前処理部、３５リレー演算部、４０ＤＡＣ、４１増幅器、５０誤差計測部、５１基準信号取得部、５２変換値取得部、５３補正値算出部、５４メモリ制御回路、１００校正システム、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３クロック信号。

Claims

デジタル形計測装置の校正システムであって、
前記デジタル形計測装置は、
電力系統から検出された複数チャンネルの入力信号が入力され、前記複数チャンネルの入力信号を減衰または増幅させる複数の入力変換器、前記複数チャンネルの入力信号の一部の周波数域を除去する複数のアナログフィルタ、アナログデジタル変換器、および前記チャンネルごとに位相補正値を記憶する不揮発性メモリを含む入力変換部と、
前記アナログデジタル変換器の出力値を、前記チャンネルごとに前記位相補正値によって補正し、補正後の前記出力値を用いて演算処理を行う演算処理部とを含み、
前記校正システムは、
前記入力変換部の内部に設けられ、クロック信号に同期して出力値が切り替わることにより、前記電力系統の定格周波数で正弦波状に変化するデジタル基準信号を生成する基準信号発生器と、
前記クロック信号に同期して、前記デジタル基準信号の値が切り替わる度に前記デジタル基準信号をデジタルアナログ変換することにより、アナログ基準信号を生成するデジタルアナログ変換器と、
前記アナログ基準信号を、前記複数の入力変換器での減衰率または増幅率に応じて増幅または減衰させてから、前記入力変換部の各チャンネルに入力する増幅器とを備え、
前記アナログデジタル変換器は、各チャンネルに入力されて対応する入力変換器およびアナログフィルタを通過した前記アナログ基準信号を、前記クロック信号に同期して、前記デジタルアナログ変換器の出力値が切り替わる度にアナログデジタル変換することにより、前記チャンネルごとにデジタル変換信号を生成し、
前記校正システムは、さらに、
前記デジタル基準信号の位相と各チャンネルの前記デジタル変換信号の位相との位相差を前記位相補正値として算出し、算出された前記位相補正値を前記不揮発性メモリに記憶させる誤差計測部を備える、デジタル形計測装置の校正システム。
前記校正システムは、さらに、
前記入力変換部の内部に設けられ、前記クロック信号の周期ごとに生成された前記デジタル基準信号の値と各チャンネルの前記デジタル変換信号の値とを１つのデータにまとめて出力する制御回路をさらに備え、
前記誤差計測部は、前記１つのデータにまとめられた前記デジタル基準信号の値と前記デジタル変換信号の値とを、同時刻の値として取り扱う、請求項１に記載のデジタル形計測装置の校正システム。
前記誤差計測部は、離散フーリエ変換を利用して前記デジタル基準信号の位相と各チャンネルの前記デジタル変換信号の位相とを算出する、請求項１に記載のデジタル形計測装置の校正システム。
前記デジタルアナログ変換器は、前記入力変換部の内部に設けられる、請求項１～３のいずれか１項に記載のデジタル形計測装置の校正システム。
前記増幅器は、前記入力変換部の内部に設けられる、請求項１～３のいずれか１項に記載のデジタル形計測装置の校正システム。
前記誤差計測部の機能は、前記演算処理部によって実現される、請求項１～３のいずれか１項に記載のデジタル形計測装置の校正システム。
複数チャンネルの入力信号が入力される少なくとも１つの入力変換部と、
演算処理部とを備え、
前記入力変換部は、
前記複数チャンネルの入力信号を減衰または増幅させる複数の入力変換器と、
前記複数チャンネルの入力信号の一部の周波数域を除去する複数のアナログフィルタと、
前記チャンネルごとに位相補正値を記憶する不揮発性メモリと、
校正モード時に、クロック信号に同期して出力値が切り替わることにより、電力系統の定格周波数で正弦波状に変化するデジタル基準信号を生成する基準信号発生器と、
前記校正モード時に、前記クロック信号に同期して、前記デジタル基準信号の値が切り替わる度に前記デジタル基準信号をデジタルアナログ変換することにより、アナログ基準信号を生成するデジタルアナログ変換器と、
前記校正モード時に、前記アナログ基準信号を、前記複数の入力変換器での減衰率または増幅率に応じて増幅または減衰させてから、前記入力変換部の各チャンネルに入力する増幅器と、
通常モード時に、各チャンネルに入力され、対応する入力変換器およびアナログフィルタを通過した各入力信号をアナログデジタル変換するアナログデジタル変換器とを含み、
前記アナログデジタル変換器は、前記校正モード時に、各チャンネルに入力されて対応する入力変換器およびアナログフィルタを通過した前記アナログ基準信号を、前記クロック信号に同期して、前記デジタルアナログ変換器の出力値が切り替わる度にアナログデジタル変換することにより、前記チャンネルごとにデジタル変換信号を生成し、
前記演算処理部は、前記校正モード時に、前記デジタル基準信号の位相と各チャンネルの前記デジタル変換信号の位相との位相差を前記位相補正値として算出し、算出された前記位相補正値を前記不揮発性メモリに記憶させ、
前記演算処理部は、前記通常モード時に、前記アナログデジタル変換器の出力値を、前記チャンネルごとに前記位相補正値によって補正し、補正後の前記出力値を用いて演算処理を行う、デジタル形計測装置。