JP2023553251A - 給電回路、駆動用チップおよび表示装置 - Google Patents

Abstract

給電回路、駆動用チップおよび表示装置を提供する。給電回路は、基準電流を生成するように構成される基準電流発生回路（１０１）と、基準電流発生回路（１０１）と接続され、基準電流に基づいて、ミラー比が調整可能なミラー電流を生成するとともに、バイアス電圧およびゲート駆動電圧を出力するように構成される駆動回路（３０２）と、駆動回路（３０２）と接続され、バイアス電圧およびゲート駆動電圧を受電するとともに、ミラー電流に基づいて、ミラー比が調整可能なチャネル電流を生成するように構成されるチャネル電流出力回路（３０３）と、を備える。ミラー比が調整可能であるため、電流精度を高めることができ、比較的大きい出力電流が必要である場合、ミラー電流が依然として比較的小さく保たれることができ、これによって消費電力を抑えることができる。【選択図】図３

Description

本出願は、集積回路の技術分野に属し、特に、給電回路、駆動用チップおよび表示装置に関する。

関係出願の相互参照
本出願は、２０２０年１２月１７日に中国専利局に提出された、出願番号が２０２０１１４９９６５６４であり、名称が「給電回路および表示装置」である中国出願に基づいて優先権を主張し、その内容のすべては本出願に参照として取り込まれる。

ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、発光ダイオード）表示駆動用チップの多くは、図１に示す構造を定電流源発生回路とする。定電流源発生回路は、３つの部分を含み、第１部分が基準電流発生回路１０１であり、第２部分がカレントミラー回路１０２であり、第３部分が電流出力回路１０３である。該定電流源発生回路の具体的な仕事原理として、まず基準電流発生回路１０１により内部既定基準電圧Ｖｒｅｆと外部抵抗Ｒｅｘｔとに基づいて基準電流Ｉ_０を生成し、そして、カレントミラー回路１０２（ＭＯＳ金属酸化物半導体デバイスの個数比がＭ：Ｎである）により電流をミラーリングして電流Ｉ_１を得、そして、電流出力回路１０３（ＭＯＳデバイスの個数比がＪ：Ｋである）により、定電流源電流Ｉｏｕｔを生成し、その出力を駆動する。第２部分、第３部分は、ＬＥＤのアノードコモン構造に適応するとともに、マルチチャネル駆動能力の要求を満たすためのものである。

出力する定電流源電流Ｉｏｕｔが比較的大きい場合、Ｋ：Ｊの比の値が一定であるため、電流Ｉ_１を大きくしなければならず、チップの消費電力が大きくなってしまう。

本出願の実施例は、給電回路、駆動用チップおよび表示装置を提供することを目的とする。

本出願の実施例は、給電回路を提供する。前記給電回路は、基準電流を生成するように構成される基準電流発生回路と、前記基準電流発生回路と接続され、前記基準電流に基づいて、ミラー比が調整可能なミラー電流を生成するとともに、バイアス電圧およびゲート駆動電圧を出力するように構成される駆動回路と、前記駆動回路と接続され、前記バイアス電圧およびゲート駆動電圧を受電するとともに、前記ミラー電流に基づいて、ミラー比が調整可能なチャネル電流を生成するように構成されるチャネル電流出力回路と、を備える。

任意で、前記基準電流発生回路は、反転入力端子が基準電圧の入力端子として構成される第１増幅器と、第１端が接地され、第２端が前記第１増幅器の非反転入力端子と接続される抵抗と、ソースが電源と接続され、ゲートがそれぞれ前記第１増幅器の出力端子と接続され、ドレインが、前記抵抗の第２端と接続されて、前記抵抗に前記基準電流を出力するように構成される複数組の第１Ｐ型電界効果トランジスタと、前記複数組の第１Ｐ型電界効果トランジスタと接続され、各組の第１Ｐ型電界効果トランジスタのオンオフをそれぞれ独立して制御するように構成される第１スイッチと、を備える。

任意で、前記第１Ｐ型電界効果トランジスタは、４組設置される。

任意で、前記駆動回路は、ソースが電源と接続され、ゲートが前記複数組の第１Ｐ型電界効果トランジスタのゲートと接続され、ドレインが、前記ミラー電流を出力するように構成される第２Ｐ型電界効果トランジスタと、反転入力端子が、参照電圧の入力端子として構成され、出力端子が、前記ゲート駆動電圧を提供するように構成される第２増幅器と、ゲートが前記第２増幅器の出力端子と接続され、ソースが接地され、ドレインが、前記第２Ｐ型電界効果トランジスタのドレインおよび前記第２増幅器の非反転入力端子と接続され、前記参照電圧と同じ前記バイアス電圧を提供するように構成される第１Ｎ型電界効果トランジスタと、を備える。

任意で、前記チャネル電流出力回路は、非反転入力端子が前記第１Ｎ型電界効果トランジスタのドレインと接続される第３増幅器と、ゲートが前記第３増幅器の出力端子と接続され、ソースが前記第３増幅器の反転入力端子と接続され、ドレインが、前記チャネル電流を出力するように構成される第３Ｎ型電界効果トランジスタと、ドレインがそれぞれ前記第３増幅器の反転入力端子と接続され、ゲートがそれぞれ前記第２増幅器の出力端子と接続され、ソースが接地される、複数組の第２Ｎ型電界効果トランジスタと、複数組の前記第２Ｎ型電界効果トランジスタと接続され、各組の第２Ｎ型電界効果トランジスタのオンオフをそれぞれ独立して制御するように構成される第２スイッチと、を備える。

任意で、前記第２Ｎ型電界効果トランジスタは、４組設置される。

任意で、前記駆動回路は、前記第２増幅器の出力端子および前記複数組の第２Ｎ型電界効果トランジスタのゲートと接続されるとともに、前記ゲート駆動電圧を大きくするように構成される駆動バッファをさらに備える。

任意で、前記駆動バッファは、直列接続される２つのインバータを含む。

任意で、前記第１スイッチは、複数組の前記第１Ｐ型電界効果トランジスタのオンオフをそれぞれ独立して制御するように構成される複数の第１サブスイッチを含み、第２スイッチは、複数組の前記第２Ｎ型電界効果トランジスタのオンオフをそれぞれ独立して制御するように構成される複数の第２サブスイッチを含む。

任意で、複数の前記第１サブスイッチが複数組の前記第１Ｐ型電界効果トランジスタと一対一で対応して接続され、複数の前記第２サブスイッチが複数組の前記第２Ｎ型電界効果トランジスタと一対一で対応して接続される。

任意で、前記複数組の第１Ｐ型電界効果トランジスタの個数比と前記複数組の第２Ｎ型電界効果トランジスタの個数比とが同じである。

任意で、前記複数組の第１Ｐ型電界効果トランジスタのうちオンになるものの個数の調整比率と前記複数組の第２Ｎ型電界効果トランジスタのうちオンになるものの個数の調整比率とが同じである。

任意で、前記第１スイッチと前記第２スイッチのスイッチ制御信号が同じである。

本出願の実施例は、上記の給電回路を備える駆動用チップをさらに提供する。

本出願の実施例は、表示装置をさらに提供する。前記表示装置は、ＬＥＤ表示パネルと、駆動用チップとを備え、前記ＬＥＤ表示パネルがカソードコモン構造またはアノードコモン構造であり、前記駆動用チップは、前記ＬＥＤ表示パネルと接続され、上記の給電回路を備え、前記チャネル電流出力回路が複数あり、前記ＬＥＤ表示パネルがカソードコモン構造である場合、前記複数のチャネル電流出力回路がそれぞれ前記ＬＥＤ表示パネルの複数の発光ダイオードのアノードと接続され、
前記ＬＥＤ表示パネルがアノードコモン構造である場合、前記複数のチャネル電流出力回路がそれぞれ前記ＬＥＤ表示パネルの複数の発光ダイオードのカソードと接続される。

本出願の実施例における技術案をより明瞭に説明するため、以下、本出願の実施例の説明に必要な図面を簡単に説明する。
背景技術における給電回路の模式的構成図である。 本出願の実施例によるカレントミラーリングの原理を示す模式図である。 本出願の実施例による給電回路の模式図である。

以下、本出願の実施例に用いられる図面を参照しながら、本出願の実施例における技術案を説明する。

同様な符号は、図面において同様なものを示すので、１つの図面で定義された場合、その他の図面でさらに定義、解釈することが不要になる。また、本出願の説明において、「第１」、「第２」などの用語は、区別して説明するためのものにすぎず、相対重要性を明示または暗示するものではない。

図２は、本出願の実施例によるカレントミラーリングの原理を示す模式図である。図２に示すように、Ｎ型電界効果トランジスタ（ＮＭＯＳ）ＮＭ０とＮ型電界効果トランジスタＮＭ１とが同じゲート電圧Ｖｇ１を有する。Ｎ型電界効果トランジスタＮＭ２のゲート電圧をＶｇ２にし、Ｎ型電界効果トランジスタＮＭ０、Ｎ型電界効果トランジスタＮＭ１、Ｎ型電界効果トランジスタＮＭ２のドレイン電圧をそれぞれＶｄ０、Ｖｄ１、Ｖｄ２にする場合、もしＮ型電界効果トランジスタＮＭ１のゲート電圧Ｖｇ１がＮ型電界効果トランジスタＮＭ２のゲート電圧Ｖｇ２に等しく、かつＮ型電界効果トランジスタＮＭ１のドレイン電圧Ｖｄ１がＮ型電界効果トランジスタＮＭ２のドレイン電圧Ｖｄ２に等しいようになれば、Ｎ型電界効果トランジスタＮＭ１およびＮ型電界効果トランジスタＮＭ２の２つのデバイスが同じバイアス条件になる。したがって、Ｎ型電界効果トランジスタＮＭ１が属する分岐回路の電流Ｉ１がＮ型電界効果トランジスタＮＭ２が属する分岐回路の電流Ｉ２に等しく、つまり、電流Ｉ２が電流Ｉ１をミラーリングしたものとである。

図３は、本出願の実施例による給電回路の模式図である。図３に示すように、該給電回路は、基準電流発生回路３０１と、駆動回路３０２と、チャネル電流出力回路３０３とを含む。

基準電流発生回路３０１は、基準電流Ｉ０を生成するように構成される。任意で、前記基準電流発生回路３０１は、第１増幅器ＯＰ０と、抵抗ＲＥＸＴと、複数組の第１Ｐ型電界効果トランジスタＰＭ０と、第１スイッチＫ０とを備える。

第１、第２は、主に区別して説明するためのものである。第１増幅器ＯＰ０は、反転入力端子が、基準電圧ＶＲＥＦの入力端子として構成され、出力端子が、複数組の第１Ｐ型電界効果トランジスタＰＭ０のゲートと接続され、ゲート電圧ＶＧＡＴＥＰを提供するように構成され、非反転入力端子が抵抗ＲＥＸＴの第２端と接続される。抵抗ＲＥＸＴは、第１端が接地され、第２端が第１増幅器ＯＰ０の非反転入力端子および複数組の第１Ｐ型電界効果トランジスタＰＭ０のドレインと接続される。複数組の第１Ｐ型電界効果トランジスタＰＭ０は、ソースが電源と接続され、ゲートがそれぞれ第１増幅器ＯＰ０の出力端子と接続され、ドレインが、抵抗ＲＥＸＴの第２端と接続されて、抵抗ＲＥＸＴに基準電流Ｉ０を出力するように構成される。

基準電圧ＶＲＥＦは、チップ内部のバンドギャップ基準電圧源により生成されることができ、第１増幅器ＯＰ０と複数組の第１Ｐ型電界効果トランジスタＰＭ０と外部抵抗ＲＥＸＴとにより負帰還構造を構成し、これによって基準電流Ｉ０を得る。

式において、Ｉ０が基準電流を表し、Ｖｒｅｆが基準電圧を表し、Ｒｅｘｔが抵抗を表す。

第１スイッチＫ０は、複数組の第１Ｐ型電界効果トランジスタＰＭ０と接続され、各組の第１Ｐ型電界効果トランジスタＰＭ０のオンオフをそれぞれ独立して制御するように構成される。

図３に示すように、複数組の第１Ｐ型電界効果トランジスタＰＭ０は、４組（ＰＭ０：１、ＰＭ０：２、ＰＭ０：３、ＰＭ０：４）であり、例えば、４組の第１Ｐ型電界効果トランジスタＰＭ０の個数比がＭ：Ｍ：２Ｍ：４Ｍであり、各組の第１Ｐ型電界効果トランジスタＰＭ０は、ゲートが第１増幅器ＯＰ０の出力端子と接続され、ソースが電源と接続され、ドレインが抵抗ＲＥＸＴの、第１増幅器ＯＰ０と接続する第１端と接続される。なお、上記は、実施例にすぎず、限定するものではなく、実際の応用において、第１Ｐ型電界効果トランジスタＰＭ０の組の数がニーズに応じて柔軟に設定することができる。

第１スイッチＫ０は、複数組の第１Ｐ型電界効果トランジスタＰＭ０と一対一で対応して接続されるとともに、各組の第１Ｐ型電界効果トランジスタＰＭ０のオンオフをそれぞれ独立して制御するように構成される複数の第１サブスイッチ（Ｋ０：１、Ｋ０：２、Ｋ０：３、Ｋ０：４）を含む。各第１サブスイッチは、オンおよびオフの２種の状態を有し、つまり、ハイレベルに接続されるとオンになり、ローレベルに接続されるとオフになる。

図３に示すように、Ｋ０：１は、第１組の第１Ｐ型電界効果トランジスタＰＭ０：１のオンオフを制御するように構成され、Ｋ０：２は、第２組の第１Ｐ型電界効果トランジスタＰＭ０：２のオンオフを制御するように構成され、Ｋ０：３は、第３組の第１Ｐ型電界効果トランジスタＰＭ０：３のオンオフを制御するように構成され、Ｋ０：４は、第４組の第１Ｐ型電界効果トランジスタＰＭ０：４のオンオフを制御するように構成される。必要に応じて、Ｋ０：１、Ｋ０：２、Ｋ０：３、Ｋ０：４のオンをそれぞれ独立して制御することができ、これによってオンになる第１Ｐ型電界効果トランジスタＰＭ０の個数を制御することができる。

駆動回路３０２は、前記基準電流発生回路３０１と接続され、前記基準電流Ｉ０に基づいて、ミラー比が調整可能なミラー電流Ｉ１を生成するとともに、バイアス電圧およびゲート駆動電圧を出力するように構成される。

任意で、図３に示すように、駆動回路３０２は、第２Ｐ型電界効果トランジスタＰＭ１と、第２増幅器ＯＰ１と、第１Ｎ型電界効果トランジスタＮＭ０とを備える。

第２Ｐ型電界効果トランジスタＰＭ１は、ゲートが前記複数組の第１Ｐ型電界効果トランジスタＰＭ０のゲートと接続され、ソースが電源と接続され、ドレインが、ミラー電流Ｉ１を出力するように構成される。第２Ｐ型電界効果トランジスタＰＭ１と複数組の第１Ｐ型電界効果トランジスタＰＭ０とによりカウントミラーを構成し、同じ電圧バイアスでＭＯＳデバイスの電流がデバイスの寸法に正比例し、同じ寸法のＭＯＳデバイスを採用すれば、電流比がＭＯＳデバイスの個数によって決められ、したがって、ＭＯＳデバイスの個数を調整することにより、所望の電流比を得ることができる。したがって、第１スイッチＫ０を制御することにより、オンになる第１Ｐ型電界効果トランジスタＰＭ０の個数を調整することができ、これによってミラー電流Ｉ１の大きさを制御することができる。

図３に示すように、４組の第１Ｐ型電界効果トランジスタＰＭ０は、個数比がＭ：Ｍ：２Ｍ：４Ｍであり得、それぞれスイッチＫ０：１、Ｋ０：２、Ｋ０：３、Ｋ０：４により制御される。上記のスイッチを制御することにより、オンになる第１Ｐ型電界効果トランジスタＰＭ０の個数をＲ１×Ｍ（Ｒ１が１、２、３、４、５、６、７、８であり得る）とする場合、第２Ｐ型電界効果トランジスタＰＭ１と第１Ｎ型電界効果トランジスタＮＭ０との電流分岐回路において、カレントミラーリングに従って、分岐回路電流Ｉ１＝Ｎ／（Ｒ１×Ｍ）×Ｉ０であり、ただし、Ｉ１が出力するミラー電流を表し、Ｎが第２Ｐ型電界効果トランジスタＰＭ１の個数を表す。第１Ｐ型電界効果トランジスタＰＭ０、第２Ｐ型電界効果トランジスタＰＭ１のカレントミラーリングにより、精確に整合するミラー電流Ｉ１を得ることができる。

第２増幅器ＯＰ１は、反転入力端子が、参照電圧ＶＣＲＥＳの入力端子として構成され、出力端子が、ゲート駆動電圧ＶＧＡＴＥを提供するように構成され、非反転入力端子が、第１Ｎ型電界効果トランジスタＮＭ０のドレインと接続される。

第１Ｎ型電界効果トランジスタＮＭ０は、ゲートが前記第２増幅器ＯＰ１の出力端子と接続され、ソースが接地され、ドレインが、第２Ｐ型電界効果トランジスタＰＭ１のドレインおよび第２増幅器ＯＰ１の非反転入力端子と接続され、前記参照電圧ＶＣＲＥＳと同じバイアス電圧を提供するように構成される。

図３に示すように、第２Ｐ型電界効果トランジスタＰＭ１と、第１Ｎ型電界効果トランジスタＮＭ０と、第２増幅器ＯＰ１とにより構成される負帰還ループにより、第１Ｎ型電界効果トランジスタＮＭ０のドレイン電圧（すなわちバイアス電圧）を設定することができる。負帰還システムが定常状態である場合、第２増幅器ＯＰ１の２つの入力端子の電圧が同じである（わずかな差しかなく、これがループのオープンループゲインによって決められる）ため、第１Ｎ型電界効果トランジスタＮＭ０のドレイン電圧が第２増幅器ＯＰ１の反転入力電圧ＶＣＲＥＳに等しく、すなわち、バイアス電圧が、入力される参照電圧に等しい。

チャネル電流出力回路３０３は、前記駆動回路３０２と接続され、前記バイアス電圧およびゲート駆動電圧を受電するとともに、前記ミラー電流Ｉ０に基づいて、ミラー比が調整可能なチャネル電流Ｉｏｕｔを生成するように構成される。

図３に示すように、チャネル電流出力回路は、第３増幅器ＤＲＩＶＥＲ＿ＯＰと、第３Ｎ型電界効果トランジスタＮＭ２と、複数組の第２Ｎ型電界効果トランジスタＮＭ１と、第２スイッチＫ１とを備える。

第３増幅器ＤＲＩＶＥＲ＿ＯＰの非反転入力端子が第１Ｎ型電界効果トランジスタＮＭ０のドレインと接続されるため、第３増幅器ＤＲＩＶＥＲ＿ＯＰの非反転入力端子により入力される電圧が参照電圧ＶＣＲＥＳに等しい。第３Ｎ型電界効果トランジスタＮＭ２は、ゲートが前記第３増幅器ＤＲＩＶＥＲ＿ＯＰの出力端子と接続され、ソースが複数組の第２Ｎ型電界効果トランジスタＮＭ１のドレインおよび前記第３増幅器ＤＲＩＶＥＲ＿ＯＰの反転入力端子と接続され、ドレインが、前記チャネル電流を出力するように構成される。

負帰還システムが定常状態である場合、増幅器の２つの入力端子の電圧が同じであるため、第３増幅器ＤＲＩＶＥＲ＿ＯＰの反転入力端子により入力される電圧も参照電圧ＶＣＲＥＳに等しく、したがって、複数組の第２Ｎ型電界効果トランジスタＮＭ１にバイアス電圧を提供する場合、このバイアス電圧も参照電圧ＶＣＲＥＳに等しい。

複数組の第２Ｎ型電界効果トランジスタＮＭ１は、ドレインがそれぞれ前記第３増幅器ＤＲＩＶＥＲ＿ＯＰの反転入力端子と接続され、ゲートがそれぞれ前記第２増幅器ＯＰ１の出力端子と接続され、ソースが接地される。

第２スイッチＫ１は、複数組の前記第２Ｎ型電界効果トランジスタＮＭ１と接続され、各組の第２Ｎ型電界効果トランジスタＮＭ１のオンオフをそれぞれ独立して制御するように構成される。

任意で、図３に示すように、第２Ｎ型電界効果トランジスタＮＭ１は、４組（ＮＭ１：１、ＮＭ１：２、ＮＭ１：３、ＮＭ１：４）であり得、４組のｍｏｓトランジスタの個数比がＫ：Ｋ：２Ｋ：４Ｋである。各組の第２Ｎ型電界効果トランジスタＮＭ１は、第３増幅器ＤＲＩＶＥＲ＿ＯＰの反転入力端子および第３Ｎ型電界効果トランジスタＮＭ２のソースと接続されて、各組のＮ型電界効果トランジスタＮＭ１に同じバイアス電圧を提供する。なお、上記は、実施例にすぎず、限定するものではなく、実際の応用において、第２Ｎ型電界効果トランジスタＮＭ１の組の数がニーズに応じて設定することができる。

第２スイッチＫ１は、複数組の前記第２Ｎ型電界効果トランジスタＮＭ１と一対一で対応して接続されるとともに、各組の第２Ｎ型電界効果トランジスタＮＭ１のオンオフをそれぞれ独立して制御するように構成される複数の第２サブスイッチ（Ｋ１：１、Ｋ１：２、Ｋ１：３、Ｋ１：４）を含む。各第２サブスイッチは、２種の状態を有し、つまり、ハイレベルに接続されるとオンになり、ローレベルに接続されるとオフになる。

図３に示すように、Ｋ１：１は、第１組の第２Ｎ型電界効果トランジスタＮＭ１：１のオンオフを制御するように構成され、Ｋ１：２は、第２組の第２Ｎ型電界効果トランジスタＮＭ１：２のオンオフを制御するように構成され、Ｋ１：３は、第３組の第２Ｎ型電界効果トランジスタＮＭ１：３のオンオフを制御するように構成され、Ｋ１：４は、第４組の第２Ｎ型電界効果トランジスタＮＭ１：４のオンオフを制御するように構成される。

複数組の第２Ｎ型電界効果トランジスタＮＭ１は、個数比がＫ：Ｋ：２Ｋ：４Ｋであり得る。上記の第２スイッチＫ１を制御することにより、オンになる第２Ｎ型電界効果トランジスタＮＭ１の個数をＲ２×Ｋ（Ｒ２が１、２、３、４、５、６、７、８であり得る）とする場合、第１Ｎ型電界効果トランジスタＮＭ０の個数をＪとすると、第２Ｎ型電界効果トランジスタＮＭ１のゲート電圧がＶＧＡＴＥに等しく、ドレイン電圧がＶＣＲＥＳに等しいため、第２Ｎ型電界効果トランジスタＮＭ１と第３Ｎ型電界効果トランジスタＮＭ２との電流分岐回路において、カレントミラーリングに従って、精確な出力電流を得ることができ、分岐回路電流Ｉｏｕｔ＝Ｒ２×Ｋ／Ｊ×Ｉ１であり、Ｉｏｕｔがチャネル電流を表す。したがって、第２スイッチＫ１を制御することにより、オンになる第２Ｎ型電界効果トランジスタＮＭ１の個数Ｒ２×Ｋを調整することができ、これによって出力電流Ｉｏｕｔの大きさを制御することができる。

任意で、図３に示すように、駆動回路３０２は、前記第２増幅器ＯＰ１の出力端子および前記複数組の第２Ｎ型電界効果トランジスタＮＭ１のゲートと接続されるとともに、前記ゲート駆動電圧を大きくし、後段駆動能力を高めるように構成される駆動バッファＢｕｆｆｅｒをさらに備える。Ｂｕｆｆｅｒは、デバイス寸法が段階的に大きいいくつかのインバータまたはそれに類似する構成の回路であり得、例えば、直列接続される２つのインバータである。

任意で、複数組の第１Ｐ型電界効果トランジスタの個数比と前記複数組の第２Ｎ型電界効果トランジスタの個数比とが同じである。例えば、複数組の第１Ｐ型電界効果トランジスタＰＭ０の個数比がＭ：Ｍ：２Ｍ：４Ｍであり、複数組の第２Ｎ型電界効果トランジスタＮＮ１の個数比がＫ：Ｋ：２Ｋ：４Ｋである場合、個数比が同じであるとみなされる。

任意で、上記の前記複数組の第１Ｐ型電界効果トランジスタのうちオンになるものの個数の調整比率と前記複数組の第２Ｎ型電界効果トランジスタのうちオンになるものの個数の調整比率とが同じである。

つまり、上記のＲ１とＲ２とが等しい。オンになる第１Ｐ型電界効果トランジスタＰＭ０の個数は、第１スイッチＫ０により制御することができる。オンになる第１Ｐ型電界効果トランジスタＰＭ０の個数が、Ｍ、２Ｍ、３Ｍ、４Ｍ、５Ｍ、６Ｍ、７Ｍ、８Ｍであり得る。オンになる第２Ｎ型電界効果トランジスタＮＮ１の個数は、第２スイッチＫ１により制御することができる。オンになる第２Ｎ型電界効果トランジスタＮＮ１の個数が、Ｋ、２Ｋ、３Ｋ、４Ｋ、５Ｋ、６Ｋ、７Ｋ、８Ｋである。したがって、オンになる第１Ｐ型電界効果トランジスタＰＭ０の個数がＭである場合、オンになる第２Ｎ型電界効果トランジスタＮＮ１の個数がＫであり、オンになる第１Ｐ型電界効果トランジスタＰＭ０の個数が２Ｍである場合、オンになる第２Ｎ型電界効果トランジスタＮＮ１の個数が２Ｋであり、このようにする場合、オンになるものの個数の調整比率が同じであるとみなされる。

任意で、前記第１スイッチと第２スイッチのスイッチ制御信号が同じであり、これによって複数組の第１Ｐ型電界効果トランジスタのうちオンになるものの個数の調整比率と複数組の第２Ｎ型電界効果トランジスタのうちオンになるものの個数の調整比率とを同じにすることができ、すなわち、Ｒ１とＲ２とが等しいように制御する。スイッチ制御信号は、第１スイッチＫ０および第２スイッチＫ１を制御するものであり、スイッチ制御信号が同じである場合、すなわち、Ｋ０：１とＫ１：１の制御信号が同じであり、Ｋ０：２とＫ１：２の制御信号が同じであり、Ｋ０：３とＫ１：３の制御信号が同じであり、Ｋ０：４とＫ１：４の制御信号が同じであり、これによって、複数組の第１Ｐ型電界効果トランジスタＰＭ０の個数比と複数組の第２Ｎ型電界効果トランジスタＮＮ１の個数比とが同じである場合、オンになるものの個数の調整比率を同じにすることができ、すなわち、Ｒ１＝Ｒ２であり、これによって、２回のカレントミラーチングにより、

を得ることができる。

つまり、Ｒ１およびＲ２は、いずれもＲで表すことができ、相殺することができる。抵抗ＲＥＸＴの２回のミラーリングの比率を調整することにより、精確な出力電流Ｉｏｕｔを得ることができる。

任意で、出力電流が比較的小さいとき、Ｋ０：１およびＫ１：１だけをオンにし、このときに定電流源の精度が最適で、ＮＭ１：１の能力を超えるほど出力電流Ｉｏｕｔが増大するときにＫ０：２、Ｋ１：２をオンにし、このようにして、設定する出力電流Ｉｏｕｔの増大に従って、順にスイッチＫ０：１～４およびＫ１：１～４をオンにし、すなわち、電流が比較的小さいときにＮＭＯＳデバイスを比較的少なくオンにし、このようにしてチップの電流精度を高めることができる。ＮＭＯＳデバイスを線形領域に保つために、ＶＧＡＴＥ電圧をモニタリングする方式で判断することができ、ＶＧＡＴＥが高すぎたり低すぎたりすると、次の段のスイッチをオンにしまたは現在のスイッチをオフにする。任意で、コンパレータと論理回路とを設置することにより、ＶＧＡＴＥ電圧が高すぎまたは低すぎになるか否かを自動的に判断して、相応のスイッチ制御信号を出力して第１スイッチＫ０および第２スイッチＫ１を制御する。これによって、比較的大きい電流範囲でのカウントミラーの精度を保証するとともに、チップの消費電力を抑えることができる。下記の表においてスイッチのそれぞれのオン状態でのＲ値が示される。

このとき、下記の式に従ってチップの静止電流を算出する。

Ｉｄｉｓ＝Ｉｄｉｓ＿ａｎａ＋Ｉ０＋Ｉ１＋Ｌ×ＩＣＨ
ただし、Ｉｄｉｓがチップ全体の静止電流を表し、Ｉｄｉｓ＿ａｎａが他のアナログモジュールの静止電流を表し、Ｉ０、Ｉ１がそれぞれ給電回路における２つの分岐回路の電流を表し、Ｌが定電流出力チャネルの数を表し、ＩＣＨが定電流源チャネルにおけるアナログ回路の静止電流を表す。一般的に、Ｎ／Ｍ＞１かつＫ／Ｊ＞１を満たす。したがって、チップの静止電流のうち変化が比較的大きいのはＩ１である。

本出願の実施例による回路は、

を満たし、出力する定電流源電流Ｉｏｕｔが増大すると、Ｒがそれに従って増加し、Ｉ１が減少し、したがって、本出願の実施例による回路構造はチップの消費電力を効果的に削減できることがわかる。

本出願の実施例による給電回路は、駆動用チップに適用することができ、該駆動用チップがＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、発光ダイオード）表示パネルの駆動用チップであり得る。本出願の実施例は、表示装置をさらに提供し、該表示装置がＬＥＤ表示パネルと駆動用チップとを備え、前記ＬＥＤ表示パネルがカソードコモン構造またはアノードコモン構造である。駆動用チップは、前記ＬＥＤ表示パネルと接続され、駆動用チップが本出願の実施例による給電回路を備える。前記チャネル電流出力回路が複数ある。アノードコモンとは、同じ行にある複数の発光ダイオードのアノードが共通して接続され（例えば、＋５Ｖに接続する）、複数のチャネル電流出力回路の出力端子ＩＯＵＴがそれぞれ複数の発光ダイオードのカソードと接続され、カソードのレベルの異なることによって、異なる輝度を制御する。カソードコモン構造とは、同じ行にある複数の発光ダイオードのカソードが共通して接続され（例えば、接地される）、複数のチャネル電流出力回路の出力端子ＩＯＵＴがそれぞれ複数の発光ダイオードのアノードと接続され、アノードレベルの異なることによって、異なる輝度を制御する。

本出願の各実施例における各機能モジュールは、集積して１つの独立部分として形成してもよく、各モジュールがそれぞれ単独に存在してもよく、２つ以上のモジュールにより集積して１つの独立部分として形成してもよい。本明細書で言及される接続について、直接接続してもよく、間接的に接続してもよい。

産業上の利用可能性
本出願に係る技術案によれば、ミラー比が調整可能であるため、電流精度を高めることができ、比較的大きいチャネル電流が必要である場合、ミラー電流が依然として比較的小さく保たれることができ、これによって消費電力を抑えることができる。

１０１ 基準電流発生回路
１０２ カレントミラー回路
１０３ 電流出力回路
３０１ 基準電流発生回路
３０２ 駆動回路
３０３ チャネル電流出力回路。

Claims (15)

1. 基準電流を生成するように構成される基準電流発生回路と、
   前記基準電流発生回路と接続され、前記基準電流に基づいて、ミラー比が調整可能なミラー電流を生成するとともに、バイアス電圧およびゲート駆動電圧を出力するように構成される駆動回路と、
   前記駆動回路と接続され、前記バイアス電圧および前記ゲート駆動電圧を受電するとともに、前記ミラー電流に基づいて、ミラー比が調整可能なチャネル電流を生成するように構成されるチャネル電流出力回路と、
   を備えることを特徴とする給電回路。
2. 前記基準電流発生回路は、
   反転入力端子が基準電圧の入力端子として構成される第１増幅器と、
   第１端が接地され、第２端が前記第１増幅器の非反転入力端子と接続される抵抗と、
   ソースが電源と接続され、ゲートがそれぞれ前記第１増幅器の出力端子と接続され、ドレインが、前記抵抗の第２端と接続されて、前記抵抗に前記基準電流を出力するように構成される複数組の第１Ｐ型電界効果トランジスタと、
   前記複数組の第１Ｐ型電界効果トランジスタと接続され、各組の第１Ｐ型電界効果トランジスタのオンオフをそれぞれ独立して制御するように構成される第１スイッチと、
   を備えることを特徴とする請求項１に記載の給電回路。
3. 前記第１Ｐ型電界効果トランジスタは、４組設置されることを特徴とする請求項２に記載の給電回路。
4. 前記駆動回路は、
   ソースが電源と接続され、ゲートが前記複数組の第１Ｐ型電界効果トランジスタのゲートと接続され、ドレインが、前記ミラー電流を出力するように構成される第２Ｐ型電界効果トランジスタと、
   反転入力端子が、参照電圧の入力端子として構成され、出力端子が、前記ゲート駆動電圧を提供するように構成される第２増幅器と、
   ゲートが前記第２増幅器の出力端子と接続され、ソースが接地され、ドレインが、前記第２Ｐ型電界効果トランジスタのドレインおよび前記第２増幅器の非反転入力端子と接続され、前記参照電圧と同じ前記バイアス電圧を提供するように構成される第１Ｎ型電界効果トランジスタと、
   を備えることを特徴とする請求項２または３に記載の給電回路。
5. 前記チャネル電流出力回路は、
   非反転入力端子が前記第１Ｎ型電界効果トランジスタのドレインと接続される第３増幅器と、
   ゲートが前記第３増幅器の出力端子と接続され、ソースが前記第３増幅器の反転入力端子と接続され、ドレインが、前記チャネル電流を出力するように構成される第３Ｎ型電界効果トランジスタと、
   ドレインがそれぞれ前記第３増幅器の反転入力端子と接続され、ゲートがそれぞれ前記第２増幅器の出力端子と接続され、ソースが接地される、複数組の第２Ｎ型電界効果トランジスタと、
   複数組の前記第２Ｎ型電界効果トランジスタと接続され、各組の第２Ｎ型電界効果トランジスタのオンオフをそれぞれ独立して制御するように構成される第２スイッチと、
   を備えることを特徴とする請求項４に記載の給電回路。
6. 前記第２Ｎ型電界効果トランジスタは、４組設置される
   ことを特徴とする請求項５に記載の給電回路。
7. 前記駆動回路は、
   前記第２増幅器の出力端子および前記複数組の第２Ｎ型電界効果トランジスタのゲートと接続されるとともに、前記ゲート駆動電圧を大きくするように構成される駆動バッファをさらに備えることを特徴とする請求項５に記載の給電回路。
8. 前記駆動バッファは、直列接続される２つのインバータを含むことを特徴とする請求項７に記載の給電回路。
9. 前記第１スイッチは、複数組の前記第１Ｐ型電界効果トランジスタのオンオフをそれぞれ独立して制御するように構成される複数の第１サブスイッチを含み、
   第２スイッチは、複数組の前記第２Ｎ型電界効果トランジスタのオンオフをそれぞれ独立して制御するように構成される複数の第２サブスイッチを含むことを特徴とする請求項５に記載の給電回路。
10. 複数の前記第１サブスイッチが複数組の前記第１Ｐ型電界効果トランジスタと一対一で対応して接続され、
    複数の前記第２サブスイッチが複数組の前記第２Ｎ型電界効果トランジスタと一対一で対応して接続されることを特徴とする請求項９に記載の給電回路。
11. 前記複数組の第１Ｐ型電界効果トランジスタの個数比と前記複数組の第２Ｎ型電界効果トランジスタの個数比とが同じであることを特徴とする請求項５に記載の給電回路。
12. 前記複数組の第１Ｐ型電界効果トランジスタのうちオンになるものの個数の調整比率と前記複数組の第２Ｎ型電界効果トランジスタのうちオンになるものの個数の調整比率とが同じであることを特徴とする請求項１１に記載の給電回路。
13. 前記第１スイッチと前記第２スイッチのスイッチ制御信号が同じであることを特徴とする請求項１２に記載の給電回路。
14. 請求項１～１３のいずれか１項に記載の給電回路を備えることを特徴とする駆動用チップ。
15. ＬＥＤ表示パネルと、駆動用チップとを備え、
    前記ＬＥＤ表示パネルがカソードコモン構造またはアノードコモン構造であり、
    前記駆動用チップは、前記ＬＥＤ表示パネルと接続され、請求項１～１３のいずれか1項に記載の給電回路を備え、前記チャネル電流出力回路が複数あり、
    前記ＬＥＤ表示パネルがカソードコモン構造である場合、複数の前記チャネル電流出力回路がそれぞれ前記ＬＥＤ表示パネルの複数の発光ダイオードのアノードと接続され、
    前記ＬＥＤ表示パネルがアノードコモン構造である場合、複数の前記チャネル電流出力回路がそれぞれ前記ＬＥＤ表示パネルの複数の発光ダイオードのカソードと接続される
    ことを特徴とする表示装置。

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