JP2023548016A - 適応ノイズ低減を用いたデジタル画素センサー - Google Patents

Abstract

センサー装置は、電圧を生成するように構成された画素セルであって、画素セルは、光に応答して電荷を生成するように構成された１つまたは複数のフォトダイオードと、電荷を電圧に変換するための電荷蓄積デバイスとを含む、画素セルと、複数の集積メモリ回路を含む集積回路であって、画素セルの電荷蓄積デバイスから得られる第１の電圧に基づいて、第１の期間中に第１の電圧値を生成し、画素セルおよび集積回路からの固定パターンノイズによって生成される第２の電圧に基づいて、第２の期間発生する第２の電圧値を生成するように構成された集積回路と、第１の電圧値を第１のデジタル画素値に変換し、第２の電圧値を第２のデジタル画素値に変換するように構成された１つまたは複数のアナログ－デジタル変換器（ＡＤＣ）と、第２のデジタル値が閾値の値未満である場合に、第１のデジタル画素値および第２のデジタル画素値に基づいて第１の変更されたデジタル画素値を生成するように構成されたプロセッサとを備える。【選択図】図８

Description

関連出願の相互参照
本出願は、２０２０年１１月４日に出願された「ＤＰＳ ＷＩＴＨ ＴＴＳ ＡＮＤ ＳＩＮＧＬＥ ＤＩＧＩＴＡＬ ＤＯＵＢＬＥ ＳＡＭＰＬＩＮＧ（ＤＤＳ）ＱＵＡＮＴＩＺＡＴＩＯＮ」という名称の米国仮特許出願第６３／１０９，６６１号の優先権を主張し、その全体が参照により本明細書に明確に組み込まれる。

一般的な画像センサーは、ピクセルセルのアレイを含む。各ピクセルセルは、光子を電荷（例えば、電子または正孔）に変換することによって光を検知するためのフォトダイオードを含み得る。画像センサーはまた、生成された電荷を蓄積し、電荷を増幅し、増幅された電荷をアナログ－デジタル変換器（ＡＤＣ）に送信するように構成された集積回路を含むことができる。ＡＤＣは、デジタル画像生成のためのプロセスの一部として、蓄積された電荷をデジタル値に変換する（例えば、電荷を「量子化」する）。画素セルのアレイの各画素セルは、その画素に固有の電荷を記憶および量子化するための画素固有集積回路を含むことができる。

本開示は、画像センサーに関する。より具体的には、限定ではなく、本開示は、画素固有のＦＰＮ低減のためにデジタル二重サンプリング（ＤＤＳ）を有する二重量子化回路を組み込むように構成された集積回路を含む、個々の画素セルを組み込むデジタルイメージセンサーに関する。画像センサーは、オフセンサーでエクスポートされるデジタル画像を生成する前に、画素セルのアレイの個々の画素セルごとにＦＰＮを低減するためのオンセンサー処理動作を実行することができる。

いくつかの例では、装置が提供される。装置は、以下を含む：１．電圧を生成するように構成された画素セルであって、画素セルは、光に応答して電荷を生成するように構成された１つまたは複数のフォトダイオードと、電荷を電圧に変換するための電荷蓄積デバイスとを含む、画素セルと、複数の集積メモリ回路を含む集積回路であって、画素セルの電荷蓄積デバイスから得られる第１の電圧に基づいて、第１の期間中に第１の電圧値を生成し、画素セルおよび集積回路からの固定パターンノイズによって生成される第２の電圧に基づいて、第２の期間発生する第２の電圧値を生成するように構成された集積回路と、第１の電圧値を第１のデジタル画素値に変換し、第２の電圧値を第２のデジタル画素値に変換するように構成された１つまたは複数のアナログ－デジタル変換器（ＡＤＣ）と、第１のデジタル画素値および第２のデジタル画素値に基づいて第３のデジタル画素値を生成するように構成されたプロセッサとを備えるセンサー装置。

いくつかの態様では、プロセッサは、閾値画素値を決定し、第１のデジタル画素値を閾値画素値と比較するようにさらに構成され、プロセッサは、比較に基づいて第３のデジタル画素値を生成するように構成される。いくつかのさらなる態様では、第１のデジタル画素値を閾値画素値と比較することは、第１のデジタル画素値が閾値画素値以上であると決定することを含み、第３のデジタル画素値は第１のデジタル画素値である。

いくつかの代替態様では、第１のデジタル画素値を閾値画素値と比較することは、第１のデジタル画素値が閾値画素値未満であると決定することを含み、第３のデジタル画素値は第１のデジタル画素値と第２のデジタル画素値との間の差に基づいて生成される。いくつかのさらなる態様では、第１のデジタル画素値と第２のデジタル画素値との間の差に基づいて第３のデジタル画素値を生成することは、第１のデジタル画素値を表す２進数から第２のデジタル画素値を表す２進数を減算して、第３のデジタル画素値を表す２進数を生成することを含む。

いくつかの態様では、閾値画素値は、第１の期間および画素セルの構成に基づいて決定される。いくつかの態様では、閾値画素値は、センサー装置に通信可能に結合されたコンピューティングデバイス上で実行されている外部アプリケーションから受信される。

いくつかの態様では、第１のデジタル画素値はセンサー装置の第１のスタティックランダムアクセスメモリに記憶され、第２のデジタル画素値はセンサー装置の第２のスタティックランダムアクセスメモリに記憶され、第３のデジタル画素値を生成することは、第１のスタティックランダムアクセスメモリおよび第２のスタティックランダムアクセスメモリから、第１のデジタル画素値および第２のデジタル画素値にアクセスすることを含む。いくつかのさらなる態様では、集積回路は、第１の期間中に第１の電圧値を第１のスタティックランダムアクセスメモリに転送するように構成された第１のメモリスイッチと、第１の期間中に第２の電圧値を第１のスタティックランダムアクセスメモリに転送するように構成された第２のメモリスイッチと、第１および第２の期間中に第１のメモリスイッチおよび第２のメモリスイッチを開閉するように構成されたラッチとを備える。

いくつかの態様では、電荷蓄積デバイスは、第１の期間中に１つまたは複数のフォトダイオードからの電荷を電圧に変換し、第２の期間中に１つまたは複数のフォトダイオードからの電荷を変換しない。いくつかのさらなる態様では、画素セルは、第１の期間中に電荷蓄積デバイスを１つまたは複数のフォトダイオードに接続し、第１の期間後に電荷蓄積デバイスを１つまたは複数のフォトダイオードから切断するためのスイッチを備える。

いくつかの態様では、画素セルは、適応レンジゲートをさらに備え、画素セルは、適応レンジゲートが開かれるときに高利得フォーマットで、適応レンジゲートが閉じられるときに中利得フォーマットで、電荷を生成するように構成される。いくつかのさらなる態様では、電荷蓄積デバイスは第１の電荷蓄積デバイスであり、画素セルは第２の電荷蓄積デバイスをさらに備え、適応レンジゲートは１つまたは複数のフォトダイオードを第２の電荷蓄積デバイスに接続し、画素セルは、適応レンジゲートが閉じられて第２の電荷蓄積デバイスに１つまたは複数のフォトダイオードからの電荷を電圧に変換させるときに低利得フォーマットで電荷を生成するように構成される。

いくつかの態様では、電荷蓄積デバイスは第１の電荷蓄積デバイスであり、集積回路は、第１の電荷蓄積デバイスからの電荷を第３の電圧に変換するように構成された第２の電荷蓄積デバイスをさらに備え、第２の電圧値を生成することは、第２の電荷蓄積デバイスによって変換された第３の電圧に少なくとも基づいて生成される。

いくつかの態様では、センサー装置は、第３のデジタル画素値に基づいて増幅デジタル画素値を生成するように構成されたセンス増幅器をさらに備える。いくつかのさらなる態様では、センサー装置は、センス増幅器およびプロセッサを備える周辺処理システムをさらに備え、プロセッサは、増幅デジタル画素値を外部処理システムにエクスポートするようにさらに構成される。いくつかのさらなる態様では、プロセッサは、第１のデジタル画素値、第２の電圧値、および第３のデジタル画素値を外部処理システムにエクスポートするようにさらに構成され、外部処理システムは、第１のデジタル画素値、第１の電圧値、第２の電圧値、および第３のデジタル画素値に基づいて、第４のデジタル画素値を生成するようにさらに構成される。

いくつかの態様では、周辺処理システムは、１つまたは複数の追加のプロセッサから１つまたは複数の追加のデジタル画素値を受信し、増幅デジタル画素値および１つまたは複数の追加のデジタル画素値を使用してデジタル画像データを生成するように構成される。いくつかのさらなる態様では、周辺処理システムは、外部処理システム上で実行されている外部アプリケーションにデジタル画像データをエクスポートするようにさらに構成され、外部処理システムは、周辺処理システムから受信されたデジタル画像データに基づいて、外部アプリケーションによって生成されたデジタル画像を表示するように構成されたデジタルディスプレイを備える。

いくつかの例では、方法は、１つまたは複数のフォトダイオードで受信された光の電荷を変換することによって第１の電圧を生成することと、第１のメモリ回路を使用して、第１の電圧に基づいて、第１の期間中に第１の電圧値を生成することと、１つまたは複数のフォトダイオードを含む回路に存在する固定パターンノイズに基づいて第２の電圧を生成することと、第２のメモリ回路を使用して、第１の電圧に基づいて、第２の期間発生する第２の電圧値を生成することと、第１の電圧値を第１のデジタル画素値に変換し、第２の電圧値を第２のデジタル画素値に変換することと、第１のデジタル画素値および第２のデジタル画素値に基づいて第１の変更されたデジタル画素値を生成することとを含む。

以下の図を参照しながら、例示的な実施形態が説明される。

ニアアイディスプレイを含むシステムの一実施形態のブロック図である。 画像センサーおよびその動作の例を示す図である。 画像センサーおよびその動作の例を示す図である。 画像センサーおよびその動作の例を示す図である。 画像センサーおよびその動作の例を示す図である。 画像センサーおよびその動作の例を示す図である。 画像センサーおよびその動作の例を示す図である。 画素アレイの画素セルの例示的な内部構成要素を示す図である。 画像センサーの周辺回路および画素セルアレイの例示的な構成要素を示す図である。 画像センサーの周辺回路および画素セルアレイの例示的な構成要素を示す図である。 画像センサーの周辺回路および画素セルアレイの例示的な構成要素を示す図である。 画素固有の固定パターンノイズ低減のための画素セルおよび集積回路の一例を示す図である。 電荷捕捉期間中の構成要素活動の時系列を示すタイミング図である。 光を入力として受信し、デジタルデータを出力するためのデジタル画素センサーおよびフロー図を示す図である。 ノイズ補正閾値を利用する画素固有の固定パターンノイズ低減のための例示的なプロセスを示す図である。

これらの図は、例示のみを目的として本開示の実施形態を示している。本開示の原理またはうたわれている利点から逸脱することなく、示されている構造および方法の代替実施形態が採用されることが可能であるということを当業者なら以降の記述から容易に認識するであろう。

添付の図においては、同様の構成要素どうしおよび／または機能どうしが、同じ参照ラベルを有する場合がある。さらに、ダッシュと、同様の構成要素どうしの間を区別する第２のラベルとを参照ラベルの後に付けることによって、同じタイプの様々な構成要素が区別される場合がある。本明細書において第１の参照ラベルのみが使用されている場合には、その記述は、第２の参照ラベルとは関わりなく、同じ第１の参照ラベルを有する同様の構成要素のうちのいずれの構成要素にも適用可能である。

以下の説明では、説明の目的で、いくつかの発明の実施形態の完全な理解を提供するために、具体的な詳細が記載される。ただし、様々な実施形態がこれらの具体的な詳細なしに実践され得ることは明らかであろう。図および記述は、限定的であることを意図されているものではない。

デジタル画像センサーは、画素セルのアレイを含む。各ピクセルセルは、光子を電荷（例えば、電子または正孔）に変換することによって入射光を検知するためのフォトダイオードを含む。ピクセルセルのアレイのフォトダイオードによって生成された電荷は、次いで、アナログデジタル変換器（ＡＤＣ）によってデジタル値に量子化され得る。ＡＤＣは、例えば、比較器を使用して、電荷を表す電圧を１つまたは複数の量子化レベルと比較することによって、電荷を量子化することができ、比較結果に基づいてデジタル値が生成され得る。デジタル値は、次いで、デジタル画像を生成するためにメモリに記憶され得る。

デジタル画像データは、物体認識および追跡、ロケーション追跡、拡張現実（ＡＲ）、仮想現実（ＶＲ）などの様々なウェアラブルアプリケーションをサポートすることができる。これらおよび他のアプリケーションは、抽出技術を利用して、デジタル画像の画素のサブセットから、デジタル画像の態様（例えば、光レベル、風景、意味領域）および／またはデジタル画像の特徴（例えば、デジタル画像に表された物体およびエンティティ）を抽出することができる。例えば、アプリケーションは、反射された構造化光のピクセル（例えば、ドット）を識別し、ピクセルから抽出されたパターンを透過された構造化光と比較し、比較に基づいて深度算出を実施することができる。

アプリケーションはまた、２Ｄ検知と３Ｄ検知との融合を実施するために、構造化光の抽出されたパターンを提供する同じピクセルセルから２Ｄピクセルデータを識別することができる。オブジェクト認識および追跡を実施するために、アプリケーションはまた、オブジェクトの画像特徴のピクセルを識別し、ピクセルから画像特徴を抽出し、抽出結果に基づいて認識および追跡を実施することができる。これらのアプリケーションは、一般に、ホストプロセッサ上で実行され、ホストプロセッサは、画像センサーと電気的に接続され、相互接続を介してピクセルデータを受け取ることができる。ホストプロセッサ、画像センサー、および相互接続は、ウェアラブルデバイスの一部であり得る。

デジタル画像センサーは、光をデジタル画像データに変換する複雑な装置である。デジタル画像センサーの電力および精度は、様々なデバイスおよびアプリケーションにおいてデジタル画像センサーをどのように統合および実装するかについての重要な要因である。ＡＲなどのいくつかのアプリケーションは、現実世界の環境をより良く表すために、表示のためのより広い範囲のデジタル画素値から利益を得る。ハイダイナミックレンジ（ＨＤＲ）デジタル画像センサー（例えば、捕捉された光からより広い範囲のデジタル画素値を生成することができる画像センサー）は、明るい環境または暗い環境で特に有用である。ＨＤＲデジタル画像センサーは、環境内の光強度をより正確に表すために、電荷を捕捉してより広い範囲のデジタル画素値に変換するために特に敏感な画素セルを利用する。

ＨＤＲセンサーなどの強力なデジタル画素センサーはまた、デジタル画像の各画素に対してより正確なデジタル画素値を生成するための画素固有の集積回路を特徴とすることができる。例えば、ＨＤＲデジタル画像センサーは、個々の画素セルのアレイを含むことができ、アレイの個々の画素セルの各々は、光ベースの電荷を捕捉するためのシステムオンチップ（ＳＯＣ回路）を含むことができる。個々のＳＯＣ回路は、個々の画素のＳＯＣ回路によって変換された電荷を処理するように構成された対応する画素固有集積回路（特定用途向け集積回路、またはＡＳＩＣとも呼ばれる）に結合されてもよい。ＨＤＲを犠牲にすることなく、センサーをより容易にデバイスに統合するために、デジタル画像センサー上で個々の画素セルのフットプリントを可能な限り小さくすることが有利である。

ＨＤＲデジタル画像センサーを含む強力なセンサーは、固定パターンノイズ（ＦＰＮ）の影響を非常に受けやすい。ＦＰＮは、デジタル画素センサーの構成要素間の干渉および相対差によって生成される１つまたは複数の信号である。例えば、フォトダイオードに捕捉された光に起因しない残留電圧電荷が電荷蓄積デバイスに蓄積されると、固定パターンノイズが発生する可能性がある。したがって、電荷蓄積デバイスに蓄積された電荷、および電荷から生成された量子化デジタル画素値は、個々の画素セル内のフォトダイオードによって捕捉された光の強度を正確に反映しない。

ＦＰＮは、環境または内部ソースに由来し得る。例えば、デジタル画素センサーが光を捕捉する環境は、他のソースからの電磁放射など、光以外の追加の信号をも投射し得る。この放射は、電荷蓄積デバイスによって捕捉され、フォトダイオードから受信される信号を汚染し得る。近位構成要素などの内部ソースもまた、蓄積電荷をさらに汚染する信号を生成し得る。例えば、上述したように、非常にコンパクトな回路は、非常に多くの構成要素を極めて近接して含む。画素セルまたは集積回路内の構成要素からの放射は、ある構成要素から他の構成要素にドリフトし、測定される電荷の精度を変化させる可能性がある。残留信号はまた、構成要素が放電およびリセットされた後に構成要素内に残り、次の蓄積電荷が蓄積し始める前であっても歪む可能性がある。

ＨＤＲデジタル画素センサーを構成する高感度構成要素は、多くの場合、個々の画素ドメイン（例えば、画素セルおよび関連する集積回路）間の微小な差を含む。例えば、ＨＤＲ画素セル内の高感度フォトダイオードは、他の画素ドメインの他のフォトダイオードとはわずかに異なる速度で光に応答して電荷を生成し得る。したがって、２つの異なるフォトダイオードによって捕捉される同じ量の光であっても、２つの異なる生成電荷をもたらし得る。したがって、各個々の画素ドメインは、基礎となる成分の差に基づいて異なる固定パターンノイズを生成し得る。

固定パターンノイズを低減する方法は、ＡＤＣによる多重量子化動作を利用して、捕捉された低密度電荷に対する高電荷密度の差を決定することを含む。しかしながら、量子化動作は時間および電力を消費する動作であり、電池式電子機器などの限られた電力デバイスには特に不利である。さらに、多重量子化動作はＦＰＮ信号に対して明示的に実行されないため、回路内に捕捉されたＦＰＮの適切な近似を正確に反映しないことが多い。

デジタルダブルサンプリング（ＤＤＳ）は、異なる期間に画素アレイの複数の捕捉された状態を利用して、アレイ状態間の差を決定する。状態の違いに基づいて、外部構成要素は、ＦＰＮを識別し、表示前にデジタル画素画像の画素値を変更しようと試みることができる。しかしながら、ユニバーサルＤＤＳ動作は、画像全体にわたって一様に固定パターンノイズを除去するには十分ではない。例えば、デジタル画像のデジタル画素値のアレイにユニバーサルＤＤＳマスク値を適用すると、いくつかのデジタル画素値の適切なノイズ補正が得られる場合があるが、他のデジタル画素値のＦＰＮを過剰にまたは過少に補正する場合がある。静的ＤＤＳ「マップ」は、外部構成要素によって生成されてもよく、表示前に個々の画素レベルでデジタル画像のデジタル画素値を変更する。しかしながら、この静的ＤＤＳマップは、特にデジタル画像センサーが環境全体を移動する可能性があるデバイスに組み込まれている場合、環境内のＦＰＮの変化する発生源を反映しない。さらに、外部構成要素によるマスク／マップの適用は、アレイが既にセンサーからエクスポートされた後にデジタル画素値のアレイを変更するために追加の電力消費を必要とする場合がある。

本明細書に記載の実施形態は、センサー上二重量子化プロセスを実施するデジタル画素センサーに関する。より具体的には、個々の画素ドメインのアレイを実装するデジタル画素センサーが説明され、各ドメインは画素セルおよび対応するＡＳＩＣを含む。個々の画素ドメインは、光への曝露中に信号電荷を捕捉し、これが増幅および量子化され、次いで回路がリセットされる。その後、「リセット電荷」（または「ノイズ電荷」）が捕捉されて量子化され、曝露期間後の回路内の潜在ノイズを表す。電荷閾値が決定されることができ、量子化信号電荷が電荷閾値を満たさない場合、プロセッサはリセット電荷に基づいて以前に量子化された信号電荷を変更することができる。

いくつかの例では、センサー装置は、電圧を生成するように構成された画素セルであって、光に応答して電荷を生成するように構成された１つまたは複数のフォトダイオードと、電荷を電圧に変換するための電荷蓄積デバイスとを含む画素セルを備える。画素セルは、システムオンチップ（ＳＯＣ）画素の一部として構成されてもよく、画素セルのアレイ内の１つの画素セルであってもよい。画素セルは、光を受信したことに応答して電荷を生成する１つまたは複数のフォトダイオードを有するそれ自体の個別回路を含む。個々の画素セルおよび対応する個々の回路は、画素固有ドメインまたは画素ドメインと呼ばれることがある。生成および蓄積される電荷の量は、入射光の強度およびフォトダイオードが光に曝露される時間に基づいて変化し得る。後述するように、キャパシタなどの電荷蓄積デバイスは、１つまたは複数のフォトダイオードで生成された電荷を、画素値を生成するために使用され得るアナログ電圧信号に変換する。

いくつかの例では、センサー装置は、ＳＯＣ画素に結合された特定用途向け集積回路（ＡＳＩＣ）層に組み込まれた集積回路をさらに備える。集積回路は、電荷蓄積デバイスによって捕捉されたアナログ電圧信号と相互作用して処理するためのコンパレータおよび論理状態ラッチなどの構成要素を含む。例えば、集積回路は、画素セルの電荷蓄積デバイスから得られる第１の電圧に基づいて、第１の期間中に第１の電圧値を生成し、画素セルおよび集積回路からの固定パターンノイズによって生成される第２の電圧に基づいて、第２の期間生じる第２の電圧値を生成するように構成されてもよい。第１の期間中に捕捉される第１の電圧値は、電荷蓄積デバイスのための曝露期間中に電荷蓄積デバイスにおいて捕捉され変換される信号電圧であってもよい。例えば、第１の期間は、「曝露期間」と呼ばれる、電荷蓄積デバイスがＳＯＣ画素のフォトダイオードに結合されている期間であってもよい。

第１の期間は、電荷蓄積デバイスに電圧信号の変換を開始させるために電荷蓄積デバイスとフォトダイオードとの間の回路を閉じるためにスイッチが係合された時点で開始し得る。第１の期間は、電荷蓄積デバイスによる電圧信号のさらなる変換を防止するために、スイッチが後に係合されて電荷蓄積デバイスとフォトダイオードとの間の回路を開く時点で終了し得る。あるいは、第１の期間は、ＡＳＩＣに埋め込まれたスタティックランダムアクセスメモリ（ＳＲＡＭ）が電荷蓄積デバイスによって変換された蓄積電荷を完了した時点で終了し得る。第１の期間中に生成された第１の電圧値は、第１の期間中に電荷蓄積デバイス内で生成された統合電圧値を表し得る。この統合電圧値は、フォトダイオードが電荷蓄積デバイスに接続されている間にフォトダイオードの光取り込みから変換された電荷値、ならびに画素ドメインおよび／またはその環境によって本質的に生成される任意の追加の固定パターンノイズを含む。例えば、第１の電圧値は、電荷蓄積デバイスから得られる第１の電圧、ならびに画素ドメインに潜在する固定パターンノイズ信号に基づいて生成され得る。

第２の期間中に捕捉される第２の電圧値は、画素ドメインのリセットに続く期間中に電荷蓄積デバイスにおいて捕捉され変換されるリセット電圧であってもよい。例えば、第２の期間は、電荷蓄積デバイスがフォトダイオードに結合されていないが、電荷蓄積デバイスおよび／または画素ドメインの他の構成要素によって捕捉された潜在的な固定パターンノイズに起因して電圧信号ベースの電荷を生成している期間であり得る。例えば、第２の電圧値は、ＡＳＩＣのリセットパルスに追従して電荷蓄積デバイスおよびコンパレータによって生成される電圧値であり得る。したがって、第２の電圧値は、第１の期間中に発生するフォトダイオードからの電荷の変換なしに画素ドメインによって自然に生成される第２の電圧に基づいて生成することができる。

第２の期間は、第１の期間の後で、画素ドメイン内の回路のリセットパルスの後の時点で開始し得る。画素ドメイン内の回路のリセットは、第１の期間中に以前に捕捉された信号の画素ドメインをパージし、他の後続の曝露期間のために画素ドメインを準備するために開始され得る。この第２の期間中、電荷蓄積デバイスはフォトダイオードに接続されず、したがって、フォトダイオードによって捕捉された光から電荷を蓄積および変換しない。したがって、第２の期間中に捕捉された電荷は、曝露期間が発生していない間、画素ドメイン内の潜在電圧を表す。これらの潜在電圧は、環境に固有の固定パターンノイズおよびそれらが測定される画素固有ドメインに関連付けられる。第２の期間は、潜在電圧信号がＳＲＡＭによって適切に記憶されると、その後すぐに終了し得る。

いくつかの例では、センサー装置は、捕捉された電圧を１つまたは複数のデジタル画素値を含むデジタル画素データに変換するように構成された１つまたは複数のアナログ－デジタル変換器（ＡＤＣ）をさらに備える。具体的には、ＡＤＣは、電荷蓄積デバイスに記憶されたアナログ電圧信号を、画素セルにおける入射光の捕捉強度を表すデジタル画素値を含むデジタルデータに変換する（アナログ電圧信号を「量子化する」と呼ばれる）ことができる。例えば、ＡＤＣは、第１の電圧値を第１のデジタル画素値に変換し、第２の電圧値を第２のデジタル画素値に変換することができる。いくつかの実施形態では、第１の電圧値および第２の電圧値は、電圧値が受信される期間（したがって、電圧信号が送信されるＳＲＡＭ）に応じてＡＤＣによって異なるように変換されてもよい。例えば、第１の電荷（信号電荷）は、第１のＳＲＡＭに送信され、曝露期間中に捕捉された光およびＦＰＮの強度を表すのに十分な第１の捕捉期間中に９ビットのデジタル値に変換され得る。第２の電圧値は、捕捉されたＦＰＮの強度を正確に表しながら消費電力を低減するために異なるように変換されてもよい。例えば、第２の電荷（リセット電荷）は、第２の期間中に第２のＳＲＡＭに送信され、曝露期間中に捕捉されたＦＰＮの強度を表すのに十分な６ビットデジタル値に変換され得る。第１および第２のＳＲＡＭは、第１および第２のＳＲＡＭの異なる変換構成に基づいて、異なるサイズ、異なるサイズであり、異なる構成要素を含み、異なる材料などで作られることが理解されよう。

いくつかの例では、センサー装置は、ＡＤＣによって変換されたデジタル画素値を変更し、および／または新しいデジタル画素値を生成するように構成された１つまたは複数のプロセッサをさらに備える。例えば、プロセッサは、ＡＤＣによって量子化された第１のデジタル画素値および第２のデジタル画素値に基づいて第３のデジタル画素値を生成するように構成されてもよい。第３のデジタル画素値の生成は、センサーが、画素セルのアレイの画素セルによって捕捉され、オフセンサーエクスポートの前に第１のデジタル画素値からＦＰＮを低減することによって対応するＡＳＩＣで処理される光をより正確に表すことを可能にする。例えば、特定の画素ドメインで生成された潜在電圧信号から６ビットの数値に変換されている可能性のある第２のデジタル画素値は、曝露期間中に特定の画素ドメインで生成された電圧信号に基づいて９ビットの数値に変換されている可能性のある第１のデジタル画素値から減算されてもよい。結果として得られる第３のデジタル画素値（第１のデジタル画素値と第２のデジタル画素値との間の差を表す）は、特定の画素ドメインによって本質的に生成されるＦＰＮがない場合にフォトダイオードによって捕捉される電荷を近似することができる。

いくつかの例では、電荷蓄積デバイスは、第１の期間中に１つまたは複数のフォトダイオードからの電荷を電圧に変換し、第２の期間中に１つまたは複数のフォトダイオードからの電荷を変換しない。例えば、画素セルは、第１の期間中に電荷蓄積デバイスを１つまたは複数のフォトダイオードに接続し、第２の期間中に電荷蓄積デバイスを１つまたは複数のフォトダイオードから切断するためのスイッチを含み得る。スイッチは、電荷蓄積デバイスをフォトダイオードから分離し、ＳＯＣ画素の一部であってもよく、またはＳＯＣ画素を、捕捉および蓄積された電荷を処理するための対応する集積回路に接続するためのＳＯＣ画素の周辺のスイッチであってもよい。

場合によっては、画素ドメインによって生成されるＦＰＮは、曝露期間中に生成される全信号電荷と比較して比較的小さい。例えば、高強度（例えば、非常に明るい）光では、光を捕捉するセンサーおよび対応する画素ドメインは、画素ドメインによって本質的に生成されるＦＰＮよりも著しく大きい電荷値を生成し得る。第１および第２のデジタル画素値から変更されたデジタル画素値を生成することは、センサーのプロセッサが変更および任意の関連する計算を実行している間にエネルギーを消費する。場合によっては、第１のデジタル画素値からの固定パターンノイズの除去は、デジタル画像センサーによって生成されたデジタル画像をわずかに改善するだけであり得る。このわずかに有益な動作は依然としてエネルギーを消費し、エネルギーの損失の不利益は、固定パターンノイズの除去の利点を上回る。

いくつかの例では、集積回路は、閾値画素値を決定するようにさらに構成され、閾値画素値は、ＡＤＣによって量子化された第１のデジタル画素値に対応する閾値である。閾値画素値より大きい（または場合によっては閾値画素値に等しい）デジタル画素値は、デジタル画素値オフセンサーのエクスポートの前に変更操作を受けなくてもよい。これは、捕捉された光が非常に強い（例えば、非常に明るい光）場合、捕捉された電荷の比較的高い強度が固定パターンノイズを「かき消す」ためである。したがって、閾値画素値よりも小さい（または場合によっては閾値画素値に等しい）任意のデジタル画素値は、デジタル画素値オフセンサーのエクスポートの前に変更操作を受けてもよい。これは、信号電荷の強度がＦＰＮに近いほど、相対的に低い電荷の強度が固定パターンノイズで「汚染」されるためである。本質的に、捕捉された信号電荷の強度が低いほど、固定パターンノイズからなる電荷の割合が高くなる。これは、変換された第１のデジタル画素値と閾値画素値との比較によって決定されてもよい。

いくつかの例では、閾値画素値は、第１の期間および画素セルの構成に基づいて決定される。例えば、変更のための閾値画素値は、電荷蓄積デバイスが電荷を変換する期間（例えば、曝露期間）および画素セルの構成の種類に基づくことができ、蓄積された電圧を閾値電圧と比較することによって確立され得る。例えば、より長い曝露期間およびより高感度のフォトダイオードは、画素セルで捕捉されるより高い電圧信号をもたらすことが多い。閾値画素値は、デジタル画像センサーまたはデジタル画像センサーと通信する外部アプリケーションによって、これらの要因に基づいて決定および／または修正され得る。いくつかの実施形態では、閾値画素値は、１つまたは複数の画素ドメインで検出されたＦＰＮのレベルに基づいて設定される。例えば、閾値画素値は、デジタル画素センサーの前のフレームキャプチャで量子化されたＦＰＮの平均値、中央値、または最頻値に比例して設定されてもよい。いくつかの例では、閾値画素値は、センサー装置に通信可能に結合されたコンピューティングデバイス上で実行されている外部アプリケーションから受信されたデータに基づいて決定される。例えば、本明細書に記載のデジタル画素センサーは、デジタル画素センサーによって生成されたデジタル画像を利用して、デジタル画素センサーによって捕捉された環境をユーザに表示するためにＶＲまたはＡＲ表示デバイスに結合されてもよい。環境は、実行中のアプリケーションに基づいて生成されたデジタル画像の多かれ少なかれ精度を必要とする場合がある（例えば、ＡＲアプリケーションは、ディスプレイの「パススルー」の性質のためにより低い分解能のアーチファクトを生成する場合があるが、ＶＲアプリケーションは、環境の「没入」を改善するためにより高い分解能の画像を必要とする場合がある。アプリケーションの性質上、閾値は、電力を節約するために、またはリソース集約的な通信を低減するために、適宜設定され得る。

いくつかの例では、第１の変更されたデジタル画素値を生成することは、第１のデジタル画素値および第２のデジタル画素値に基づいて差分値を決定することと、差分値に基づいて第１のデジタル画素値を変更することとを含む。これは、第１のデジタル画素値の総信号電荷から画素ドメインの量子化固定パターンノイズを表す第２のデジタル画素値を減算することを含むことができる。結果として生じる差は、画素ドメインによって生成されたＦＰＮを伴わずにフォトダイオードによって光から捕捉された信号を表す。

上記のように、いくつかの例では、第１のデジタル画素値はセンサー装置の第１のスタティックランダムアクセスメモリに記憶され、第２のデジタル画素値はセンサー装置の第２のスタティックランダムアクセスメモリに記憶され、第３のデジタル画素値を生成することは、第１のスタティックランダムアクセスメモリおよび第２のスタティックランダムアクセスメモリから、第１のデジタル画素値および第２のデジタル画素値にアクセスすることを含む。例えば、第１のデジタル画素値を記憶するために使用される第１のＳＲＡＭおよび第２のデジタル画素値を記憶するために使用される第２のＳＲＡＭは、両方の値をオンセンサープロセッサに送信して、ＦＰＮ低減に関連する計算を実行することができる。いくつかの例では、第１および第２のＳＲＡＭの両方は、対応する期間に画素ドメインによって生成されたそれぞれの電圧値をＳＲＡＭに転送するように構成されたスイッチを介してＡＳＩＣの残りの部分に結合される。ＡＳＩＣ内のラッチは、電圧をデジタル画素値に変換するために、これらの期間においてスイッチを開閉するように構成されてもよい。

いくつかの例では、スイッチを利用してＳＲＡＭをＡＳＩＣの残りの部分に接続する代わりに、集積回路はＡＤＣデジタルカウンタを利用して曝露期間を追跡し、各期間中にそれぞれＳＲＡＭをリセットし、ＳＲＡＭに信号を送信することができる。例えば、集積回路は、第１の期間および第２の期間中に、デジタル画素センサーによるフレームキャプチャの現在の期間を示す一連のＡＤＣカウント信号を受信するようにさらに構成されてもよい。したがって、第１の電圧値および第２の電圧値を生成することは、一連のＡＤＣカウント信号に基づいており、第１および第２の電圧信号を対応する第１および第２のＳＲＡＭに送信するときに物理構成要素スイッチの使用を必要としない。

いくつかの例では、適応レンジゲートおよび追加の電荷蓄積デバイスを画素セルに統合して、画素ドメインによって変換され得る光強度のダイナミックレンジを増加させることができる。例えば、適応レンジゲートおよび／または適応レンジゲートを介してフォトダイオードに接続された追加のキャパシタは、画素セルが高、中、または低利得の光強度キャプチャ、またはその間の任意のレンジを生成することを可能にし得る。いくつかの例では、ＡＳＩＣは、画素セルとＡＳＩＣとの間に追加の電荷蓄積デバイスを含むことができる。追加の画素セルは、画素ドメインが第１の電圧値および／または第２の電圧値のいずれかに関してＤＤＳ動作を実行することを可能にするように構成され得る。例えば、第１および第２の電圧を生成するときの電圧サンプリング精度を改善するために、画素セルとＡＳＩＣとの間に追加の容量を含めることができる。

いくつかの例では、デジタル画素センサーの周辺処理システムにセンス増幅器が含まれてもよい。センス増幅器は、デジタル画素値オフセンサーのエクスポートの前に量子化デジタル画素値の信号を増幅するように構成されてもよい。

いくつかの例では、プロセッサは、第１の変更されたデジタル画素値を周辺処理システムにエクスポートするようにさらに構成される。周辺処理システムは、オフセンサーアプリケーションまたはプロセスの一部として使用されるデジタル画像を生成するように構成されたオンセンサー処理システムであってもよい。例えば、デジタル画素センサーの周辺部は、デジタル画像を作成するためにデジタル画素値のアレイをコンパイルするために利用されるいくつかのデジタル画素値を、デジタル画像センサーの各画素ドメインから受信することができる。デジタル画像は、変更されたデジタル画素値のアレイを使用してデジタル画像を表示するように構成されたオフセンサー表示モジュールにエクスポートされてもよい。

いくつかの例では、プロセッサは、第３のデジタル画素値、第１の電圧値、および第２の電圧値に基づいて、第４のデジタル画素値を生成するように構成された外部処理システムに第１の電圧値および第２の電圧値をエクスポートするようにさらに構成される。外部処理システムは、センサーから外れて生じる補足的なノイズ低減動作の一部として第３のデジタル画素値をさらに変更して、新しい第４のデジタル画素値を生成することができる。例えば、オンセンサープロセッサによって実行されるＦＰＮを除去するための変更に加えて、第２のオフセンサープロセッサは、ＡＲまたはＶＲアプリケーションなどのアプリケーションの一部としての表示および対話のためにデジタル画像のデジタル画素値をさらに変更することができる。これに関して生成されたデジタル画像は、外部処理システム、例えばアプリケーションを組み込んだデジタル表示システムによって利用されて、画素ドメインによって生成された第３のデジタル画素値を部分として含む画像を表示することができる。したがって、デジタル画像は、フレーム捕捉中に多くの画素ドメインによって生成された多くのデジタル画素値で構成され得る。

いくつかの例では、方法は、アプリケーションシステムおよびセンサー装置に関して上述したプロセスを含む。開示される技法は、人工現実システムを含むか、または人工現実システムに関連して実装され得る。人工現実は、例えば、仮想現実（ＶＲ）、拡張現実（ＡＲ）、複合現実（ＭＲ）、ハイブリッド現実、またはそれらの何らかの組合せおよび／もしくは派生物を含み得る、ユーザへの提示前に何らかの様式で調節されている現実の形態である。人工現実コンテンツは、完全に生成されたコンテンツ、またはキャプチャされた（例えば、現実世界の）コンテンツと組み合わせられた生成されたコンテンツを含み得る。人工現実コンテンツは、ビデオ、オーディオ、触覚フィードバック、またはそれらの何らかの組合せを含み得、それらのいずれも、単一のチャネルまたは複数のチャネルにおいて提示され得る（観察者に３次元効果をもたらすステレオビデオなど）。加えて、いくつかの実施形態においては、人工現実はまた、例えば、人工現実におけるコンテンツを作り出すために使用される、および／または、さもなければ、人工現実において使用される（例えば、人工現実における活動を実施する）、アプリケーション、製品、アクセサリ、サービス、またはそのいくつかの組合せに関連付けられることが可能である。人工現実コンテンツを提供する人工現実システムは、ホストコンピュータシステムに接続されたヘッドマウントディスプレイ（ＨＭＤ）、スタンドアロンＨＭＤ、モバイルデバイスまたはコンピューティングシステム、あるいは、１人または複数の観察者に人工現実コンテンツを提供することが可能な任意の他のハードウェアプラットフォームを含む、様々なプラットフォーム上に実装され得る。

図１は、ニアアイディスプレイ１００を含むシステムの一実施形態のブロック図である。システムは、制御回路１７０に各々接続された、ニアアイディスプレイ１００と、撮像デバイス１６０と、入出力インターフェース１８０と、画像センサー１２０ａ～１２０ｄおよび１５０ａ～１５０ｂとを含む。システム１００は、ヘッドマウントデバイス、ウェアラブルデバイスなどとして構成され得る。

ニアアイディスプレイ１００は、ユーザにメディアを提示するディスプレイである。ニアアイディスプレイ１００によって提示されるメディアの例は、１つまたは複数の画像、ビデオ、および／またはオーディオを含む。いくつかの実施形態では、オーディオは、外部デバイス（例えば、スピーカおよび／またはヘッドフォン）を介して提示され、この外部デバイスは、ニアアイディスプレイ１００および／または制御回路１７０からオーディオ情報を受信し、そのオーディオ情報に基づいてオーディオデータをユーザに提示する。いくつかの実施形態では、ニアアイディスプレイ１００はまた、ＡＲアイウェアグラスとして働き得る。いくつかの実施形態では、ニアアイディスプレイ１００は、コンピュータ生成された要素（例えば、画像、ビデオ、音）を用いて、物理的現実世界の環境のビューを増強する。

ニアアイディスプレイ１００は、導波路ディスプレイアセンブリ１１０、１つまたは複数の位置センサー１３０、および／または慣性測定ユニット（ＩＭＵ）１４０を含む。導波路ディスプレイアセンブリ１１０は、ソースアセンブリと、出力導波路と、コントローラとを含み得る。

ＩＭＵ１４０は、位置センサー１３０のうちの１つまたは複数から受信された測定信号に基づいて、ニアアイディスプレイ１００の初期位置に対するニアアイディスプレイ１００の推定位置を指示する高速較正データを生成する電子デバイスである。

撮像デバイス１６０は、様々なアプリケーションのための画像データを生成し得る。例えば、撮像デバイス１６０は、制御回路１７０から受信された較正パラメータに従って低速較正データを提供するために画像データを生成し得る。撮像デバイス１６０は、例えば、ユーザのロケーション追跡を実施するために、ユーザが位置する物理的環境の画像データを生成するための画像センサー１２０ａ～１２０ｄを含み得る。撮像デバイス１６０は、例えば、ユーザの関心オブジェクトを識別するために、ユーザの注視点を決定するための画像データを生成するための画像センサー１５０ａ～１５０ｂをさらに含み得る。

入出力インターフェース１８０は、ユーザが制御回路１７０にアクション要求を送信することを可能にするデバイスである。アクション要求は、特定のアクションを実行するための要求である。例えば、アクション要求は、アプリケーションを開始もしくは終了すること、または特定のアクションをアプリケーション内で実行することであってよい。

制御回路１７０は、撮像デバイス１６０、ニアアイディスプレイ１００、および入出力インターフェース１８０のうちの１つまたは複数から受信された情報に従って、ユーザへの提示のためのメディアをニアアイディスプレイ１００に提供する。いくつかの例では、制御回路１７０は、ヘッドマウントデバイスとして構成されたシステム１００内に収容され得る。いくつかの例では、制御回路１７０は、システム１００の他の構成要素と通信可能に結合されたスタンドアロンコンソールデバイスであり得る。図１に示される例では、制御回路１７０は、アプリケーションストア１７２と、追跡モジュール１７４と、エンジン１７６とを含む。

アプリケーションストア１７２は、制御回路１７０によって実行するための１つまたは複数のアプリケーションを記憶する。アプリケーションは、プロセッサによって実行されたとき、ユーザへの提示のためのコンテンツを生成する命令のグループである。アプリケーションの例は、ゲームアプリケーション、会議アプリケーション、ビデオ再生アプリケーション、または他の好適なアプリケーションを含む。

追跡モジュール１７４は、１つまたは複数の較正パラメータを使用してシステム１００を較正し、ニアアイディスプレイ１００の位置の決定における誤差を低減するために、１つまたは複数の較正パラメータを調整し得る。

追跡モジュール１７４は、撮像デバイス１６０からの低速較正情報を使用して、ニアアイディスプレイ１００の移動を追跡する。追跡モジュール１７４はまた、高速較正情報からの位置情報を使用して、ニアアイディスプレイ１００の基準点の位置を決定する。

エンジン１７６は、システム１００内でアプリケーションを実行し、追跡モジュール１７４から、ニアアイディスプレイ１００の位置情報、加速度情報、速さ情報、および／または予測された将来の位置を受信する。いくつかの実施形態では、エンジン１７６によって受信された情報は、ユーザに提示されるコンテンツのタイプを決定する導波路ディスプレイアセンブリ１１０への信号（例えば、ディスプレイ命令）をもたらすために使用され得る。例えば、インタラクティブ体験を提供するために、エンジン１７６は、（例えば、追跡モジュール１７４によって提供される）ユーザのロケーション、または（例えば、撮像デバイス１６０によって提供される画像データに基づく）ユーザの注視点、（例えば、撮像デバイス１６０によって提供される画像データに基づく）物体とユーザとの間の距離に基づいて、ユーザに提示されるべきコンテンツを決定し得る。

図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図２Ｅ、および図２Ｆは、画像センサー２００（例えば、デジタル画像センサー）およびその動作の例を示す。図２Ａに示されるように、画像センサー２００は、画素セル２０１を含む画素セルのアレイを含むことができ、画像の画素に対応するデジタル強度データを生成することができる。画素セル２０１は、画像センサー２００内の画素セルのアレイの一部であってもよい。図２Ａに示されるように、画素セル２０１は、１つまたは複数のフォトダイオード２０２と、電子シャッタスイッチ２０３と、転送スイッチ２０４と、リセットスイッチ２０５と、電荷蓄積デバイス２０６と、量子化器２０７とを含み得る。量子化器２０７は、画素セル２０１によってのみアクセス可能な画素レベルＡＤＣとすることができる。フォトダイオード２０２は、例えば、Ｐ－Ｎダイオード、Ｐ－Ｉ－Ｎダイオード、またはピン止めダイオードを含み得るが、電荷蓄積デバイス２０６は、転送スイッチ２０４の浮遊拡散ノードであり得る。フォトダイオード２０２は、曝露期間内に光を受光すると電荷を生成および蓄積することができ、曝露期間内に生成される電荷の量は、光の強度に比例することができる。

曝露期間は、イネーブルされたときにフォトダイオード２０２によって生成された電荷を遠ざけることができる、ＡＢ信号が電子シャッタスイッチ２０３を制御するタイミングと、イネーブルされたときにフォトダイオード２０２によって生成された電荷を電荷蓄積デバイス２０６に転送することができる、ＴＸ信号が転送スイッチ２０４を制御するタイミングとに基づいて定義され得る。例えば、図２Ｂを参照すると、ＡＢ信号は、時刻Ｔ０においてアサート停止されて、フォトダイオード２０２が電荷を生成し、フォトダイオード２０２が飽和するまで電荷の少なくとも一部を残留電荷として蓄積することを可能にすることができる。Ｔ０は、露光期間の開始をマークすることができる。ＴＸ信号は、転送スイッチ２０４を部分的オン状態に設定して、飽和後にフォトダイオード２０２によって生成された追加の電荷（例えば、オーバーフロー電荷）を電荷蓄積デバイス２０６に転送することができる。時刻Ｔ１において、ＴＧ信号をアサートして、電荷蓄積デバイス２０６に残留電荷を転送することができるので、時刻Ｔ０における曝露期間の開始から、電荷蓄積デバイス２０６は、フォトダイオード２０２が生成した電荷をすべて蓄積することができる。

時刻Ｔ２において、ＴＸ信号は、フォトダイオード２０２から電荷蓄積デバイス２０６を隔離するためにアサート解除され得るが、ＡＢ信号は、フォトダイオード２０２によって生成された電荷を遠くへ誘導するためにアサートされ得る。時刻Ｔ２は、曝露期間の終了をマークすることができる。時刻Ｔ２における電荷蓄積デバイス２０６の両端のアナログ電圧は、電荷蓄積デバイス２０６に蓄積された電荷の総量を表すことができ、これは、曝露期間内にフォトダイオード２０２によって生成された電荷の総量に対応し得る。ＴＸ信号およびＡＢ信号の両方は、画素セル２０１の一部とすることができるコントローラ（図２Ａには図示せず）によって生成され得る。アナログ電圧が量子化された後、リセットスイッチ２０５は、ＲＳＴ信号によってイネーブルされて、電荷蓄積デバイス２０６内の電荷を除去して、次の測定に備えることができる。

図２Ｃは、画素セル２０１の追加の構成要素を示す。図２Ｃに示されるように、画素セル２０１は、電荷蓄積デバイス２０６における電圧をバッファーし、その電圧を量子化器２０７に出力することができるソースフォロワ２１０を含むことができる。電荷蓄積デバイス２０６およびソースフォロワ２１０は、電荷測定回路２１２を形成することができる。ソースフォロワ２１０は、ソースフォロワ２１０を流れる電流を設定するバイアス電圧Ｖ_ＢＩＡＳによって制御される電流源２１１を含むことができる。量子化器２０７は、コンパレータを含むことができる。電荷測定回路２１２および量子化器２０７はともに処理回路２１４を形成することができる。コンパレータは、量子化出力を画素値２０８として記憶するためにメモリ２１６とさらに結合される。メモリ２１６は、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスなどのメモリデバイスのバンクを含むことができ、各メモリデバイスはビットセルとして構成される。バンク内のメモリデバイスの数は、量子化出力の分解能に基づくことができる。例えば、量子化出力が１０ビット分解能を有する場合、メモリ２１６は、１０個のＳＲＡＭビットセルのバンクを含むことができる。画素セル２０１が、異なる波長チャネルの光を検出するために複数のフォトダイオードを含む場合、メモリ２１６は、ＳＲＡＭビットセルの複数のバンクを含むことができる。

量子化器２０７は、時刻Ｔ２後にアナログ電圧を量子化して画素値２０８を生成するようにコントローラによって制御することができる。図２Ｄは、量子化器２０７によって実行される例示的な量子化動作を示す。図２Ｄに示されるように、量子化器２０７は、比較決定（図２Ｃおよび図２Ｄにおいて「ラッチ」とラベル付けされている）を生成するために、ソースフォロワ２１０によって出力されたアナログ電圧を傾斜基準電圧（図２Ｃおよび図２Ｄにおいて「ＶＲＥＦ」とラベル付けされている）と比較することができる。決定が作動するためにかかる時間は、アナログ電圧の量子化の結果を表すためにカウンタによって測定され得る。いくつかの例では、時間は、傾斜基準電圧が開始点にあるときにカウントを開始する自走カウンタによって測定することができる。自走カウンタは、クロック信号（図２Ｄでは「クロック」とラベル付けされている）に基づいて、かつ傾斜基準電圧が上昇（または下降）するにつれて、そのカウント値を周期的に更新することができる。コンパレータ出力は、傾斜基準電圧がアナログ電圧に一致するときに作動する。コンパレータ出力の作動は、カウント値をメモリ２１６に記憶させることができる。カウント値は、アナログ電圧の量子化出力を表すことができる。再び図２Ｃを参照すると、メモリ２１６に記憶されたカウント値は、画素値２０８として読み出され得る。

図２Ａおよび図２Ｃにおいて、画素セル２０１は、処理回路２１４（電荷測定回路２１２および量子化器２０７を含む）およびメモリ２１６を含むものとして示されている。いくつかの例では、処理回路２１４およびメモリ２１６は、画素セル２０１の外部にあってもよい。例えば、画素セルのブロックが、各画素セルのフォトダイオード（複数可）によって生成された電荷を量子化し、量子化結果を記憶するために、処理回路２１４およびメモリ２１６を共有し、交代でアクセスすることができる。

図２Ｅは、画像センサー２００の追加の構成要素を示す。図２Ｅに示すように、画像センサー２００は、画素セル２０１ａ０～ａ３、２０１ａ４～ａ７、２０１ｂ０～ｂ３、または２０１ｂ４～ｂ７などの行および列に配置された画素セル２０１を含む。各画素セルは、１つまたは複数のフォトダイオード２０２を含み得る。画像センサー２００は、処理回路２１４（例えば、電荷測定回路２１２およびコンパレータ／量子化器２０７）およびメモリ２１６を備える量子化回路２２０（例えば、量子化回路２２０ａ０、ａ１、ｂ０、ｂ１）をさらに含む。図２Ｅの例では、４つの画素セルのブロックは、ブロックレベルＡＤＣ（例えば、コンパレータ／量子化器２０７）と、マルチプレクサ（図２Ｅには図示せず）を介したブロックレベルメモリ２１６とを含むことができるブロックレベル量子化回路２２０を共有することができ、各画素セルは、電荷を量子化するために量子化回路２２０に交代でアクセスする。例えば、画素セル２０１ａ０～ａ３は量子化回路２２０ａ０を共有し、画素セル２０１ａ４～ａ７は量子化回路２２１ａ１を共有し、画素セル２０１ｂ０～ｂ３は量子化回路２２０ｂ０を共有し、画素セル２０１ｂ４～ｂ７は量子化回路２２０ｂ１を共有する。いくつかの例では、各画素セルは、その専用量子化回路を含むか、または有し得る。

さらに、画像センサー２００は、カウンタ２４０およびデジタル－アナログ変換器（ＤＡＣ）２４２などの他の回路をさらに含む。カウンタ２４０は、カウント値をメモリ２１６に供給するためのデジタルランプ回路として構成することができる。カウント値はまた、図２Ｃおよび図２ＤのＶＲＥＦなどのアナログランプを生成するためにＤＡＣ２４２に供給されることができ、アナログランプは、量子化動作を実行するために量子化器２０７に供給され得る。画像センサー２００は、カウンタ値を表すデジタルランプ信号、およびアナログランプ信号を画素セルの異なるブロックの処理回路２１４に分配するためのバッファー２３０ａ、２３０ｂ、２３０ｃ、２３０ｄなどを含むバッファーネットワーク２３０をさらに含み、それにより、任意の所与の時点で、各処理回路２１４は同じアナログランプ電圧および同じデジタルランプカウンタ値を受信する。これは、異なる画素セルによって出力されるデジタル値の差が、画素セルによって受信されるデジタルランプ信号／カウンタ値およびアナログランプ信号の不一致によるのではなく、画素セルによって受信される光の強度の差によるものであることを保証するためである。

画像センサー２００からの画像データは、ホストプロセッサ（図２Ａ～図２Ｅには図示せず）に送信されて、物体２５２を識別および追跡すること、または図２Ｆに示す画像センサー２００に関して物体２５２の深度検知を実行することなどの異なるアプリケーションをサポートすることができる。すべてのこれらの用途について、画素セルのサブセットのみが、関連情報（例えば、物体２５２の画素データ）を提供するが、画素セルの残りは、関連情報を提供しない。例えば、図２Ｆを参照すると、時刻Ｔ０において、画像センサー２００の画素セル２５０のグループが、物体２５２によって反射された光を受信するが、時刻Ｔ６において、物体２５２は、（例えば、物体２５２の移動、画像センサー２００の移動、またはその両方により）位置を変えていることがあり、画像センサー２００の画素セル２７０のグループが、物体２５２によって反射された光を受信する。時刻Ｔ０およびＴ６の両方において、画像センサー２００は、送信される画素データの量を減らすために、疎画像フレームとして、画素セル２６０および２７０のグループからの画素データのみをホストプロセッサに送信することができる。そのような構成は、より高いフレームレートでより高い分解能の画像の送信を可能にすることができる。例えば、より多くの画素セルを含むより大きい画素セルアレイが、画像分解能を改善するために、物体２５２を撮像するために使用され得るが、改善された画像分解能を提供するために必要とされる帯域幅および電力は、物体２５２の画素データを提供する画素セルを含む画素セルのサブセットのみが、画素データをホストプロセッサに送信するとき、低減され得る。同様に、画像センサー２００は、より高いフレームレートで画像を生成するように動作することができるが、各画像が画素セルのサブセットによって出力される画素値のみを含む場合、帯域幅および電力の増加は低減され得る。同様の技術は、３Ｄ検知の場合に画像センサー２００によって使用され得る。

ピクセルデータ送信のボリュームはまた、３Ｄ検知の場合、低減され得る。例えば、照明器が、物体上に構造化光のパターンを投影することができる。構造化光は、物体の表面上で反射され得、反射された光のパターンが、画像を生成するために画像センサー２００によって捕捉され得る。ホストプロセッサは、パターンを物体パターンと照合し、画像における物体パターンの構成に基づいて、画像センサー２００に対する物体の深度を決定することができる。３Ｄ検知について、画素セルのグループのみが、関連情報（例えば、パターン２５２の画素データ）を含む。送信される画素データの量を減らすために、画像センサー２００は、画素セルのグループからの画素データまたは画像内のパターンの画像位置のみをホストプロセッサに送信するように構成され得る。

図３は、図２Ａの画素セル２０１の構成要素のうちの少なくともいくつかを含むことができる、画素セルアレイの画素セル３００の例示的な内部構成要素を示す。画素セル３００は、フォトダイオード３１０ａ、３１０ｂなどを含む、１つまたは複数のフォトダイオードを含むことができ、各々は、異なる周波数範囲の光を検出するように構成され得る。例えば、フォトダイオード３１０ａは、可視光（例えば、単色、あるいは、赤色、緑色、または青色のうちの１つ）を検出することができるが、フォトダイオード３１０ｂは、赤外光を検出することができる。画素セル３００は、どのフォトダイオードが画素データ生成のために電荷を出力するかを制御するために、スイッチ３２０（例えば、トランジスタ、コントローラバリア層）をさらに含む。

さらに、画素セル３００は、図２Ａに示される、電子シャッタスイッチ２０３、転送スイッチ２０４、電荷蓄積デバイス２０５、バッファー２０６、量子化器２０７と、メモリ３８０とをさらに含む。電荷蓄積デバイス２０５は、電荷－電圧変換利得を設定するために、構成可能なキャパシタンスを有することができる。いくつかの例では、電荷蓄積デバイス２０５のキャパシタンスは、電荷蓄積デバイス２０５がオーバーフロー電荷によって飽和される可能性を低減するために、中光強度のためのＦＤ ＡＤＣ動作についてオーバーフロー電荷を蓄積するために増加され得る。電荷蓄積デバイス２０５のキャパシタンスはまた、低光強度のためのＰＤ ＡＤＣ動作について電荷－電圧変換利得を増加させるために減少され得る。電荷－電圧変換利得の増加は、量子化誤差を低減し、量子化分解能を増加させることができる。いくつかの例では、電荷蓄積デバイス２０５のキャパシタンスはまた、量子化分解能を増加させるためにＦＤ ＡＤＣ動作中に減少され得る。バッファー２０６は、バイアス信号ＢＩＡＳ１によって電流が設定され得る電流源３４０、ならびにバッファー２０６をオン／オフするためにＰＷＲ＿ＧＡＴＥ信号によって制御され得る電力ゲート３３０を含む。バッファー２０６は、画素セル３００を無効化することの一部としてオフにされ得る。

さらに、量子化器２０７は、コンパレータ３６０と出力ロジック３７０とを含む。コンパレータ２０７は、出力を生成するためにバッファーの出力を基準電圧（ＶＲＥＦ）と比較することができる。量子化動作（例えば、飽和時間（ＴＴＳ）動作、ＦＤ ＡＤＣ動作、およびＰＤ ＡＤＣ動作）に応じて、コンパレータ３６０は、出力を生成するために、バッファーされた電圧を、異なるＶＲＥＦ電圧と比較することができ、出力は、さらに、メモリ３８０に自走カウンタからの値を画素出力として記憶させるために出力ロジック３７０によって処理される。コンパレータ３６０のバイアス電流は、コンパレータ３６０の帯域幅を設定することができるバイアス信号ＢＩＡＳ２によって制御されることができ、これは、画素セル３００によってサポートされるべきフレームレートに基づいて設定され得る。その上、コンパレータ３６０の利得は、利得制御信号ＧＡＩＮによって制御され得る。コンパレータ３６０の利得は、画素セル３００によってサポートされるべき量子化分解能に基づいて設定され得る。コンパレータ３６０は、コンパレータ３６０をオン／オフするために、ＰＷＲ＿ＧＡＴＥ信号によっても制御され得る電力スイッチ３５０をさらに含む。コンパレータ３６０は、画素セル３００を無効化することの一部としてオフにされ得る。

さらに、出力ロジック３７０は、ＴＴＳ動作、ＦＤ ＡＤＣ動作、またはＰＤ ＡＤＣ動作のうちの１つの出力を選択し、その選択に基づいて、カウンタからの値を記憶するためにメモリ３８０にコンパレータ３６０の出力をフォワードすべきかどうかを決定することができる。出力ロジック３７０は、コンパレータ３６０の出力に基づいて、フォトダイオード３１０（例えば、フォトダイオード３１０ａ）が残留電荷によって飽和されたかどうかの指示と、電荷蓄積デバイス２０５がオーバーフロー電荷によって飽和されたかどうかの指示とを記憶するための内部メモリを含むことができる。電荷蓄積デバイス２０５がオーバーフロー電荷によって飽和された場合、出力ロジック３７０は、メモリ３８０に記憶されるべきＴＴＳ出力を選択し、メモリ３８０がＦＤ ＡＤＣ／ＰＤ ＡＤＣ出力によってＴＴＳ出力を上書きするのを防ぐことができる。電荷蓄積デバイス２０５は飽和されないが、フォトダイオード３１０が飽和された場合、出力ロジック３７０は、メモリ３８０に記憶されるべきＦＤ ＡＤＣ出力を選択することができ、他の場合、出力ロジック３７０は、メモリ３８０に記憶されるべきＰＤ ＡＤＣ出力を選択することができる。いくつかの例では、カウンタ値の代わりに、フォトダイオード３１０が残留電荷によって飽和されたかどうかの指示と、電荷蓄積デバイス２０５がオーバーフロー電荷によって飽和されたかどうかの指示とが、最も低い精度の画素データを提供するためにメモリ３８０に記憶され得る。

さらに、画素セル３００は、ＡＢ、ＴＧ、ＢＩＡＳ１、ＢＩＡＳ２、ＧＡＩＮ、ＶＲＥＦ、ＰＷＲ＿ＧＡＴＥなど、制御信号を生成するための論理回路を含むことができる、画素セルコントローラ３９０を含み得る。画素セルコントローラ３９０はまた、画素レベルプログラミング信号３９５によってプログラムされ得る。例えば、画素セル３００を無効化するために、画素セルコントローラ３９０は、バッファー２０６およびコンパレータ３６０をオフにするために、ＰＷＲ＿ＧＡＴＥをアサート解除するように画素レベルプログラミング信号３９５によってプログラムされ得る。さらに、量子化分解能を増大させるために、画素セルコントローラ３９０は、画素レベルプログラミング信号３９５によって、電荷蓄積デバイス２０５のキャパシタンスを低減するように、ＧＡＩＮ信号を介してコンパレータ３６０の利得を増大させるようにプログラムされ得る。フレームレートを増大させるために、画素セルコントローラ３９０は、画素レベルプログラミング信号３９５によって、バッファー２０６およびコンパレータ３６０の帯域幅をそれぞれ増大させるためにＢＩＡＳ１信号およびＢＩＡＳ２信号を増大させるようにプログラムされ得る。さらに、画素セル３００によって出力される画素データの精度を制御するために、画素セルコントローラ３９０は、例えば、メモリ３８０がビットのサブセット（例えば、最上位ビット）のみを記憶するようにカウンタのビットのサブセットのみをメモリ３８０に接続すること、または出力ロジック３７０に記憶された指示を画素データとしてメモリ３８０に記憶することを行うように、画素レベルプログラミング信号３９５によってプログラムされ得る。さらに、画素セルコントローラ３９０は、例えば、上記で説明されたように、曝露期間を調整すること、および／または、特定の量子化動作（例えば、ＴＴＳ、ＦＤ ＡＤＣ、またはＰＤ ＡＤＣのうちの１つ）を、動作条件に基づいて他のものをスキップしながら選択することを行うために、ＡＢ信号およびＴＧ信号のシーケンスおよびタイミングを制御するように画素レベルプログラミング信号３９５によってプログラムされ得る。

図４Ａ、図４Ｂ、および図４Ｃは、画像センサー２００などの画像センサーの周辺回路および画素セルアレイの例示的な構成要素を示す。図４Ａに示されるように、画像センサーは、プログラミングマップパーサ４０２、列制御回路４０４、行制御回路４０６、および画素データ出力回路４０７を含むことができる。プログラミングマップパーサ４０２は、各画素セル（または画素セルのブロック）のための画素レベルプログラミングデータを識別するために、シリアルデータストリーム中にあり得る、画素アレイプログラミングマップ４００をパースすることができる。プログラミングデータの識別は、例えば、２次元画素アレイプログラミングマップがシリアルフォーマットに変換される所定のスキャンパターン、ならびにプログラミングデータがシリアルデータストリームからプログラミングマップパーサ４０２によって受信される順序に基づき得る。プログラミングマップパーサ４０２は、画素セルを対象とするプログラミングデータに基づいて、画素セルの行アドレス、画素セルの列アドレス、および１つまたは複数の構成信号の間のマッピングを作成することができる。マッピングに基づいて、プログラミングマップパーサ４０２は、列アドレスおよび構成信号を含む制御信号４０８を列制御回路４０４に送信することができ、列アドレスにマッピングされた行アドレスおよび構成信号を含む制御信号４１０を行制御回路４０６に送信することができる。いくつかの例では、構成信号はまた、制御信号４０８と制御信号４１０との間で分割され得るか、または制御信号４１０の一部として行制御回路４０６に送信され得る。

列制御回路４０４および行制御回路４０６は、プログラミングマップパーサ４０２から受信された構成信号を画素セルアレイ３１８の各画素セルの構成メモリにフォワードするように構成される。図４Ａにおいて、Ｐ_ｉｊとラベル付けされた各ボックス（例えば、Ｐ_００、Ｐ_０１、Ｐ_１０、Ｐ_１１）は、画素セルまたは画素セルのブロック（例えば、画素セルの２×２アレイ、画素セルの４×４アレイ）を表すことができ、処理回路２１４およびメモリ２１６を備える図２Ｅの量子化回路２２０を含むことができ、またはそれに関連付けられ得る。図４Ａに示されるように、列制御回路４０４は、列バスＣ０、Ｃ１、．．．Ｃｉの複数のセットを駆動する。列バスの各セットは、１つまたは複数のバスを含み、列選択信号および／または他の構成信号を含むことができる制御信号を画素セルの列に送信するために使用され得る。例えば、列バスＣ０は、画素セルの列（または画素セルのブロックの列）ｐ_００、ｐ_０１、．．．ｐ_０ｊを選択するために列選択信号４０８ａを送信することができ、列バスＣ１は、画素セル（または画素セルのブロック）の列ｐ_１０、ｐ_１１、．．．ｐ_１ｊを選択するために列選択信号４０８ｂを送信することができ、などである。

さらに、行制御回路４０６は、Ｒ０、Ｒ１、．．．Ｒｊとラベル付けされた行バスの複数のセットを駆動する。行バスの各セットもまた、１つまたは複数のバスを含み、行選択信号および／または他の構成信号を含むことができる制御信号を画素セルの行、または画素セルのブロックの行に送信するために使用され得る。例えば、行バスＲ０は、画素セル（または画素セルのブロック）の行ｐ_００、ｐ_１０、．．．ｐ_ｉ０を選択するために行選択信号４１０ａを送信することができ、行バスＲ１は、画素セル（または画素セルのブロック）の行ｐ_０１、ｐ_１１、．．．ｐ_１ｉなどを選択するために行選択信号４１０ｂを送信することができる。画素セルアレイ３１８内の任意の画素セル（または画素セルのブロック）は、構成信号を受信するために行選択信号と列信号との組合せに基づいて選択され得る。行選択信号、列選択信号、および構成信号（もしあれば）は、上述したように、プログラミングマップパーサ４０２からの制御信号４０８および４１０に基づいて同期される。画素セルの各列は、画素データを画素データ出力回路４０７に送信するために出力バスのセットを共有することができる。例えば、画素セル（または画素セルのブロック）の列ｐ_００、ｐ_０１、．．．ｐ_０ｊは出力バスＤ_０を共有することができ、画素セル（または画素セルのブロック）の列ｐ_１０、ｐ_１１、．．．ｐ_１ｊは出力バスＤ_１を共有することができ、などである。

画素データ出力回路４０７は、バスから画素データを受信し、画素データを１つまたは複数のシリアルデータストリームに（例えば、シフトレジスタを使用して）変換し、データストリームをＭＩＰＩなどの所定のプロトコルの下でホストデバイス４３５に送信することができる。データストリームは、疎画像フレームの一部として各画素セル（または画素セルのブロック）に関連付けられた量子化回路２２０（例えば、処理回路２１４およびメモリ２１６）から到来し得る。加えて、画素データ出力回路４０７はまた、例えば、どの画素セルが画素データを出力しないか、または各画素セルによって出力される画素データのビット幅を決定するために、プログラミングマップパーサ４０２から制御信号４０８および４１０を受信し、それに応じて、シリアルデータストリームの生成を調整することもできる。例えば、画素データ出力回路４０７は、例えば、画素セル間の出力画素データの可変ビット幅、または特定の画素セルにおける画素データ出力の無効化を考慮して、シリアルデータストリームを生成する際にいくつかのビットをスキップするようにシフトレジスタを制御することができる。

加えて、画素セルアレイ制御回路は、階層電力状態制御回路を形成する各画素セルまたは画素セルの各ブロック（図４Ａには図示せず）において、グローバル電力状態制御回路４２０、列電力状態制御回路４２２、行電力状態制御回路４２４、およびローカル電力状態制御回路４３０などのグローバル電力状態制御回路をさらに含む。グローバル電力状態制御回路４２０は、階層内の最高レベルのものとすることができ、これに行／列電力状態制御回路４２２／４２４が続き、ローカル電力状態制御回路４３０は、階層内の最低レベルにある。

階層電力状態制御回路は、画像センサー２００などの画像センサーの電力状態を制御する際に異なる粒度を提供することができる。例えば、グローバル電力状態制御回路４２０は、すべての画素セルの処理回路２１４およびメモリ２１６、図２ＥのＤＡＣ２４２およびカウンタ２４０などを含む、画像センサーのすべての回路のグローバル電力状態を制御することができる。行電力状態制御回路４２４は、画素セル（または画素セルのブロック）の各行の処理回路２１４およびメモリ２１６の電力状態を別々に制御することができるのに対して、列電力状態制御回路４２２は、画素セル（または画素セルのブロック）の各列の処理回路２１４およびメモリ２１６の電力状態を別々に制御することができる。いくつかの例は、行電力状態制御回路４２４を含むが列電力状態制御回路４２２を含まなくてもよく、またはその逆であってもよい。加えて、ローカル電力状態制御回路４３０は、画素セルまたは画素セルのブロックの一部とすることができ、画素セルまたは画素セルのブロックの処理回路２１４およびメモリ２１６の電力状態を制御することができる。

図４Ｂは、階層電力状態制御回路の内部構成要素およびそれらの動作の例を示す。具体的には、グローバル電力状態制御回路４２０は、画像センサーのグローバル電力状態を設定する、バイアス電圧、バイアス電流、供給電圧、またはプログラミングデータの形態とすることができるグローバル電力状態信号４３２を出力することができる。さらに、列電力状態制御回路４２２（または行電力状態制御回路４２４）は、画像センサーの画素セル（または画素セルのブロック）の列／行の電力状態を設定する列／行電力状態信号４３４を出力することができる。列／行電力状態信号４３４は、行信号４１０および列信号４０８として画素セルに送信され得る。さらに、ローカル電力状態制御回路４３０は、関連する処理回路２１４およびメモリ２１６を含む画素セル（または画素セルのブロック）の電力状態を設定するローカル電力状態信号４３６を出力することができる。ローカル電力状態信号４３６は、画素セルの処理回路２１４およびメモリ２１６に、それらの電力状態を制御するために出力され得る。

階層電力状態制御回路では、上位レベルの電力状態信号は、下位レベルの電力状態信号の上限を設定することができる。例えば、グローバル電力状態信号４３２は、列／行電力状態信号４３４の上位レベルの電力状態信号とすることができ、列／行電力状態信号４３４の上限を設定することができる。さらに、列／行電力状態信号４３４は、ローカル電力状態信号４３６の上位レベルの電力状態信号とすることができ、ローカル電力状態信号４３６の上限を設定することができる。例えば、グローバル電力状態信号４３２が低電力状態を示す場合、列／行電力状態信号４３４およびローカル電力状態信号４３６はまた、低電力状態を示すことができる。

グローバル電力状態制御回路４２０、列／行電力状態制御回路４２２／４２４、およびローカル電力状態制御回路４３０の各々は電力状態信号生成器を含むことができ、列／行電力状態制御回路４２２／４２４、およびローカル電力状態制御回路４３０は、上位レベルの電力状態信号によって課される上限を強制するゲーティングロジックを含むことができる。具体的には、グローバル電力状態制御回路４２０は、グローバル電力状態信号４３２を生成するためのグローバル電力状態信号生成器４２１を含むことができる。グローバル電力状態信号生成器４２１は、例えば、（例えば、ホストデバイスからの）外部構成信号４４０またはグローバル電力状態の所定の時間シーケンスに基づいてグローバル電力状態信号４３２を生成することができる。

さらに、列／行電力状態制御回路４２２／４２４は、列／行電力状態信号生成器４２３およびゲーティングロジック４２５を含むことができる。列／行電力状態信号生成器４２３は、例えば、（例えば、ホストデバイスからの）外部構成信号４４２または行／列電力状態の所定の時間シーケンスに基づいて中間列／行電力状態信号４３３を生成することができる。ゲーティングロジック４２５は、グローバル電力状態信号４３２またはより低い電力状態を表す中間列／行電力状態信号４３３の一方を列／行電力状態信号４３４として選択することができる。

さらに、ローカル電力状態制御回路４３０は、ローカル電力状態信号生成器４２７およびゲーティングロジック４２９を含むことができる。低電力状態信号生成器４２７は、例えば、画素アレイプログラミングマップ、行／列電力状態の所定の時間シーケンスなどからであり得る外部構成信号４４４に基づく中間ローカル電力状態信号４３５を生成する。ゲーティングロジック４２９は、中間ローカル電力状態信号４３５または低電力状態を表す列／行電力状態信号４３４のうちの一方をローカル電力状態信号４３６として選択することができる。

図４Ｃは、各画素セル（または画素セルの各ブロック）のローカル電力状態制御回路４３０（例えば、図４Ｃにおいて「ＰＷＲ」とラベル付けされている４３０ａ、４３０ｂ、４３０ｃ、および４３０ｄ）および構成メモリ４５０（例えば、図４Ｃにおいて「Ｃｏｎｆｉｇ」とラベル付けされている４５０ａ、４５０ｂ、４５０ｃ、および４５０ｄ）を含む画素セルアレイの追加的な詳細を示す。構成メモリ４５０は、画素セル（または画素セルのブロック）の光測定動作（例えば、曝露期間の長さ、量子化分解能）を制御するための第１のプログラミングデータを記憶することができる。さらに、構成メモリ４５０はまた、ローカル電力状態制御回路４３０が処理回路２１４およびメモリ２１６の電力状態を設定するために使用することができる第２のプログラミングデータを記憶することもできる。構成メモリ４５０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）として実装され得る。図４Ｃは、ローカル電力状態制御回路４３０および構成メモリ４５０が各画素セルの内部にあることを示しているが、ローカル電力状態制御回路４３０および構成メモリ４５０が画素セルのブロック用である場合など、構成メモリ４５０は各画素セルの外部にあってもよいことが理解される。

図４Ｃに示されるように、各画素セルの構成メモリ４５０は、Ｓ_００、Ｓ_１０、Ｓ_１０、Ｓ_１１などのトランジスタＳを介して列バスＣおよび行バスＲと結合される。いくつかの例では、列バス（例えば、Ｃ０、Ｃ１）および行バス（例えば、Ｒ０、Ｒ１）の各セットは、複数のビットを含むことができる。例えば、図４Ｃでは、列バスおよび行バスの各セットはＮ＋１ビットを搬送することができる。いくつかの例では、列バスおよび行バスの各セットは単一のデータビットを搬送することもできることが理解される。各画素セルはまた、画素セル（または画素セルのブロック）への構成信号の伝送を制御するために、Ｔ_００、Ｔ_１０、Ｔ_１０、またはＴ_１１などのトランジスタＴと電気的に接続される。各画素セルのトランジスタＳは、対応するトランジスタＴが画素セルに構成信号を送信することを可能にする（または無効にする）ために行および列選択信号によって駆動され得る。いくつかの例では、列制御回路４０４および行制御回路４０６は、（例えば、ホストデバイスからの）単一の書き込み命令によって、複数の画素セルの構成メモリ４５０に同時に書き込むようにプログラムされ得る。その場合、列制御回路４０４および行制御回路４０６は、画素セルの構成メモリに書き込むように行バスおよび列バスを制御することができる。

いくつかの例では、ローカル電力状態制御回路４３０はまた、構成信号を構成メモリ４５０に記憶することなく、トランジスタＴから構成信号を直接受信することもできる。例えば、上述したように、ローカル電力状態制御回路４３０は、画素セルならびに画素セルによって使用される処理回路および／またはメモリの電力状態を制御するために、電圧バイアス信号または供給電圧などのアナログ信号とすることができる行／列電力状態信号４３４を受信することができる。

さらに、各画素セルは、画素セルの列間の出力バスＤの共有を制御するために、Ｏ_００、Ｏ_１０、Ｏ_１０、またはＯ_１１などのトランジスタＯも含む。各行のトランジスタＯは、画素セルの１つの行が出力バスＤ０、Ｄ１、．．．Ｄｉを通して画素データを出力し、その後に画素セルの次の行が続くように、画素データの行ごとの読み出しを可能にするための読み出し信号（例えば、ｒｅａｄ＿Ｒ０、ｒｅａｄ＿Ｒ１）によって制御され得る。

いくつかの例では、処理回路２１４およびメモリ２１６、カウンタ２４０、ＤＡＣ２４２、バッファー２３０を含むバッファーネットワークなどを含む画素セルアレイの回路構成要素は、階層電力状態制御回路によって管理される階層電力ドメインに編成され得る。階層電力ドメインは、複数の電力ドメインおよび電力サブドメインの階層を含むことができる。階層電力状態制御回路は、各電力ドメイン、および各電力ドメインの下の各電力サブドメインの電力状態を個別に設定することができる。このような構成は、画像センサー３０４による電力消費の細かい粒度制御を可能にし、画像センサーの電力効率をさらに改善するために様々な空間的および時間的な電力状態制御動作をサポートする。

疎画像検知動作は電力および帯域幅要件を低減することができるが、疎画像検知動作のための量子化動作を実行するために（例えば、図６Ｃに示されるような）画素レベルＡＤＣまたは（例えば、図２Ｅに示されるような）ブロックレベルＡＤＣを有することは、依然として電力の非効率的な使用につながる可能性がある。具体的には、画素レベルまたはブロックレベルのＡＤＣのいくつかがディセーブルされている間、クロック、アナログランプ信号、またはデジタルランプ信号などの高速制御信号は、依然としてバッファーネットワーク６３０を介して各画素レベルまたはブロックレベルのＡＤＣに送信される可能性があり、これは、かなりの量の電力を消費し、各画素の生成のための平均電力消費を増加させ得る。画像フレームの疎らさが増加すると（例えば、より少ない画素を含む）、非効率性がさらに悪化する可能性があるが、高速制御信号は依然として各画素セルに送信され、その結果、高速制御信号を送信する際の消費電力は同じままであり、生成される画素が少なくなるため、各画素の生成のための平均消費電力が増加する。

図５は、画素固有の固定パターンノイズ低減のための画素セルおよび集積回路の一例を示す。具体的には、図５は、本明細書に記載の実施形態を実行するためのデジタル画像センサー装置の一例を示す。ＳＯＣ画素５００は、図２Ａおよび図２Ｃに示される画素セル２０１と同様に、フォトダイオードにおいて電荷を生成するように構成される画素セルであってもよい。例えば、ＳＯＣ画素５００は、構成要素２０１～２０６などの画素セル２０１の構成要素を含んでいた。

図５に示される画素セルは、画素ドメインの一部としてともに結合されるＳＯＣ画素５００およびＡＳＩＣ５１０を含む。ＳＯＣ画素５００およびＡＳＩＣ５１０は、捕捉された光およびＦＰＮによって生成された電荷を複数のデジタル画素値に変換するために連携して動作するように構成されてもよい。例えば、フォトダイオード（ＰＤとして示されている）は、最初に光を受信し、生成された電荷を出力し、生成された電荷は、１つまたは複数のキャパシタまたは他の電荷蓄積デバイスに蓄積される。そして、キャパシタにより蓄積された電荷は、ＡＳＩＣ５１０により画素値に変換され、ＡＳＩＣ５１０内の複数のＳＲＡＭに蓄積される。

図５に示される構成は、画素ドメインが、フォトダイオードにおける光の捕捉によって生成される信号を変更する画素ドメインによって生成される画素パターンノイズを低減することを可能にする。例えば、キャパシタによって捕捉された電荷は、コンパレータに渡され、コンパレータは、対応するデジタル画素値を決定する基準電圧と電荷を比較する。デジタル画素値は、ＡＳＩＣ５１０内の第１のＳＲＡＭに送信される。捕捉された電圧値は、環境、ＳＯＣ画素５００、ＡＳＩＣ５１０、および構成要素内の任意の他の構成要素／潜在的な欠陥によって生成されたＦＰＮを本質的に含むので、ＳＲＡＭに記憶された第１のデジタル画素値は、フォトダイオードによって生成された電荷およびＦＰＮの両方に対応する。

第１のデジタル画素値が決定されると、リセット信号が画素ドメインで「パルス動作」し、以前に蓄積された電荷の回路をパージすることができる。例えば、ＳＯＣ画素５００およびＡＳＩＣ５１０内の電荷蓄積デバイス、ならびにＡＳＩＣ５１０内のコンパレータを元の状態にリセットすることができる。リセットは画素ドメインの電荷の大部分をパージしたが、環境ノイズ、残留電荷、および個々の構成要素の欠陥に起因して、回路内に潜在電圧信号が存在し続ける。そこで、この潜在的なＦＰＮノイズを捕捉し、第２のデジタル画素値として第２のＳＲＡＭに記憶することができる。第１のデジタル画素値と第２のデジタル画素値との間の差は、ＦＰＮがないフォトダイオードによって生成された電荷を厳密に表すことになる。

ＳＯＣ画素５００などの画素セルは、画素セルにおける低利得電荷変換を可能にするために、追加の電荷蓄積デバイスを含むことができる。例えば、図５に示されるように、ＳＯＣ画素５００は、ＣＥＸＴキャパシタ５０２を含む。ＣＥＸＴキャパシタ５０２は、二重変換ゲート（ＤＣＧ）５０４などの追加のゲートと連携して動作することができる。ＣＥＸＴキャパシタ５０２は、高利得（ＤＣＧゲート５０４が開いているとき）および低利得（ＤＣＧゲート５０４が閉じているとき）の電荷生成動作構成の間でＳＯＣ画素が切り替わることを可能にするようにＳＯＣ画素内に構成されたキャパシタまたは他の電荷蓄積デバイスであってもよい。例えば、高利得電荷生成動作構成では、ＤＣＧゲート５０４は開いており、フォトダイオードからＣＥＸＴキャパシタ５０２への信号を遮断することができる。この構成では、ＳＯＣ画素５００は、画素セル２０１と同様に動作する。ＤＣＧゲート５０４が閉じているとき、フォトダイオードからの信号は閉回路を介してＣＥＸＴキャパシタ５０２に到達し、ＣＥＸＴキャパシタ５０２は低変換利得構成で電荷を蓄積することができる。

ＣＥＸＴキャパシタ５０２は、高光（または低利得光）収集を改善するが、追加のキャパシタは、圧縮された回路上の貴重な空間を占有し、回路のＦＰＮを増加させるノイズを生成する可能性がある。いくつかの実施形態では、ＣＥＸＴキャパシタ５０２はＳＯＣ画素５００から除去され、ＤＣＧゲート５０４はＳＯＣ画素内に残る。この構成では、ＤＣＧゲート５０４は、開閉状態を切り替え続けることができるが、低電力動作のために電荷を変換して蓄積するキャパシタは存在しない。これにより、ＳＯＣ画素は、高利得（ＤＣＧゲート５０４が開いているとき）および中利得（ＤＣＧゲート５０４が閉じているとき）の電荷生成動作構成を切り替えることができる。したがって、ＤＣＧゲート５０４が開いているとき、ＳＯＣ画素は以前のように高利得モードで動作し続けるが、ＤＣＧゲート５０４が閉じているとき、ＳＯＣ画素５００は、中利得構成を使用して電荷を変換および蓄積する。

ＣＥＸＴ５０２と同様に、ＤＣＧゲート５０４は、ＳＯＣ画素５００から除去されて、圧縮回路に利用可能な空間量を増加させ、ＤＣＧゲート５０４によって生成されるノイズを低減することができる。この構成では、ＳＯＣ画素５００は、高利得電荷生成動作構成においてのみ電荷を生成する。しかしながら、ＳＯＣ画素が利用可能な空間量が増加し、ＳＯＣ画素５００の構成要素によって生成されるＦＰＮの量が減少する。画素アレイ内の画素の任意のサブセットは、デジタル画像センサーの必要性に適合するために上記の構成のいずれかを使用することができることが理解されよう。

ＡＳＩＣ５１０は、デジタル画像センサーの画素に対応する画素ドメインを形成するためにＳＯＣ画素５００に結合された特定用途向け集積回路である。図５に示すように、ＡＳＩＣ５１０は、相関二重サンプリングを実行するためのキャパシタなどの二次電荷蓄積デバイスと、ＳＯＣ画素（および／または二次電荷蓄積デバイス）からの蓄積電荷を基準電圧ランプと比較するように構成されたコンパレータとを含むことができる。コンパレータは、コンパレータをリセットするためのスイッチを含み、１ビット状態メモリ５１２に結合される。１ビット状態メモリ５１２は、コンパレータからの出力信号を取り込み、蓄積電荷をＡＳＩＣ５１０内の１つまたは複数のＳＲＡＭまたは他のメモリ回路にフォワードするかどうかを決定するように構成された論理回路であってもよい。例えば、図５に示すように、１ビット状態メモリ５１２は、コンパレータの出力を取り込み、１つまたは複数のメモリスイッチを制御するための状態信号を出力することができる。

図５に示されるように、第１のＳＲＡＭ、信号ＳＲＡＭ５１４は、信号スイッチを介してＡＳＩＣ５１０の残りの部分に結合される。信号スイッチは、１ビット状態メモリ５１２の出力状態に応じて活性化されてもよい。例えば、１ビット状態メモリ５１２は、ＳＯＣ画素が現在曝露期間中であることを示す状態を出力してもよい。１ビット状態メモリ５１２は、信号スイッチを閉じ、信号ＳＲＡＭ５１４とＡＳＩＣ５１０の残りの部分との間の回路を閉じるための信号を送信することができる。したがって、画素ドメインによって蓄積および変換されている電荷は、信号ＳＲＡＭ５１４に送信されて、蓄積された電荷をデジタル画素値として後に出力するように蓄積することができる。

図５にさらに示されるように、第２のＳＲＡＭであるリセットＳＲＡＭ５１６は、リセットスイッチを介してＡＳＩＣ５１０の残りの部分に結合される。リセットスイッチは、１ビット状態メモリ５１２の出力状態に応じて活性化されてもよい。例えば、１ビット状態メモリ５１２は、ＳＯＣ画素がリセットされ、画素ドメインが潜在的な固定パターンノイズから電荷を生成していることを示す状態を出力することができる。１ビット状態メモリ５１２は、リセットスイッチを閉じ、リセットＳＲＡＭ５１６とＡＳＩＣ５１０の残りの部分との間の回路を閉じるための信号を送信することができる。したがって、ＦＰＮとして画素ドメインによって潜在的に生成されている電荷は、リセットＳＲＡＭ５１６に送信されて、デジタル画素値として蓄積し後に出力することができる。

図６は、電荷捕捉期間中の構成要素活動の時系列を示すタイミング図を示す。具体的には、図６は、本明細書に記載の適応ノイズ低減技術の間のデジタル画像センサーにおける画素ドメインの構成要素のタイミング信号を示す。図６に示されるタイミング図は、個々の画素ドメインにおける回路のタイミング、フレーム捕捉期間全体を示す。

図６に示されるように、タイミング図の開始は、新たなフレーム捕捉のためにＳＯＣ画素５００およびＡＳＩＣ５１０を準備するために画素ドメインにおいてトリガされるリセット状態に続くことができる。このため、ＳＯＣ画素５００のゲートのリセットは現在ハイ状態である。リセットゲートは、電荷蓄積デバイス（図６にＴ_ＥＸＰとして示される）の曝露期間の直後にロー状態に入る。曝露期間が終了した後、リセットゲートは、画素ドメインに固有のＦＰＮに対応する電荷を生成および蓄積するために、画素ドメインをリセットするためにパルス動作してもよい。その後、リセットゲートは、次のフレーム捕捉のためにハイにリセットされてもよい（図６には図示せず）。曝露期間に先立って、電子シャッタスイッチ（電子シャッタスイッチ２０３など）と転送スイッチ（転送スイッチ２０４など）とがハイ状態で作動し、曝露期間中にロー状態に遷移する。転送スイッチは、曝露期間の終了直前にパルス動作し、期間の終了を知らせる。

ＤＣＧゲート５０４などのＤＣＧゲートを実装する実施形態では、曝露期間中にゲートはハイ状態またはロー状態のいずれかに設定され得る。例えば、中利得（またはＣＥＸＴキャパシタ５０２をさらに実装する実施形態では低利得）の電荷蓄積構成が望まれる実施形態では、電荷がＤＣＧゲート５０４を通過して低利得構成を可能にすることができるように、ＤＣＧゲート５０４は閉構成状態に設定され得る。

曝露期間の開始直後に、信号ＳＲＡＭ５１４への信号切り替えは高電力状態に入り、電荷がＳＲＡＭに流れ始めることを可能にする。ＳＲＡＭは、アナログ電圧を基準ランプ電圧値と比較した後のコンパレータによってこの期間中に信号ＳＲＡＭ５１４に送られる電荷を記憶するための回路を含むことができる。スイッチは、曝露期間が終了した直後に低電力状態に再び入る。

図６に示されるように、第１の期間中、画素セルは、光を捕捉し、例えばＴＴＳ動作の一部として電荷に変換することができる。第１の期間中、ＳＯＣ画素は、電荷（Ｔ_ｅｘｐによって表される）を生成および量子化するために光に曝露されてもよい。例えば、１０２３～５１２のＤＲＡＭＰ－ＳＩＧ値は、ＴＴＳ演算を量子化するための１フラグビットを有する９ビット分解能のアナログ－デジタル変換を表す。曝露期間の終わりに、ＴＧゲートはパルス動作して、フォトダイオード内の電荷を電荷蓄積デバイス（例えば、ＣＥＸＴ５０２、ＦＤ、ＣＣなど）に転送し、信号変換を開始することができる。例えば、０～５１１のＤＲＡＭＰ－ＳＩＧ値は、蓄積電荷の標準的な９ビットアナログ－デジタル変換を表す。

曝露期間が終了して信号スイッチが開かれた直後に、リセットゲートはパルス動作し、リセットＳＲＡＭ５１６のリセットスイッチに、高電力状態に入るように通知する。この期間中、リセットＳＲＡＭ５１６は、環境および画素ドメインによって潜在的に生成されたＦＰＮによって変換および蓄積された電荷を受信する。この間、電荷蓄積デバイスはフォトダイオードに結合されず、光からの電荷は変換されて蓄積されない。これは、基準ランプ電圧に基づいてコンパレータによって量子化された分離ＦＰＮ信号をリセットＳＲＡＭ５１６に提供する。例えば、０～６３のＤＲＡＭＰ－ＲＳＴ値は、ＦＰＮ信号のデジタル画素値への標準的な６ビットアナログ－デジタル変換を表す。この値は、画素ドメインによって潜在的に生成されたデジタルＦＰＮを表すデジタル画素値としてリセットＳＲＡＭ５１６に記憶される。

図６に示されるように、ＡＳＩＣ５１０のコンパレータへ供給されるＶＲＡＭＰ電圧は、曝露期間中に高電力状態から中電力状態へ切り換わり、ＡＤＣによるアナログ電圧値の変換中にパルス動作および下降してもよい。ＦＰＮを測定するためにコンパレータをリセットするために、リセットゲートパルスとともにコンパレータリセットが発生する場合がある。コンパレータはしばしばＡＳＩＣ内のＦＰＮのソースであり、第２の期間中にコンパレータをリセットすることは、信頼できるＦＰＮ信号を生成するために重要である。

発生した電荷値を変換するＡＤＣは、曝露期間中は非アクティブである。第１の曝露期間の後、ＡＤＣは、生成された信号電圧値をデジタル値に変換し始める。デジタル値は、値を９ビット数に変換するＤＲＡＭＰ信号構成に基づくことができる。生成された信号ボリューム値がＡＤＣによってデジタル値に変換された後、ＡＤＣは、生成されたリセット電圧値をデジタル値に変換する。デジタル値は、値を６ビット数に変換するＤＲＡＭＰリセット構成に基づくことができる。これらの動作に続いて、画素セルが再びリセットされ、新しいフレーム捕捉が開始される。

図７は、光を入力として受信し、デジタルデータを出力するためのデジタル画素センサーおよびフロー図を示す。より具体的には、図７は、光の入力からデジタルデータの出力までのデジタル画素センサー７００の構成要素を通るデータ信号の流れを示す。デジタル画素センサーは、ＳＯＣ画素５００およびＡＳＩＣ５１０を含む。ＡＳＩＣ５１０は、信号ＳＲＡＭ５１４およびリセットＳＲＡＭ５１６に接続されるか、またはこれらを含む。ＳＯＣ画素５００、ＡＳＩＣ５１０およびＳＲＡＭメモリ５１４～５１６は、デジタル画素センサー７００の画素ドメイン７１０を構成する。

流れの最初に、光７２０が、例えばフォトダイオード２０２などのフォトダイオードを通ってＳＯＣ画素５００に入射する。フォトダイオードは、光に応答して電荷を生成するように構成され、電荷蓄積デバイス２０６などの電荷蓄積デバイスは、生成された電荷に基づいて電荷を変換および蓄積するように構成される。電荷蓄積デバイスは、この電荷を、例えば電荷７３０の一部としてＡＳＩＣ５１０に送信することができる。ＡＳＩＣ５１０は、電荷７３０を受信し、電荷を量子化することができ、電荷は、電荷が受信される期間に従って信号ＳＲＡＭ５１４またはリセットＳＲＡＭ５１６のいずれかに記憶することができる。例えば、曝露期間中に電荷７３０が受信される場合、電荷７３０は受信され、量子化され、次いで信号ＳＲＡＭ５１４によって記憶される。（潜在的なＦＰＮが測定される）リセット期間中に電荷７３０が受信される場合、電荷は受信され、量子化され、次いでリセットＳＲＡＭ５１６によって記憶される。

信号ＳＲＡＭ５１４およびリセットＳＲＡＭ５１６の出力は、それぞれデジタル画素値信号デジタル画素値７４０およびリセットデジタル画素値７５０である。信号デジタル画素値７４０は、例えば、コンパレータによって決定され、曝露期間中に信号ＳＲＡＭ５１４のメモリ回路に記憶されるデジタル画素値であってもよく、光７２０の受信から変換された電荷および画素ドメイン７１０によって生成された追加のＦＰＮを表す。リセット電圧７５０は、例えば、コンパレータによって決定され、リセット期間中にリセットＳＲＡＭ５１６のメモリ回路に記憶されるデジタル画素値であってもよく、リセット期間中に回路内の潜在信号によって生成されるＦＰＮ電圧値を表す。

信号デジタル画素値７４０およびリセットデジタル画素値７５０の各々は、量子化および記憶後のデジタル画素値をさらに処理するためにプロセッサ７６０に送信される。プロセッサは、例えば、画素ドメイン７１０から受信された値が初期ＴＴＳまたは同様の動作の一部として、または後続の期間中に生成されたかどうかを決定するように構成された論理命令を含むことができる。例えば、プロセッサ７６０は、（例えば、ＴＧゲートのパルス動作の前に）ＴＴＳ動作の一部として生成された場合、信号デジタル画素値７４０をフォワードすることができる。しかしながら、本明細書で説明されるように、ＴＴＳ動作からの量子化デジタル画素値は、下流の用途で利用されるときに画素ドメイン７１０から潜在ＦＰＮを十分に「打ち消す」ほど強くない場合がある。したがって、プロセッサ７６０は、ＴＴＳ動作を実行した後に受信された別個の信号およびリセットデジタル画素値に基づいてデジタル画素値変換を実行することを決定することができる。例えば、プロセッサ７６０は、信号デジタル画素値７４０がＴＴＳベースの値（例えば、ＴＧゲートをパルス動作させた後、ＲＳＴゲートにパルス動作させる前に量子化された値）ではないと決定し、それに応答して信号値に対してデジタル画素値変換を実行する（例えば、量子化信号値と量子化リセット値との間の差に基づいて第３のデジタル画素値を生成する）ことができる。したがって、デジタルデータ７７０は、画素ドメイン７１０内の潜在ＦＰＮを補正する量子化されたＴＴＳ動作または量子化された変換値を示すことができる。

いくつかの実施形態では、プロセッサ７６０によって実行される比較は、画素セル５００またはＡＳＩＣ５１０内の論理回路によって実行されてもよいことが理解されよう。様々な実施形態において、プロセッサ７６０は、十分な電荷捕捉および量子化の閾値に基づいてデジタル画素値の変換を実行することを決定することができる。本明細書で説明するように、閾値画素値は、量子化信号値が画素ドメイン内で生成される画素パターンノイズを十分に上回る値（例えば、ＴＴＳ動作からの量子化デジタル画素値が潜在ＦＰＮを十分に「打ち消す」かどうか）を表すことができる。様々なさらなる実施形態において、デジタル画素値の変換は、量子化信号デジタル画素値７４０（例えば、ＴＴＳベースの値）が閾値を満たさないと決定されたときに実行される。これは、デジタル画素値変換を使用してデジタル画素データからＦＰＮを除去するのに必要な電力の損失が、最終的なデジタルデータにおけるＦＰＮの相対補正の値の価値がない状況に対応し得る（例えば、ＴＴＳ動作中の捕捉された光強度は、ＦＰＮの減少がエクスポートされた最終デジタルデータにおいて無視できるほど強い）。いくつかの実施形態では、ＴＴＳ信号のデジタル画素値が閾値電圧を満たしたか超えたとプロセッサ７６０が決定した場合（例えば、ＳＷ＿ＲＳＴが閉じられていない場合）、ＡＤＣはリセット電圧電荷を量子化しない。いくつかの実施形態では、ＡＤＣは、閾値電圧がＴＴＳ動作によって満たされないというプロセッサ７６０からの信号に応答してリセット電圧信号を量子化する。したがって、ＡＤＣは、ＴＴＳ動作中に生成された潜在的に破損した値を補正するために必要なときにリセット電圧信号を量子化するために電力を消費する。いくつかの実施形態では、プロセッサ７６０は、いくつかの画素ドメインによって実行される様々なＴＴＳ演算からのデジタル画素値を使用してデジタル画像データをコンパイルすることができる。次いで、プロセッサは、閾値を満たさないデジタル画素値を信号およびリセット動作からの変換されたデジタル画素値と置き換えることによってデジタル画素データを再生成することができる。プロセッサ７６０による処理の結果得られるデジタルデータ７７０は、デジタル画素センサー７００によって出力される。したがって、プロセッサ７６０は、生成されたすべてのＴＴＳベースのデジタル画素値を置き換えるために普遍的に画素変換を実行するのとは対照的に、デジタル画像を改善して電力を節約するために必要に応じて画素変換を実行することができる。より具体的には、プロセッサ７６０は、生成されたデジタル画像を改善しながら電力を節約するために、閾値を満たさなかったＴＴＳベースの値のみを置き換えることができる。

図７に描かれていないいくつかの実施形態では、デジタル画素センサー７００は、センサーからのエクスポートの前にデジタルデータ７７０を変更するように構成された周辺サブシステムまたはプロセッサを含むことができる。例えば、周辺部は、センサーから離れたデジタルデータ７７０のエクスポートの前に、１つまたは複数の追加のデジタル画素値の変更を実行することができる。１つまたは複数の追加の変更は、例えば、デジタル画像データへのマスキング機能の汎用適用（例えば、スカラ輝度低減動作）、汎用画素値変換マッピング（例えば、データのグレースケールへの変換）、追加のＦＰＮ除去動作（例えば、ＡＲアプリケーションのオーバーレイなどのソフトウェア固有のマッピング変換のアプリケーション）などを含むことができる。

図８は、ノイズ補正閾値を利用する画素固有の固定パターンノイズ低減のための例示的なプロセスを示す。具体的には、図８は、本明細書に記載されるように、画素ドメインによってＦＰＮ出力を低減するために信号電圧値およびリセット電圧値を生成するフローチャートを示す。プロセス８００は、８０２において開始することができ、画素セルの電荷蓄積デバイスから第１の電圧信号が生成される。例えば、電荷蓄積デバイス２０６などの電荷蓄積デバイスは、光に応答してフォトダイオード２０２によって生成された電荷を受信することができる。電荷は、電荷蓄積デバイス、信号ＳＲＡＭ、およびフォトダイオードが完全な閉回路で接続されている第１の期間中に生成される電圧信号であってもよい。

８０４において、第１の電圧は、例えばＡＤＣによって量子化される。例えば、ＡＤＣは、電荷蓄積デバイスによって蓄積された信号電圧を受信し、信号電圧を量子化してデジタル画素値を生成することができる。量子化動作によって生成されるデジタル画素値は、信号ＳＲＡＭ５１４内のデジタルビットベースの変換方式に基づくことができる。例えば、図６に示すように、ＡＤＣは、第１の電圧信号を９ビットデジタル値に変換するためにＤＲＡＭＰ信号を使用することができる。結果として得られるデジタル画素値は、曝露期間中にフォトダイオードによって捕捉された光の強度のデジタル表現であるが、曝露中に画素ドメインによって生成された潜在ＦＰＮ信号も含み得る。

８０６において、リセット動作後に第２の電圧信号が生成される。例えば、リセットＳＲＡＭ５１６などのリセットＳＲＡＭは、画素ドメインのリセット後に８０２において第１の電圧信号を生成するために使用された画素ドメインから潜在電圧信号を受信することができる。リセット動作後の生成された第２の電圧信号は、画素ドメインおよびデジタル画像センサーが動作している環境によって本質的に生成されたＦＰＮの信号を表すことができる。例えば、リセットゲートおよびコンパレータリセットスイッチがトリガされ、第１の電圧信号を生成するために使用された電荷の画素ドメイン回路をパージすることができる。パージ後、次の曝露期間の前に生成された結果として生じる信号は、画素ドメイン内の潜在ＦＰＮに対応し得る。

８０８において、第２の電圧は、例えばＡＤＣによって量子化される。例えば、ＡＤＣは、画素ドメインによって潜在的に生成されたリセット電圧を受信し、リセット電圧を量子化してデジタル画素値を生成することができる。量子化動作によって生成されるデジタル画素値は、リセットＳＲＡＭ５１６内のデジタルビットベースの変換方式に基づくことができる。例えば、図６に示すように、ＡＤＣは、第２の電圧信号を６ビットデジタル値に変換するためにＤＲＡＭＰ信号を使用することができる。結果として得られるデジタル画素値は、画素ドメインによって生成された潜在ＦＰＮのデジタル表現である。

８１０において、量子化された第１の電圧信号がノイズ補正閾値より大きいかどうかの決定が行われる。決定は、プロセッサ７６０などのデジタル画素センサーの処理回路またはサブシステムによって実行されてもよい。例えば、プロセッサ７６０は、ＡＤＣから、８０６においてＡＤＣによって量子化されたデジタル画素データを受信することができる。プロセッサ７６０はまた、ノイズ補正閾値（閾値画素値）を受信するか、または記憶することができる。閾値は、８０４において生成された第２の電圧信号の量子化によって消費される電力と、２つのデジタル画素値の差を決定することによってＦＰＮを除去するための変更動作とを考慮すると、ＦＰＮの補正が好ましくない捕捉された電荷の強度を表すデジタル画素値に対応することができる。例えば、非常に強い光は、対応するデジタル画素値にごくわずかな割合のＦＰＮしか含まず、信号からＦＰＮを除去すると、一定量の電力を消費しながら、結果として生じる画素にごくわずかな変化しか生じない。したがって、量子化された第１の電圧信号が設定されたノイズ補正閾値より大きい場合、オフセンサーにエクスポートする前にＦＰＮをデジタル画素値から除去する必要はない。

様々な実施形態において、プロセッサ７８０またはデジタル画素センサー７００の相関構成要素は、ノイズ補正閾値を受信、決定、または生成することができる。ノイズ補正閾値は、環境の状態およびデジタル画像センサー内の画素セルのアレイ内の画素セルの構成に基づいて生成することができる。例えば、明るい環境（センサーによって測定される）および高感度デジタル画素センサーは、プロセッサに、量子化動作の回数およびデジタル画素値の変更の回数を減らして電力を節約するために、比較的低いノイズ補正閾値を生成させることができる。いくつかの実施形態では、ノイズ補正閾値は、デジタル画素センサーの構成要素によって決定された平均、中央値、モード、または他の値に基づいて決定されてもよい。例えば、プロセッサは、リセット期間後に生成された量子化された第２の電圧信号を使用したデジタル画素値を使用して、前のフレーム中のＦＰＮの平均値を決定することができる。

量子化信号がノイズ補正閾値を超える場合、方法はブロック８１４に進み、そうでない場合、方法はブロック８１２に進む。

８１４において、量子化された第１の電圧信号がノイズ補正閾値よりも大きいと決定された場合、量子化された第１の電圧信号が出力される。この場合、量子化されたデジタル画素値の変更は変換に値するよりも多くの電力を消費するので、プロセッサまたはデジタル画素センサーの別の構成要素は、量子化された第１の電圧信号をデジタル画素データとしていかなる改変もなしに出力してよい。

代替的に、８１２において、量子化された第１の電圧信号がノイズ補正閾値以下であると決定された場合、量子化された第２の電圧信号は、第１の電圧値を変更するために第１の電圧信号から減算される。第２の電圧信号（例えば、画素ドメインに固有のＦＰＮ信号）を表すデジタル画素値を減算すると、第１の電圧信号（例えば、捕捉された光電荷とＦＰＮ）を表すデジタル画素値は、ノイズ干渉なしに捕捉された光電荷をより厳密に近似する。量子化された第１の電圧信号から量子化された第２の電圧信号を減算した後、８１４で第１の電圧信号が出力される。次いで、プロセス８００は、新しい画素フレームの処理を開始するために、画素ドメイン回路の他のリセットに続いて８０２から再び繰り返すことができる。

本説明の一部分は、本開示の実施形態を、情報に対する操作のアルゴリズムおよび記号的な表現の観点から説明している。これらのアルゴリズム説明および表現は、データ処理技術分野の当業者が、他の当業者に自身の仕事の本質を効果的に伝えるために通常使用される。これらの動作は、機能的に、算出量的に、または論理的に説明されるが、コンピュータプログラムまたは等価な電気回路、マイクロコードなどによって実装されることが理解される。さらに、それはまた、一般性を失うことなく、動作のこれらの配置をモジュールとして参照するために、時には便利であることが証明されている。説明される動作およびそれらの関連するモジュールは、ソフトウェア、ファームウェア、および／またはハードウェアにおいて具現され得る。

説明されるステップ、動作、またはプロセスは、１つまたは複数のハードウェアまたはソフトウェアモジュールで、単独でまたは他のデバイスとの組合せで実施または実装され得る。いくつかの実施形態では、ソフトウェアモジュールは、説明されたステップ、動作、またはプロセスのうちのいずれかまたはすべてを実施するためにコンピュータプロセッサによって実行され得る、コンピュータプログラムコードを含んでいるコンピュータ可読媒体を備えるコンピュータプログラム製品を用いて実装される。

本開示の実施形態はまた、説明される動作を実施するための装置に関し得る。本装置は、必要とされる目的のために特別に構築されることができ、および／あるいは、本装置は、コンピュータに記憶されたコンピュータプログラムによって選択的にアクティブ化または再構成される汎用コンピューティングデバイスを備え得る。そのようなコンピュータプログラムは、非一時的有形コンピュータ可読記憶媒体、または電子命令を記憶するのに好適な任意のタイプの媒体に記憶されることができ、それらの媒体はコンピュータシステムバスに結合され得る。さらに、本明細書で言及される任意のコンピューティングシステムは、単一のプロセッサを含み得るか、または増加された算出能力のために複数のプロセッサ設計を採用するアーキテクチャであり得る。

本開示の実施形態はまた、本明細書において説明される計算プロセスによって作り出される製品に関連する場合がある。そのような製品は、コンピューティングプロセスから生じる情報を備えることができ、その情報は、非一時的有形コンピュータ可読記憶媒体に記憶され、本明細書で説明されるコンピュータプログラム製品または他のデータ組合せの任意の実施形態を含み得る。

本明細書で使用される言い回しは、主に読みやすさおよび教授の目的で選択されており、その言い回しは、本発明の主題を画定または制限するために選択されていないことがある。したがって、本開示の範囲は、この詳細な説明によって限定されることは意図されておらず、これに基づく出願に対して発行されるあらゆる特許請求によって限定されることが意図されている。したがって、実施形態の開示は、本開示の範囲を限定するのではなく、例示的であることが意図されており、これを以下の特許請求の範囲において述べる。

Claims (20)

1. 電圧を生成するように構成された画素セルであって、光に応答して電荷を生成するように構成された１つまたは複数のフォトダイオードと、前記電荷を電圧に変換するための電荷蓄積デバイスとを含む、画素セルと、
   複数の集積メモリ回路を含む集積回路であって、
   前記画素セルの前記電荷蓄積デバイスから得られる第１の電圧に基づいて、第１の期間中に第１の電圧値を生成し、
   前記画素セルおよび前記集積回路からの固定パターンノイズによって生成される第２の電圧に基づいて、第２の期間発生する第２の電圧値を生成する
   ように構成された集積回路と、
   前記第１の電圧値を第１のデジタル画素値に変換し、前記第２の電圧値を第２のデジタル画素値に変換するように構成された１つまたは複数のアナログ－デジタル変換器（ＡＤＣ）と、
   前記第１のデジタル画素値および前記第２のデジタル画素値に基づいて第３のデジタル画素値を生成するように構成されたプロセッサと
   を備えるセンサー装置。
2. 前記プロセッサは、
   閾値画素値を決定し、
   前記第１のデジタル画素値を前記閾値画素値と比較する
   ようにさらに構成され、前記プロセッサは、前記比較に基づいて前記第３のデジタル画素値を生成するように構成される、請求項１に記載の装置。
3. 前記第１のデジタル画素値を前記閾値画素値と比較することは、前記第１のデジタル画素値が前記閾値画素値以上であると決定することを含み、
   前記第３のデジタル画素値は前記第１のデジタル画素値である、
   請求項２に記載の装置。
4. 前記第１のデジタル画素値を前記閾値画素値と比較することは、前記第１のデジタル画素値が前記閾値画素値未満であると決定することを含み、
   前記第３のデジタル画素値は前記第１のデジタル画素値と前記第２のデジタル画素値との間の差に基づいて生成される、
   請求項２に記載の装置。
5. 前記第１のデジタル画素値と前記第２のデジタル画素値との間の差に基づいて前記第３のデジタル画素値を生成することは、前記第１のデジタル画素値を表す２進数から前記第２のデジタル画素値を表す２進数を減算して、前記第３のデジタル画素値を表す２進数を生成することを含む、請求項４に記載の装置。
6. 前記閾値画素値は、前記第１の期間および前記画素セルの構成に基づいて決定される、請求項２に記載の装置。
7. 前記閾値画素値は、前記センサー装置に通信可能に結合されたコンピューティングデバイス上で実行されている外部アプリケーションから受信される、請求項２に記載の装置。
8. 前記第１のデジタル画素値は前記センサー装置の第１のスタティックランダムアクセスメモリに記憶され、
   前記第２のデジタル画素値は前記センサー装置の第２のスタティックランダムアクセスメモリに記憶され、
   前記第３のデジタル画素値を生成することは、前記第１のスタティックランダムアクセスメモリおよび前記第２のスタティックランダムアクセスメモリから、前記第１のデジタル画素値および前記第２のデジタル画素値にアクセスすることを含む、
   請求項１に記載の装置。
9. 前記集積回路は、
   前記第１の期間中に前記第１の電圧値を前記第１のスタティックランダムアクセスメモリに転送するように構成された第１のメモリスイッチと、
   前記第１の期間中に前記第２の電圧値を前記第１のスタティックランダムアクセスメモリに転送するように構成された第２のメモリスイッチと、
   前記第１および第２の期間中に前記第１のメモリスイッチおよび前記第２のメモリスイッチを開閉するように構成されたラッチと
   を備える、請求項８に記載の装置。
10. 前記電荷蓄積デバイスは、前記第１の期間中に前記１つまたは複数のフォトダイオードからの前記電荷を電圧に変換し、前記第２の期間中に前記１つまたは複数のフォトダイオードからの前記電荷を変換しない、請求項１に記載の装置。
11. 前記画素セルは、前記第１の期間中に前記電荷蓄積デバイスを前記１つまたは複数のフォトダイオードに接続し、前記第１の期間後に前記電荷蓄積デバイスを前記１つまたは複数のフォトダイオードから切断するためのスイッチを備える、請求項１０に記載の装置。
12. 前記画素セルは、適応レンジゲートをさらに備え、
    前記画素セルは、前記適応レンジゲートが開かれるときに高利得フォーマットで、前記適応レンジゲートが閉じられるときに中利得フォーマットで、電荷を生成するように構成される、
    請求項１に記載の装置。
13. 前記電荷蓄積デバイスは第１の電荷蓄積デバイスであり、
    前記画素セルは第２の電荷蓄積デバイスをさらに備え、前記適応レンジゲートは前記１つまたは複数のフォトダイオードを前記第２の電荷蓄積デバイスに接続し、
    前記画素セルは、前記適応レンジゲートが閉じられて前記第２の電荷蓄積デバイスに前記１つまたは複数のフォトダイオードからの前記電荷を電圧に変換させるときに低利得フォーマットで電荷を生成するように構成される、
    請求項１２に記載の装置。
14. 前記電荷蓄積デバイスは第１の電荷蓄積デバイスであり、
    前記集積回路は、前記第１の電荷蓄積デバイスからの電荷を第３の電圧に変換するように構成された第２の電荷蓄積デバイスをさらに備え、
    前記第２の電圧値を生成することは、前記第２の電荷蓄積デバイスによって変換された前記第３の電圧に少なくとも基づいて生成される、
    請求項１に記載の装置。
15. 前記センサー装置は、前記第３のデジタル画素値に基づいて増幅デジタル画素値を生成するように構成されたセンス増幅器をさらに備える、請求項１に記載の装置。
16. 前記センサー装置は、前記センス増幅器および前記プロセッサを備える周辺処理システムをさらに備え、
    前記プロセッサは、前記増幅デジタル画素値を外部処理システムにエクスポートするようにさらに構成される、
    請求項１５に記載の装置。
17. 前記プロセッサは、前記第１のデジタル画素値、前記第２の電圧値、および前記第３のデジタル画素値を前記外部処理システムにエクスポートするようにさらに構成され、
    前記外部処理システムは、前記第１のデジタル画素値、前記第１の電圧値、前記第２の電圧値、および前記第３のデジタル画素値に基づいて、第４のデジタル画素値を生成するようにさらに構成される、
    請求項１６に記載の装置。
18. 前記周辺処理システムは、
    １つまたは複数の追加のプロセッサから１つまたは複数の追加のデジタル画素値を受信し、
    前記増幅デジタル画素値および前記１つまたは複数の追加のデジタル画素値を使用してデジタル画像データを生成する
    ように構成される、請求項１６に記載の装置。
19. 前記周辺処理システムは、前記外部処理システム上で実行されている外部アプリケーションに前記デジタル画像データをエクスポートするようにさらに構成され、
    前記外部処理システムは、前記周辺処理システムから受信された前記デジタル画像データに基づいて、前記外部アプリケーションによって生成されたデジタル画像を表示するように構成されたデジタルディスプレイを備える、
    請求項１８に記載の装置。
20. １つまたは複数のフォトダイオードで受信された光の電荷を変換することによって第１の電圧を生成することと、
    第１のメモリ回路を使用して、前記第１の電圧に基づいて、第１の期間中に第１の電圧値を生成することと、
    前記１つまたは複数のフォトダイオードを含む回路に存在する固定パターンノイズに基づいて第２の電圧を生成することと、
    第２のメモリ回路を使用して、前記第１の電圧に基づいて、第２の期間発生する第２の電圧値を生成することと、
    前記第１の電圧値を第１のデジタル画素値に変換し、前記第２の電圧値を第２のデジタル画素値に変換することと、
    前記第１のデジタル画素値および前記第２のデジタル画素値に基づいて第１の変更されたデジタル画素値を生成することと
    を含む方法。

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