JP2023547355A - 改良された充填閉じ込めセルｐｃｍデバイス - Google Patents
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Abstract
相変化メモリ・デバイスを製造するための方法は、複数の底部電極を含む基板を用意することと、基板をパターニングして、基板の表面から底部電極まで延在する複数の細孔を基板内に形成することと、相変化材料を基板の上に堆積させることと、Ｇｅ、Ｓｂ、およびＴｅのうちの少なくとも１つを相変化材料に注入して、細孔内部の相変化材料の少なくとも一部をアモルファス化することと、デバイスを平坦化して、基板の表面を露出させることと、相変化材料と接触する複数の頂部電極を細孔の上に形成することと、を含む。
Description
本発明は、半導体デバイスに関し、より詳細には、改良された充填閉じ込めセル（fill-inconfined cell）相変化メモリ（ＰＣＭ）デバイスのための方法に関する。
化学気相堆積（ＣＶＤ）／原子層堆積（ＡＬＤ）Ｇｅ２Ｓｂ２Ｔｅ５合金（ＧＳＴ）ベースの充填閉じ込めセル・デバイスは、ニューラル・ネットワークにおける訓練および推論動作において有用な、より高速でよりエネルギー効率のよいベクトル行列乗算を達成するために、特にシナプス要素として、ニューロモーフィック・コンピューティングのために探究されている。
これらのデバイスは、その低い抵抗ドリフト係数のために、他のピラー・セル設計と比較して魅力的である。
これらのデバイスを製造するためには、ＧＳＴをナノ結晶または結晶のいずれかとして細孔内部に堆積させることが重要であるが、堆積させたアモルファスＧＳＴが収縮すると、下流の処理中に欠陥の原因となる可能性がある。この収縮は、相変態（phase transformation）に起因する可能性がある。
あるいは、堆積させた結晶性（またはナノ結晶性）ＧＳＴ（ｃ－ＧＳＴ）の粗さが、化学機械研磨（ＣＭＰ）平坦化プロセス中に、細孔内への不均一な凹部およびグレイン引き抜き（grain pull-out）につながる可能性がある。場合によっては、結晶性ＧＳＴの層間剥離も観察される。
これらの問題は、トップ・コンタクト・インターフェースに関する問題につながる可能性があり、著しいデバイス間のばらつきをもたらす可能性がある。
本発明の一実施形態によると、相変化メモリ・デバイスを製造するための方法は、複数の底部電極を含む基板を用意することと、基板をパターニングして、基板の表面から底部電極まで延在する複数の細孔を基板内に形成することと、基板の上に相変化材料を堆積させることと、Ｇｅ、Ｓｂ、およびＴｅのうちの少なくとも１つを相変化材料に注入して、細孔内部の相変化材料の少なくとも一部をアモルファス化することと、デバイスを平坦化して基板の表面を露出させることと、相変化材料と接触する複数の頂部電極を細孔の上に形成することと、を含む。
一部の実施形態によると、相変化メモリ・デバイスを製造するための方法は、複数の底部電極を含む基板を用意することと、基板をパターニングして、基板の表面から底部電極まで延在する複数の細孔を基板内に形成することと、基板の上に相変化材料を堆積させることと、デバイスを平坦化して、基板の表面を露出させることと、Ｇｅ、Ｓｂ、およびＴｅのうちの少なくとも１つを相変化材料に注入して、細孔内部の相変化材料の少なくとも一部をアモルファス化することと、デバイスを平坦化して、基板の表面を露出させることと、相変化材料と接触する複数の頂部電極を細孔の上に形成することと、を含む。
本発明の１つまたは複数の実施形態によると、相変化メモリ・デバイスは、底部電極と、底部電極上に形成された基板と、基板内に形成され、底部電極まで延在する細孔と、細孔内に配置されて底部電極に電気的に接続され、頂部電極に接触するように配置されたアモルファス部分およびアモルファス部分の下に配置された結晶部分を含む相変化材料であって、アモルファス部分が注入イオンを含む、相変化材料と、基板の上に配置されて相変化材料のアモルファス部分に接触する頂部電極であって、相変化材料と頂部電極との間の界面にボイドがない、頂部電極と、を含む。
本明細書で使用される場合、アクションを「容易にすること」は、アクションを実行すること、アクションをより容易にすること、アクションを実行するのを助けること、またはアクションを実行させることを含む。したがって、限定ではなく例として、あるプロセッサで実行される命令は、適切なデータまたはコマンドを送信して、実行されるアクションを引き起こすかまたは支援することによって、リモートプロセッサで実行される命令によって実行されるアクションを容易にすることができる。誤解を避けるために、行為者がアクションを実行すること以外によってアクションを容易にする場合、そのアクションは、それでもなお、何らかのエンティティまたはエンティティの組合せによって実行される。
本発明の１つまたは複数の実施形態あるいはその要素は、示された方法ステップを実行するためのコンピュータ使用可能プログラムコードを有するコンピュータ可読記憶媒体を含むコンピュータ・プログラム製品の形態で実施することができる。さらに、本発明の１つまたは複数の実施形態またはその要素は、メモリと、メモリに結合され、例示的な方法ステップを実行するように動作可能な少なくとも１つのプロセッサと、を含むシステム（または装置）の形態で実施することができる。さらに、別の態様では、本発明の１つまたは複数の実施形態またはその要素は、本明細書に記載される方法ステップのうちの少なくとも１つを実行するための手段の形態で実施することができ、この手段は、（ｉ）ハードウェア・モジュール、（ｉｉ）コンピュータ可読記憶媒体（または複数のそのような媒体）に記憶され、ハードウェア・プロセッサ上で実施されるソフトウェア・モジュール、または（ｉｉｉ）（ｉ）と（ｉｉ）の組合せを含むことができ、（ｉ）～（ｉｉｉ）のいずれも、本明細書に記載の特定の技術を実装する。
本発明の技術は、実質的に有益な技術的効果をもたらすことができる。例えば、１つまたは複数の実施形態は、以下を提供することができる。すなわち、
ＧＳＴの組成を変えることなく、Ｇｅ、Ｓｂ、またはＴｅ注入を使用して、堆積させたＧＳＴ膜をアモルファス化する方法、
堆積させたＧＳＴと頂部電極金属との間の良好な接触を達成する方法、および
ＣＭＰ中の剥離欠陥を低減または排除するＧＳＴ膜を形成する方法。
ＧＳＴの組成を変えることなく、Ｇｅ、Ｓｂ、またはＴｅ注入を使用して、堆積させたＧＳＴ膜をアモルファス化する方法、
堆積させたＧＳＴと頂部電極金属との間の良好な接触を達成する方法、および
ＣＭＰ中の剥離欠陥を低減または排除するＧＳＴ膜を形成する方法。
本発明のこれらおよび他の特徴および利点は、添付の図面に関連して読まれるべき、本発明の例示的な実施形態の以下の詳細な説明から明らかになるであろう。
添付図面を参照して、本発明の好ましい実施形態を以下でより詳細に説明する。
相変化メモリ（ＰＣＭ：Phase-Change Memory）はカルコゲナイドガラスを基礎材料とするものであり、適切な電流が印加されることにより、その相を結晶からアモルファスに変化させたり、元に戻ったりする。ＧＳＴ合金（ゲルマニウム－アンチモン－テルルまたはＧｅ２Ｓｂ２Ｔｅ５）は、そのようなカルコゲナイドガラス材料の１つである。それぞれの相は異なる抵抗レベルを有し、その相が変化するまで安定している。ＰＣＭデバイスにおける最大および最小の抵抗レベルが１または０のバイナリ値の基礎となる。
本発明の実施形態は、ＣＭＰ平坦化の前に注入プロセスを用いてＧＳＴ膜をアモルファス化するための方法を含む。一部の実施形態によると、Ｇｅ、ＳｂまたはＴｅ注入を使用して、ＧＳＴの組成を実質的に変化させることなく（例えば、材料の１％未満）、ＧＳＴ膜をアモルファス化させる。本発明の実施形態は、ＧＳＴと頂部電極金属（図示せず）との間の良好な接触を実現し、層間剥離欠陥を呈さない。
一部の実施形態によると、閉じ込めセル１０１は、相変化材料１０２をボイドなしに充填することで形成される（図１参照）。本発明の実施形態は、相変化材料１０２と頂部電極１０３との間の良好な界面接触を達成する。少なくとも１つの実施形態によると、相変化材料の第１の部分１０４（例えば、頂部電極付近）はアモルファスであり、第２の部分１０５（例えば、底部電極付近）は結晶質である。
閉じ込めセルは、ＰＣＭセルの一般的なカテゴリを指し、コンタクト最小化ＰＣＭセルと比較することができることを理解されたい。閉じ込めセルでは、電流フローは相変化材料に最も閉じ込められる（例えば、電流フローに関して最小の断面積を有するのは相変化材料である）。コンタクト最小化セルでは、相変化材料に接続する電極が電流フローの最小の断面積を有する（例えば、電流は相変化材料へのコンタクトによって最も閉じ込められる）。
少なくとも１つの実施形態によると、ＰＣＭデバイスを製造する方法が、図２～図７を参照して説明され、パターニングされて複数の細孔（例えば、細孔２０２）が内部に形成された基板２０１（例えば、層間誘電体（ＩＬＤ））を用意することを含む。一部の実施形態によると、ライナ２０３が基板２０１上に形成される。一部の実施形態によると、細孔は、基板２０１を貫いて、基板２０１の下に配置された底部電極２０４まで達する。
基板は、細孔が複数の底部電極の位置に対応するようにパターニングされ、底部電極は、基板の下面に底部電極金属を堆積させ、底部電極金属をパターニングすることによって形成することができることを理解されたい。
一部の実施形態によると、基板は、窒化ケイ素（ＳｉＮ）で形成される。底部電極２０４は、例えば、金属または金属窒化物で形成することができる。一部の実施形態によると、ライナ２０３は、ＣＶＤまたはＡＬＤプロセスによって形成された金属ライナである。ライナは、例えば、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、炭化タングステン（ＷＣ）、窒化タングステン（ＷＮ）、カーボン（Ｃ）、ニトリドハフニウム（ＨｆＮ）、炭化ハフニウム（ＨｆＣ）、窒化バナジウム（ＶＮ）、炭化バナジウム（ＶＣ）、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）、窒化チタンシリコン（ＴｉＳｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、または窒化タンタルアルミニウム（ＴａＡｌＮ）、あるいは他の遷移金属や高融点金属の炭化物または窒化物などで形成することができる。
一部の実施形態によると、図３に示すように、ＣＶＤ／ＡＬＤプロセスを用いて、結晶（多結晶）またはナノ結晶ＧＳＴ膜などの相変化材料３０１を基板２０１およびライナ２０３の上に堆積させる。アモルファス状態で相変化材料を堆積させた後に結晶化することには、相転移に伴う収縮／密度変化により材料内にボイドが形成される可能性が付随するが、一部の実施形態によると、相変化材料３０１を多結晶状態で堆積させることにより、それが回避される。一部の実施形態によると、相変化材料３０１を、物理的気相堆積（ＰＶＤ）プロセスまたはＣＶＤ／ＡＬＤプロセスとＰＶＤプロセスとの組合せによって堆積させる。
一部の実施形態によると、相変化材料３０１は、単一の元素（Ｓｂのみなど）、または様々な化学量論比を有する二元化合物のＧｅＴｅやＳｂＴｅ、あるいはＧｅ、Ｔｅ、およびＳｂを含む三元合金とすることができる。さらに、相変化材料には、約２０％未満の窒素（Ｎ）、炭素（Ｃ）、酸素（Ｏ）、シリコン（Ｓｉ）、もしくはセレン（Ｓｅ）、またはこれらの元素を含有する合金をドープまたは混合することができる。
図４を参照すると、一部の実施形態によると、Ｇｅ、Ｓｂ、またはＴｅのビームライン注入４０１を用いて、オーババーデン膜４０２（すなわち、基板２０１およびライナ２０３の上方の部分）と、細孔内部の相変化材料３０１の少なくとも一部４０３とをアモルファス化する。一部の実施形態によると、細孔内部の相変化材料３０１の全体がアモルファス化される。一部の実施形態によると、（膜／化合物に基づく）注入を用いることにより、相変化材料の組成を変化させることなく、相変化材料をアモルファス化することができる。
一部の実施形態によると、Ｇｅ、Ｓｂ、またはＴｅ、あるいはその組合せの注入ドーズ量は、約５×１０１５ｃｍ－２未満である。少なくとも１つの実施形態によると、注入４０１は、低温（例えば、コールドチャック、－２０℃）で行われ、シャープなアモルファス／結晶境界を生成する。一部の実施形態によると、イオン注入機電流（イオン束）は、過度の自己加熱が起こらず、再結晶化が回避されるように制御される。例えば、イオン注入による温度上昇は、相変化材料の結晶化温度未満（例えば、ＧＳＴ２２５の場合、約１６５℃未満）に維持することができる。したがって、当業者は、ＧＳＴをアモルファス化するのに必要なドーズ量をどのように実現するかを理解するであろう。
１つまたは複数の実施形態によると、注入４０１の際にＧｅ、Ｓｂ、またはＴｅ、あるいはその組合せを用いることにより、すでにＧＳＴ合金中にある原子以外の不純物が導入されるのを回避する。一部の実施形態によると、アモルファス化の目的で他の元素を注入することができる。例えば、Ｔｅ（５２）と実質的に同様のアモルファス化効果を得るべく、希ガスであるＸｅ（５４）を使用することができる。
イオン注入４０１は、材料の全体的な組成を実質的に変更することなく、多結晶材料をアモルファス材料に変化させる効果を有することができることを理解されたい。
１つまたは複数の実施形態によると、デバイス５００は、図５に示すように、例えばＣＭＰによって平坦化されて、オーババーデン膜４０２およびライナ２０３の頂部が除去される。
一部の実施形態によると、図５に示すように、平面注入の場合には、一部のドーパント原子が誘電体層に注入される。誘電体層内のドーズ量は、誘電体材料の化学量論比を変化させない。
一部の実施形態によると、第１のＣＭＰプロセスを行ってオーババーデン膜４０２を部分的に除去し、その後に注入４０１を行い、さらに第２のＣＭＰプロセスを行って構造体を完全に平坦化する（例えば、基板２０１上のライナ２０３の上部を除去する）。
一部の実施形態によると、ＣＭＰプロセスをアモルファス相の相変化材料に対して行うことにより、ＣＭＰが結晶塊を引き抜く（pull out）または破壊することが実質的に回避されるので、細孔の頂部から相変化材料を除去することが可能になる。１つまたは複数の実施形態によると、相変化材料を、多結晶形態で堆積させ、ＣＭＰプロセスの前にアモルファス化する。一部の実施形態によると、後続のプロセスは高温バジェットを有し、相変化材料はウエハ処理が完了するときまでに多結晶になる。
一部の実施形態によると、相変化材料３０１と接触する頂部電極６０１を細孔の上に堆積させる（図６参照）。１つまたは複数の実施形態によると、頂部電極６０１は堆積後にパターニングされ、後続の配線レベル（図示せず）の下流側統合（downstream integration）が行われる。
相変化メモリセルの電気的プログラミングの際に、相変化材料の少なくとも一部（または場合によっては全部）が相変態し、それによって相変化メモリセルの電気抵抗が変化する。
一部の実施形態によると、複数のＰＣＭデバイスは、３Ｄクロスバーアレイとして配置される。少なくとも１つの実施形態によると、アレイ内の各ＰＣＭデバイスは、オボニック閾値スイッチ（ovonic threshold switch）または選択トランジスタなどのセレクタ・デバイスに接続される。
図７を参照すると、ＰＣＭデバイスを製造するための方法７００は、複数の底部電極上に層間誘電体（ＩＬＤ）などの基板を設けること７０１と、基板をパターニングして、基板の表面から底部電極まで延在する複数の細孔またはビアを基板内に形成すること７０２と、を含む。本方法は、基板の表面にライナを堆積させること７０３をさらに含む。ブロック７０３は、（反応性イオンエッチングなどによって）ライナをエッチングすることをさらに含むことができる。本方法は、結晶またはナノ結晶ＧＳＴ膜などの相変化材料を基板およびライナの上に堆積させること７０４を含む。一部の実施形態によると、ブロック７０４は、堆積させた相変化材料を高密度化するためのアニールを含む。本方法は、相変化材料にＧｅ、Ｓｂ、またはＴｅのうちの少なくとも１つを注入して、細孔内部の相変化材料の少なくとも一部をアモルファス化すること７０６をさらに含む。一部の実施形態によると、本方法は、デバイスを平坦化して基板の表面を露出させること７０７をさらに含み、オーババーデン膜およびライナの頂部部分を除去する。
一部の実施形態によると、第１のＣＭＰプロセス７０５を行ってオーババーデン膜を部分的に除去し、その後に注入７０６を行い、さらに第２のＣＭＰプロセス７０７を行って構造体を完全に平坦化し、基板上のライナの上部を除去する。
一部の実施形態によると、頂部電極は、相変化材料と接触する頂部電極金属を細孔の上に堆積させ、頂部電極金属をパターニングすることによって形成される（７０８）。少なくとも１つの実施形態によると、後続の配線レベル（図示せず）の下流側統合が行われる（７０９）。
少なくとも１つの実施形態によると、本方法は、アモルファス化７０６と平坦化７０７との間に湿式洗浄をさらに含む。
まとめ：
相変化メモリ・デバイスを製造するための方法７００は、複数の底部電極を含む基板を用意すること７０１と、基板をパターニングして、基板の表面から底部電極まで延在する複数の細孔を基板内に形成すること７０２と、基板の上に相変化材料を堆積させること７０４と、Ｇｅ、Ｓｂ、およびＴｅのうちの少なくとも１つを相変化材料に注入して、細孔内部の相変化材料の少なくとも一部をアモルファス化すること７０６と、デバイスを平坦化して基板の表面を露出させること７０７と、相変化材料と接触する複数の頂部電極を細孔の上に形成すること７０８と、を含む。
相変化メモリ・デバイスを製造するための方法７００は、複数の底部電極を含む基板を用意すること７０１と、基板をパターニングして、基板の表面から底部電極まで延在する複数の細孔を基板内に形成すること７０２と、基板の上に相変化材料を堆積させること７０４と、Ｇｅ、Ｓｂ、およびＴｅのうちの少なくとも１つを相変化材料に注入して、細孔内部の相変化材料の少なくとも一部をアモルファス化すること７０６と、デバイスを平坦化して基板の表面を露出させること７０７と、相変化材料と接触する複数の頂部電極を細孔の上に形成すること７０８と、を含む。
一部の実施形態によると、相変化メモリ・デバイスを製造するための方法７００は、複数の底部電極を含む基板を用意すること７０１と、基板をパターニングして、基板の表面から底部電極まで延在する複数の細孔を基板内に形成すること７０２と、基板の上に相変化材料を堆積させること７０４と、デバイスを平坦化して基板の表面を露出させること７０５と、Ｇｅ、Ｓｂ、およびＴｅのうちの少なくとも１つを相変化材料に注入して、細孔内部の相変化材料の少なくとも一部をアモルファス化すること７０６と、デバイスを平坦化して基板の表面を露出させること７０７と、相変化材料と接触する複数の頂部電極を細孔の上に形成すること７０８と、を含む。
本発明の１つまたは複数の実施形態によると、相変化メモリ・デバイスは、底部電極２０４と、底部電極上に形成された基板２０１と、基板内に形成され、底部電極まで延在する細孔２０２と、細孔内に配置され、頂部電極と接触するように配置されたアモルファス部分１０４およびアモルファス部分の下に配置された結晶部分１０５を含む相変化材料３０１であって、アモルファス部分が注入イオンを含む、相変化材料と、基板の上に配置されて相変化材料のアモルファス部分と接触する頂部電極６０１とを含み、相変化材料と頂部電極との間の界面にはボイドがない。
本明細書において、本原理の「一実施形態」または「（ある）実施形態」、ならびにその他の変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性などが、本原理の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所に現われる「一実施形態において」または「（ある）実施形態において」という句、ならびに任意の他の変形表現が出現しても、それらは必ずしもすべてが同じの実施形態を指すとは限らない。
図中の流れ図およびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施態様のアーキテクチャ、機能、および動作を示す。これに関して、流れ図またはブロック図の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含む、モジュール、セグメント、または命令の一部を表すことができる。一部の代替の実施態様では、ブロックに示されている機能は、図に示されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、実際には、実質的に同時に実行することができ、またはブロックは、含まれている機能性に応じて、時には逆の順番で実行することができる。ブロック図または流れ図あるいはその両方の各ブロック、およびブロック図または流れ図あるいはその両方のブロックの組合せは、指定された機能もしくは行為を実行する、または専用のハードウェアおよびコンピュータ命令の組合せを実行する専用のハードウェア・ベースのシステムによって実施することができることにも留意されたい。
本明細書で使用される術語は、特定の実施例のみを説明することのみを目的としており、本発明を限定することは意図されていない。本明細書で使用される場合、単数形「１つの（a）」、「１つの（an）」、および「その（the）」は、文脈がそうでないと明確に示さない限り、複数形を同様に含むことが意図されている。用語「備える（comprises）」または「備えている（comprising）」あるいはその両方は、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を明記するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループ、あるいはその組合せの存在もしくは追加を排除しないことがさらに理解されるであろう。
以下の特許請求の範囲におけるすべてのミーンズまたはステップ・プラス・ファンクション要素の対応する構造、材料、行為、および均等物は、具体的に特許請求されるような他の特許請求される要素と組み合わせて機能を実行するための任意の構造、材料、または行為を含むことが意図されている。本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であることは意図されておらず、または開示された実施形態に限定されることは意図されていない。記載された実施形態の範囲から逸脱することなく、多くの変更形態および変形形態が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。
Claims (20)
- 相変化メモリ・デバイスを製造するための方法であって、
複数の底部電極を含む基板を用意することと、
前記基板をパターニングして、前記基板の表面から前記底部電極まで延在する複数の細孔を前記基板内に形成することと、
前記基板の上に相変化材料を堆積させることと、
前記相変化材料にＧｅ、ＳｂおよびＴｅのうちの少なくとも１つを注入して、前記細孔内部の前記相変化材料の少なくとも一部をアモルファス化することと、
前記デバイスを平坦化して、前記基板の前記表面を露出させることと、
前記相変化材料と接触する複数の頂部電極を前記細孔の上に形成することと、
を含む、方法。 - 前記基板が層間誘電体（ＩＬＤ）であり、前記相変化材料を堆積させる前に、前記基板の前記表面にライナを堆積させることをさらに含む、請求項１に記載の方法。
- 前記相変化材料が、結晶Ｇｅ２Ｓｂ２Ｔｅ５合金（ＧＳＴ）ベースの充填材およびナノ結晶ＧＳＴベースの膜のうちの１つである、請求項１に記載の方法。
- 前記相変化材料が、単一元素、ＧｅＴｅまたはＳｂＴｅで構成される二元化合物、ならびにＧｅ、ＴｅおよびＳｂを含む三元合金のうちの１つである、請求項１に記載の方法。
- Ｇｅ、ＳｂおよびＴｅのうちの前記少なくとも１つの注入ドーズ量が約５×１０１５ｃｍ－２未満である、請求項１に記載の方法。
- 前記注入によって引き起こされる自己アニーリングにより前記相変化材料の結晶化温度に達することがないように、前記注入の際に適用されるイオン束を制御することをさらに含む、請求項１に記載の方法。
- 前記注入の前に、前記相変化材料をアニールすることをさらに含む、請求項１に記載の方法。
- 前記頂部電極を形成することが、
前記相変化材料と接触する頂部電極金属を前記細孔の上に堆積させることと、
前記頂部電極金属をパターニングして、前記複数の頂部電極を形成することと、
をさらに含む、請求項１に記載の方法。 - 前記基板上に少なくとも１つの配線レベルを設けることをさらに含む、請求項１に記載の方法。
- 相変化メモリ・デバイスを製造するための方法であって、
複数の底部電極を含む基板を用意することと、
前記基板をパターニングして、前記基板の表面から前記底部電極まで延在する複数の細孔を前記基板内に形成することと、
前記基板の上に相変化材料を堆積させることと、
前記デバイスを平坦化して、前記基板の前記表面を露出させることと、
前記相変化材料にＧｅ、ＳｂおよびＴｅのうちの少なくとも１つを注入して、前記細孔内部の前記相変化材料の少なくとも一部をアモルファス化することと、
前記デバイスを平坦化して、前記基板の前記表面を露出させることと、
前記相変化材料と接触する複数の頂部電極を前記細孔の上に形成することと、
を含む、方法。 - 前記基板が層間誘電体（ＩＬＤ）であり、前記相変化材料を堆積させる前に、前記基板の前記表面にライナを堆積させることをさらに含む、請求項１０に記載の方法。
- 前記相変化材料が、結晶Ｇｅ２Ｓｂ２Ｔｅ５合金（ＧＳＴ）ベースの充填材およびナノ結晶ＧＳＴベースの膜のうちの１つである、請求項１０に記載の方法。
- 前記相変化材料が、単一元素、ＧｅＴｅまたはＳｂＴｅで構成される二元化合物、ならびにＧｅ、Ｔｅ、およびＳｂを含む三元合金のうちの１つである、請求項１０に記載の方法。
- Ｇｅ、ＳｂおよびＴｅのうちの前記少なくとも１つの注入ドーズ量が約５×１０１５ｃｍ－２未満である、請求項１０に記載の方法。
- 前記注入によって引き起こされる自己アニーリングにより前記相変化材料の結晶化温度に達することがないように、前記注入の際に適用されるイオン束を制御することをさらに含む、請求項１０に記載の方法。
- 前記注入の前に、前記相変化材料をアニールすることをさらに含む、請求項１０に記載の方法。
- 前記相変化材料に、約２０％未満のＮ、Ｃ、Ｏ、Ｓｉ、またはＳｅ、あるいはそれらの合金をドープすること、および混合することのうちの１つをさらに含む、請求項１０に記載の方法。
- 前記頂部電極を形成することが、
前記相変化材料と接触する頂部電極金属を前記細孔の上に堆積させることと、
前記頂部電極金属をパターニングして、前記複数の頂部電極を形成することと、
をさらに含む、請求項１０に記載の方法。 - 前記基板上に少なくとも１つの配線レベルを設けることをさらに含む、請求項１０に記載の方法。
- 相変化メモリ・デバイスであって、
底部電極と、
前記底部電極上に形成された基板と、
前記基板内に形成され、前記底部電極まで延在する細孔と、
前記細孔内に配置されて前記底部電極に電気的に接続され、Ｇｅ、Ｓｂ、およびＴｅのうちの少なくとも１つの注入イオンを含む相変化材料と、
前記基板の上に配置されて前記相変化材料の前記アモルファス部分と接触する頂部電極であって、前記相変化材料と前記頂部電極との間の界面にはボイドがない、前記頂部電極と、
を含む、相変化メモリ・デバイス。
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