JP2023547097A - 物理的複製困難関数として電界効果トランジスタ構造体におけるランダムな閾値電圧の差異を用いたセキュア・チップの識別 - Google Patents

物理的複製困難関数として電界効果トランジスタ構造体におけるランダムな閾値電圧の差異を用いたセキュア・チップの識別 Download PDF

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Abstract

半導体構造体は、１つまたは複数の金属ゲートと、１つまたは複数の金属ゲートの下の１つまたは複数のチャネルと、１つまたは複数のチャネルから１つまたは複数の金属ゲートを隔てるゲート誘電体層と、ゲート誘電体層に埋め込まれた高ｋ材料とを含むことができる。高ｋ材料およびゲート誘電体層はどちらも、１つまたは複数のチャネルと直接接触することができる。高ｋ材料は、１つまたは複数の金属ゲートにおける閾値電圧の差異をもたらすことができる。高ｋ材料は、第１の高ｋ材料または第２の高ｋ材料である。半導体構造体は、ゲート誘電体層に埋め込まれた第１の高ｋ材料だけを含むことがある。半導体構造体は、ゲート誘電体層に埋め込まれた第２の高ｋ材料だけを含むことがある。半導体構造体は、ゲート誘電体層に埋め込まれた第１の高ｋ材料と第２の高ｋ材料の両方を含むことがある。

Description

本発明は、一般に、半導体構造体およびその形成方法に関する。より詳細には、本発明は、物理的複製困難関数（ＰＵＦ）として電界効果トランジスタ（ＦＥＴ）構造体におけるランダムな閾値電圧（Ｖｔｈ）の差異（variation）を用いたセキュア・チップの識別に関する。
ＰＵＦは、例えばマイクロプロセッサなどの半導体デバイスについての固有の識別として機能する、物理的に画定された「デジタル・フィンガープリント」である。ＰＵＦは、物理的構造体に埋め込まれた物理エンティティである。ＰＵＦは、半導体製造中に自然に生じ得る固有の物理的差異に基づく。ＰＵＦは、集積回路に実装することができる。ＰＵＦはさらに、例えば暗号技術などの高いセキュリティ要件の用途に使用することができる。
本発明の一実施形態によれば、半導体構造体が提供される。半導体構造体は、１つまたは複数の金属ゲートと、１つまたは複数の金属ゲートの下の１つまたは複数のチャネルと、１つまたは複数のチャネルから１つまたは複数の金属ゲートを隔てるゲート誘電体層と、ゲート誘電体層に埋め込まれた高ｋ材料とを含むことができる。高ｋ材料およびゲート誘電体層はどちらも１つまたは複数のチャネルと直接接触していてよい。高ｋ材料は、１つまたは複数の金属ゲートにおける閾値電圧の差異をもたらすことができる。高ｋ材料は、第１の高ｋ材料または第２の高ｋ材料である。半導体構造体は、ゲート誘電体層に埋め込まれた第１の高ｋ材料だけを含むことがある。半導体構造体は、ゲート誘電体層に埋め込まれた第２の高ｋ材料だけを含むことがある。半導体構造体は、ゲート誘電体層に埋め込まれた第１の高ｋ材料と第２の高ｋ材料の両方を含むことがある。
本発明の他の実施形態によれば、半導体構造体が提供される。半導体構造体は、１つまたは複数の電界効果トランジスタの１つまたは複数のゲート領域を含むことができる。１つまたは複数のゲート領域は、１つまたは複数のチャネルの上にあり得る。半導体構造体は、ゲート誘電体層によって１つまたは複数のチャネルから隔てられた金属ゲートと、ゲート誘電体層に埋め込まれた高ｋ材料と、層間誘電体とを含むことができる。高ｋ材料およびゲート誘電体層はどちらも１つまたは複数のチャネルと直接接触していてよい。層間誘電体は、１つまたは複数のゲート領域を囲繞することができる。高ｋ材料は、第１の高ｋ材料または第２の高ｋ材料とすることができる。半導体構造体は、ゲート誘電体層に埋め込まれた第１の高ｋ材料だけを含むことがある。半導体構造体は、ゲート誘電体層に埋め込まれた第２の高ｋ材料だけを含むことがある。半導体構造体は、ゲート誘電体層に埋め込まれた第１の高ｋ材料と第２の高ｋ材料の両方を含むことがある。高ｋ材料は、１つまたは複数の金属ゲートにおける閾値電圧の差異をもたらすことができる。
本発明の他の実施形態によれば、方法が提供される。方法は、チャネルの上に１つまたは複数のゲート領域を形成することと、１つまたは複数のゲート領域に高ｋ材料のランダムな核形成を生じさせることと、１つまたは複数のゲート領域のそれぞれにゲート誘電体層を堆積させることとを含むことができる。１つまたは複数のゲート領域に高ｋ材料のランダムな核形成を生じさせることにより、１つまたは複数のゲート領域内のランダムな閾値電圧を促進することができる。１つまたは複数のゲート領域内のランダムな閾値電圧は、物理的複製困難関数として使用することができる。１つまたは複数のゲート領域は、ゲート・スペーサによって囲繞され得る。ゲート誘電体層は、チャネルの表面全体を覆うことができる。第２の高ｋ材料は、チャネルの表面を部分的に覆うことができる。高ｋ材料は、第１の高ｋ材料または第２の高ｋ材料とすることができる。方法は、ゲート誘電体層に第１の高ｋ材料だけを埋め込むことを含むことができる。方法は、ゲート誘電体層に第２の高ｋ材料だけを埋め込むことを含むことができる。方法は、ゲート誘電体層に第１の高ｋ材料と第２の高ｋ材料の両方を埋め込むことを含むことができる。方法は、第１のソース・ドレインおよび第２のソース・ドレインを形成することと、ゲート誘電体層の上面上に金属ゲートを堆積させることと、１つまたは複数のゲート領域の周りに層間誘電体を堆積させることと、第１のソース・ドレイン・コンタクトおよび第２のソース・ドレイン・コンタクトを形成することとを含むことができる。第１のソース・ドレインおよび第２のソース・ドレインは、ゲート・スペーサによって１つまたは複数のゲート領域から隔てられ得る。層間誘電体は、第１のソース・ドレインおよび第２のソース・ドレインの上面にあり得る。
一例として与えられ本発明をそれのみに限定することを意図しない以下の詳細な説明は、添付の図面とあわせて参照すると最もよく理解されるであろう。
例示的な一実施形態による、基板上に配置されたフィンおよび埋込酸化物を示す断面図である。 例示的な一実施形態による、フィン上に配置されたダミー・ゲートおよびゲート・スペーサを示す断面図である。 例示的な一実施形態による、第１および第２のソース・ドレインならびに層間誘電体を示す断面図である。 例示的な一実施形態による、フィンの上面を露出させるように形成されたトレンチを含む複数のゲート領域を示す断面図である。 例示的な一実施形態による、第１の高ｋ材料を含む複数のゲート領域を示す断面図である。 例示的な一実施形態による、第２の高ｋ材料を含む複数のゲート領域を示す断面図である。 例示的な一実施形態による、ゲート誘電体層を含む複数のゲート領域を示す断面図である。 例示的な一実施形態による、ゲート金属およびコンタクトを含む複数のゲート領域を示す断面図である。 例示的な一実施形態による、第１および第２の高ｋ材料のランダム核形成を示すゲート領域の上面図である。
図面は必ずしも縮尺通りではない。図面は、単に概略的な表現であり、本発明の特定のパラメータを示すことを意図していない。図面は、本発明の典型的な実施形態のみを示すことを意図している。図面では、同一の番号は同一の要素を表す。
特許請求の範囲に記載の構造および方法の詳細な実施形態を本明細書に開示するが、開示の実施形態は、種々の形態で実施することができる特許請求の範囲に記載の構造および方法を例示するに過ぎないものと理解される。ただし、本発明は、多くの異なった形態で実施することができ、本明細書において言及する例示的な実施形態への限定として解釈されるべきではない。むしろ、これらの例示的な実施形態は、本開示を全体として完全なものとし、かつ当業者に対して本発明の範囲を完全に伝達するために提供される。説明において、周知の特徴および技術の詳細は、本実施形態を不必要に不明確化させることを避けるため、省略する。
本明細書の以下の説明の目的のために、用語「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」およびそれらの派生語は、図面において方向付けされているように、開示の構造体および方法に関連するものとする。「上にある」、「頂部に」、「の上に」、「上に配置された」または「頂部に配置された」という用語は、第１の構造体などの第１の要素が第２の構造体などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在してもよいことを意味する。「直接接触」という用語は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、この２つの要素の界面に中間の導電層、絶縁層、または半導体層なしで接続されていることを意味する。
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野で既知のいくつかの処理ステップまたは動作を、提示および説明の目的で一緒に組み合わせることができ、いくつかの例では、詳細に説明しないことができる。他の例では、当技術分野で既知のいくつかの処理ステップまたは動作は全く説明されないことがある。以下の説明は、本発明の様々な実施形態の特徴的な特徴または要素に焦点を当てていることを理解されたい。
本発明の実施形態は、一般に、半導体構造体およびその形成方法に関する。より詳細には、本発明は、物理的複製困難関数（ＰＵＦ）として電界効果トランジスタ（ＦＥＴ）構造体におけるランダムな閾値電圧（Ｖｔｈ）の差異を用いたセキュア・チップの識別に関する。
半導体サプライ・チェーンの完全性は、特に国の防衛にとって、不可欠なセキュリティ必要事項である。米国における信頼できる製造工場の減少により、クリティカル・システムにインストールされるチップが本物であることを証明する必要性が浮き彫りになっている。例えば、偽のコンポーネントは、本物と置き換えられた場合、機能性の損失またはスヌーピングを可能にする悪意のある電気回路を含む恐れがある。したがって、セキュアであると識別され得る半導体デバイスを製造する必要がある。
多くの半導体デバイスは、セキュリティ対策としてＰＵＦを用いる。ＰＵＦは、例えばマイクロプロセッサなどの半導体デバイスについての固有の識別として機能する、物理的に画定された「デジタル・フィンガープリント」である。ＰＵＦは、所与の入力およびコンディション（チャレンジ）について、固有の識別子として働く物理的に画定された「デジタル・フィンガープリント」出力（レスポンス）を提供することができる、物理オブジェクトである。ＰＵＦは、半導体製造中に自然に生じ得る固有の物理的な差異に基づく。ＰＵＦは、集積回路内に実装することができる。ＰＵＦはさらに、例えば暗号技術などの高いセキュリティ要件の用途に使用することもできる。
シリコンＰＵＦは、暗号技術用途について、ハードウェアの信頼ルートおよびエントロピ源として使用されることが多くなっている。これらの用途では、ＰＵＦ出力の信頼性が、インプリメンテーションの成功の鍵である。弱いＰＵＦも強いＰＵＦも、集積回路ブロックにおいて物理的特性からアナログ信号を増幅することによって出力を得る。アナログ信号は、伝搬遅延、リング発振器、時間制御酸化物破壊、またはＳＲＡＭトランジスタのＶｔｈであり得る。これらの物理測定は、本来、例えば温度、動作電圧、トランジスタの熱／インターフェース・ノイズ、プロセス・コーナ、および老朽化（aging）など環境条件に敏感である。その結果、例えば時間的多数決（temporal majority voting）（ＴＭＶ）、寿命（ＥＯＬ）予測および信頼性スクリーニングについてのＰＵＦ片におけるプレ・バーニング（pre-burning）、隠蔽アルゴリズム、ならびにエラー訂正コード（ＥＣＣ）についてのパリティ・ビットの活用など、追加の安定化技術およびエラー訂正技術を講じることなしに安定性のあるＰＵＦ出力を得ることが難しい。したがって、安定したＰＵＦ出力の半導体デバイスを製造する必要がある。
本発明の実施形態は、ＦＥＴのゲート構造体においてランダムなＶｔｈの差異を形成する構造体および形成方法を提供する。ＦＥＴは、平面ＦＥＴ、ナノシートＦＥＴ、垂直ＦＥＴ、ナノワイヤＦＥＴ、フィンＦＥＴ、もしくは任意の他のＦＥＴ、またはゲート構造体を有する半導体デバイスとすることができる。ランダムなＶｔｈは、ＰＵＦとして使用され、デバイスの複数のゲート領域にランダムに堆積された異なる高ｋ材料によって達成される。図１～図８は、ＰＵＦとしてのランダムなＶｔｈの差異を含むＦＥＴ構造体の作製方法を示す。図９は、様々なＶｔｈを生成可能にするランダムに分散された高ｋ材料を含むゲート領域の頂部横断面図である。
次に、図１を参照すると、一実施形態による構造体１００が示されている。構造体１００は、基板１０２と、埋込酸化物１０４と、フィン１０６とを含むことができる。基板１０２は、１つまたは複数の半導体材料を含むことができる。適当な基板１０２材料の非限定的な例としては、Ｓｉ（シリコン）、歪みＳｉ、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコン・ゲルマニウム）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ族材料（例えば、ＧａＡｓ（ヒ化ガリウム）、ＩｎＡｓ（ヒ化インジウム）、ＩｎＰ（リン化インジウム）、もしくはインジウム・ガリウム・ヒ素（ＩｎＧａＡｓ））、ＩＩ－ＶＩ族材料（例えば、ＣｄＳｅ（セレン化カドミウム）、ＣｄＳ（硫化カドミウム）、ＣｄＴｅ（テルル化カドミウム））、またはそれらの任意の組合せが挙げられ得る。一実施形態では、基板１０２は、シリコンを含むことができる。
基板１０２上には埋込酸化物１０４が配置される。埋込酸化物１０４は、例えば、シリコン・ウェハに埋め込まれる酸化シリコンなどの酸化物層とすることができる。埋込酸化物１０４の上面上にはフィン１０６が配置される。フィン１０６は、シリコンで作られ得る。一実施形態では、フィン１０６は、シリコン・オン・インシュレータ・フィンとすることができる。代替的な一実施形態では、フィン１０６は、バルク・フィンであってもよい。さらに、シリコン・オン・インシュレータ・フィンが例示されているが、本発明の実施形態は、任意のＣＭＯＳデバイス、またはゲート構造体を含むトランジスタ・デバイスに実装することもできることを理解されたい。
次に図２を参照すると、一実施形態による、ダミー・ゲート１０８、ゲート・スペーサ１１０、第１のソース・ドレイン１１２および第２のソース・ドレイン１１４を含む構造体１００が示されている。フィン１０６の上面上には犠牲ゲート材料が堆積され得る。次いで、犠牲ゲート材料は、ダミー・ゲート１０８を形成するようにパターニングされ得る。
ダミー・ゲート１０８は、例えばアモルファス・シリコン（α－Ｓｉ）または多結晶シリコン（ポリシリコン）などの犠牲ゲート材料から形成され得る。犠牲材料は、これらに限定されないが、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、プラズマ増強化学蒸着（ＰＥＣＶＤ）、誘導結合プラズマ化学蒸着（ＩＣＰＣＶＤ）またはそれらの任意の組合せを含む、堆積プロセスによって堆積され得る。ダミー・ゲート１０８を形成する犠牲材料の厚さは、約５０ｎｍから約２５０ｎｍまで、または約１００ｎｍから約２００ｎｍまでとすることができる。
ダミー・ゲート１０８の形成後、次に、ダミー・ゲート１０８上にゲート・スペーサ１１０がコンフォーマルに堆積される。次いで、ゲート・スペーサ１１０の、フィン１０６の上面上の部分を除去するように、ゲート・スペーサ１１０がパターニングされる。その結果、ゲート・スペーサ１１０がダミー・ゲート１０８を囲繞する。ゲート・スペーサ１１０は、ダミー・ゲート１０８の上面および側壁上にある。
ゲート・スペーサ１１０は、例えば二酸化シリコン、窒化シリコン、ＳｉＯＣＮまたはＳｉＢＣＮなどの絶縁材料を含むことができる。ゲート・スペーサ１１０の材料の他の非限定的な例としては、誘電体酸化物（例えば、酸化シリコン）、誘電体窒化物（例えば、窒化シリコン）、誘電体酸窒化物またはそれらの任意の組合せが挙げられ得る。ゲート・スペーサ１１０材料は、例えば、化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）である堆積プロセスによって堆積される。ゲート・スペーサ１１０の厚さは、約３から約１５ｎｍまで、または約５から約８ｎｍまでとすることができる。ゲート・スペーサ１１０は、ダミー・ゲート１０８の周りに形成または堆積される他の材料からダミー・ゲート１０８を隔離する。さらに、ゲート・スペーサ１１０は、第１および第２のソース・ドレイン１１２、１１４からダミー・ゲート１０８を隔てる。
ゲート・スペーサ１１０の堆積後、第１のソース・ドレイン１１２および第２のソース・ドレイン１１４を形成するように、フィン１０６の表面上にエピタキシャル層が成長される。第１および第２のソース・ドレイン１１２、１１４は、例えば、化学蒸着（ＣＶＤ）（低圧（ＬＰ）もしくは減圧化学蒸着（ＲＰＣＶＤ））、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、金属有機化学蒸着（ＭＯＣＶＤ）または他の適当なプロセスである、適当な成長プロセスを用いて成長され得る。
エピタキシャル層の材料源は、例えば、シリコン、ゲルマニウムまたはその組合せとすることができる。エピタキシャル半導体材料の堆積のためのガス源としては、シリコン含有ガス源、ゲルマニウム含有ガス源、またはその組合せが挙げられ得る。例えば、エピタキシャル・シリコン層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシランおよびそれらの組合せからなる群から選択されたシリコン・ガス源から堆積され得る。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびそれらの組合せからなる群から選択されたゲルマニウム・ガス源から堆積され得る。エピタキシャル・シリコン・ゲルマニウム合金層は、このようなガス源の組合せを利用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリア・ガスを使用することができる。
第１および第２のソース・ドレイン１１２、１１４は、ｐ型ドーパントまたはｎ型ドーパントでその場でドープされ得る。例えば、ｐ型ＦＥＴの場合、第１および第２のソース・ドレイン１１２、１１４は、シリコン・ゲルマニウムから作られ、例えばホウ素などのｐ型ドーパントでその場でドープされ得る。ｎ型ＦＥＴの場合、第１および第２のソース・ドレイン１１２、１１４は、シリコンで作られ、例えばリンまたはヒ素などのｎ型ドーパントでその場でドープされ得る。
次に図３を参照すると、一実施形態による、層間誘電体（ＩＬＤ）１１６を含む構造体１００が示されている。第１および第２のソース・ドレイン１１２、１１４の形成後、第１および第２のソース・ドレイン１１２、１１４の上面上に、ＩＬＤ１１６が、その上面がゲート・スペーサ１１０の上面と実質的に同一平面になるように（図示せず）、堆積され得る。ＩＬＤ１１６は、ゲート・スペーサ１１０を囲繞する。ＩＬＤ１１６は、例えば、これらに限定されないが、酸化シリコン、スピン・オン・ガラス、流動性酸化物、高密度プラズマ酸化物、ホウ素リンケイ酸ガラス（ＢＰＳＧ）、またはそれらの任意の組合せを含む、低ｋ誘電体材料（ｋ＜４．０）から形成され得る。
ＩＬＤ１１６は、これらに限定されないが、ＣＶＤ、ＰＶＤ、プラズマ増強ＣＶＤ、蒸発、化学溶液堆積または同様のプロセスを含む堆積プロセスによって堆積される。ＩＬＤ１１６の堆積後、例えばＣＭＰプロセスなどの平坦化プロセスを用いて、構造体１００の上面から余分なＩＬＤ１１６を除去することができる。ＣＭＰプロセスを用いてさらに、ゲート・スペーサ１１０の、ダミー・ゲート１０８の真上の部分を除去することができる。ダミー・ゲート１０８の真上のゲート・スペーサ１１０を除去することによって、ダミー・ゲート１０８上面が露出し、次のプロセス・ステップでそのダミー・ゲート１０８を除去することができるようになる。
次に図４を参照すると、一実施形態による、トレンチ１１８を含む複数の構造体１００が示されている。３つの構造体１００が図示されているが、本発明の実施形態は、単一基板ウェハ上における複数の構造体１００の形成を企図することを理解されたい。各構造体１００は、ＩＬＤによって囲繞されたゲート領域を含む。図４には、シリコン・ウェハ上に１つを上回る構造体１００があることからシリコン・ウェハ上には１つを上回るゲート領域があることを示すために、３つのゲート領域である、ゲート領域１、ゲート領域２およびゲート領域３が示されている。
フィン１０６の上面が露出されてトレンチ１１８が形成されるまで、構造体１００の各ゲート領域からダミー・ゲート１０８を除去するように、例えばウェット・エッチング・プロセスなどのエッチング・プロセスが実施され得る。各トレンチ１１８は、ゲート・スペーサ１１０の上面からフィン１０６の上面まで延在することができる。エッチング・プロセスは、フィン１０６材料に対して選択的にダミー・ゲート１０８材料を除去する。しかし、エッチング・プロセスは、ゲート・スペーサ１１０は除去しない。その結果、ゲート・スペーサ１１０は、ゲート領域から第１および第２のソース・ドレイン１１２、１１４を隔てる。
次に図５を参照すると、一実施形態による、構造体１００の３つのゲート領域が示されている。時限（timed）原子層堆積プロセスを用いて、第１の高ｋ材料１２０が構造体１００のトレンチ１１８内にランダムに堆積される。第１の高ｋ材料１２０は、（ゲート領域における）露出したフィン１０６の表面上に堆積される。ランダムな核形成を促進するため、核形成時間に非常に近い堆積時間が選ばれる。前記の核形成の差異により、第１の高ｋ材料１２０のいくらかは、いくつかのゲート領域にランダムに堆積され、したがって第１の高ｋ材料１２０が（ゲート領域における）露出したフィン１０６の表面を部分的に覆うことができる。その結果、いくつかのゲート領域は、第１の高ｋ材料１２０の形成後の残りの露出したフィン１０６の上面の少なくとも一部分を有することができる。さらに、構造体１００のすべてのゲート領域が第１の高ｋ材料１２０を有するわけではない。図示されるように、ゲート領域１および３は第１の高ｋ材料１２０を含む一方、ゲート領域２は含まない。加えて、核形成のランダム性は再現することができない。その結果、第１の高ｋ材料１２０の他の堆積の実施は、第１の高ｋ材料１２０を含むゲート領域１および３と同じ結果を生じ得ない。典型的な基板ウェハは、数千、さらには数百万のゲート領域を含む場合があることを理解されたい。ランダムな核形成により、各基板ウェハは、異なる第１の高ｋ材料１２０核形成の数百万のゲート領域を有することができる。結果として、２つのウェハにおいて、そのすべてのゲート領域で第１の高ｋ材料１２０が全く同じに核形成することはない。
第１の高ｋ材料１２０は、酸化アルミニウム（Ａｌ２Ｏ３）などの材料から作られ得る。第１の高ｋ材料１２０として、例えば酸化ルテチウム（Ｌｕ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）および他の希土類酸化物など、他の材料を使用してもよい。第１の高ｋ材料１２０の組成、堆積プロセスおよび堆積後処理は、構造体１００がｐＦＥＴかそれともｎＦＥＴか、（高ｋ材料堆積中または堆積後の界面の酸化物形成を含む）高ｋ材料１２０とフィン１０６の上面との間の界面の電気特性、ゲート金属の組成、高ｋ誘電体を通って高ｋ誘電体／フィン界面において分散される電荷の極性、ならびに当技術分野で周知の他のデバイスおよびプロセス・パラメータに応じて、構造体１００の閾値電圧（Ｖｔｈ）に異なる影響を及ぼし得る。
次に図６を参照すると、一実施形態による、第２の高ｋ材料１２２を含む構造体１００の３つのゲート領域が示されている。時限原子層堆積プロセスを用いて、第２の高ｋ材料１２２は、構造体１００のトレンチ１１８内に堆積される。第２の高ｋ材料１２２は、（ゲート領域における）露出したフィン１０６の表面に堆積される。第１の高ｋ材料１２０とまさに同じように、第２の高ｋ材料１２２も、異なるゲート領域にランダムに核形成することができ、したがって、（ゲート領域における）露出したフィン１０６の表面を部分的に覆う。その結果、いくつかのゲート領域は、第２の高ｋ材料１２２の形成後の（ゲート領域における）残りの露出したフィン１０６の表面の少なくとも一部分を有することができる。その結果、いくつかのゲート領域は、第１の高ｋ材料１２０と第２の高ｋ材料１２２の両方を含むことがある一方、いくつかのゲート領域は、第１の高ｋ材料１２０か第２の高ｋ材料１２２のどちらかを有することがある。さらに、第１の高ｋ材料１２０も第２の高ｋ材料１２２もないゲート領域もあり得る。第１の高ｋ材料１２０を参照して上述したように、第２の高ｋ材料１２２も、基板ウェハ上にある数百万のゲート領域内にランダムに核形成する。
核形成の間、第２の高ｋ材料１２２は、第１の高ｋ材料１２０にオーバーラップすることがある。さらに、第２の高ｋ材料１２２が第１の高ｋ材料１２０に隣接することもある。同じゲート領域内に、第１および第２の高ｋ材料１２０、１２２の両方が存在しても、第２の高ｋ材料１２２が第１の高ｋ材料１２０に接触していたり、または第１の高ｋ材料１２０に接触していなかったりする。
第２の高ｋ材料１２２は、酸化ランタン（Ｌａ２Ｏ３）などの材料、または例えば酸化ルテチウム（Ｌｕ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）および他の希土類酸化物などの他の材料から作られ得る。第１の高ｋ材料１２０と同様、第２の高ｋ材料１２２も、その組成、ならびに様々な他の材料、デバイスおよび当技術分野で既知のプロセス・パラメータに応じて、Ｖｔｈに異なる影響を及ぼし得る。例えば、第１の高ｋ材料１２０はＶｔｈを増加させることがあり、その一方で、第２の高ｋ材料１２２はＶｔｈを低減させることがあり、その逆も同様であり、または、それらはＶｔｈの増加もしくは低減の両方を生じさせることもある。
次に図７を参照すると、一実施形態による、ゲート誘電体層１２４を含む構造体１００の３つのゲート領域が示されている。原子層堆積プロセスを用いて、ゲート誘電体層１２４が、構造体１００のトレンチ１１８内に、トレンチ１１８の底面と側壁に沿ってコンフォーマルに堆積される。ゲート誘電体層１２４は、開いたゲート領域すべてのトレンチ１１８内に堆積される。ゲート誘電体層１２４は、高ｋ誘電体材料で作られる。ゲート誘電体層１２４の適当な材料の非限定的な例としては、酸化物、窒化物、酸窒化物、ケイ酸塩（例えば、金属ケイ酸塩）、アルミン酸塩、チタン酸塩、窒化物またはそれらの任意の組合せが挙げられる。高ｋ材料の例としては、これらに限定されないが、酸化ハフニウム（ＨｆＯ２）などの金属酸化物が挙げられる。フィン１０６の、ゲート誘電体層１２４の下の部分は、チャネルとも称され得る。
次に図８を参照すると、一実施形態による、金属ゲート１２６を含む構造体１００の３つのゲート領域が示されている。トレンチ１１８の側壁および底面に沿ってゲート誘電体層１２４が堆積された後、トレンチ１１８に導電性金属が充填され、金属ゲート１２６が形成される。金属ゲート１２６を形成する導電性材料の非限定的な例としては、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの任意の組合せが挙げられ得る。導電性金属は、例えば、化学蒸着、プラズマ増強化学蒸着、物理蒸着、めっき、熱または電子ビーム蒸着、およびスパッタリングである、適当な堆積プロセスによって堆積され得る。
金属ゲート１２６の形成に加えて、構造体１００はさらに、図８のゲート領域１に示される第１および第２のソース・ドレイン・コンタクト１２８、１３０を含むコンタクトを形成する更なる処理を受ける。第１および第２のソース・ドレイン・コンタクト１２８、１３０はそれぞれＩＬＤ１１６を通って第１および第２のソース・ドレイン１１２、１１４まで延在し、トレンチ内部に形成される。ＩＬＤ１１６を除去しコンタクト・トレンチを形成するため、フォトレジストなどのレジストが堆積されパターニングされ得る。反応性イオン・エッチングなどのエッチング・プロセスは、第１および第２の頂部ソース・ドレイン１１２、１１４が露出するまで、ＩＬＤ１１６を除去するためにエッチング・マスクとしてパターニングされたレジストを用いて実施され得る。コンタクト・トレンチには、第１および第２のソース・ドレイン・コンタクト１２８、１３０を形成するように導電性材料または導電性材料の組合せが充填される。充填される導電性材料は、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの任意の組合せである導電性金属とすることができる。導電性材料は、例えば、化学蒸着、プラズマ増強化学蒸着、物理蒸着、めっき、熱もしくは電子ビーム蒸着、またはスパッタリングである、適当な堆積プロセスによって堆積され得る。例えば化学的機械的平坦化である平坦化プロセスは、ＩＬＤ１１６の表面から任意の導電性材料を除去するように実施される。
図８に示されるように、結果として得られる構造体１００は、第１および第２の高ｋ材料１２０、１２２の異なる組合せを含むことができるゲート領域を含む。例えば、いくつかのゲート領域は、ゲート領域１に示されるように、第１および第２の高ｋ材料１２０、１２２の両方を含むことがある。いくつかのゲート領域は、ゲート領域２に示されるように、第１の高ｋ材料１２０だけを含む、またはゲート領域３に示されるように、第２の高ｋ材料１２２だけを含むことがある。加えて、図示されないが、第１の高ｋ材料１２０も第２の高ｋ材料１２２も含まないゲート領域もあり得る。しかし、ゲート領域はすべて、ゲート誘電体層１２４を含む。ゲート領域はすべて、金属ゲート１２６も含むことができる。
回路デバイスの特定のゲート領域内に第１もしくは第２の高ｋ材料１２０、１２２またはその両方を有することによって、これらのゲート領域において異なる閾値電圧が生じる、または促進される。異なる閾値電圧は、ゲート誘電体層１２４と組み合わせて、異なる化学組成物を有する第１および第２の高ｋ材料１２０、１２２を使用することによって達成される。例えば、第１の高ｋ材料１２０をＡと称し、第２の高ｋ材料１２２をＢと称し、ゲート誘電体層１２４をＣと称するものとする。本明細書において上述したように、すべてのゲート領域はＣを含む。いくつかのゲート領域はＣしか含まない。いくつかのゲート領域は、ＣとＡとの組合せを有し、いくつかのゲート領域は、ＣとＢとの組合せを有し、いくつかのゲート領域は、Ｃ、ＡおよびＢの組合せを有し、ここで、ＡおよびＢは、隣り合っている場合、またはさらにオーバーラップしている場合もある。その結果、異なる閾値電圧が、所与のチップ内においてランダム組のトランジスタをもたらすことができる。ランダム性は、構造体１００のゲート領域における第１もしくは第２の高ｋ材料１２０、１２２またはその両方のランダムな核形成により達成される。上述したように、ゲート領域における核形成はランダムであり、したがって、各基板ウェハは第１もしくは第２の高ｋ材料１２０、１２２またはその両方の様々な組合せを有することができる。その結果、いくつかのゲート領域は、第１および第２の高ｋ材料１２０、１２２の両方を含み、いくつかのゲート領域は、高ｋ材料のうちの一方しか含まず、いくつかのゲート領域は、第１の高ｋ材料１２０も第２の高ｋ材料１２２も含まない。加えて、典型的な基板ウェハは、数百万のゲート領域を含むことがある。高ｋ材料の核形成がランダムであるため、２つの基板ウェハが、両方のウェハの各ゲート領域において第１および第２の高ｋ材料１２０、１２２の同じ堆積パターンを有することはない。その結果、各基板ウェハの各ゲート領域は、特定の閾値電圧を有する。これらの閾値電圧は、ＰＵＦとして、各チップの識別に使用することができる。
次に図９を参照すると、一実施形態による、第１および第２の高ｋ材料のランダムな核形成を説明する、ゲート領域の上面図が示されている。本明細書において上述したように、Ｖｔｈは、トランジスタの「実効」または「外挿（extrapolated）」閾値電圧を示す。例えば、実効閾値電圧は、トランジスタをオンにするのに必要な最小電圧を示し、第１のソース・ドレイン１１２から第２のソース・ドレイン１１４、またはその逆に流れる電流（例えば、測定可能もしくは検出可能な電流）を有することができる。ゲート領域に核形成する第１もしくは第２の高ｋ材料１２０、１２２のどちらかまたはその両方を有することによって、核形成プロセスのランダム性により、実効閾値電圧の差異がもたらされる。
上の列にある断面は、上から下まで延びる第１の高ｋ材料１２０および第２の高ｋ材料１２２を示している。この例示的な実施形態では、高ｋ材料の組成ならびにデバイスおよびプロセスのパラメータは、第２の高ｋ材料１２２によって覆われたトランジスタ・チャネルの部分が、第１の高ｋ材料１２０によって覆われたトランジスタ・チャネルの部分よりも「局所的に」より高い閾値電圧を有するようになされる。結果的に、第２の高ｋ材料１２２の追加は、トランジスタの実効閾値電圧を増加させる。トランジスタの実効閾値電圧のこの増加は、上の列に示されるように、第２の高ｋ材料１２２がトランジスタのチャネル幅全体に広がっている場合、最も顕著である。これは、トランジスタのゲート電圧が第２の高ｋ材料１２２によって覆われたチャネル領域に関する局所的な閾値電圧よりも低いが、第１の高ｋ材料１２０によって覆われたチャネル領域に関する局所的な閾値電圧よりも高い場合、チャネル幅全体にわたる第２の高ｋ材料１２２の存在が２つのソース・ドレイン１１２、１１４同士の間の電流の流れを効果的にブロックするからであり、その一方で、下の列に図示される実施形態では、第１の高ｋ材料１２０によって覆われた局所的により低い閾値電圧のチャネル領域を通る、２つのソース・ドレイン１１２、１１４同士の間の電流流路が、依然として存在する。したがって、下の列に図示される実施形態における第２の高ｋ材料１２２の存在は、結果的に、上の列に図示される実施形態と比較すると、比較的小さい、または無視できる程度の実効閾値電圧の増加を生じ得る。しかし、下の列に図示される実施形態における第２の高ｋ材料１２２の存在は、電流の流れに利用できる実効チャネル幅の減少によりトランジスタのオン電流を低減することができる。上の列に図示される実施形態における第２の高ｋ材料１２２の存在も、トランジスタの実効閾値電圧の増加によりトランジスタのオン電流を低減することができる。
周辺回路は、トランジスタ同士の実効閾値電圧の変動性（variability）、（所与のゲート・バイアスまたはゲート・バイアス範囲についての）トランジスタ同士のオン電流の変動性、または両方の組合せを検出することができる。上述のように、閾値電圧感知回路は、図９の上の列に図示される実施形態におけるランダムな核形成から生じる差異の検出において最も効果的であり、その一方、電流感知回路は、両方の列に図示される実施形態におけるランダムな核形成から生じる差異の検出に効果的であり得る。閾値電圧を感知する周辺回路は、例えば、スイッチト・キャパシタ、または当技術分野で既知の他の回路構成体に基づき得る。電流感知回路は、例えば、センス増幅器、または当技術分野で既知の他の回路構成体に基づき得る。トランジスタ同士の間の変動性を検出する両方の方法とも、本発明の範囲内にある。
本発明の実施形態は、ゲート領域における高ｋ材料の原子層堆積の核形成効果を使用して、ゲートおよびゲート誘電体層を含む任意の電界効果トランジスタ構造体または他の構造体のランダムなＶｔｈを形成することについて述べる。第１および第２の高ｋ材料１２０、１２２の核形成のランダム性によって、ＰＵＦとしてＶｔｈを使用することが可能になり、それによってチップ／ウェハの識別および真正性が提供される。
本発明の様々な実施形態の説明は例示のために示したものであり、説明が網羅的であること、または、説明が、開示の実施形態だけに限定されることは意図されていない。当業者には、記載された実施形態の範囲から逸脱することなく多くの変更および変形が明らかとなろう。本明細書で使用されている用語は、実施形態の原理、実用的用途、もしくは市販されている技術にはない技術的改善点を最もよく説明するように、または本明細書に記載された実施形態を当業者が理解できるように選択された。

Claims (20)

  1. チャネルの上に１つまたは複数のゲート領域を形成することであり、前記１つまたは複数のゲート領域がゲート・スペーサによって囲繞される、前記１つまたは複数のゲート領域を形成することと、
    前記１つまたは複数のゲート領域に高ｋ材料のランダムな核形成を生じさせることであり、前記高ｋ材料が前記チャネルの表面を部分的に覆う、前記高ｋ材料のランダムな核形成を生じさせることと、
    前記１つまたは複数のゲート領域のそれぞれにゲート誘電体層を堆積させることであり、前記ゲート誘電体層が前記チャネルの表面全体を覆う、前記ゲート誘電体層を堆積させることと
    を含む方法。
  2. 前記高ｋ材料が、第１の高ｋ材料または第２の高ｋ材料である、請求項１に記載の方法。
  3. 前記第１の高ｋ材料のみが、前記ゲート誘電体層に埋め込まれる、請求項２に記載の方法。
  4. 前記第２の高ｋ材料のみが、前記ゲート誘電体層に埋め込まれる、請求項２に記載の方法。
  5. 前記第１の高ｋ材料と前記第２の高ｋ材料の両方が、前記ゲート誘電体層に埋め込まれる、請求項２に記載の方法。
  6. 前記１つまたは複数のゲート領域に前記高ｋ材料のランダムな核形成を生じさせることが、前記１つまたは複数のゲート領域内のランダムな閾値電圧を促進し、前記１つまたは複数のゲート領域内の前記ランダムな閾値電圧が、物理的複製困難関数として使用される、請求項１に記載の方法。
  7. 前記ゲート・スペーサによって前記１つまたは複数のゲート領域から隔てられる、第１のソース・ドレインおよび第２のソース・ドレインを形成することと、
    前記ゲート誘電体層の上面上に金属ゲートを堆積させることと、
    前記１つまたは複数のゲート領域の周りに層間誘電体を堆積させることであり、前記層間誘電体が、前記第１のソース・ドレインおよび前記第２のソース・ドレインの上面上にある、前記層間誘電体を堆積させることと、
    第１のソース・ドレイン・コンタクトおよび第２のソース・ドレイン・コンタクトを形成することと
    をさらに含む、請求項１に記載の方法。
  8. 半導体構造体であって、
    １つまたは複数の金属ゲートと、
    前記１つまたは複数の金属ゲートの下の１つまたは複数のチャネルと、
    前記１つまたは複数のチャネルから前記１つまたは複数の金属ゲートを隔てるゲート誘電体層と、
    前記ゲート誘電体層に埋め込まれた高ｋ材料であり、前記高ｋ材料および前記ゲート誘電体層がどちらも前記１つまたは複数のチャネルと直接接触している、前記高ｋ材料と
    を備える、半導体構造体。
  9. 前記高ｋ材料が、前記１つまたは複数の金属ゲートにおける閾値電圧の差異をもたらす、請求項８に記載の半導体構造体。
  10. 前記高ｋ材料が、第１の高ｋ材料または第２の高ｋ材料である、請求項８に記載の半導体構造。
  11. 前記第１の高ｋ材料のみが、前記ゲート誘電体層に埋め込まれる、請求項１０に記載の半導体構造体。
  12. 前記第２の高ｋ材料のみが、前記ゲート誘電体層に埋め込まれる、請求項１０に記載の半導体構造体。
  13. 前記第１の高ｋ材料と前記第２の高ｋ材料の両方が、前記ゲート誘電体層に埋め込まれる、請求項１０に記載の半導体構造体。
  14. 前記第１の高ｋ材料が、酸化アルミニウムで作られ、前記第２の高ｋ材料が、酸化ランタンで作られる、請求項１０に記載の半導体構造体。
  15. 半導体構造体であって、
    １つまたは複数のチャネルの上にある、１つまたは複数の電界効果トランジスタの１つまたは複数のゲート領域と、
    ゲート誘電体層によって前記１つまたは複数のチャネルから隔てられた金属ゲートと、
    前記ゲート誘電体層に埋め込まれた高ｋ材料であり、前記高ｋ材料および前記ゲート誘電体層がどちらも前記１つまたは複数のチャネルと直接接触している、前記高ｋ材料と、
    前記１つまたは複数のゲート領域を囲繞する層間誘電体と
    を備える、半導体構造体。
  16. 前記高ｋ材料が、第１の高ｋ材料または第２の高ｋ材料である、請求項１５に記載の半導体構造体。
  17. 前記第１の高ｋ材料のみが、前記ゲート誘電体層に埋め込まれる、請求項１６に記載の半導体構造体。
  18. 前記第２の高ｋ材料のみが、前記ゲート誘電体層に埋め込まれる、請求項１６に記載の半導体構造体。
  19. 前記第１の高ｋ材料と前記第２の高ｋ材料の両方が、前記ゲート誘電体層に埋め込まれる、請求項１６に記載の半導体構造体。
  20. 前記高ｋ材料が、前記１つまたは複数の金属ゲートにおける閾値電圧の差異をもたらす、請求項１５に記載の半導体構造体。
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