JP2023543737A - 容量制御ファブリペロー干渉計 - Google Patents

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Abstract

本開示は、第1の絶縁層に埋め込まれた第1の金属薄膜層を有する第1のミラー層と、第2の絶縁層に埋め込まれた第2の金属薄膜層を有する第2のミラー層とを含む容量制御ファブリペロー干渉計を記載する。第1の金属薄膜層における制御領域は、第2の金属薄膜層における制御領域と作動方向に少なくとも部分的に位置合わせされている。干渉計はまた、第1の制御電極および第1の誘電体層を含み、第1の誘電体層は、第1の制御電極と第1の金属薄膜層の制御領域の少なくとも一部との間にある。【選択図】図1a

Description

本開示は、ファブリペロー光学フィルタに関し、特に、微小機械ファブリペロー干渉計に関する。本開示は、さらに、トップミラーとボトムミラーとの間のギャップが制御されることができる機構に関する。
微小機械ファブリペロー干渉計は、典型的には、基板の上方のボトムミラーの上方に懸架されたトップミラーを備える。2つのミラーは、2つのミラーの間に光学同調キャビティが形成されるように、ミラーギャップによって互いに分離される。2つのミラーは、少なくとも部分的に透明である。入射電磁放射線は、一方の側から同調キャビティに入り、他方の側から同調キャビティを出ることができる。
光学キャビティに入る光は、キャビティから伝送される前に、ボトムミラーとトップミラーとの間で多重反射を受けることができる。建設的干渉は、式2d=nλに対応する波長において透過ピークを生成し、式中、dはミラーギャップの高さであり、nは整数である。n=1に対応する一次透過ピークは、nが1よりも大きい場合に式を満たす波長からの高次透過ピークを伴う。次数選別フィルタは、nの1つの特定値に対応する波長に対してのみ透過を可能にするようにファブリペローフィルタを用いて実装されることができる。
微小機械ファブリペロー干渉計は、可視光から赤外まで広がる波長範囲の電磁放射をフィルタリングするように構成されることができる。透過波長は、ミラーギャップを調整することによって選択されることができる。いくつかの微小電気機械ファブリペローフィルタは、MEMSアクチュエータを利用して一方のミラーを他方のミラーに対して移動させ、それによってミラーギャップを調整する。米国特許出願公開第2009153844号明細書は、静電アクチュエータが1つのミラーに接続されているMEMSファブリペローフィルタを開示している。この作動機構の課題は、アクチュエータが多くの表面積を消費し、多くの追加の処理ステップを必要とするということである。
米国特許出願公開第2009153844号明細書
本開示の目的は、上記課題を解消する装置を提供することである。
本開示の目的は、独立請求項に記載されているものによって特徴付けられる構成によって達成される。本開示の好ましい実施形態は、従属請求項に提示されている。
本開示は、2つのミラー間の直接的な静電引力によってボトムミラーとトップミラーとの間の相対運動を作動させるという考えに基づいている。2つのミラーのうちの少なくとも一方の電位は、容量結合制御電極を介して設定される。この構成の利点は、ミラーギャップが広範囲にわたって高精度に調整されることができるということである。
以下では、添付の図面を参照して、好ましい実施形態によって本開示をより詳細に説明する。
容量制御ファブリペロー干渉計を示している。 xy平面内のリング状制御領域を示している。 図1aに示す装置についての等価回路を示している。 1つの制御電極が金属薄膜層と直接電気的に接触している装置を示している。 半絶縁層がミラー層間で電荷を移動させることができる装置を示している。 容量制御ファブリペロー干渉計を製造するための方法を示している。 容量制御ファブリペロー干渉計を製造するための方法を示している。 容量制御ファブリペロー干渉計を製造するための方法を示している。 容量制御ファブリペロー干渉計を製造するための方法を示している。 容量制御ファブリペロー干渉計を製造するための方法を示している。 容量制御ファブリペロー干渉計を製造するための方法を示している。 容量制御ファブリペロー干渉計を製造するための方法を示している。
本開示は、容量制御ファブリペロー干渉計を説明する。干渉計は、第1の絶縁層に埋め込まれた第1の金属薄膜層を含む第1のミラー層を含む。第1の金属薄膜層は、中央領域および制御領域を含む。
干渉計はまた、第2の絶縁層内に埋め込まれた第2の金属薄膜層を含む第2のミラー層を含む。第2の金属薄膜層は、中央領域および制御領域を含む。第1の金属薄膜層の中央領域は、第2の金属薄膜層の中央領域と作動方向に少なくとも部分的に位置合わせされている。第1の金属薄膜層の制御領域は、第2の金属薄膜層の制御領域と作動方向に少なくとも部分的に位置合わせされている。
干渉計はまた、第1の制御電極および第1の誘電体層を含む。第1の誘電体層は、第1の制御電極と第1の金属薄膜層の制御領域の少なくとも一部との間にある。第1の誘電体層は、第1の金属薄膜層が埋め込まれた第1の絶縁層の一部である。干渉計はまた、第2の金属薄膜層の制御領域に電気的に結合された第2の制御電極を含む。
第1のミラー層は、基板に固定されてもよく、第2のミラー層は、2つのミラー層が互いに実質的に平行になるように基板上に懸架されてもよい。「作動方向」という用語は、干渉計の動作方向を指す。干渉計によってフィルタリングされた電磁放射線は、作動方向において干渉計に出入りする。作動方向は、例えば、第1および第2のミラー層ならびに基板の表面に対して実質的に垂直であってもよい。
基板の平面が水平面を画定するように使用される場合、作動方向は、垂直方向と呼ばれる場合があり、第1のミラー層は、ボトムミラーと呼ばれる場合があり、第2のミラー層は、トップミラーと呼ばれる場合がある。しかしながら、本開示で使用される「トップ/ボトム」または「上/下」という用語は、装置が製造されるときに装置がどのように配向されるかのみを指す。装置は、使用時に任意の方向に配向されることができるため、「作動方向」は、装置の使用時に必ずしも垂直ではない。
図1aは、第1のミラー層11を有する容量制御ファブリペロー干渉計を示している。第1のミラー層は、第1の絶縁層112に埋め込まれた第1の金属薄膜層111を含む。これに対応して、第2のミラー層12は、第2の絶縁層122に埋め込まれた第2の金属薄膜層121を含む。この場合、第2のミラー層12は、基板18上にある一方で、第1のミラー層11は、2つのスペーサ141および142によって基板上に懸架されており、それにより、同調キャビティ17が第1のミラー層と第2のミラー層との間に形成される。基板18は、例えば、溶融シリカ基板もしくはサファイア基板、または干渉計が通過させるように設計されている放射に対して十分な透明性を有する任意の他の適切な基板であってもよい。
基板は、図1aのx軸によって示されるxy平面を画定する。作動方向は、ここではz軸によって示されており、作動方向におけるキャビティ17の高さは、ミラーギャップ171である。ミラーギャップは、後述するように、第1のミラー層11を第2のミラー層12に対して移動させる作動力によって調整可能である。
スペーサ141および142は、比較的低温で堆積された酸化物層、例えばオルトケイ酸テトラエチル(TEOS)の層から作製されることができる。あるいは、それらは、ポリマー層から作製されることができる。この酸化物またはポリマー層の厚さは、典型的には、作動力が加えられる前のミラーギャップ171の初期高さを決定する(等しくてもよい)。スペーサ141および142を形成する層の厚さは、例えば、200nm~4μmの範囲内とすることができる。最適な厚さは、とりわけ、干渉計の所望の通過帯域波長に依存する。
第1および第2の金属薄膜層111および121は、導電性を有し、各ミラー層において反射体として機能する。層111および121は、例えば、銀、金、白金またはチタンの層であってもよい。第1および第2の金属薄膜層111および121の厚さは、30nm~50nmの範囲内であってもよく、または15nm~60nmの範囲内であってもよい。
金属薄膜が埋め込まれた絶縁層112および122は、第1のミラー層11を第2のミラー層12に近付けることにより、作動力がミラーギャップを狭める際に第1のミラー層11が受ける曲げに柔軟に対応するように、十分に高い引張応力を有する必要がある。絶縁層112および122は、例えば、Alの層であってもよく、それらの厚さは、例えば、5~100nmの範囲内であってもよい。
点線191~196は、装置をx軸に沿って5つの領域に分割する。第1および第2のミラー層11および12の双方は、領域191~192に中央領域を有する。第1のミラー層11は、領域192~196に第1の制御領域を有し、領域191~193に第2の制御領域を有する。第2のミラー層12は、領域195~191に第1の制御領域を有し、領域192~194に第2の制御領域を有する。第1および第2の金属薄膜層は、それぞれ、第1および第2のミラー層の中央領域および制御領域に対応する中央領域および制御領域を有する。
第1および第2の金属薄膜層111および121は、それぞれ193から196および195から194まで連続した層として延在してもよい。しかしながら、典型的には、金属薄膜層の中央領域をそれらの制御領域から分離することがより有益である。換言すれば、第1および第2の金属薄膜層111および121は、不連続であってもよい。領域191~192内のこれらの層の中央部分は電気的に浮遊していてもよい一方で、制御領域193~191および192~194内にある制御部分は、制御領域と容量接触または直接電気接触している容量結合またはオーム結合制御電極を介して特定の電位に設定されてもよい。
図1aに示す第1のミラー層11の第1および第2の制御領域は、連続した第1のリング状制御領域の一部であってもよい。第2のミラー層12の第1および第2の制御領域は、これに対応して、連続した第2のリング状制御領域の一部であってもよい。第2のリング状制御領域は、作動方向において第1のリング状制御領域と位置合わせされてもよい。
図1bは、xy平面内のリング状制御領域を示している。第1および第2のリング状制御領域は、この制御領域内でオーバーラップする。この制御領域は、ドーナツの形状を有してもよい。図1aに示す断面は、図1bの線A-Aに沿ったものである。この制御領域幾何学的形状は、第1のミラーが作動方向に作動されるとき、第1のミラー層11の中央領域を第2のミラー層12の中央領域と平行に保つ。他の制御領域幾何学的形状も可能である。
第1のミラー層11の中央領域は、第2のミラー層12の中央領域よりも大きくてもよく、またはその逆であってもよい。2つのミラー層の第1および第2のリング状制御領域もまた、異なるサイズからなる。それにもかかわらず、第1のミラー層11の中央領域は、作動方向において第2のミラー層12の中央領域と少なくとも部分的に位置合わせされなければならず、その結果、それらはxy平面内でオーバーラップする。中央領域がオーバーラップする領域は、干渉計の光学活性領域を形成する。第1のミラー層の制御領域はまた、作動方向において第2のミラー層の制御領域と少なくとも部分的に位置合わせされ、その結果、それらはxy平面内でオーバーラップする。このオーバーラップ領域は、例えば、上述したドーナツ状の形状、または任意の他の適切な形状を有することができる。
制御領域がオーバーラップする領域が作動範囲を形成する。この領域では、金属薄膜層111および121の制御領域間に電位差があると、ミラー層11および12間の静電引力が発生する。第1および第2の金属薄膜層は、例えば、銀から作製されてもよく、これは、最も関心のある波長領域において良好な導電性および典型的には良好な反射率も有する。第1および第2の金属薄膜層には、以下に述べる他の材料のいずれが使用されてもよい。
第1のミラー層11が基板上に懸架され、第2のミラー層が基板18に固定されている図示の装置では、この引力は、第1のミラー層11を基板18に向かって引っ張る。これは、ミラーギャップ171を狭くし、干渉計を通過することができる放射波長を変化させる。電位差の大きさが静電引力の大きさを決定するため、電位差を変化させることによって第1のミラー層11が上下に移動されることができる。
双方のミラー層が作動方向の移動を可能にするように懸架されている異なる装置(図示せず)では、ミラーギャップ171は、2つのミラー層がそれぞれ互いに接近/離間する相互移動によって狭く/広くされることができる。
干渉計は、第1の誘電体層によって第1の金属薄膜層111の制御領域から分離された第1の制御電極131を含む。これにより、第1の制御電極131と第1の金属薄膜層111との間に第1の制御容量が形成される。図1aに示す装置では、第1の絶縁層112は、コンデンサ内の第1の誘電体層を形成する。換言すれば、ここでは、第1の制御電極131は、194および196によって区切られた制御領域の部分において、第1の絶縁層112の上方に配置されている。換言すれば、第1の金属薄膜層が埋め込まれた第1の絶縁層112によって、第1の誘電体層が形成される。第1の誘電体層が互いの上に堆積された複数の副層を含む場合、第1の誘電体層は、これらの副層のうちの1つによって形成されてもよい。第1の誘電体層は、依然として第1の絶縁層の一部を形成する。
異なる厚さを有する第1の誘電体層がより好ましい場合、第1の制御電極131が堆積される前に、追加の誘電体層(図示せず)が領域194~196に追加されることができる。この追加の誘電体層は、図1aの第1の絶縁層112の上方に、または第1の絶縁層が領域194~196内に延在していない場合は金属薄膜層111の上方に直接配置されることができる。他の変形も可能である。第1の制御電極131は、例えば、領域194~196において基板18上に堆積されることができ、次いで、制御電極は、第1の誘電体層およびスペーサ142の双方によって第1の金属薄膜層から分離されることができる。
換言すれば、各制御電極と対応する金属薄膜層とがオーバーラップする領域に制御コンデンサが形成される。各制御コンデンサの誘電体は、少なくとも金属薄膜層を囲む第1の絶縁層によって形成されているが、これに加えて、スペーサおよび第2の絶縁層などの他の積層誘電体層を含んでいてもよい。
干渉計はまた、第2のミラー層12の制御領域に電気的に結合される第2の制御電極132を含む。この電気的結合は、容量性またはオームの法則にしたがうもののいずれであってもよい。図1aは、第2の制御電極132が容量結合される干渉計を示している。干渉計は、第2の誘電体層を含み、第2の誘電体層は、第2の制御電極と第2の金属薄膜層の制御領域の少なくとも一部との間にあり、その結果、第2の制御電極は、第2の金属薄膜層の制御領域に容量結合される。第2の誘電体層は、第2の金属薄膜層が埋め込まれた第2の絶縁層122の一部である。第1の誘電体層に関して上述した選択肢は、第2の誘電体層にも適用される。これにより、第2の制御電極132と第2の薄膜層121との間に第2の制御容量が形成される。第1および第2の制御電極131および132は、例えばアルミニウムの層であってもよい。
図1aでは、スペーサ141は、線195および193によって区切られた第2のミラー層の制御領域の一部において第2の誘電体層の上方にある。ここで、絶縁層112および122は、第2の制御電極132と第2の金属薄膜層121との間にもある。したがって、第1および第2の制御電極131および132の双方は、図1aの第1の絶縁層112の上方にある。第2の制御電極132と第2の金属薄膜層121との間には、第1および第2の絶縁層、ならびにスペーサ141の全てがある。換言すれば、図1aでは、第1のミラー層11は、トップミラーを形成し、第2のミラー層は、ボトムミラーを形成し12、第1および第2の制御電極131および132は、第1のミラー層11の上方にある。
あるいは、第2の制御電極が第2の金属薄膜層121の近くに配置されることができるように、スペーサ141および第1の絶縁層112の一部または全部が線195~193によって区切られた制御領域の部分において除去されることができる。いずれの場合も、第2の制御電極132は、少なくとも第2の金属薄膜層121が埋め込まれた第2の絶縁層122の一部である誘電体層によって、第2の金属薄膜層121から依然として分離される。第1および第2の誘電体層の双方の最適な厚さは、第1および第2の制御コンデンサの所望の容量に依存する。これらの所望の静電容量は、必ずしも等しい必要はない。
図1cは、図1aに示す装置についての等価回路を示している。回路は、領域193~191および192~194ならびに図1bの全てに示されるオーバーラップ領域において第1および第2のミラー層の制御領域の間に形成される主制御コンデンサCControlと直列に結合された第1および第2の制御コンデンサCs1およびCs2を含む。これにより、主制御コンデンサと直列に接続された2つの固定コンデンサCs1およびCs2を介して、第1の金属薄膜層111と第2の金属薄膜層121との間にAC電圧が結合されることができる。第1および第2の制御コンデンサの典型的な容量は、pF範囲内にある。
図1aに示される配置では、Cs1は、典型的にはCs2よりもはるかに大きく、Cs2は、CControlと実質的に等しいかまたはそれよりも小さい。Cs2が十分に小さい場合、この固定コンデンサは、2つの金属薄膜層の制御領域間に発生する電界の強度を制限する(すなわち、主制御コンデンサに作用する電界を制限する)。ミラーギャップが狭くなると、ミラーギャップの逆数に比例して電界の強度が劇的に増加することはない。代わりに、固定コンデンサは、より高いレベルの増加を容易にし、これは、2つのミラーを一体にスナップ留めするリスクなしに、ミラーギャップがその静止位置から2/3程度だけ非常に狭められることを可能にする。
第2の誘電体層141内の材料が、例えば比誘電率が3.8の二酸化ケイ素であり、図1bに示すオーバーラップ領域が195と193との間の領域における第2の制御コンデンサの表面積の3.8倍である場合、静止位置からミラーギャップの66%の理論的調整範囲が達成されることができ、建設的干渉によって干渉計を通過する波長が300nm~3000nmの範囲で調整されることができる。
図1dは、第2の制御電極が第2の金属薄膜層の制御領域内で第2の金属薄膜層と直接電気的に接触しており、その結果、第2の制御電極が第2のミラー層の制御領域にオーム結合される代替装置を示している。この場合、他方の制御電極は、容量結合されて直列容量を形成し、これは、ファブリペロー装置の最適な制御特性を可能にする。
図1dの全ての参照符号は、図1aと同じ装置構成要素を示しており、上に列挙した同じ材料が各構成要素に使用されることができる。唯一の相違点は、図1dの第2の制御電極132が、195から193の間の第2のミラー層の制御領域において第2の金属薄膜層121の上方に直接位置することである。この配置は、場合によっては、必要な駆動電子機器を単純化することができる。図1dでは、第1のミラー層11は、トップミラーを形成し、第2のミラー層12は、ボトムミラーを形成し、第1の制御電極131は、第1のミラー層11の上方にあり、第2の制御電極132は、第2の金属薄膜層121まで延在する開口部にある。
上述した容量作動制御は、装置の使用時に金属薄膜層上に静電荷の蓄積をもたらすことがある。これは、第1の金属薄膜層と第2の金属薄膜層との間にDC電圧を生じさせることができ、装置の動作を妨げるおそれがある。静電荷が引き起こすことがある問題を回避するために、追加の半絶縁層を金属薄膜層と接触させることができる。第1の金属薄膜層は、1つ以上の短絡点において、1つ以上の半絶縁層を介して第2の金属薄膜層と直接電気的に接触していてもよい。
制御電極に印加されるAC作動電圧の周波数は、典型的には、半絶縁層の存在が作動力に影響を及ぼさないように非常に高いが、静電荷が半絶縁層を通して放電されることができ、および/または第1のミラー層と第2のミラー層との間で均等化されることができる場合、DC電圧は回避される。
第1のミラー層は、第1の金属薄膜層と直接電気的に接触して第1の絶縁層内に埋め込まれた第1の半絶縁層を含んでもよい。第2のミラー層は、第2の金属薄膜層と直接電気的に接触して第2の絶縁層内に埋め込まれた第2の半絶縁層を含んでもよい。第1の半絶縁層は、1つ以上の短絡点において第2の半絶縁層と直接電気的に接触されることができる。
第1および第2の半絶縁層は、例えば、薄く、少なくとも部分的に透明な半導体酸化物層、例えば、二酸化チタンまたはインジウムスズ酸化物であってもよい。図2は、参照符号211~212、221~222、231~232および241~242がそれぞれ図1aの参照符号111~112、121~122、131~132および141~142に対応する干渉計を示している。
図2の干渉計はまた、その中央領域および制御領域の双方において第1の金属薄膜層211を覆う第1の半絶縁層251を含む。これに対応して、第2の半絶縁層252は、その中央領域および制御領域の双方において第2の金属薄膜層221を覆う。
第1および第2の半絶縁層251および252はまた、それらが互いに電気的に接触している短絡点261および262まで制御領域の外側に延在する。この場合、各短絡点は、対応するスペーサ241/242を通って延在する導電ビアを含むが、短絡点は、代替的に、層251および252が互いに直接接触する点のみを含むことができる。第1および第2の半絶縁層251および252の導電性は、光学キャビティを横切る静電荷によって引き起こされるDC場の発生を防止するのに十分である。
あるいは、光学活性領域を横切って延在する半絶縁層251および252は除外されてもよく、短絡点は、代わりに半絶縁材料から作製されたビアを含んでもよい。次いで、第1および第2の金属薄膜層211および221の間のDC電界の形成は、これらの半絶縁ビアにわたって生じる電荷等化によって防止される。
半絶縁層はまた、図1dに示す装置の金属薄膜層と接触して配置されてもよく、それらは上述した方法で短絡されてもよい。上記提示された任意の実施形態の代わりに、またはそれに相補的に、第1および第2のミラー層の間に形成された同調キャビティの上部、下部、および側壁に半絶縁材料の層を堆積することによって、第1および第2の金属薄膜層の間のDC電界の形成を防止することが可能である。次いで、半絶縁材料の層が、同調キャビティの上部、下部、および側壁を覆い、DC場が存在しない同調キャビティ内にファラデーケージを形成する。上記提示された任意の実施形態に対する別の代替または相補は、半絶縁材料の層が図1a、図1dまたは図2の装置全体の上部に堆積されることができるということである。半絶縁材料の層は、次いで、制御電極および第1のミラー層11の双方の上に重なる。
本開示はまた、基板上に容量制御ファブリペロー干渉計を製造するための方法を記載する。この方法は、図3a~図3gに示されている。基板38は、第1のコンデンサ領域391と、第2のコンデンサ領域395と、第1のコンデンサ領域391と第2のコンデンサ領域395との間の中央領域393と、第1のコンデンサ領域391と中央領域393との間の第1の制御領域392と、中央領域393と第2のコンデンサ領域395との間の第2の制御領域394とを含む。これは、図3aに示されている。
本方法は、基板38の上方に絶縁材料の第1の下部層3221を堆積させるステップと、次いで絶縁材料の第1の下部層3221の上方に下部金属薄膜層3211を堆積させるステップとを含む。これは、図3aに示されている。本方法はまた、図3bに示すように、下部金属薄膜層3211を、第1のコンデンサ領域391、第1の制御領域392、中央領域393および第2の制御領域394に延在するようにパターニングするステップと、次いで下部金属薄膜層3211の上方に絶縁材料の第2の下部層3222を堆積させるステップとを含む。絶縁材料の第2の下部層3222は、絶縁材料の第1の下部層3211と同じ絶縁材料を含んでもよい。あるいは、金属薄膜層が埋め込まれる対応する絶縁層が異なる材料の2つの副層からなるように、異なる絶縁材料を含んでもよい。
次いで、本方法は、絶縁材料の第2の下部層3222の上方にスペーサ材料の層34を堆積させるステップと、スペーサ材料の層34の上方に絶縁材料の第1の上部層3121を堆積させるステップと、絶縁材料の第1の上部層3121の上方に上部金属薄膜層3111を堆積させるステップとを含む。次いで、本方法は、上部金属薄膜層3111を、第1の制御領域392、中央領域393、第2の制御領域394および第2のコンデンサ領域395まで延在するようにパターニングするステップを含む。これらのステップは、図3cおよび図3dに示されている。
本方法はまた、図3dに示すように、上部金属薄膜層3111の上方に絶縁材料の第2の上部層3122を堆積させるステップを含む。絶縁材料の第2の上部層3122は、絶縁材料の第1の上部層3121と同じ絶縁材料を含んでもよい。あるいは、金属薄膜層が埋め込まれる絶縁層が異なる材料の2つの副層からなるように、異なる絶縁材料を含んでもよい。
本方法はまた、絶縁材料の第2の上部層3122の上方に導電材料の層33を堆積させるステップと、導電材料の層33をパターニングして、第1のコンデンサ領域内に第1の制御電極331および第2のコンデンサ領域内に第2の制御電極332を形成するステップとを含み、第1の制御電極331は、第2の制御電極332から電気的に分離される。これらのステップは、図3eおよび図3fに示されている。
最後に、本方法はまた、少なくとも中央領域393において、絶縁材料の第1および第2の上部層3121~3122ならびに上部金属薄膜層3111に入口孔35を形成するステップと、入口孔35を通ってスペーサ材料34に到達するエッチング液を用いて、スペーサ材料34を絶縁材料の第2の下部層3222までエッチング除去することによって、中央領域393ならびに第1の制御領域392および第2の制御領域394において、絶縁材料3121の第1の上部層の下方に同調キャビティ37を形成するステップとを含む。これらのステップは、図3gに示されている。これにより、絶縁材料の第2の下部層3222と絶縁材料の第1の上部層3121との間に同調キャビティ37が形成される。
この方法は、容量制御ファブリペロー干渉計の製造に必要なマスキングおよびエッチングステップを最小限に抑えることを可能にする。図3a~図3gに示す方法では、外部回路に接続された双方の制御電極331および332が装置の上面に容易且つ確実に形成されることができる。この利点は、(図に示すように、132を121と接触させる代わりに)電極131が金属薄膜層111と直接接触して配置されている場合に、図1dに示す装置においても得ることができる。
図3fおよび図3gの参照符号31、311~312、32、321~322、331~332、341~342および37は、図1aの参照符号11、111~112、12、121~122、131~132、141~142および17にそれぞれ対応する。
絶縁材料の層3221は、例えば、原子層堆積(ALD)によって堆積されてもよく、金属薄膜材料の層は、スパッタリングまたは任意の他の適切な方法によって堆積されてもよい。スペーサ材料は、PECVDプロセスによって堆積されてもよい。これらの層の材料および厚さは、本開示において前述した代替例のいずれかであってもよい。
上述した製造プロセスにおいて、金属薄膜層が絶縁体に埋め込まれることにより、第1および第2のミラー層31および32を形成する。金属薄膜層のパターニングは、上述したように任意であり、この層は、代替的に連続層であってもよい。金属薄膜層に使用される材料がパターニングプロセスに敏感である場合、これらの層がパターニングされる前に追加の保護層がこれらの層上に適用されることができる。この選択肢は図示されていない。
同調キャビティ37を形成するために使用されるエッチング液は、例えば、フッ化水素であってもよい。入口孔35のサイズは、明瞭さを向上させるために誇張されており、xy平面内のそれらのサイズは、実際にはミラーの寸法に対してより小さくてもよい。
図2に示す半絶縁層は、任意に、例えばプロセスの適切な段階においてALD堆積によって製造プロセスに含まれてもよい。

Claims (8)

  1. 容量制御ファブリペロー干渉計であって、
    -第1の絶縁層に埋め込まれた第1の金属薄膜層を含む第1のミラー層であって、前記第1の金属薄膜層が中央領域および制御領域を含む、第1のミラー層と、
    -第2の絶縁層に埋め込まれた第2の金属薄膜層を含む第2のミラー層であって、前記第2の金属薄膜層が中央領域および制御領域を含み、前記第1の金属薄膜層の前記中央領域が、前記第2の金属薄膜層の前記中央領域と作動方向に少なくとも部分的に位置合わせされており、前記第1の金属薄膜層の前記制御領域が、前記第2の金属薄膜層の前記制御領域と作動方向に少なくとも部分的に位置合わせされている、第2のミラー層と、
    -第1の制御電極および第1の誘電体層であって、前記第1の誘電体層が、前記第1の制御電極と前記第1の金属薄膜層の前記制御領域の少なくとも一部との間にあり、前記第1の誘電体層が、前記第1の金属薄膜層が埋め込まれた前記第1の絶縁層の一部である、第1の制御電極および第1の誘電体層と、
    -前記第2の金属薄膜層の前記制御領域に電気的に接続された第2の制御電極と、を備える、容量制御ファブリペロー干渉計。
  2. 前記干渉計が、第2の誘電体層をさらに含み、前記第2の誘電体層が、前記第2の制御電極と前記第2の金属薄膜層の制御領域の少なくとも一部との間にあり、その結果、前記第2の制御電極が、前記第2の金属薄膜層の前記制御領域に容量結合される、請求項1に記載の容量制御ファブリペロー干渉計。
  3. 前記第2の制御電極が、前記第2の金属薄膜層の制御領域において、前記第2の金属薄膜層と直接電気的に接触している、請求項1に記載の容量制御ファブリペロー干渉計。
  4. 前記第1の金属薄膜層が、1つ以上の短絡点において1つ以上の半絶縁層を介して前記第2の金属薄膜層と直接電気的に接触している、請求項1~3のいずれか一項に記載の容量制御ファブリペロー干渉計。
  5. 前記第1のミラー層が、前記第1の金属薄膜層と直接電気的に接触して前記第1の絶縁層内に埋め込まれた第1の半絶縁層を含み、前記第2のミラー層が、前記第2の金属薄膜層と直接電気的に接触して前記第2の絶縁層内に埋め込まれた第2の半絶縁層を含み、前記第1の半絶縁層が、前記1つ以上の短絡点において前記第2の半絶縁層と直接電気的に接触している、請求項4に記載の容量制御ファブリペロー干渉計。
  6. 半絶縁材料の層が、前記第1および第2のミラー層の間に形成された同調キャビティの上部、下部、および側壁を覆う、請求項1~5のいずれか一項に記載の容量制御ファブリペロー干渉計。
  7. 前記第1および第2の金属薄膜層が銀から作製される、請求項1~6のいずれか一項に記載の容量制御ファブリペロー干渉計。
  8. 第1のコンデンサ領域と、第2のコンデンサ領域と、前記第1のコンデンサ領域と前記第2のコンデンサ領域との間の中央領域と、前記第1のコンデンサ領域と前記中央領域との間の第1の制御領域と、前記中央領域と前記第2のコンデンサ領域との間の第2の制御領域とを含む基板上に容量制御ファブリペロー干渉計を製造するための方法であって、
    -前記基板上に絶縁材料の第1の下部層を堆積させるステップと、
    -前記絶縁材料の第1の下部層の上方に下部金属薄膜層を堆積させるステップと、
    -前記下部金属薄膜層を、前記第1のコンデンサ領域、前記第1の制御領域、前記中央領域、および前記第2の制御領域まで延在するようにパターニングするステップと、
    -前記下部金属薄膜層の上方に絶縁材料の第2の下部層を堆積させるステップであって、前記絶縁材料の第2の下部層が、前記絶縁材料の第1の下部層と同じ絶縁材料を含む、堆積させるステップと、
    -前記絶縁材料の第2の下部層の上方にスペーサ材料の層を堆積させるステップと、
    -前記スペーサ材料の層の上方に絶縁材料の第1の上部層を堆積させるステップと、
    -前記絶縁材料の第1の上部層の上方に上部金属薄膜層を堆積させるステップと、
    -前記上部金属薄膜層を、前記第1の制御領域、前記中央領域、前記第2の制御領域、および第2のコンデンサ領域まで延在するようにパターニングするステップと、
    -前記上部金属薄膜層の上方に絶縁材料の第2の上部層を堆積させるステップであって、前記絶縁材料の第2の上部層が、前記絶縁材料の第1の上部層と同じ絶縁材料を含む、堆積させるステップと、
    -前記絶縁材料の第2の上部層の上方に導電材料の層を堆積させるステップと、
    -前記第1のコンデンサ領域内に第1の制御電極および前記第2のコンデンサ領域内に第2の制御電極を形成するように前記導電材料の層をパターニングするステップであって、前記第1の制御電極が、前記第2の制御電極から電気的に分離されている、パターニングするステップと、
    -少なくとも前記中央領域において、前記絶縁材料の第1および第2の上部層ならびに前記上部金属薄膜層に入口孔を形成するステップと、
    -前記入口孔を通って前記スペーサ材料に到達するエッチング液を用いて、前記スペーサ材料を前記絶縁材料の第2の下部層までエッチング除去することによって、前記中央領域ならびに前記第1および第2の制御領域において、前記絶縁材料の第1の上部層の下方に同調キャビティを形成するステップと、を含む、方法。

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