JP2023541831A - 単一のチャンバ流動性膜の形成及び処理 - Google Patents

単一のチャンバ流動性膜の形成及び処理 Download PDF

Info

Publication number
JP2023541831A
JP2023541831A JP2023515299A JP2023515299A JP2023541831A JP 2023541831 A JP2023541831 A JP 2023541831A JP 2023515299 A JP2023515299 A JP 2023515299A JP 2023515299 A JP2023515299 A JP 2023515299A JP 2023541831 A JP2023541831 A JP 2023541831A
Authority
JP
Japan
Prior art keywords
less
plasma
processing
power source
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023515299A
Other languages
English (en)
Other versions
JPWO2022055730A5 (ja
Inventor
コカン チャンドラ ポール，
アダム ジェー． フィッシュバッハ，
ツトム タナカ，
カンフェン ライ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2023541831A publication Critical patent/JP2023541831A/ja
Publication of JPWO2022055730A5 publication Critical patent/JPWO2022055730A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4586—Elements in the interior of the support, e.g. electrodes, heating or cooling devices
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32697—Electrostatic control
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Plasma Technology (AREA)
  • Magnetic Heads (AREA)

Abstract

例示的な処理方法は、ケイ素含有前駆体のプラズマを形成することを含みうる。本方法は、ケイ素含有前駆体のプラズマ放出物を用いて半導体基板上に流動性膜を堆積させることを含みうる。半導体基板は、半導体処理チャンバの処理領域に収容されうる。処理領域は、面板と、半導体基板が載置される基板支持体との間に画定されうる。方法は、半導体処理チャンバの処理領域内部に処理プラズマを形成することを含みうる。処理プラズマは、第１の電源から第１の電力レベルで形成されうる。第２の電力は、第２の電力レベルで第２の電源から基板支持体に印加されうる。方法は、処理プラズマのプラズマ放出物を用いて、半導体基板内部に画定されたフィーチャ内部の流動性膜を高密度化することを含みうる。【選択図】図３

Description

関連出願の相互参照
［０００１］本出願は、２０２０年９月８日に出願された「単一のチャンバ流動性膜の形成及び処理（ＳＩＮＧＬＥ ＣＨＡＭＢＥＲ ＦＬＯＷＡＢＬＥ ＦＩＬＭ ＦＯＲＭＡＴＩＯＮ ＡＮＤ ＴＲＥＡＴＭＥＮＴＳ）」という名称の米国特許出願第１７／０１４，２２４号の利益及び優先権を主張し、その全体が参照により本明細書に組み込まれている。
［０００２］本技術は、２０２０年９月８日にすべて同時出願された以下の出願、名称「堆積及びエッチングのための半導体処理チャンバ（ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＰＲＯＣＥＳＳＩＮＧ ＣＨＡＭＢＥＲＳ ＦＯＲ ＤＥＰＯＳＩＴＩＯＮ ＡＮＤ ＥＴＣＨ）」（代理人整理番号４４０１８２５４ＵＳ０１（１１９２１３７））、並びに「堆積及びエッチングのための半導体処理チャンバ（ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＰＲＯＣＥＳＳＩＮＧ ＣＨＡＭＢＥＲＳ ＦＯＲ ＤＥＰＯＳＩＴＩＯＮ ＡＮＤ ＥＴＣＨ）」（代理人整理番号４４０１８１５５ＵＳ０１（１１９０４０７））に関連する。これらの出願の各々が、あらゆる目的のためにそれらの全体を参照することにより、本明細書に組み込まれる。
［０００３］本技術は、半導体処理に関する。より具体的には、本技術は、流動性膜を含む材料を堆積及び処理するためのシステム及び方法に関する。
［０００４］集積回路は、基板表面上に複雑にパターニングされた材料層を生成する処理によって可能になる。基板上にパターニングされた材料を生成するには、露出した材料を形成及び除去する制御された方法が必要である。デバイスの小型化が進むと、材料形成がその後の動作に影響を与えうる。例えば、間隙充填動作では、半導体基板上に形成されたトレンチ又は他のフィーチャ（ｆｅａｔｕｒｅ）を充填するために、材料が形成又は堆積されうる。フィーチャは、高いアスペクト比及び低減された限界寸法によって特徴付けられうるため、これらの充填動作が困難になりうる。例えば、堆積がフィーチャの上部で且つフィーチャの側壁に沿って行われうるため、堆積を続けると、フィーチャ内の側壁間を含むフィーチャがピンチオフ（ｐｉｎｃｈ ｏｆｆ）され、フィーチャ内にボイドが生成されうる。このことは、デバイスの性能と後続の処理動作に影響を与える可能性がある。
［０００５］したがって、高品質のデバイス及び構造を製造するために使用できる改善されたシステム及び方法が必要とされている。これらの必要性及び他の必要性は、本技術によって対処される。
［０００６］例示的な処理方法は、ケイ素含有前駆体のプラズマを形成することを含みうる。本方法は、ケイ素含有前駆体のプラズマ放出物を用いて半導体基板上に流動性膜を堆積させることを含みうる。半導体基板は、半導体処理チャンバの処理領域に収容されうる。半導体基板は、半導体基板内にフィーチャを画定しうる。処理領域は、面板と、半導体基板が載置される基板支持体との間に少なくとも部分的に画定されうる。方法は、半導体処理チャンバの処理領域内部に処理プラズマを形成することを含みうる。処理プラズマは、第１の電源から第１の電力レベルで形成されうる。第２の電力は、第２の電力レベルで第２の電源から基板支持体に印加されうる。方法は、処理プラズマのプラズマ放出物を用いて、半導体基板内部に画定されたフィーチャ内部の流動性膜を高密度化することを含みうる。
［０００７］いくつかの実施形態では、半導体処理チャンバは、半導体処理システムの一部でありうる。システムは、チャンバ本体を含みうる。システムは、半導体基板を支持するように構成されたペデスタルを含みうる。システムは、面板を含みうる。チャンバ本体、ペデスタル、面板は、処理領域を画定しうる。システムは、面板に接続された高周波プラズマ源を含みうる。高周波プラズマ源は、第１の電源でありうる。システムは、ペデスタルに接続された低周波プラズマ源を含みうる。低周波プラズマ源は、第２の電源でありうる。システムは、ペデスタルに接続され、且つペデスタルを通して高周波プラズマ源を実質的に（ｖｉｒｔｕａｌｌｙ）接地するように構成された第１のＬ－Ｃフィルタを含みうる。システムは、面板に接続され、且つ低周波プラズマ源をチャンバ本体に実質的に接地するように構成された第２のＬ－Ｃフィルタを含みうる。
［０００８］第２の電源は、約１ｋＨｚ以下のパルス周波数においてパルスモードで動作しうる。第１の電源は、処理プラズマ中に（ｄｕｒｉｎｇ ｔｈｅ ｔｒｅａｔｍｅｎｔ ｐｌａｓｍａ）連続波モードで動作されうるが、その一方で、第２の電源は、パルスモードで動作する。第２の電源は、約５０％以下のデューティサイクルで動作しうる。第１の電源は、堆積中の第１の期間内に電力スパイクを発生させるように動作しうる。第１の期間に続いて、第１の電源は、堆積の間、第２の期間にわたって動作しうる。第１の期間は、約１秒以下であり、第２の期間は、約１秒以上でありうる。第１の電源は、約２０％以下のデューティサイクルにおいて、約２００ｋＨｚ以下のパルス周波数で動作し、約１０Ｗ以下の有効プラズマ出力を生成しうる。本方法は、第２のサイクルで繰り返されうる。半導体基板の温度は、方法の間、約０℃以下の温度に維持されうる。
［０００９］本技術のいくつかの実施形態は、半導体処理システムを包含しうる。システムは、チャンバ本体を含みうる。システムは、半導体基板を支持するように構成されたペデスタルを含みうる。システムは面板を含みうる。チャンバ本体、ペデスタル、及び面板は、処理領域を画定しうる。システムは、面板に接続された高周波プラズマ源を含みうる。システムは、ペデスタルに接続された低周波プラズマ源を含みうる。
［００１０］いくつかの実施形態では、ペデスタルは、静電チャックを含みうる。半導体処理システムは、ペデスタルに接続されたＤＣ電源を含みうる。低周波プラズマ源は、約２ＭＨｚ以下で動作するように構成されうる。高周波プラズマ源は、約２００ｋＨｚ以下のパルス周波数において、約１３．５６ＭＨｚ以上で動作するように構成されうる。高周波プラズマ源は、約２０％以下のデューティサイクルにおいて、約２０ｋＨｚ以下又はパルス周波数で動作するように構成されうる。高周波プラズマ源は、約５Ｗ以下の有効電力でプラズマを生成するように構成されうる。システムは、ペデスタルに接続され、且つペデスタルを通して高周波プラズマ源を実質的に接地するように構成された第１のＬ－Ｃフィルタを含みうる。システムは、面板に接続され、且つ低周波プラズマ源をチャンバ本体に実質的に接地するように構成された第２のＬ－Ｃフィルタを含みうる。
［００１１］このような技術は、従来のシステム及び技法よりも多数の利点を提供しうる。例えば、堆積チャンバ内部で硬化又は処理工程を実行することによって、スループットが向上しうる一方で、側壁の被覆率を制限又は制御することができ、小さなフィーチャでのボイド形成が制限されうる。加えて、本技術の実施形態に従って堆積を実行することによって、堆積工程中に反復可能なプラズマ生成が行われうる。これらの実施形態及びその他の実施形態は、その多くの利点や特徴と共に、後述の記載及び添付図面と併せて、より詳細に説明されている。
［００１２］開示された技術の性質及び利点は、本明細書の残りの部分と図面を参照することによって更に理解を深めることができる。
［００１３］本技術のいくつかの実施形態による、例示的な処理チャンバの概略断面図を示す。 ［００１４］本技術のいくつかの実施形態による、チャンバの概略部分断面図を示す。 ［００１５］本技術のいくつかの実施形態による、処理方法における例示的な工程を示す。
［００１６］概略図として、いくつかの図面が含まれている。図面は例示を目的としており、縮尺どおりであると明記されていない限り、縮尺どおりであるとみなしてはならないことを理解するべきである。更に、概略図として、図面は、理解を助けるために提供されており、現実的な描写に比べてすべての態様又は情報を含まない場合があり、例示を目的として強調された材料を含むことがある。
［００１７］添付の図面では、類似の構成要素及び／又は特徴は、同じ参照符号を有しうる。更に、同じ種類の様々な構成要素は、類似の構成要素間を区別する文字により、参照符号に従って区別されうる。本明細書で第１の参照符号のみが使用される場合、説明は、文字に関係なく、同じ第１の参照符号を有する類似の構成要素の任意の１つに適用可能である。
［００１８］アモルファスシリコンは、犠牲材料として、例えばダミーゲート材料として、又はトレンチ充填材料として含む、多くの構造及びプロセスのための半導体デバイス製造において使用されうる。間隙充填工程では、いくつかの処理は、堆積の共形性を制限するために、プロセス条件下で形成された流動性膜を利用し、堆積された材料が基板上のフィーチャをより良好に充填可能にしうる。流動性シリコン材料は、比較的多い水素量によって特徴付けられ、他の形成された膜よりも低い密度でありうる。その結果、生成された膜を硬化させるために、その後の処理工程が実行されうる。従来の技術は、水素を除去し膜を処理するために、ＵＶ硬化プロセスを利用しうる。しかしながら、ＵＶ硬化は大幅な膜の収縮を引き起こす可能性があり、構造内にボイドを生成するだけでなく、フィーチャにストレスを与えうる。加えて、処理は堆積チャンバとは別のチャンバで行われるため、処理時間が長くなるためスループットが低下することになる。
［００１９］フィーチャサイズが縮小し続けるにつれて、流動性膜は、より高いアスペクト比によって更に特徴付けられうる狭いフィーチャにとって課題となりうる。例えば、フィーチャの側壁への堆積により、フィーチャの挟み込みがより容易に起こり、フィーチャサイズが小さいと、フィーチャへの更なる流入が更に制限され、ボイドが生じうる。いくつかの従来の流動性膜形成は、遠隔容量結合プラズマ領域又はチャンバに接続された遠隔プラズマ源ユニット内でラジカルを生成することによって実行されうる。しかしながら、アスペクト比の高いフィーチャの周期的な形成では、このプロセスは信頼性の低い堆積を提供する可能性がある。例えば、ラジカルが面板などのチャンバ部品を通過すると、再結合により、ラジカル廃水の一貫した供給に問題が生じる可能性がある。加えて、遠隔プラズマ源は、小ピッチフィーチャ（ｆｅａｔｕｒｅ）内の堆積量を制限することができない場合がある。これがフィーチャ内に過剰に堆積し、処理廃水の完全な浸透を制限又は防止する可能性がある。これにより、後の処理中に損傷が発生し、基板が廃棄される可能性がある。
［００２０］本技術は、高周波及び低周波電源を分離し、低電力で反復可能なプラズマ生成を短時間実行できるトリガシーケンスを利用することによって、これらの制限を克服することができる。これは、トレンチ充填中の堆積を、厳密に制御された量に制限するだけでなく、後続の処理工程中の完全な処理を保証しうる。以下で説明するプラズマ処理工程が実行されうる本技術のいくつかの実施形態によるチャンバの一般的な態様を説明した後に、特定のチャンバ構成及び方法が説明されうる。説明される技法は、任意の数の材料のための多数の膜形成プロセスを改善するために使用され、様々な処理チャンバ及び工程に適用可能でありうるため、本技術は、説明される特定の膜、チャンバ、又は処理に限定されることを意図していないことが理解される。
［００２１］図１は、本技術のいくつかの実施形態による例示的な処理チャンバ１００の断面図を示す。本図は、本技術の１つ又は複数の態様を組み込んだシステム、及び／又は本技術の実施形態に従って１つ又は複数の堆積又は他の処理工程を実行しうるシステムの概要を示しうる。チャンバ１００又は実行される方法の追加の詳細が、以下で更に説明されうる。チャンバ１００は、本技術のいくつかの実施形態による膜層を形成するために利用されうるが、本方法は膜形成が起こりうる任意のチャンバ内で同様に実行されうると理解すべきである。処理チャンバ１００は、チャンバ本体１０２、チャンバ本体１０２の内部に配置された基板支持体１０４、及びにチャンバ本体１０２に接続され、且つ基板支持体１０４を処理空間１２０内に閉じ込めるリッドアセンブリ１０６を含みうる。基板１０３は、スリットバルブ又はドアを用いて処理のために従来は密閉されうる開口部１２６を通して、処理空間１２０に提供されうる。基板１０３は、処理中に基板支持体の表面１０５上に位置しうる。基板支持体１０４は、矢印１４５で示すように、基板支持体１０４のシャフト１４４が位置しうる軸１４７に沿って、回転可能でありうる。代替的には、堆積プロセス中に必要に応じて、基板支持体１０４を回転させるために持ち上げてもよい。
［００２２］基板支持体１０４上に配置される基板１０３にわたるプラズマ分布を制御するために、プラズマプロファイル変調器１１１が処理チャンバ１００内に配置されうる。プラズマプロファイル変調器１１１は、チャンバ本体１０２に隣接して配置されうる第１の電極１０８を含み、チャンバ本体１０２をリッドアセンブリ１０６の他の構成要素から分離しうる。第１の電極１０８は、リッドアセンブリ１０６の一部であってもよく、又は別個の側壁電極であってもよい。第１の電極１０８は、環状又はリング状の部材であってもよく、且つリング電極であってもよい。第１の電極１０８は、処理空間１２０を囲んでいる処理チャンバ１００の周縁に沿った連続ループであってもよく、又は、所望に応じて選択された位置において不連続であってもよい。また、第１の電極１０８は、穿孔されたリング若しくはメッシュ電極などの穿孔された電極であってもよく、又は、例えば、２次ガス分配器などのプレート電極であってもよい。
［００２３］１つ又は複数のアイソレータ１１０ａ、１１０ｂは、セラミック若しくは金属酸化物、例えば酸化アルミニウム及び／又は窒化アルミニウムなどの誘電体材料であってもよく、第１の電極１０８に接触し、第１の電極１０８をガス分配器１１２及びチャンバ本体１０２から電気的に且つ熱的に分離しうる。ガス分配器１１２は、プロセス前駆体を処理空間１２０内に分配するための開孔１１８を画定しうる。ガス分配器１１２は、ＲＦ発生器、ＲＦ電源、ＤＣ電源、パルスＤＣ電源、パルスＲＦ電源、又は処理チャンバと接続されうる任意の他の電源などの、第１の電力源１４２と接続されうる。いくつかの実施形態では、第１の電力源１４２は、ＲＦ電源でありうる。
［００２４］ガス分配器１１２は、導電性ガス分配器であってもよく、又は非導電性ガス分配器であってもよい。ガス分配器１１２はまた、導電性構成要素及び非導電性構成要素から形成されうる。例えば、ガス分配器１１２の本体は導電性であるが、ガス分配器１１２の面プレートは非導電性でありうる。ガス分配器１１２は、図１に示されるような第１の電力源１４２などによって、電力供給され、又はガス分配器１１２は、いくつかの実施形態では、接地に接続されうる。
［００２５］第１の電極１０８は、処理チャンバ１００の接地経路を制御しうる第１の同調回路１２８に接続されうる。第１の同調回路１２８は、第１の電子センサ１３０と、及び第１の電子コントローラ１３４とを含みうる。第１の電子コントローラ１３４は、可変キャパシタ又はその他の回路素子であってもよく、又はこれらを含んでもよい。第１の同調回路１２８は、１つ又は複数のインダクタ１３２であってもよく、又はこれらを含んでもよい。第１の同調回路１２８は、処理中に処理空間１２０内に存在するプラズマ条件の下で、可変の又は制御可能なインピーダンスを可能とする任意の回路でありうる。図示されるいくつかの実施形態では、第１の同調回路１２８は、接地と第１の電子センサ１３０との間に並列に接続された第１の回路脚及び第２の回路脚を含みうる。第１の回路脚は、第１のインダクタ１３２Ａを含みうる。第２の回路脚は、第１の電子コントローラ１３４と直列に接続された第２のインダクタ１３２Ｂを含みうる。第２のインダクタ１３２Ｂは、第１の電子コントローラ１３４と、第１及び第２回路脚の両方を第１電子センサ１３０に結合するノードとの間に配置されうる。第１の電子センサ１３０は、電圧センサ又は電流センサであり、第１の電子コントローラ１３４に接続され、処理空間１２０の内部のプラズマ条件のある程度の閉ループ制御を許容しうる。
［００２６］第２の電極１２２は、基板支持体１０４に接続されうる。第２の電極１２２は、基板支持体１０４内に組み組まれてもよく、又は基板支持体１０４の表面に接続されてもよい。第２の電極１２２は、プレート、穿孔されたプレート、メッシュ、ワイヤスクリーン、又は導電性素子の他の任意の分散構成物であってもよい。第２の電極１２２は、同調電極であってもよく、例えば、基板支持体１０４のシャフト１４４内に配置された導管１４６（例えば、５０オームといった選択された抵抗を有するケーブル）によって、第２の同調回路１３６と接続されうる。第２の同調回路１３６は、第２の電子センサ１３８、第２の可変コンデンサでありうる第２の電子コントローラ１４０を有しうる。第２の電子センサ１３８は、電圧センサ又は電流センサであってよく、処理空間１２０内のプラズマ条件に対して更なる制御をもたらすために、第２の電子コントローラ１４０と接続されうる。
［００２７］バイアス電極及び／又は静電チャッキング電極でありうる第３の電極１２４は、基板支持体１０４に接続されうる。第３の電極は、フィルタ１４８を通して、第２の電力源１５０に接続され、フィルタ１４８は、インピーダンス整合回路でありうる。第２の電力源１５０は、ＤＣ電力、パルスＤＣ電力、ＲＦバイアス電力、パルスＲＦ源若しくはバイアス電力、又これらの電源若しくは他の電源の組み合わせでありうる。いくつかの実施形態では、第２の電力源１５０は、ＲＦバイアス電力でありうる。
［００２８］図１のリッドアセンブリ１０６及び基板支持体１０４は、プラズマ処理又は熱処理のための任意の処理チャンバと共に使用されうる。動作の際に、処理チャンバ１００は、処理空間１２０内のプラズマ条件のリアルタイム制御を実行しうる。基板１０３は、基板支持体１０４上に配置され、プロセスガスは、任意の所望のフロー計画に従って、入口１１４を使用して、リッドアセンブリ１０６を通して流れうる。ガスは、出口１５２を通して処理チャンバ１００から排出されうる。処理空間１２０内にプラズマを確立するように、電力がガス分配器１１２に接続されうる。いくつかの実施形態では、基板が、第３の電極１２４を使用して電気バイアスを受けうる。
［００２９］処理空間１２０内でプラズマを励起すると、プラズマと第１の電極１０８との間に電位差が確立されうる。また、プラズマと第２の電極１２２との間にも電位差が確立されうる。次いで、電子コントローラ１３４及び１４０は、２つの同調回路１２８及び１３６によって表される接地経路の流れ特性を調整するために使用されうる。堆積速度と、中心からエッジまでのプラズマ密度の均一性との独立制御がもたらされるように、第１の同調回路１２８及び第２の同調回路１３６に設定点が与えられうる。電子コントローラが両方とも可変キャパシタでありうる実施形態では、電子センサは、堆積速度を最大化し、厚さの不均一性を最小化するように可変キャパシタを独立して調整しうる。
［００３０］同調回路１２８及び１３６の各々は、それぞれの電子コントローラ１３４及び１４０を使用して調整されうる可変インピーダンスを有しうる。電子コントローラ１３４、１４０が可変キャパシタである場合、可変キャパシタの各々の容量範囲、及び第１のインダクタ１３２Ａ及び第２のインダクタ１３２Ｂのインダクタンスは、インピーダンス範囲を提供するように選択されうる。この範囲は、プラズマの周波数及び電圧特性に依存し、各可変キャパシタの容量範囲の最小値を有しうる。したがって、第１の電子コントローラ１３４の容量が、最小又は最大であるときに、第１の同調回路１２８のインピーダンスは高くなりうる。この結果、基板支持体の上方に最小限の空中又は側方の被覆率（ｍｉｎｉｍｕｍ ａｅｒｉａｌ ｏｒ ｌａｔｅｒａｌ ｃｏｖｅｒａｇｅ）を有するプラズマ形状が生じる。第１の電子コントローラ１３４の容量が第１の同調回路１２８のインピーダンスを最小化する値に達すると、プラズマの空中被覆率（ａｅｒｉａｌ ｃｏｖｅｒａｇｅ）は、最大まで成長しうる。よって、基板支持体１０４の作業領域全体を効果的にカバーする。第１の電子コントローラ１３４の容量が最小インピーダンス設定から逸脱すると、プラズマ形状がチャンバ壁から収縮し、基板支持体の空中被覆率が低下する可能性がある。第２の電子コントローラ１４０は類似の効果を有しうるため、第２の電子コントローラ１４０の容量が変化するにつれて、基板支持体上方のプラズマの空中被覆率が増減する。
［００３１］電子センサ１３０及び１３８は、閉ループでそれぞれの回路１２８、１３６を同調するように使用されうる。使用されるセンサの種類に応じて、電流又は電圧のための設定点は各センサに取り付けられうる。センサには、それぞれの電子コントローラ１３４、１４０に対する調整を判断して設定点からの偏向を最小限にする制御ソフトウェアが設けられうる。その結果、処理中にプラズマの形状が選択され、動的に制御されうる。前述の記載は、可変キャパシタでありうる電子コントローラ１３４、１４０に基づくものであるが、調整可能インピーダンスを伴う同調回路１２８及び１３６を提供するために、調整可能特性を有する任意の電子部品が使用されてもよいと理解すべきである。
［００３２］図２は、本技術のいくつかの実施形態による処理チャンバ２００の概略部分断面図を示す。チャンバ２００は、上述の処理チャンバ１００の任意の特徴、部品、又は特性を含み、チャンバと接続する特定の電源を含む、チャンバの追加の特徴を示しうる。例えば、チャンバ２００は、チャンバ本体２０５を含みうる。チャンバは、半導体処理中に基板を支持するように構成されうる基板支持体２１０を含みうる。チャンバは面板２１５を含み、面板２１５は、ペデスタル及びチャンバ本体とともに、処理中の基板の上に処理領域を画定しうる。
［００３３］いくつかの従来の処理システムは、ペデスタルを接地しながら面板に電力を印加するか、又はペデスタルにソース電力を印加して面板を接地することによって、処理領域内部にプラズマを生成しうる。いくつかのシステムでは、プラズマ放出物の方向性を高めるために、追加のバイアス電力がペデスタルと接続されうる。処理チャンバ１００に関して前述したように、静電チャッキングのための別個のＤＣ電源がペデスタルに接続され、基板をチャッキングすることに加えて、処理チャンバ内部で生成されたプラズマに更にバイアスをかけるように動作されてもよいことを理解されたい。本技術は、図示されたようにシャワーヘッド及びペデスタルに２つの別個のプラズマ電源を接続することにより、従来の構成とは異なりうる。例えば、第１のプラズマ電源２２０がシャワーヘッドに接続され、第２のプラズマ電源２３０がペデスタルに接続されうる。いくつかの実施形態では、第１のプラズマ電源２２０は、高周波プラズマ電源であり、第２のプラズマ電源２３０は、低周波プラズマ電源でありうる。いくつかの実施形態では、低周波プラズマ電源２３０は、ＤＣ電源から分離されが、この電源は、基板をペデスタルに静電接続するために使用されうる。
［００３４］低周波プラズマ電源は、約２ＭＨｚ以下である第１の周波数で動作し、約１．５ＭＨｚ以下、約１．０ＭＨｚ以下、約８００ｋＨｚ以下、約６００ｋＨｚ以下、約５００ｋＨｚ以下、約４００ｋＨｚ以下、約３５０ｋＨｚ以下、約３００ｋＨｚ以下、約２５０ｋＨｚ以下、約２００ｋＨｚ以下、又はこれを下回る周波数で動作しうる。高周波プラズマ電源は、約２ＭＨｚ以上である第２の周波数で動作し、約１０ＭＨｚ以上、約１３ＭＨｚ以上（約１３．５６ＭＨｚなど）、約１５ＭＨｚ以上、約２０ＭＨｚ以上、約４０ＭＨｚ以上、又はこれを上回りうる。
［００３５］処理領域内部で生成されたプラズマを更に調整するために、プラズマ源の追加の態様が使用されうる。例えば、高アスペクト比フィーチャを充填するために、本技術の実施形態によるチャンバが使用されうる。ここでは、充填されているフィーチャ内部のボイド形成を制限するために、わずかな量の堆積が生成されうる（ａ ｄｉｓｃｒｅｅｔ ａｍｏｕｎｔ ｏｆ ｄｅｐｏｓｉｔｉｏｎ ｍａｙ ｂｅ ｐｒｏｄｕｃｅｄ）。従来のチャンバは、限られた期間、反復可能な低電力プラズマを生成できないことに基づいて、プラズマ出力の削減が制限される場合がある。本技術は、１サイクル当たり約１０ｎｍ以下の厚さによって特徴付けられる材料層を生成するために使用されうる。この限られた堆積を達成するために、堆積期間が制限されうるか、又は堆積中に使用される電力が低減されうるかのどちらかである。従来のシステムは、プラズマ出力を約１００Ｗ以下に低減できない場合があり、これにより堆積材料の量が増加し、このより高い出力に対応するために形成期間を短縮すると、複数サイクルの堆積中に再現可能なプラズマを生成する能力が制限される可能性がある。
［００３６］本技術は、低電力の堆積プラズマを生成することによって、これらの問題を克服する。この低電力の堆積プラズマとは、約２０Ｗ以下の有効プラズマ出力によって特徴付けられ、約１５Ｗ以下、約１０Ｗ以下、約８Ｗ以下、約６Ｗ以下、約５Ｗ以下、約４Ｗ以下、約３Ｗ以下、又はこれ未満の有効プラズマ出力によって特徴付けられうる。この低電力プラズマを堆積工程中に生成するために、システムは、高周波プラズマ出力を、約２００ｋＨｚ以下のパルス周波数で動作させ、プラズマ出力を、約１５０ｋＨｚ以下、約１００ｋＨｚ以下、約８０ｋＨｚ以下、約７０ｋＨｚ以下、約６０ｋＨｚ以下、約５０ｋＨｚ以下、約４０ｋＨｚ以下、約３０ｋＨｚ以下、約２０ｋＨｚ以下、約１０ｋＨｚ以下、又はこれ未満のパルス周波数で動作させうる。加えて、記載されているパルス周波数のいずれかで、高周波プラズマ電源は、約５０％以下であり、約４５％以下、約４０％以下、約３５％以下、約３０％以下、約２５％以下、約２０％以下、約１５％以下、約１０％以下、約５％以下、又はこれ未満の低減されたデューティサイクルで動作しうる。
［００３７］いくつかの実施形態では、パルス周波数及びデューティサイクルを低減することで、一貫した方法でプラズマ生成に対処しうる。いったん生成された低電力プラズマは、サイクルごとの堆積を制限するために低速堆積を生成しうるが、点火に問題が生じる可能性がある。したがって、いくつかの実施形態では、プラズマ出力は、堆積中のプラズマ生成を容易にするためのトリガシーケンスで動作しうる。例えば、上記のように、いくつかの実施形態では、低周波プラズマ電源なしで、堆積工程が実行されうる。しかし、いくつかの実施形態では、堆積工程中に、点火を促進するために、低周波プラズマ電源が動作しうる。加えて、低周波プラズマ電源が動作せず、点火を容易にするために、高周波プラズマ電源を用いて電力スパイクが印加されてもよい。電力スパイクは、電力管理により直接印加されても、高周波プラズマ電源のレベルごとの動作を通して印加されてもよい。
［００３８］低周波プラズマ電源はまた、処理中のプラズマ形成及びイオンの方向性を制御するために動作しうる。ペデスタルを通して低周波プラズマ出力を供給することにより、この給電電極で形成されたプラズマシースは、高密度化されるフィーチャへのイオンの方向性に利益をもたらす可能性がある。低周波プラズマ電源は、上記の電力レベル又はパルス周波数のいずれかで動作しうるが、いくつかの実施形態では、第２の電源２３０は、処理工程中に第１の電源２２０よりも大きなプラズマ出力で動作しうる。例えば、処理中に、第２の電源によって供給されるプラズマ出力は、約５０Ｗ以上であり、約１００Ｗ以上、約２００Ｗ以上、約３００Ｗ以上、約４００Ｗ、約５００Ｗ以上、約６００Ｗ以上、約７００Ｗ以上、約８００Ｗ以上、又はこれを上回りうる。処理プラズマ形成中に低周波電源のプラズマ出力を増加させることによって、より多くの量のプラズマ放出物が生成されうる。ペデスタルからより大きな低周波電力を印加することにより、基板にわたった平面に直角な供給の方向性が高まる可能性がある。
［００３９］供給されるプラズマ出力又はバイアス電力の１つ又は複数の特性を調整することによって、フィーチャの側壁に沿って堆積された材料のエッチングを更に増加させるために、追加の調整が実行されうる。例えば、いくつかの実施形態では、プラズマ電源とバイアス電源の両方を連続波モードで動作させうる。加えて、電源の一方又は両方は、パルスモードで動作しうる。いくつかの実施形態では、処理中に、高周波ソース電力は連続波モード又はパルスモードで動作しうるが、他方で、低周波電力はパルスモードで動作しうる。低周波プラズマ電源のパルス周波数は、約１，０００Ｈｚ以下であり、約９００Ｈｚ以下、約８００Ｈｚ以下、約７００Ｈｚ以下、約６００Ｈｚ以下、約５００Ｈｚ以下、約４００Ｈｚ以下、約３００Ｈｚ以下、約２００Ｈｚ以下、約１００Ｈｚ以下、又はこれ未満でありうる。第２の電源のデューティサイクルは、約５０％以下であり、低周波プラズマ出力は、約４５％以下、約４０％以下、約３５％以下、約３０％以下、約２５％以下、約２０％以下、約１５％以下、約１０％以下、約５％、又はこれ未満のディーティサイクルで動作しうる。約５０％以下のオンタイムデューティなどの低減されたデューティサイクルで低周波電力を動作させることによって、サイクルあたりの時間が長くなると、高周波電源の動作に基づき、フィーチャ内でより等方性が増したエッチングが実行されうる。これにより、高密度化動作中に側壁から材料をより良好に除去することができる。
［００４０］第１のプラズマ電源２２０は、実質的にペデスタルを通して接地に接続されうる。例えば、図示されたように、第１のＬ－Ｃフィルタ２２５がペデスタルに接続され、ペデスタルを通して高周波プラズマ源を実質的に接地しうる。同様に、第２のプラズマ電源２３０は、チャンバを通して接地と接続されうる。例えば、第２のＬ－Ｃフィルタが面板と接続され、これは、チャンバ本体又は外部接地などの低周波プラズマ源を実質的に接地しうる。高周波電源と低周波電源とを分離することにより、改善されたプラズマ生成及び動作が提供されうる。
［００４１］処理チャンバ１００及び／又は処理チャンバ２００は、本技術のいくつかの実施形態において、半導体構造のための材料の形成、エッチング、又は硬化を含みうる処理方法のために利用されうる。記載のチャンバは限定的なものと見なされるべきではなく、記載されるような動作を実行するように構成されうる任意のチャンバが同様に使用されてもよいと理解されたい。図３は、本技術のいくつかの実施形態による処理方法３００における例示的な工程を示す。この方法は、上述の処理チャンバ１００又は処理チャンバ２００を含む、様々な処理チャンバ及び１つ又は複数のメインフレーム又はツールで実行されうる。方法３００、いくつかのオプションの工程を含みうる。これらの工程は、本技術による方法のいくつかの実施形態に具体的に関連付けられても関連付けられなくてもよい。例えば、工程の多くは、構造形成のより広い範囲を提供するために記載されているが、本技術にとって重要ではなく、又は容易に理解されるであろう代替の方法論によって実行されてもよい。
［００４２］方法３００は、列挙された工程の開始前に、追加の工程を含みうる。例えば、追加の処理工程は、半導体基板上に構造を形成することを含み、これには、材料の形成と除去の両方を含みうる。例えば、トランジスタ構造、メモリ構造、又は任意の他の構造が形成されうる。事前の処理工程は、方法３００が実行されうるチャンバにおいて実行されてもよく、又は方法３００が実行されうる１つ又は複数の半導体処理チャンバに基板を供給する前に、１つ又は複数の他の処理チャンバにおいて処理が実行されてもよい。それにもかかわらず、方法３００は、オプションで、上述の処理チャンバ２００などの半導体処理チャンバの処理領域、又は上述のような構成要素を含みうる他のチャンバに半導体基板を供給することを含みうる。基板は、基板支持体２１０などのペデスタルであり、上述の処理空間１２０などのチャンバの処理領域に存在しうる、基板支持体上に堆積されうる。
［００４３］処理される基板は、半導体処理で使用される任意の数の材料であるか、又はこれらを含みうる。基板材料は、ケイ素、ゲルマニウム、酸化ケイ素若しくは窒化ケイ素を含む誘電体材料、金属材料、又はこれらの材料の任意の数の組み合わせでありうるか又はこれらを含み、基板、又は基板上に形成された材料であってもよい。フィーチャは、本技術による任意の形状又は構成によって特徴付けられうる。いくつかの実施形態では、フィーチャは、基板内部に形成されたトレンチ構造又は開孔でありうるか又はこれらを含みうる。フィーチャは、任意の形状又はサイズによって特徴付けられうるが、いくつかの実施形態では、フィーチャは、より高いアスペクト比、又はフィーチャの深さ対フィーチャにわたる幅の比率によって特徴付けられてもよい。例えば、いくつかの実施形態では、フィーチャは、約５：１以上のアスペクト比によって特徴付けられ、約１０：１以上、約１５：１以上、約２０：１以上、約２５：１以上、約３０：１以上、約４０：１以上、約５０：１以上、又はこれを上回るアスペクト比によって特徴付けられうる。加えて、フィーチャは、約２０ｎｍ以下の寸法などの、２つの側壁の間を含むフィーチャにわたる狭い幅又は直径によって特徴付けられ、約１５ｎｍ以下、約１２ｎｍ以下、約１０ｎｍ以下、約９ｎｍ以下、約８ｎｍ以下、約７ｎｍ以下、約６ｎｍ以下、約５ｎｍ未満以下、又はこれを下回るフィーチャにわたる幅によって特徴付けられうる。
［００４４］いくつかの実施形態では、方法３００は、堆積のための基板の表面を準備するために実行されうる、前処理などのオプションの処理工程を含みうる。準備されると、方法３００は、構造を収容する半導体処理チャンバの処理領域に１つ又は複数の前駆体を供給することを含みうる。前駆体は、１つ又は複数のケイ素含有前駆体、並びにケイ素含有前駆体と共に供給される不活性ガス又は他のガスなどの１つ又は複数の希釈剤又はキャリアガスを含みうる。本方法は、流動性シリコン膜の製造に関連して説明されるが、記載された方法及び／又はチャンバは、本技術の実施形態に従って任意の数の材料を製造するために使用されうることを理解されたい。工程３０５で、ケイ素含有前駆体を含む堆積前駆体からプラズマが形成されうる。プラズマは、処理領域内で形成され、これにより、堆積された材料が基板上に堆積可能となりうる。例えば、いくつかの実施形態では、前述のようにプラズマ出力を面板に印加することによって、処理領域内に容量結合プラズマが形成されうる。例えば、上述の高周波電源は、基板上のフィーチャ内部に材料を堆積させるために、低減された有効プラズマ出力で動作しうる。
［００４５］工程３１０で、ケイ素含有前駆体のプラズマ放出物から基板上に、ケイ素含有材料が堆積されうる。材料は、いくつかの実施形態では、流動性のケイ素含有材料であり、アモルファスシリコンであってもアモルファスシリコンを含んでもよい。堆積された材料は、ボトムアップ型の間隙充填を提供するために、基板上のフィーチャに少なくとも部分的に流入されうる。図示されたように、ある量の材料が基板の側壁に残る可能性があるが、堆積された材料はフィーチャの底部に流れ込む可能性がある。堆積される量は比較的少ない可能性があるが、側壁に残っている材料はその後の流れを制限しうる。
［００４６］堆積中に印加される電力は、低電力プラズマであり、解離を制限し、堆積された材料への水素の取り込み量を維持しうる。この取り込まれた水素は、堆積された材料の流動性に寄与しうる。したがって、いくつかの実施形態では、プラズマ電源は、約１００Ｗ以下のプラズマ出力を面板に供給し、約９０Ｗ以下、約８０Ｗ以下、約７０Ｗ以下、約６０Ｗ以下、約５０Ｗ以下、又はこれを下回る電力を供給しうる。この電力は、先ほど説明したように、パルス周波数及びデューティサイクルで高周波電源を動作させることによって更に減衰され、上記のように、約１０Ｗ以下の有効電力が生成され、又は約５Ｗ以下の有効電力が生成されうる。
［００４７］堆積量に続いて、本技術のいくつかの実施形態では、形成された材料を高密度化するように構成された処理又は硬化プロセスが形成され、有利には、フィーチャの側壁上の材料を洗浄又は再びエッチングしうる。このプロセスは、堆積と同じチャンバ内で実行され、フィーチャを充填するために循環プロセスで実行されうる。いくつかの実施形態では、ケイ素含有前駆体の流れが停止され、処理領域がパージされうる。パージに続いて、処理チャンバの処理領域に、処理前駆体が流入されうる。処理前駆体は、水素、ヘリウム、アルゴン、又は膜と化学的に反応しない可能性がある別の不活性材料でありうるか、又はこれらを含みうる。工程３１５では、処理領域内部に形成された容量結合プラズマでもありうる処理プラズマが形成されうる。堆積プラズマは、面板又はシャワーヘッドに高周波プラズマ出力を印加することによって形成されうるが、いくつかの実施形態では、係合される別の電源を含まないことがある。処理は、前述のように基板支持体と接続された高周波電源と低周波電源の両方を利用しうる。処理中に、高周波電源は第１の電力レベルで動作し、低周波電源は第２の電力レベルで動作しうる。、本技術の実施形態では、２つの電力レベルは、類似していても異なっていてもよい。
［００４８］高周波電源は、堆積プラズマ中にパルス状の低有効電力で動作しうるが、処理中には連続波構成で動作しうる。これは、前述のプラズマ出力のいずれかにおいて行われうる。低周波電源は、処理中にパルスモードで動作しうる。これは、前述のパルス周波数及び／又はデューティサイクルのいずれかにおいて行われうる。
［００４９］堆積工程中に、低周波電源が動作されなくてもよい。上述のように、低電力での繰り返し可能なプラズマ生成ができるようにするために、各堆積工程中のプラズマ生成を確実にするために、トリガシーケンスが利用されうる。トリガシーケンスは、第１の期間及び第２の期間を含み、まとめて堆積期間が形成されうる。いくつかの実施形態において堆積を制限するために、堆積期間は、約３０秒以下であり、約２０秒以下、約１５秒以下、約１０秒以下、約８秒以下、約６秒以下、約５秒以下、約４秒以下、又はこれ未満でありうる。第１の期間は、第２の期間より短くてもよく、第１の期間は、堆積プロセスへの影響を制限しつつ、プラズマ生成を確実に発生させるために使用されうる。したがって、いくつかの実施形態では、第１の期間は、約２秒以下であり、約１秒以下、約０．５秒以下、約０．４秒以下、約０．３秒以下、約０．２秒以下、約０．１秒以下、約０．０９秒以下、約０．０８秒以下、約０．０７秒以下、約０．０６秒以下、約０．０５秒以下、又はこれ未満でありうる。
［００５０］いくつかの実施形態では、第１の期間中に高周波電源によって、第１の電力が印加され、これは、第２の期間中に高周波電源によって印加される第２の電力よりも高くなりうる。例えば、第１の期間中に、第１の電力は、約５０Ｗ以上であり、約８０Ｗ以上、約１００Ｗ以上、約１２０Ｗ以上、約１４０Ｗ、約１６０Ｗ以上、約１８０Ｗ以上、約２００Ｗ以上、又はこれを上回りうる。次いで、高周波電源は、堆積時間の残りの間、上述の有効電力のいずれかで、第２の期間中に電力を印加しうる。加えて、堆積時間中に高周波電源が一貫して動作しうるが、第１の期間中には、点火を確実にするために、上記の任意の電力レベルで低周波電源が印加されうる。別の例では、高周波電源は、第２の期間中に所望の有効電力を切り替える前に、第１の期間中にマルチレベルのパルス構成で動作しうる。マルチレベルのパルスは、例えば、約５０マイクロ秒以下、約４０マイクロ秒以下、約３０マイクロ秒以下、約２０マイクロ秒以下、又はこれ未満など、各々が０．１秒未満であり、且つ第１の期間中に発生しうる、いくつかのパルスを含みうる。パルスは、パルスの第１の分画により高い最初のパルスを含み、それに続いて、パルスの第２の分画により低い第２パルスを含みうる。パルスの２つの部分は、前述の任意の電力レベルで発生しうる。
［００５１］処理工程の間、プラズマ放出物は、オプションで、工程３２０で流動性膜を少なくとも部分的にエッチングし、トレンチの側壁から流動性膜を除去しうる。同時に、又は加えて、より方向性を持って供給されるプラズマ放出物は、フィーチャの底部に形成された残りの膜に浸透し、工程３２５で、膜を高密度化するために水素の取り込みを低下させうる。
［００５２］堆積は数ナノメートル以上に形成されうるが、前述のようにエッチングプロセスを実行することによって、高密度化された材料の厚さは、約１００Å以下の厚さになるように制御され、約９０Å以下、約８０Å以下、約７０Å以下、約６０Å以下、約５０Å以下、約４０Å以下、約３０Å以下、約２０Å以下、約１０Å以下、又はこれを下回りうる。堆積した材料の厚さを制御することにより、厚さ全体を通した変換がより容易に実行され、従来のプロセスに共通する浸透の問題（ｐｅｎｅｔｒａｔｉｏｎ ｉｓｓｕｅ）が解決されうる。次に、フィーチャに至るまで高密度化された材料を生成し続けるために、このプロセスが任意の数のサイクルで完全に繰り返されうる。
［００５３］形成工程のいずれかの間に使用される堆積前駆体に関して、任意の数の前駆体が本技術で使用されうる。使用されうるケイ素含有前駆体は、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、又はシクロヘキサシラン、四フッ化ケイ素（ＳｉＦ４）、四塩化ケイ素（ＳｉＣｌ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、テトラエチルオルトシリケート（ＴＥＯＳ）を含む他のオルガノシラン、並びにケイ素含有膜形成に使用されうる他のケイ素含有前駆体を含みうるが、これらに限定されない。ケイ素含有材料は、いくつかの実施形態では、窒素を含まない、酸素を含まない、及び／又は炭素を含まないものでありうる。工程のいずれかにおいて、Ａｒ、二原子水素、Ｈｅ、又は窒素、アンモニア、若しくは他の前駆体などの他の材料を含みうる不活性前駆体などの１つ又は複数の追加の前駆体が含まれうる。
［００５４］温度及び圧力も、本技術の動作に影響を与える可能性がある。例えば、いくつかの実施形態では、膜の流れを容易にするために、プロセスは、約２０℃以下の温度で実行され、約１０℃以下、約０℃以下、－１０℃以下、約－２０℃以下、約－３０℃以下、又はこれを下回る温度で実行されうる。温度は、処理中及び高密度化の間を含む方法全体を通して、これらの範囲のいずれかに維持されうる。チャンバ内部の圧力は、プロセスのいずれについても、約１０Ｔｏｒｒ以下のチャンバ圧力など、比較的低く維持され、圧力は、約８Ｔｏｒｒ以下、約６Ｔｏｒｒ以下、約５Ｔｏｒｒ以下、約４Ｔｏｒｒ以下、約３Ｔｏｒｒ以下、約２Ｔｏｒｒ以下、約１Ｔｏｒｒ以下、又はこれ未満で維持されうる。加えて、いくつかの実施形態では、堆積及び処理の間、圧力は異なるレベルに維持されうる。例えば、圧力は、堆積中、約１Ｔｏｒｒ以上（約２Ｔｏｒｒ以上、約３Ｔｏｒｒ以上、又はこれを上回るなど）に維持され、圧力は、堆積中、約１Ｔｏｒｒ以下（約０．８Ｔｏｒｒ以下、約０．５Ｔｏｒｒ以下、約０．１Ｔｏｒｒ以下、又はこれを下回るなど）に維持されうる。本技術のいくつかの実施形態によるプロセスを実行することによって、ケイ素含有材料又は他の流動性材料を利用する狭いフィーチャの改善された充填が生成されうる。
［００５５］前述の説明では、説明の目的のために、本技術の様々な実施形態の理解を提供するために、多数の詳細が記載されてきた。しかしながら、当業者には、これらの詳細のうちの一部がなくても、或いは、追加の詳細があれば、特定の実施形態を実施できることが明らかであろう。
［００５６］いくつかの実施形態を開示したが、当業者は、実施形態の精神から逸脱することなく、様々な修正例、代替構造物、及び均等物を使用できることを認識されよう。加えて、いくつかの周知のプロセス及び要素は、本技術を不必要に不明瞭にすることを避けるために説明されていない。したがって、上記の説明は、本技術の範囲を限定するものと解釈されるべきではない。更に、方法又はプロセスは、連続的又は段階的に説明されうるが、工程は、同時に行われてもよく、又は列挙されるものと異なる順序で行われてもよいことを理解するべきである。
［００５７］値の範囲が付与されているところでは、文脈上そうでないと明示されていない限り、その範囲の上限値と下限値との間の各介在値は、下限の単位の最小単位まで具体的に開示されている。記載された範囲の任意の記載値又は記載されていない介在値の間の任意の小さい範囲、そしてその記載範囲のその他の任意の記載された値又は介在する値も含まれる。このようなより狭い範囲の上限値及び下限値は、その範囲に個々に含まれるか、又はその範囲から除外される場合がある。限界値のいずれか又は両方がより狭い範囲に含まれるか、又はそのどちらもより狭い範囲に含まれない各範囲は、この技術に更に包含されており、記載された範囲で特別に除外されたいずれかの限界値を対象としている。記載された範囲が、限界値の一方又は両方を含む場合、これらの含められた限界値のいずれか又は両方を除外する範囲も含まれる。
［００５８］本明細書及び特許請求の範囲で使用される単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が他のことを明らかに示していない限り、複数の参照対象を含む。したがって、例えば、「ある前駆体（ａ ｐｒｅｃｕｒｓｏｒ）」が言及されている場合、複数のこのような前駆体が含まれ、「その層（ｔｈｅ ｌａｙｅｒ）」が言及されている場合、当業者に周知の１つ又は複数の層及び均等物への言及が含まれ、その他の形にも同様のことが当てはまる。
［００５９］また、「備える（ｃｏｍｐｒｉｓｅ（ｓ））」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含有する（ｃｏｎｔａｉｎ（ｓ））」、「含有している（ｃｏｎｔａｉｎｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ（ｓ））」、及び「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書及び特許請求の範囲で使用された場合、記載された特徴、整数、構成要素、又はステップの存在を特定することを意図しているが、１つ又は複数のその他の特徴、整数、構成要素、工程、動作、又はグループの存在又は追加を除外するものではない。

Claims (20)

  1. ケイ素含有前駆体のプラズマを形成することと、
    前記ケイ素含有前駆体のプラズマ放出物を用いて半導体基板上に流動性膜を堆積させることであって、前記半導体基板は半導体処理チャンバの処理領域内に収容され、前記半導体基板は前記半導体基板内にフィーチャを画定し、前記処理領域は、面板と、前記半導体基板が載置される基板支持体との間に少なくとも部分的に画定される、流動性膜を堆積させることと、
    前記半導体処理チャンバの前記処理領域内部に処理プラズマを形成することであって、前記処理プラズマは第１の電源から第１の電力レベルで形成され、第２の電源から前記基板支持体に第２の電力レベルが印加される、処理プラズマを形成することと、
    前記処理プラズマのプラズマ放出物を用いて、前記半導体基板内部に画定された前記フィーチャ内部の前記流動性膜を高密度化することと
    を含む、処理方法。
  2. 前記半導体チャンバは半導体処理システムの一部であり、該半導体処理システムは、
    チャンバ本体と、
    半導体基板を支持するように構成されたペデスタルと、
    面板であって、前記チャンバ本体、前記ペデスタル、及び前記面板が前記処理領域を画定する、面板と、
    前記面板と接続された高周波プラズマ源であって、前記第１の電源である、高周波プラズマ源と、
    前記ペデスタルと接続された低周波プラズマ源であって、前記第２の電源である、低周波プラズマ源と
    を備える、請求項１に記載の処理方法。
  3. 前記ペデスタルと接続され、且つ前記ペデスタルを通して前記高周波プラズマ源を実質的に接地するように構成された第１のＬ－Ｃフィルタと、
    前記面板と接続され、且つ前記低周波プラズマ源を前記チャンバ本体に実質的に接地するように構成された第２のＬ－Ｃフィルタと
    を更に備える、請求項２に記載の処理方法。
  4. 前記第２の電源は、約１ｋＨｚ以下のパルス周波数のパルスモードで動作する、請求項１に記載の処理方法。
  5. 前記第１の電源が前記処理プラズマ中に連続波モードで動作する一方で、前記第２の電源は前記パルスモードで動作する、請求項４に記載の処理方法。
  6. 前記第２の電源は、約５０％以下のデューティサイクルで動作する、請求項４に記載の処理方法。
  7. 前記第１の電源は、前記堆積中の第１の期間内に電力スパイクを発生させるように動作する、請求項１に記載の処理方法。
  8. 前記第１の期間に続いて、前記第１の電源は、前記堆積中の第２の期間にわたって動作する、請求項７に記載の処理方法。
  9. 前記第１の期間は約１秒以下であり、前記第２の期間は約１秒以上である、請求項８に記載の処理方法。
  10. 前記第１の電源は、約２０％以下のデューティサイクルにおいて、約２００ｋＨｚ以下のパルス周波数で動作し、約１０Ｗ以下の有効プラズマ出力を生成する、請求項９に記載の処理方法。
  11. 前記方法が第２のサイクルで繰り返される、請求項１に記載の処理方法。
  12. 前記方法の間、前記半導体基板の温度が約０℃以下の温度に維持される、請求項１に記載の処理方法。
  13. チャンバ本体と、
    半導体基板を支持するように構成されたペデスタルと、
    面板であって、前記チャンバ本体、前記ペデスタル、及び前記面板が処理領域を画定する、面板と、
    前記面板と接続された高周波プラズマ源と、
    前記ペデスタルに接続された低周波プラズマ源と
    を備える、半導体処理システム。
  14. 前記ペデスタルは静電チャックを備え、前記半導体処理システムは、
    前記ペデスタルと接続されたＤＣ電源
    を更に備える、請求項１３に記載の半導体処理システム。
  15. 前記低周波プラズマ源は、約２ＭＨｚ未満で動作するように構成される、請求項１３に記載の半導体処理システム。
  16. 前記高周波プラズマ源は、約２００ｋＨｚ以下のパルス周波数において、約１３．５６ＭＨｚ以上で動作するように構成される、請求項１３に記載の半導体処理システム。
  17. 前記高周波プラズマ源は、約２０％以下のデューティサイクルにおいて、約２０ｋＨｚ以下のパルス周波数で動作するように構成される、請求項１６に記載の半導体処理システム。
  18. 前記高周波プラズマ源は、約５Ｗ以下の有効電力でプラズマを生成するように構成される、請求項１７に記載の半導体処理システム。
  19. 前記ペデスタルに接続され、且つ前記ペデスタルを通して前記高周波プラズマ源を実質的に接地するように構成された第１のＬ－Ｃフィルタ
    を更に備える、請求項１３に記載の半導体処理システム。
  20. 前記面板と接続され、且つ前記低周波プラズマ源を前記チャンバ本体に実質的に接地するように構成された第２のＬ－Ｃフィルタ
    を更に備える、請求項１９に記載の半導体処理システム。
JP2023515299A 2020-09-08 2021-08-30 単一のチャンバ流動性膜の形成及び処理 Pending JP2023541831A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/014,224 US20220076922A1 (en) 2020-09-08 2020-09-08 Single chamber flowable film formation and treatments
US17/014,224 2020-09-08
PCT/US2021/048125 WO2022055730A1 (en) 2020-09-08 2021-08-30 Single chamber flowable film formation and treatments

Publications (2)

Publication Number Publication Date
JP2023541831A true JP2023541831A (ja) 2023-10-04
JPWO2022055730A5 JPWO2022055730A5 (ja) 2024-02-13

Family

ID=80469257

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023515299A Pending JP2023541831A (ja) 2020-09-08 2021-08-30 単一のチャンバ流動性膜の形成及び処理

Country Status (6)

Country Link
US (1) US20220076922A1 (ja)
JP (1) JP2023541831A (ja)
KR (1) KR20230062640A (ja)
CN (1) CN116391248A (ja)
TW (1) TWI790736B (ja)
WO (1) WO2022055730A1 (ja)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7214630B1 (en) * 2005-05-06 2007-05-08 Novellus Systems, Inc. PMOS transistor with compressive dielectric capping layer
US8889566B2 (en) * 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9157730B2 (en) * 2012-10-26 2015-10-13 Applied Materials, Inc. PECVD process
US9741584B1 (en) * 2016-05-05 2017-08-22 Lam Research Corporation Densification of dielectric film using inductively coupled high density plasma
JP6937644B2 (ja) * 2017-09-26 2021-09-22 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
CN112219261A (zh) * 2018-04-03 2021-01-12 应用材料公司 利用h2等离子体的可流动膜固化
US11615966B2 (en) * 2020-07-19 2023-03-28 Applied Materials, Inc. Flowable film formation and treatments
US11887811B2 (en) * 2020-09-08 2024-01-30 Applied Materials, Inc. Semiconductor processing chambers for deposition and etch
US11699571B2 (en) * 2020-09-08 2023-07-11 Applied Materials, Inc. Semiconductor processing chambers for deposition and etch
US20220130713A1 (en) * 2020-10-23 2022-04-28 Applied Materials, Inc. Semiconductor processing chamber to accommodate parasitic plasma formation

Also Published As

Publication number Publication date
KR20230062640A (ko) 2023-05-09
TWI790736B (zh) 2023-01-21
WO2022055730A1 (en) 2022-03-17
TW202217040A (zh) 2022-05-01
CN116391248A (zh) 2023-07-04
US20220076922A1 (en) 2022-03-10

Similar Documents

Publication Publication Date Title
TWI794883B (zh) 可流動膜形成及處理
JP2023540582A (ja) 堆積及びエッチングのための半導体処理チャンバ
US20230343552A1 (en) Semiconductor processing chambers and methods for deposition and etch
JP2023546714A (ja) 寄生プラズマ形成に対応するための半導体処理チャンバ
JP2023541831A (ja) 単一のチャンバ流動性膜の形成及び処理
US11862458B2 (en) Directional selective deposition
US20230386829A1 (en) Low temperature silicon oxide gap fill
US11710631B2 (en) Tensile nitride deposition systems and methods
US20230360903A1 (en) Large area gapfill using volumetric expansion
US20230051200A1 (en) Seam-free gapfill deposition
US20230360924A1 (en) Low temperature carbon gapfill
US20220157602A1 (en) Silicon oxide gap fill using capacitively coupled plasmas
TW202412066A (zh) 低溫氧化矽間隙填充

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240202

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240202

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20240202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240527

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20240527