JP2023528202A - 超音波トランスデューサ及び超音波トランスデューサのタイルアレイ - Google Patents

Abstract

超音波トランスデューサは前記回路部分のアレイを有する制御回路を有し、そのうちの使用されるものは前記回路領域を規定し、前記cMUT素子は制御回路の上部に設けられる。ビアは、各前記cMUT素子と下の前記回路部分のそれぞれ1つとの間の結合を提供する。少なくともいくつかのビアは前記cMUT素子の下部電極の下に位置し、各ビアは、前記回路部分に対して同じ位置でそれぞれの前記回路部分に接続する。前記cMUT素子のアレイは、前記回路領域の少なくとも1つの側面と重複する。固定ビア位置は回路設計をより簡単にし、重複はタイリングを可能にするか、さもなければ、異なるcMUT設計が同じ回路と共に使用され得るモジュール式設計を可能にする。

Description

本発明は超音波トランスデューサに関し、特に、関連する制御回路上に設けられたトランスデューサ素子の2次元アレイを有する超音波トランスデューサに関する。

超音波トランスデューサ素子の2次元アレイは例えば、3D超音波プローブに使用するために周知である。そのようなプローブは、トランスデューサ素子の2次元マトリクスアレイを制御ASICと一体化する。ASICは個々のトランスデューサ素子の音響信号を制御し、送信し、受信する回路を含む。

ASICの必要な機能は、トランスデューサ素子にピッチ整合されるユニット制御セルにレイアウトされる。トランスデューサ素子のサイズはアプリケーションの撮像要件、具体的には周波数及び視野によって決定される。

2Dアレイにおけるトランスデューサ素子の典型的なサイズは、100乃至350μmである。水平方向と垂直方向でサイズが若干異なる場合がある。典型的なマトリクスアレイは、1000乃至10，000個のトランスデューサ素子を含む。

このようなアレイ及び関連する単一のASIC回路は、本明細書では「超音波トランスデューサ」と呼ばれる。個々の検出素子は、「超音波トランスデューサ素子」と呼ばれる。複数のそのような超音波トランスデューサの大きなタイル状又は縫合されるアレイは、「超音波トランスデューサ装置」と呼ばれる。

従来、マトリクスアレイは、トランスデューサ素子用の圧電材料を使用して構築されてきた。今日では、標準的な半導体処理技術を使用して製造することができる容量性微細加工超音波トランスデューサ(cMUT)を使用して、より低コストのトランスデューサアレイが実現可能である。

選択される製造ルートに応じて、これらのトランスデューサ素子は、制御ASIC上にモノリシックに集積することができる。プローブのタイプに応じて、トランスデューサ開口部のサイズ及びアスペクト比はかなり変化することができ、例えば、フェーズドアレイ心臓プローブは1．5(2×1．3cm)のアスペクト比を有することができ、線形トランスデューサプローブは、12(6×0．5cm)のアスペクト比を有することができる。ほとんどの場合、プローブ開口部の幅は2cm未満である。

大きな寸法を有する2D超音波トランスデューサ配置の実現は、寸法が最新のリソグラフィ装置(ステッパ／スキャナ)のレチクルの有用な領域を超えるので、追加の設計課題を課す。典型的な有効面積は約2．5×2．5cmである。より大きなトランスデューサアレイを実現するために、アレイステッチングの形成が必要とされるか、又はトランスデューサアレイは、上述のようにタイリングされる必要がある。

画質のためには、トランスデューサアレイが均一であることが重要である。この手段はタイル化される溶液又は縫合される溶液が同じウェハから、好ましくは隣接する位置から、モジュールを使用すべきである。加えて、トランスデューサモジュール間のギャップは例えば＜0．3λであるべきであり、ギャップサイズは、ビーム形成プロセスに対する任意のそのようなギャップの影響を(部分的に)補償できることが知られているべきである。

一般に、モノリシックに統合される制御ASICを有するcMUTトランスデューサ素子の2次元(マトリックス)アレイの最も高価で最も複雑な部分は、基礎となるASIC機能性である。ASIC集積回路(再)設計は非常にコストがかかり、時間がかかり、先進技術のための集積回路マスクセットコストは、数十万ドル乃至百万ドルの範囲であり得る。したがって、中心周波数及び／又はトランスデューサ開口に関して変化するトランスデューサ設計のためにASIC設計を再利用できることは非常に魅力的である。

従来のトランスデューサ設計では、ASICユニット制御セルがトランスデューサ素子にピッチ整合されるので、これはほとんど可能ではなく、下にあるASICユニット制御セルに対してトランスデューサ素子を異なる位置に配置する際の柔軟性がない。

また、CMOS IC鋳造所で実現されるモジュールを準シームレスな方法でタイル化することも困難である。重要な制限要因は、確実な動作のためにCMOS集積回路の周りに必要とされるシールリングである。

シールリングはチップの回路内へのダイソーイング応力及び汚染物質を回避するために使用され、これらの要因は回路特性及び信頼性を変化させる可能性がある。したがって、CMOSチップの回路は、シールリング構造によって囲まれる。加えて、スクライブストリートがシールリング構造を取り囲む。これは、ダイソー要件に使用される。

シールリングは、接触及びビアストリップと、チップの活性領域を取り囲む金属層とを備える。接触及びビアストリップは移動性イオンがチップ内に移動するのを阻止するために、連続的なリングを形成する。さらに、p型拡散は、典型的には追加の基板接触として接触の下に配置される。

シールリングは、顧客シリコン領域の境界を規定する。好ましくは、シールリングと臨界能動回路との間にある程度の間隔がある。顧客領域外では、プロセス品質の監視を可能にするために、プロセス制御モジュール(PCM)が集積回路鋳造所によって配置される。

US 2016／0136686は、cMUTセルの六角形アレイを開示している。六角形の配列は、隣接する列間のオフセットをもたらす。

cMUTセルのアレイと両方向に同じピッチを有する送受信セルのアレイが存在する。米国特許出願公開第2005／0094490号明細書はやはり、cMUTセルのアレイと両方向に同じピッチを有する回路部分を有する様々な他の六角形cMUTセル設計を開示している。

画像アーチファクトを引き起こす可能性がある(大きい)トランスデューサアレイの開口部における継ぎ目に関する問題が残っている。このような継ぎ目は、ステッパレチクルの最大使用可能面積より大きい開口サイズを有するトランスデューサ装置が形成される場合に必要とされる。また、ASICが異なるトランスデューサ設計で使用され得るように、ASIC及びcMUT素子アレイのモジュール設計を可能にすることにも問題が残っている。

本発明は、これらの問題のいくつかを対象とする。

この発明は、請求項によって規定される。本発明の一態様による例によれば、
超音波トランスデューサであって、
集積回路を有する制御回路であって、前記集積回路が回路部分のアレイを有する、制御回路と、
各々が下部電極、上部電極、及び下部電極と上部電極との間の空洞を有する、制御回路の上部に設けられた(又はそれを覆うように配置される)容量性微細加工超音波トランスデューサcMUT素子のアレイと、
各cMUT素子と下の回路部分(前記CMUT素子が重なるように配置される回路部分)のそれぞれ1つとの間の結合部を提供する少なくとも1つのビアを有する、ビアのアレイであって、前記回路部分は回路領域を規定する、ビアのアレイと
を有し、
少なくともいくつかのビアは、cMUT素子の下部電極の下に位置され、
各ビアは、回路部分に対して同じ位置でそれぞれの回路部分に接続され、
回路部分のアレイは少なくとも1つの方向において、cMUT素子のアレイより小さいピッチを有し、
cMUT素子のアレイは、回路領域の少なくとも1つの側面にオーバラップする、
超音波トランスデューサが提供される。

制御回路は、好ましくはASICである。回路部分のアレイは好ましくは規則的なアレイであり、すなわち、行方向及び列方向に均一なピッチを有する(意図される目的を持たないピッチのわずかな重要でない偏差を無視する)。

なお、「回路領域」とは、cMUT素子に接続する回路部分の組み合わせのみを意味するものとする。各回路部分は、cMUT素子への信号の送達及びcMUT素子からの信号の受信などの同じ機能を実行するための、回路の単位セルである。したがって、「回路領域」は物理回路の使用されかつアクティブな部分であり、例えば、回路部分の周りに非アクティブエッジを有する。この非アクティブエッジは、制御回路の別の領域であると考えることができる。

重複を設けることにより、様々な利点を得ることができる。オーバーラップは複数のトランスデューサのタイリングのために使用されてもよく、そうでなければ、異なるタイプの超音波トランスデューサ性能のためのモジュール式設計を可能にしてもよい。タイリングのために、回路は、回路領域の外側の保護外側領域でダイシングされてもよい。トランスデューサがタイル状にされるとき、重複は、保護外側領域のために下にある回路部分が破壊されるアレイを形成するにもかかわらず、cMUT素子の規則的なアレイが形成されることを確実にするために使用され得る。モジュール式設計では、回路部分のサブセットのみが使用され、ASICの使用を異なるように、しかし同じ回路設計で構成することによって、同じASICがcMUT素子の異なるピッチに使用され得る。

好ましくは、各cMUT素子とそのそれぞれの回路部分との間に単一のビアが存在する。

回路部分は全て同じ設計を有することができ、特に、関連するビアへの接続パッドが同じ位置にある。これにより、制御回路の設計が簡略化される。各ビアは例えば、回路部分の中心の回路部分に接続される。

回路領域を超える重なり(又は複数の側面に重なりがある場合にはそのような重なりの各々)は例えば、回路領域の周りに延在するシールリングを超えて延在するのに十分である。これは、複数のトランスデューサのタイリングを可能にする。

回路部分のピッチをより小さくする代わりに、代替の選択肢は、cMUT素子のアレイと同じピッチを、両方の直交するアレイ方向に有する回路部分のアレイに対するものであることに留意される。この場合、オーバーラップは単に、下の回路部分に対するcMUT素子アレイの横方向及び／又は上下方向のシフトによって引き起こされ得る。

少なくとも1つの方向においてcMUT素子のアレイより小さいピッチを有することによって、重複は、下の回路部分に対するcMUT素子アレイのピッチ不整合シフトによって引き起こされる。これは、例えば、トランスデューサの線のタイリングを可能にするために、片側又は両側でその方向に重なり合うことを可能にし得る。

回路部分のアレイはcMUT素子のアレイが回路領域の隣接する一対の側面と重なるように、cMUT素子のアレイより、直交する両方のアレイ方向において、より小さいピッチを有する可能性がある。これは、2次元タイリングを可能にするために使用され得る。cMUT素子のアレイは例えば、回路領域の全ての外側に重なってもよい。

いくつかの設計では、回路部分のセットがcMUT素子に接続されなくてもよい。したがって、回路部分は省略されてもよく、したがって、回路部分は、上で定義されるような回路領域の一部を形成しない。これは、cMUT素子アレイと回路部分との間の不整合にもかかわらず、より大きなトランスデューサを形成することを可能にする。その場合、スキップされる回路部分は、制御回路の中央領域内にあってもよく、外縁だけでなく、中央領域内にあってもよい。

セットは例えば、中央列及び中央行を備え、それによって、回路領域を4つのコーナー部分に分割することができる。

いくつかの例では、cMUT素子がcMUT素子ピッチの半分だけ、隣接する行の間に互い違いに配置され得る。これにより、矩形の回路部分アレイ上に六角形のcMUT素子アレイを形成することができる。ここでもまた、回路部分のセットは大面積トランスデューサを形成することを可能にするために、cMUT素子に接続されなくてもよい。

セットは中央列に沿って、及び中央行に沿って(しかし、必ずしもその列及び行を完全に占有するわけではない)配置されてもよい。

本発明はまた、タイル状配置を形成する、上で定義される複数の超音波トランスデューサを備える超音波トランスデューサ配置を提供し、制御回路は離間され、超音波トランスデューサのcMUT素子は一緒に規則的なアレイを形成する。

本発明のこれら及び他の態様は以下に記載される実施形態から明らかであり、それらを参照して説明される。

本発明をより良く理解し、どのように実施することができるかをより明確に示すために、ここで、単なる例として、添付の図面を参照する。

超音波システムで使用するためのcMUT素子(いわゆるセル)の既知の設計及び既知の駆動装置を示す。 第1の程度の膜崩壊を有するcMUT素子を示す。 第2の第1の程度の膜崩壊を有するcMUT素子を示す。 基礎となるASICに接続するための最初の可能な構成を示す。 下層のASICに接続するための第2の可能な構成を示す。 4×6トランスデューサ素子マトリクスアレイのための制御回路を示す。 cMUT素子の処理後の図6と同じ回路を示す。制御回路部分の同一のcMUTピッチ及びピッチを有する従来のレイアウトを示す。 回路部分の規則的なアレイを有する従来のASIC設計を、頂部上のcMUT位置決めとしてウェルとして示す。 cMUT素子の面積より小さな領域、したがって小さいピッチを有する回路部分の第1の例を示す。 第2の例を示す。 図10の設計の変形例を示す。 予備の回路部分があるように、制御回路がcMUT素子の数より多くの回路部分を有する例を示す。 図12の設計が1つのウェハ上に異なるサイズを有するトランスデューサアレイを可能にすることを示す。 予備回路部分を有する別の実装を示す。 予備回路部分を有する別の例を示す。 cMUT素子の六角形アレイを形成するために、cMUT素子ピッチの半分だけずらされるcMUT素子の行を示す。 中央に配置されるビアのためのコンタクトパッドと、上部のcMUTアレイとを有する制御回路を示す。 回路部分に対してシフトされるcMUT素子を有する3つの可能な構成を示す。 トランスデューサ素子が下にある制御回路部分より大きくなるように選択される例を示す。 複数の隣接する制御回路上で2x2アレイ又は連続的なトランスデューサアレイとして互いに突き合わされる4つの別個のモジュールを示す。 1つの行のcMUT素子が隣接する行と比較して半ピッチずつずれている3つの例を示す。 図21の下部に示されるタイプのより大きな六角形トランスデューサアレイの例を示している。

本発明は、図面を参照して説明される。

詳細な説明及び特定の例は装置、システム、及び方法の例示的な実施形態を示しているが、例示のみを目的とするものであり、本発明の範囲を限定することを意図するものではないことを理解される。本発明の装置、システム及び方法のこれら及び他の特徴、態様、及び利点は、以下の説明、添付の特許請求の範囲、及び添付の図面からよりよく理解されるのであろう。図は単に概略的なものであり、縮尺通りに描かれていないことを理解される。また、同じ又は同様の部分を示すために、図面全体を通して同じ参照番号が使用されることを理解される。

本発明は回路部分の規則的なアレイを有する制御回路を有する超音波トランスデューサを提供し、その使用されるものは、回路領域を規定する。cMUT素子が制御回路の上部に設けられる。ビアは、各cMUT素子と、その下の回路部分(CMUT素子によってオーバーレイされている回路部分)のそれぞれ1つとの間の結合を提供する。少なくともいくつかのビアはcMUT素子の下部電極の下に位置し、各ビアは、回路部分に対して同じ位置でそれぞれの回路部分に接続する。本出願の文脈において、下の用語は1つの素子の表面領域を別のユニットに投影することとして定義され、前記素子は重なるように配置されることが理解されるべきである。したがって、下部電極の下は、CMUT素子が重なるように配置される回路部分の表面領域上への電極の表面領域の投影内であると解釈されるものとする。cMUT素子のアレイは、回路領域の少なくとも1つの側面と重複する。固定ビア位置は回路設計をより簡単にし、重複はタイリングを可能にするか、さもなければ、異なるcMUT設計が同じ回路と共に使用され得るモジュール式設計を可能にする。

本発明はcMUTトランスデューサ素子を利用し、cMUTトランスデューサ素子は半導体プロセス、特に、CMOSプロセスなどの超音波プローブによって必要とされる特定用途向け集積回路(ASIC)を製造するために使用されるのと同じプロセスによって作製することができる。したがって、cMUTトランスデューサ素子の製造は、ASICパラメータに影響を及ぼす。

cMUT素子は、受信される超音波信号の音振動を変調されるキャパシタンスに変換する電極を有する微小なダイヤフラム状デバイスである。そのような個々のcMUT素子の多くは、一緒に接続され、単一のトランスデューサ素子として同時に動作することができる。例えば、4乃至16個のcMUT素子は、単一のトランスデューサ素子として一体的に機能するように互いに結合され得る。

したがって、cMUTベースの超音波システムの製造は、PZTベースのシステムと比較して、より費用対効果が高い。さらに、そのような半導体プロセスで使用される材料に起因して、cMUT素子は水及び生体組織に対する音響インピーダンス整合が大幅に改善され、(複数の)整合層の必要性がなくなり、有効帯域幅が改善される。

特に、cMUT素子は広い帯域幅にわたって機能することができ、高分解能及び高感度撮像を可能にし、音響信号の大きな被写界深度を超音波周波数で受信することができるように、大きな圧力出力を生成することができる。

図1は、超音波システム及び既知の駆動装置101で使用するためのcMUT素子100(いわゆるセル)の既知の設計を示す。cMUT素子100は、シリコン基板112の上に懸架される可撓性膜又は横隔膜114を備え、それらの間にギャップ又は腔118がある。この例では、第1の電極122が基板112の上面上のセルの床上に配置される。第2の電極120は、横隔膜114上に配置され、横隔膜と共に移動する。図示の例では、2つの電極は円形である。

誘電体(図示せず)が、基板112上及び上部(第2の)電極120の下に設けられる。ダイヤフラムは代わりに、誘電体層として機能してもよい。

好ましくは組成及び厚さが等しくてもよいが、非対称(異なる材料及び厚さ)であってもよい2つの誘電体が存在する。

膜層114は、基板層112の上面に対して固定され、膜層114と基板層112との間に球形又は円筒形の腔118を規定するように構成及び寸法決めされる。

電極120は、膜114に埋め込まれてもよく、又は付加的な層として膜114上に堆積されてもよいなど、電極120設計の他の実現を考慮することができる。

第1の電極は第2の電極120と第1の電極122との間の短絡を防止するために、電気絶縁層又は膜によってギャップ118に直接露出されるか、又はギャップ118から分離され得る。

図1では、第1の電極122が一例として接地されている。他の構成、例えば接地される第2の電極120、又は第2の電極120と第1の電極122の両方がフローティングである構成も、もちろん同様に実現可能である。

cMUT素子100の電極は装置の容量性プレートを提供し、ギャップ118は、コンデンサのプレート間の主誘電体である。横隔膜が振動すると、プレート間の誘電体ギャップの変化する寸法は、受信される音響エコーに対するcMUT素子100の応答として感知される変化するキャパシタンスを提供する。

電極間の間隔は、電圧供給101を用いて静電圧、例えばDCバイアス電圧を電極に印加することによって制御される。電圧供給101は例えば、透過モードにおいて、cMUT素子100の駆動電圧のDCコンポーネント及びACコンポーネント又は刺激コンポーネントをそれぞれ提供するための別個のステージ102、104を随意に備えてもよい。第1の段階102は静的(DC)電圧成分を生成するように適合され得、第2の段階104は設定される交流周波数を有する交流可変駆動又は刺激電圧成分を生成するように適合され得、この信号は典型的には全体的な駆動電圧と前述の静的成分との間の差である。

印加される駆動電圧の静的又はバイアス成分は、好ましくはcMUT素子100をその崩壊状態に強制するための閾値電圧を満たすか又は超える。これは、崩壊動作モードに当てはまる。しかしながら、cMUT素子は、非崩壊モードで等しく動作されてもよい。

第1の段階102は全体の電圧の特に低雑音の静的成分を生成するために、比較的大きなコンデンサ、例えば平滑コンデンサを含むことができ、この静的成分は一般に、全体の電圧を支配し、全体の電圧信号の雑音特性は、この静的成分の雑音特性によって支配される。

一定の閾値を超える静電圧を印加することによって、cMUT素子100は、膜114が基板112上に崩壊する崩壊状態に強制されることが知られている。この閾値はcMUT素子100の正確な設計に依存することができ、電極間の電界による力によって膜114がセルフロアに張り付く(接触する)崩壊電圧として知られるDCバイアス電圧として定義される。膜114と基板112との間の接触の量(面積)は、印加されるバイアス電圧に依存する。

図2及び図3を用いてより詳細に説明されるように、膜114と基板112との間の接触面積を増加させることは、膜114の共振周波数を増加させる。

崩壊モードcMUT素子100の周波数応答は、崩壊後にcMUT電極に印加されるDCバイアス電圧を調整することによって変化させることができる。その結果、より高いDCバイアス電圧が電極に印加されるにつれて、cMUT素子の共振周波数が増加する。

この現象の背後にある原理を図2と図3に示す。図2及び3の断面図は、各図において、膜114の外側支持体と膜が腔118の床に接触し始める点との間の距離D1及びD2によって、説明を一次元的に示している。図2では比較的低いバイアス電圧が印加されているときに距離D1が比較的長い距離であり、一方、図3の距離D2はより高いバイアス電圧が印加されているためにはるかに短い距離であることが分かる。これらの距離は、端部によって保持され、次いで引っ張られる長いストリング及び短いストリングと比較することができる。長いリラックスした文字列は、短くてきつい文字列よりはるかに低い周波数で振動する。同様に、図2のcMUT素子の共振周波数は、より高いバイアス電圧を受ける図3のcMUT素子の共振周波数より低くなる。

したがって、典型的なcMUT設計は、シリコン基板の上に懸架される可撓性膜又はダイヤフラムと、それらの間の間隙又は空洞とを備える。ギャップは、製造中に犠牲層を除去することによって生じる。第1の電極は基板の上面上のセルの床上に配置され、第2の電極はダイヤフラム上に配置され、ダイヤフラムと共に移動する。

cMUT素子の動作は、当業者に周知である。

下層のASICに接続するために、ビアが使用される。第1の可能な配置が図4に概略的に示されている。

cMUTトランスデューサ素子200は制御回路202(ASIC集積回路)上に設けられ、集積回路は回路部分204の規則的なアレイを備える(これらは回路の単位セル)。各cMUT素子に関連する回路部分が存在する。cMUT素子は、制御回路202の上部に設けられる。

cMUT素子はそれぞれ、cMUT素子の形状に応じた領域を占める。典型的には、それらは円形であり、その結果、占有される円形領域の間に空間が規定される。

これらの空間には、cMUTセルの信号電極パッド206と回路部分のコンタクトパッド208とを接続するためのビア205が設けられている。例えば、制御回路部分からのビアがcMUTの下部電極に接続され、cMUT上部電極が全て共通の接地又はバイアス電位に並列に接続される、1つのビアのみが必要とされる。ビアはcMUT膜の下の表面トポグラフィを最小限に抑えるために、すなわち、cMUT膜の下の表面を可能な限り平坦に保つために、横方向に配置される。

図5には、第2の可能な構成が概略的に示されている。cMUTトランスデューサ素子200が再度、制御回路202上に、回路部分204の規則的なアレイを備えている。

この設計では、ビア205がcMUT素子の下に設けられ、ここでもまた、cMUTセルの信号電極パッド206と回路部分のコンタクトパッド208との間を接続するためのものである。

図6は、4×6のトランスデューサ素子マトリクスアレイのための4つの制御回路202のセットを示す。小さなアレイ寸法は、単純化のためにのみ選択される。ASICは、回路部分204の規則的なアレイを備える。

ASIC設計の観点から、垂直な行及び列から構成されないユニットセル(すなわち、回路部分)の2Dアレイを作成することは困難である。したがって、垂直な行及び列を有するASICユニット制御セルの2Dアレイが想定される。各ASICユニットセルの高さ及び幅は、必ずしも等しくない。

シールリング300は重要な回路構成素子を取り囲み、ダイ分離のための鋸ストリート302は、シールリング300の外側の周りにある。図6にASICプロセス制御モジュール(PCM)も示す。

図7は、(MEMSクリーンルーム内の)cMUT素子304の処理後の図6と同じ回路を示す。各cMUT素子304はcMUTトランスデューサ素子の一般的な形状である円によって示されるが、本発明は円形トランスデューサ素子のみに限定されない。全ての例において、下部電極は議論を容易にするために、トランスデューサ素子と等しい外形寸法を有すると仮定される。

図7は、制御回路部分の同一のcMUTピッチ及びピッチを有する従来のレイアウトを示す。

第1のセットの例は図4を参照して説明されるようにトランスデューサ素子の隣に配置されるビアの使用に基づくものであり、これは、電流cMUTトランスデューサのための標準的な実施である。

図8の上部は回路部分の規則的なアレイを有する従来のASIC設計を示し、各回路部分は、ビア205から電気接続を受け取る(したがって、ASICに関連するコンタクトパッドが存在する)。ビアは制御回路部分に対して全て同じ位置にあり、すなわち、この例では右下隅にある。

図8の下部はcMUT素子304を上部に示し、したがって、図7に対応するが、cMUT素子によって占有されていない空間におけるビア位置決めもより明確に示す。

第1の態様は、cMUT素子の面積より小さな領域、したがって小さいピッチを有する回路部分を有する制御回路(ASIC)の使用に基づく。サイズの違いは、シールリング300がトランスデューサ素子アレイの下の制御回路の能動部分(すなわち、回路部分のアレイ)と一緒に嵌合するようなものである。

図9は第1の例を示す。

この例では、cMUT素子アレイのピッチが行方向のみの回路部分のピッチより大きい。したがって、この行方向において、cMUT素子は、制御回路のユニットセルの組み合わせによって規定される制御回路の回路領域を超えて延在する。この例では、cMUT素子が両側(すなわち、行の両端)の回路領域を超えて延在する。

左上の画像は、制御回路を、同じサイズの制御回路部分204ならびにシールリング300及び鋸ストリート302の規則的なアレイとして示す。

右上の画像は、cMUT素子304のアレイを示す。また、cMUT PCMも表示される。下の画像は、重複が個々の完全な制御回路202(すなわち、制御回路部分の1つの完全なアレイ)及び関連するcMUT素子がcMUT素子の均一なアレイを維持しながらタイリングされることを可能にすることを示す。この例は、トランスデューサ構成を形成するために並んで配置される2つの同一のトランスデューサを示す。互いに突き合わされる2つの側部はそれぞれ、cMUT素子のオーバラップを有する。

オーバラップが行の両端にあるので、任意の数のトランスデューサの行が形成されてもよい。

ピッチの差の結果、異なるcMUT素子が、異なる相対位置でそれぞれの回路部分に接続する。左上の画像は、各回路部分の接続領域310を示す。異なるビア205は、その一般的な接続領域内の異なる位置に接続する。

回路部分204は一方の寸法(例えば、高さスキャン寸法に対応する列方向)においてcMUT素子と同じサイズであり、他方の寸法(例えば、方位スキャン寸法に対応する行方向)においてわずかに小さい。例えば、32×32 cMUT素子アレイの場合、トランスデューサ素子の領域は300×300μmとすることができ、一方、回路部分204の領域は、300×285μmとすることができる。

これにより、全体のトランスデューサは仰角方向に過剰な値がない間に、方位角方向でASIC制御領域を＋480μm上回ることになる。トランスデューサモジュールの中心が制御回路の中心と位置合わせされる場合、トランスデューサモジュールは、両方の反対側の行方向において＋240μmだけ制御回路と重複する。これは、2つの制御回路ダイのアクティブ領域間のギャップ(すなわち、シールリングに対するマージン、シールリング幅、及び鋸ストリート幅)を閉じるのに十分である。

この例では、トランスデューサ素子アレイが左半分と右半分の2つの半アレイに分割される。左半分のビアはcMUT素子領域の右下隅に位置し、右半分のビアは、cMUT素子領域の左下側に位置する。

したがって、cMUT素子の第1のセットのビアはcMUT素子に対して第1の位置(左下)の空間に位置し、cMUT素子の第2のセットのビアは、cMUT素子に対して第2の異なる位置(右下)に位置する。その結果、モジュールの中央に二重列のビアが存在する。cMUT素子アレイと制御回路との位置合わせは、ダブルビアが異なる回路部分に接続するようなものである。

ビア処理は、集積回路又はMEMS処理ステージの一部とすることができる。ビアピッチは、主にトランスデューサ素子ピッチにリンクされるので、MEMS処理中にビアを実現することが好ましい。制御回路部分は、回路部分における全てのX座標位置、すなわち接続領域310内の任意の位置でのビアの「ランディング」を可能にする。接続領域は例えば、セルの一方の側面から他方の側面に延在してそのような接続を可能にする水平方向の金属トラックを備える。

このようにして、回路部分への接続を異なる位置することができるとしても、回路部分は同一の設計を有することができる。

図10は第2の例を示す。
この例では、ビアはすべて、cMUT素子に対して同じ位置に配置される(この例では右下)。この例では、cMUT素子レベルでビアの特別な装置は必要ない。

図10では、cMUT素子が一対の対向する側面の一方でのみ重なり合う。しかしながら、図10は、回路部分のピッチが列方向のcMUT素子のピッチより小さい例を示している。したがって、制御回路部分に対するビアの位置も列方向において異なるので、各列の一端のcMUT素子は、列方向における回路領域の対応する(上部又は下)一側面と重なる。

この場合、ピッチ差は、行方向及び列方向の両方に適用される。

接続領域310は、行方向と列方向とで接続する位置が異なるため、2次元となる。

図10では、各列の同じ端部のcMUT素子が回路領域の同じ側面と重なる。したがって、すべて上面又は底面に沿って、cMUT素子の重なりが存在する。

一例として、32×32素子アレイの場合、トランスデューサ素子の領域は300×300μmとすることができ、回路部分204の領域は295×295μmとすることができる。

トランスデューサ素子の右下隅が図示のように、制御回路の右下隅と位置合わせされる場合、トランスデューサモジュールは、左側及び上側において160μmだけ制御回路と重複する。

制御回路部分は、接続領域310内のビアの「ランディング」を可能にしなければならない。このために、回路部分は、そのような接続を可能にする比較的大きな金属プレート面積を含む。金属領域の形状は正方形であってもよいが、楕円形／矩形／三角形、又は実際には任意の他の形状であってもよい。

図11は、図10の2軸ピッチ調整と組み合わせて、図9を参照して説明されるビア装置を使用する、図10の設計の変形例を示す。

特徴バージョンのこの組み合わせの利点は、接続領域310においてより小さい「ランディング金属」が必要とされるか、又はより大きいトランスデューサ重複が実現され得ることである。

ウエハからトランスデューサモジュールを回収するために、ダイシング又はエッチングなどのウエハレベルダイ分離の形成が必要とされる。モジュラーアプローチにより、1つのウェハから様々なサイズのトランスデューサアレイを収集することが可能である。

トランスデューサアレイの採取は、機械的又は化学的ダイシング(エッチング)を用いて行うことができる。エッチング時には、狭いダイシング／エッチングストリート(例えば、＜10μm)を使用することができる。例えば、ストリートがトランスデューサ素子間の垂直カーフにほぼ適合するようにトランスデューサモジュールを設計することが可能である。

機械的ダイシング(ソーイング)の場合、大きなストリートが必要とされる。この場合、必要なダイシングストリートを収容するためにトランスデューサモジュールを犠牲にすることが可能であり、トランスデューサアレイが多くのトランスデューサモジュールからなる場合(小さいモジュールが使用される場合)、このルートは有効なオプションであり得る。

多くの場合、トランスデューサアレイは、アレイのリム上のダミー素子を使用する。しかしながら、ダミーコンポーネントは必要とされない場合がある。ダイシングがリムトランスデューサ素子の特性に影響を与える場合、制御回路はこのことを認識し、アプリケーション内の外側素子を活性化させないようにすべきである。

上記の例は、全て、cMUT素子と同じ数の回路部分を有する。

図12は、制御回路が予備回路部分があるように、cMUT素子の数より多くの回路部分を有する例を示す。

制御回路はやはり、トランスデューサ素子の領域よりわずかに小さい領域を有する回路部分204を有する(図12の例についてのみ一方向であるが、サイズの差は両方向であり得る)。

左上の画像は回路部分の8×4アレイを示し、右上のcMUTアレイは、6×4の素子を有する。cMUTアレイは図9の設計を有し、cMUT素子に対して2つの可能なビア位置を有する。

オーバーラップ領域は、回路部分の幅に対応することができる。したがって、下に示される3つのトランスデューサのトランスデューサ配置では、左トランスデューサが右に重複を有し、予備制御回路部分の完全な列があり、右トランスデューサは左に重複を有し、予備回路部分の列は右にあり、重複を伴わずに、中央にトランスデューサの異なる設計がある。各側面からの重複は、隣接する両方のシールリングを覆うのに十分である。

図12の下部に図示の構成は単一のダイであり、トランスデューサ素子で完全に占有されるので、ダイシングされるべきではない。

例えば、32×32素子アレイは、(31＋N)×(31＋M)個の回路部分204(それぞれ仰角列方向及び方位角行方向)を有する制御回路202に接続されてもよい。M及びNは整数であり、それらの値は、リム上のシールリングを延ばさないトランスデューサアレイ内で組み合わせることができるトランスデューサモジュールの最大数を決定する。

例えば、N＝2及びM＝2(回路部分の1つの追加の行及び1つの追加の列)では高さ方向に1又は2個のモジュールから構成され、方位方向に1又は2個のモジュールから構成されるトランスデューサアレイはアレイの外側でシールリングを延ばすことなく実現することができる。

図12の例は、M＝3及びN＝1(制御回路当たり2列の回路部分)を有する3モジュールアレイを示す。

特殊なステッパジョブを使用することによって、トランスデューサアレイと制御回路部分との位置合わせを変更することができる。図12の例では中央トランスデューサの中心が対応するASIC制御回路の中心と位置合わせされ、左トランスデューサの中心は右にシフトされ、右トランスデューサモジュールの中心は対応するASIC制御回路の中心に対して左にシフトされる。

したがって、制御回路は依然としてすべて同じ設計を有することができ、cMUT素子アレイは、依然として同じ設計を有することができる。

この装置には予備の回路部分があり、その結果、全ての回路部分がトランスデューサ素子によって必要とされるわけではない。システムコントローラはこのことを認識し、これらの制御ユニットを刺激しない。

図13は、このモジュール設計が1つのウェハ上で異なるサイズを有するトランスデューサアレイを可能にすることを示す。

図13において、各制御回路は8列の回路部分を有し、cMUTアレイは、6列(M＝3、回路部分の2つの余分な列)を有する。

図13は左上に、2つのトランスデューサ装置を示し、右上に、単一のウエハ上に形成される単一のトランスデューサ装置を示す。次いで、ウエハをダイシングして、2つのトランスデューサ装置を分離することができる。特に、図示のように、専用のダイシングストリートが2つのトランスデューサ装置の間に生成される。このダイシングストリートはトランスデューサアレイのダイシングを単純化し、これは、実際の歩留まり損失なしに機械的及び化学的に行うことができる。

図13は下部に、同じウェハ設計上に形成される3つのトランスデューサ構成(図12に対応する)を示す。

図14は、M＝2、N＝1(回路部分の1つの余分な列)を有する例示的な実装を示す。M＝偶数の場合、「中央」トランスデューサモジュールは存在せず、トランスデューサモジュールのいずれもASICモジュールと正確に位置合わせされない。

この例では左トランスデューサの中心が右にシフトされ、右トランスデューサモジュールの中心は関連するASIC制御回路の中心に対して左にシフトされる。

2つのトランスデューサは、単一のウェハ上に形成される。

図15は、M＝2及びN＝2(回路部分の1つの余分な列及び回路部分の1つの余分な行)を有する例を示す。この例では、図10に示されるタイプのcMUT素子アレイが使用され、cMUT素子に対して均一なビア装置を有する。

これにより、トランスデューサの2×2アレイが形成される。

重複及びピッチ装置の1つの使用は複数のダイシングされるトランスデューサをタイル状にすることを可能にすることであることが分かる(例えば、図9乃至図11)。別の用途は単一ウェハ上の制御回路のモジュール設計を可能にすることである(例えば、図12乃至15)。図12乃至図15の設計は、タイル状の別個のダイではなく、単一のウェハ上に形成される。しかしながら、ピッチ不整合は、制御回路上に形成されるcMUT素子アレイの異なるピッチを可能にする。

上記の例はトランスデューサの1つ又は複数の側部に沿って重なり合うことを可能にするために、制御回路部分のサイズ／ピッチとcMUT素子との間の不整合を利用し、その結果、トランスデューサをタイル状にすることができ、又はモジュール式設計を使用することができる。

このアプローチはまた、六角形トランスデューサアレイが制御回路部分の矩形アレイの上に形成されることを可能にするために使用されてもよい。正方形のパックされるアレイに対する六角形のトランスデューサアレイの既知の利点は、アクティブなトランスデューサ領域の密度がより高いことである。これは、より高い圧力、より高い受信感度[A／pa]、及びより大きな帯域幅を生成することを可能にする。

図16はcMUT素子の六角形アレイを形成するために、cMUT素子ピッチの半分だけずらされるcMUT素子の行を示す。ビア205は常に右下にある。cMUT素子のピッチは、回路部分より行方向のみに大きい。これは、長い水平接続領域310を必要とする。

上記の例は、トランスデューサ素子を、下にある制御回路部分に対して異なる位置に配置する際の柔軟性を生み出す。いくつかの設計は特別なビア装置を必要とするが、これがASIC設計を複雑にし、トランスデューサ設計ごとに異なる実際のビア位置への変更を必要とするという欠点がある。

別の一組の例はトランスデューサ素子を、下にあるASICユニット回路部分に対して異なる位置に配置する際の柔軟性を生み出すために、さらなる又は代替の方法を使用する。この一連の例は図5に示されるアプローチに基づいており、それによれば、制御回路部分への各ビアは、トランスデューサ素子の下部電極の真下に配置される。これは、ビアを含む基板がトランスデューサ素子をその上に直接構築するのに十分に平坦である場合に実現可能である。

実際には、トランスデューサ素子の位置において、50nmをはるかに下回る表面トポグラフィが必要とされる。ビア寸法と比較してトランスデューサ素子の下部電極の比較的大きな寸法は、ビアに対するトランスデューサ素子のシフトを可能にする。したがって、ビアの位置は、対応するASICユニット制御セルの位置に対して固定されるままに保つことができる。したがって、それは、トランスデューサ素子を、下にある制御回路部分に対して異なる位置に配置する際の柔軟性を生み出す。

このアプローチは基礎をなす制御回路部分に対するトランスデューサ素子のより大きな位置柔軟性を達成するために、上述のアプローチと組み合わせることができる。

この一連の例は、制御回路の下にある回路部分に対して異なる位置にcMUT素子を配置する際の柔軟性を利用する。ビアはトランスデューサ素子の下部電極の真下にあり、例えば、中央に位置する。ビアがcMUT素子の中心にないように、トランスデューサ素子をビアに対してシフトすることによって、cMUT素子は、その結果、その制御回路部分に対してシフトされる。隣接するASICユニット制御セルのトランスデューサ素子位置を意図的に変更することによって、同じASIC設計を使用して、異なる中心周波数及び／又は異なるアパーチャを有するトランスデューサを構築することができる。

図17は上部に、中央に配置されるビア205のための接触パッドを有する、制御回路部分204から形成される制御回路を示す。これは、例示のみを目的としている。下側の画像は制御回路部分と同じアレイピッチで、従来の方法で取り付けられ、各cMUT素子の領域が下側の回路部分の領域と重なり、対応するように対称的に配置されるcMUT素子304を示す。

図18は、この一連の例に従った3つの可能な構成を示す。cMUT素子304は回路部分204と同じピッチを有するが、cMUT素子が行方向(中図)において回路領域の一方の側面と重なるように、又は行方向(上図及び下図)において一方の側面と列方向(上図及び下図)において一方の側面と重なるように、アライメントからオフセットされている。ビアのcMUT素子への接続は、これらの3つの例ではcMUT素子に対して異なる位置にある。下部電極はトランスデューサ素子と等しい外形寸法を有すると仮定されるので、全ての場合において、下部電極は対応する制御回路部分へのビアと重なり合い、したがって、それらは電気的接触を形成すると考えられることが分かる。

図19は、トランスデューサ素子が上で説明されるのと同じ方法で、下にある制御回路部分より大きくなるように選択される例を示す。この例は、cMUT素子のピッチが両方の直交アレイ方向においてより大きいことを示す。これは、トランスデューサ素子をそれらの対応する制御回路部分に対して並進させることによって、及び規則的なパターンで個々の制御回路部分をスキップすることによって解決することができる、2方向ピッチ不整合をもたらす。

スキップされる回路部分を図19に灰色で示す。これらの回路部分は、cMUT素子によって使用されない。それらは、中央の行及び中央の列を形成する。

その結果、回路面積(すなわち、cMUT素子に関連する回路部分の組み合わせ)は、4つの正方形のコーナーになる。cMUT素子は、スキップされる回路部分にわたってこれらの4つの領域と重複する。

このようにして、同じ回路設計を維持しながら、cMUTアレイの設計を適合させることができる。このアプローチは、単純な繰り返しによって、図19に示されているより広い領域にわたって拡張することができる。

この特定の場合、ビアA、B、C、及びDはトランスデューサ素子の領域のすぐ外側にあり、したがって、すべてのビアがcMUT下部電極の真下にあるわけではない。これは、対応するトランスデューサ素子のビアと下部膜との間にトレースを含めることによって容易に克服することができる。

このアプローチはまた、タイリングが、複数の制御回路及びcMUTアレイから作成される連続的なトランスデューサアレイを形成することを可能にする。

図20は、2x2アレイとして互いに接合される4つの別々にダイシングされるモジュールを示す。この場合、cMUT素子は下にある回路領域の4つの辺すべてと重なり、したがって、シールリングと重なる。上記と同様に、制御回路202間にギャップがあっても、均一なcMUT素子アレイが形成される。

図20は、単一のウェハ上の複数のASICモジュール上に形成されるトランスデューサを示すと考えることもできる。上記の例と同様に、このアプローチはまた、制御回路部分の矩形アレイの上部に六角形トランスデューサアレイを可能にする。

図21は、1つの行のcMUT素子が隣接する行と比較して、ピッチの半分だけずらされている3つの例を示す。

上の画像は、cMUT素子が回路部分と同じピッチを両方の直交方向に有する例を示す。奇数行は少し右にシフトされ、偶数行は少し左にシフトされる。

中央の画像は行方向にのみピッチの差を示しており、したがって、cMUT素子ピッチは、回路部分より行方向に大きい。

下側の画像は行方向及び列方向のピッチの差を示しており、したがって、cMUT素子ピッチは、回路部分より行方向及び列方向において大きい。六角形又は正方形のトランスデューサ以外のトランスデューサ素子配置も可能である。

互い違いのcMUT設定は「偶数」列に対する「奇数」列内のトランスデューサ素子の正しい(遅延)制御を生成するために、追加のASICプログラムを必要とし得る。

図22は、矩形ASIC制御回路上の、図21の下に示されるタイプのより大きな六角形トランスデューサアレイ(両方向により大きなピッチを有する)の例を示す。スキップされる制御回路部分は、再び灰色で示されている。それらは、中央の行及び中央の列に沿って(しかし、完全には占有せずに)配置される。

その結果、回路面積(すなわち、cMUT素子に関連する回路部分の組み合わせ)は、上半分及び下半分になる。cMUT素子は上エッジ及び下エッジにおいてこれらの2つの領域とオーバラップする(ならびに、スキップされる回路部分にエッジをオーバラップさせる)。

ASIC制御回路部分のスキップは、達成され得る周波数及び／又はアパーチャの範囲においてさらに大きな柔軟性を可能にする。このようにして、同じASIC設計を複数のトランスデューサの変形例に再利用することができ、これは、ASIC設計がトランスデューサ全体の最も高価な部分であるため、非常に有益である。

本発明は、制御回路にモノリシックに接続される2D cMUTアレイの製造に一般的に関心がある。本発明は、比較的大きなトランスデューサアレイ及びモジュール式アレイを実現するのに特に興味深い。

上記の様々な例は、多数のより小さいトランスデューサモジュールを組み合わせることによって、柔軟な長さを有するトランスデューサアレイをコンパイルすることによって、モジュール式トランスデューサアレイを形成することを可能にする。また、異なる長さを有するトランスデューサアレイを1つのウェハ上に実現することも可能である。例えば、1、2、3、4、5又は6cmの長さを有するトランスデューサアレイは、1cmの長さを有するモジュールを接続することによって実現することができる。小さいトランスデューサモジュールを実現して集積回路鋳造コストを低減することは魅力的である。複数の設計マスクを単一のレチクル上に配置することができる(いわゆる多層レチクル、MLR処理)。モジュール式トランスデューサアプローチはまた、ASIC設計時間を著しく低減することができる。

開示される実施形態に対する変形は図面、開示及び添付の特許請求の範囲の研究から、請求される発明を実施する際に当業者によって理解され、実行され得る。請求項において、単語「有する(comprising)」は他の素子又はステップを除外せず、不定冠詞「a」又は「an」は複数を除外しない。

特定の手段が相互に異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせが有利に使用され得ないことを示すものではない。

「乃至に適合される」という用語が特許請求の範囲又は説明において使用される場合、「乃至に適合される」という用語は、「乃至に構成される」という用語と等価であることが意図されることに留意される。

請求項におけるいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。

Claims (9)

1. 超音波トランスデューサであって、
   集積回路を有する制御回路であって、前記集積回路が回路部分のアレイを有する、制御回路と、
   それぞれが上部電極に対向する下部電極と、前記下部電極と前記上部電極との間のキャビティとを有する前記制御回路を覆うように設けられる容量性微細加工超音波トランスデューサcMUTのアレイと、
   各cMUT素子と、前記cMUT素子が覆うように配置される前記回路部分の各々の1つとの間の結合部を提供する少なくとも1つのビアを備える、ビアのアレイであって、これらの前記回路部分は回路領域を規定する、ビアのアレイと
   を有し、
   少なくともいくつかのビアは、前記cMUT素子の前記下部電極の下に位置され、
   各ビアは、前記回路部分に対して同じ位置で前記それぞれの回路部分に接続され、
   前記回路部分のアレイは、少なくとも1つの方向において、前記cMUT素子のアレイより小さいピッチを有し、
   前記cMUT素子のアレイは、前記回路領域の所与の方向において、一対の対向する側面の少なくとも1つの側面にオーバラップする、
   超音波トランスデューサ。
2. 各ビアは、前記回路部分の中心で前記回路部分に接続される、請求項1に記載の超音波トランスデューサ。
3. 前記回路領域の周りに延在するシールリングをさらに有し、前記又は各オーバラップは、前記シールリングを超えて延在するのに十分である、請求項1又は2に記載の超音波トランスデューサ。
4. 前記回路部分のアレイは、前記cMUT素子のアレイが前記回路領域の一対の隣接する側面にオーバラップするように、直交するアレイ方向の両方において、前記cMUT素子のアレイより小さいピッチを有する、請求項1乃至3の何れか一項に記載の超音波トランスデューサ。
5. 前記cMUT素子のアレイは、前記回路領域の全ての外側にオーバラップする、請求項4に記載の超音波トランスデューサ。
6. 前記回路部分のセットはcMUT素子に接続されていない、請求項1乃至5の何れか一項に記載の超音波トランスデューサ。
7. 前記セットは中央列と中央行とを有し、それにより、前記回路領域を4つのコーナー部分に分割する、請求項6に記載の超音波トランスデューサ。
8. 前記cMUT素子は、隣接する列の間でcMUT素子ピッチの半分だけ千鳥状に配置される、請求項1乃至5の何れか一項に記載の超音波トランスデューサ。
9. タイル状の配置を形成する、請求項1乃至8の何れか一項に記載の複数の超音波トランスデューサ
   を有し、
   前記制御回路は、離間され、前記超音波トランスデューサの前記cMUT素子は規則的なアレイを一緒に形成する、
   超音波トランスデューサ装置。

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