JP2023509787A - 高度なインライン部品平均試験 - Google Patents

高度なインライン部品平均試験 Download PDF

Info

Publication number
JP2023509787A
JP2023509787A JP2022542353A JP2022542353A JP2023509787A JP 2023509787 A JP2023509787 A JP 2023509787A JP 2022542353 A JP2022542353 A JP 2022542353A JP 2022542353 A JP2022542353 A JP 2022542353A JP 2023509787 A JP2023509787 A JP 2023509787A
Authority
JP
Japan
Prior art keywords
defect
dies
inspection system
defects
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022542353A
Other languages
English (en)
Other versions
JP7460775B2 (ja
JPWO2021142400A5 (ja
Inventor
デーヴィッド ダブリュー プライス
カーラ エル シャーマン
ロバート ジェイ ラザート
ジョン シー ロビンソン
デン ホフ マイク フォン
バリー サヴィル
ロバート カペル
オレステ ドンツェッラ
ネーマ バーティ
トーマス グロース
アレックス リム
ダグ サザーランド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KLA Corp
Original Assignee
KLA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KLA Corp filed Critical KLA Corp
Publication of JP2023509787A publication Critical patent/JP2023509787A/ja
Publication of JPWO2021142400A5 publication Critical patent/JPWO2021142400A5/ja
Application granted granted Critical
Publication of JP7460775B2 publication Critical patent/JP7460775B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2894Aspects of quality control [QC]
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836Fault-finding or characterising
    • G01R31/2837Characterising or performance testing, e.g. of frequency response
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/01Subjecting similar articles in turn to test, e.g. "go/no-go" tests in mass production; Testing objects at points as they pass through a testing station
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836Fault-finding or characterising
    • G01R31/2846Fault-finding or characterising using hard- or software simulation or using knowledge-based systems, e.g. expert systems, artificial intelligence or interactive algorithms
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2855Environmental, reliability or burn-in testing
    • G01R31/286External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2868Complete testing stations; systems; procedures; software aspects
    • G01R31/287Procedures; Software aspects
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits

Abstract

Figure 2023509787000001
検査システムは、検査ツールまたは計測ツールを含むがこれらに限定されない、1つ以上のインライン試料分析ツールに通信可能に結合される制御器を含み得る。制御器は、1つ以上のインライン試料分析ツールのうちの少なくとも1つから受信されるデータに基づいてダイの群内の欠陥を識別し、重み付き欠陥モデルを使用してダイの信頼性に対する識別された欠陥の予測される影響を示す重みを、識別された欠陥に割り当て、群内のそれぞれのダイ内の重み付き欠陥を集めることによって、群内のダイのための欠陥スコアを生成し、群内のダイのための欠陥スコアに基づいて外れ値ダイのセットを決定し得、外れ値ダイのセットのうちの少なくともいくつかは、群から分離される。

Description

本開示は、概して、プロセス制御に関し、より詳細には、半導体デバイス製作プロセスにおける欠陥検査および信頼性制御に関する。
関連出願の相互参照
本出願は、本願に全体を引用して援用する2020年1月12日に提出された米国仮出願第62/959,984号の米国特許法第119条(e)の下での利益を主張する。
半導体デバイスの製作は、典型的には、機能化デバイスを形成するために何百もの処理ステップを必要とし得る。これらの処理ステップにわたって、様々な検査および/または計測測定が、欠陥を識別するため、および/またはデバイス上の様々なパラメータを監視するために実施され得る。電気的試験もまた、デバイスの機能性を検証または査定するために実施され得る。しかしながら、一部の検出された欠陥および計測誤差は、デバイス故障を明白に示すほどに著しい場合があるが、より小さい変動は、デバイスの作業環境への露出後のデバイスの早期信頼性故障を引き起こし得る。自動車、軍隊、航空、および医療用途など、半導体デバイスのリスク回避ユーザは、現在のレベルよりもはるかに低い10億分の1(PPB)範囲の故障率を必要とし得る。信頼性欠陥を認識および制御することは、これらの産業要件を満たす鍵である。
米国特許出願公開第2015/0154746号
したがって、信頼性欠陥検出のためのシステムおよび方法を提供することが望ましいであろう。
検査システムは、本開示の1つ以上の例示的な実施形態に従って開示される。1つの例示的な実施形態において、本システムは、1つ以上のインライン試料分析ツールに通信可能に結合される制御器を含む。別の例示的な実施形態において、制御器は、1つ以上のインライン試料分析ツールのうちの少なくとも1つから受信されるデータに基づいて、ダイの群内の欠陥を識別する。別の例示的な実施形態において、制御器は、重み付き欠陥モデルを使用して、識別された欠陥に重みを割り当て、重み付き欠陥モデルは、ダイの信頼性に対する識別された欠陥の予測される影響を示す重みを、識別された欠陥に割り当てる。別の例示的な実施形態において、制御器は、群内のそれぞれのダイ内の重み付き欠陥を集めることによって、群内のダイのための欠陥スコアを生成する。別の例示的な実施形態において、制御器は、群内のダイのための欠陥スコアに基づいて外れ値ダイのセットを決定し、外れ値ダイのセットの少なくともいくつかは、群から分離される。
検査方法は、本開示の1つ以上の例示的な実施形態に従って開示される。1つの例示的な実施形態において、本方法は、1つ以上のインライン試料分析ツールから受信される検査データに基づいてダイの群内の欠陥を識別することを含む。別の例示的な実施形態において、本方法は、重み付き欠陥モデルを使用して、識別された欠陥に重みを割り当てることを含み、重み付き欠陥モデルは、ダイの信頼性に対する識別された欠陥の予測される影響を示す重みを、識別された欠陥に割り当てる。別の例示的な実施形態において、本方法は、群内のそれぞれのダイ内の重み付き欠陥を集めることによって、群内のダイのための欠陥スコアを生成することを含む。別の例示的な実施形態において、本方法は、群内のダイのための欠陥スコアに基づいて外れ値ダイのセットを決定することを含み、外れ値ダイのセットの少なくともいくつかは、群から分離される。
検査システムは、本開示の1つ以上の例示的な実施形態に従って開示される。1つの例示的な実施形態において、本システムは、1つ以上のインライン試料分析ツールに通信可能に結合される制御器を含む。別の例示的な実施形態において、制御器は、1つ以上のインライン試料分析ツールから受信される検査データに基づいてダイの群内の欠陥を識別する。別の例示的な実施形態において、制御器は、2つ以上の重み付き欠陥モデルを使用して群内の候補外れ値ダイの2つ以上のセットを識別し、2つ以上の重み付き欠陥モデルのうちの特定の重み付き欠陥モデルを使用して候補外れ値ダイの特定のセットを識別することは、特定の重み付き欠陥モデルを使用してダイの信頼性に対する識別された欠陥の予測される影響を示す重みを、識別された欠陥に割り当てること、群内のそれぞれのダイ内の重み付き欠陥を集めることによって、群内のダイのための欠陥スコアを生成すること、および群内のダイのための欠陥スコアに基づいて候補外れ値ダイの特定のセットを決定することを含む。別の例示的な実施形態において、制御器は、候補外れ値ダイの2つ以上のセットに基づいて外れ値ダイの出力セットを決定し、出力セット外れ値ダイのうちの少なくともいくつかは、群から分離される。
前述の一般的な説明および以下の詳細な説明の両方は、例示的および説明的であるにすぎず、必ずしも、特許請求されるような本発明の制限ではないということを理解されたい。本明細書に組み込まれ、その一部を構成する添付の図面は、本発明の実施形態を例証し、また一般的な説明と一緒に、本発明の原則を説明する役割を果たす。
本開示の多数の利点は、添付の図面を参照することにより当業者によってよりよく理解され得る。
本開示の1つ以上の実施形態による、信頼性制御システムのブロック図である。 本開示の1つ以上の実施形態による、試料の複数の層内の欠陥の集合の概念例示を示す図である。 本開示の1つ以上の実施形態による、群内の欠陥の総数に基づいた欠陥ヒストグラムを例証するプロットである。 本開示の1つ以上の実施形態による、インライン欠陥検出に基づいた信頼性決定のための方法において実施されるステップを例証するフロー図である。 本開示の1つ以上の実施形態による、重み付き欠陥モデルを使用して群内の外れ値ダイのセットを識別することと関連付けられたステップを例証するフロー図である。 本開示の1つ以上の実施形態による、欠陥誘導G-PAT方法論の部分として、欠陥スコアに基づいて欠陥の空間的特徴を識別することを含む群内のダイの欠陥スコアに基づいて外れ値ダイのセットを決定することと関連付けられたステップを例証するフロー図である。 本開示の1つ以上の実施形態による、様々な重要領域および非重要領域を伴うダイの概略図である。 本開示の1つ以上の実施形態による、図4Aに例証されるダイの積層された欠陥マップを示す図である。 本開示の1つ以上の実施形態による、重要領域内の欠陥のみが示される図4Bの積層された欠陥マップを示す図である。 本開示の1つ以上の実施形態による、I-PAT外れ値グラフである。 本開示の1つ以上の実施形態による、静的な欠陥限界および動的な欠陥限界の両方を用いたインライン欠陥検出に基づいた信頼性決定のための方法を例証するブロック図である。 本開示の1つ以上の実施形態による、G-PAT分析の一般原則を例証するダイマップを含む図である。 本開示の1つ以上の実施形態による、スタンドアロンG-PAT技術を用いて外れ値ダイを識別することの概略図である。 本開示の1つ以上の実施形態による、欠陥誘導G-PAT技術を用いて外れ値ダイを識別することの概略図である。 本開示の1つ以上の実施形態による、3つの例となるダイに対する欠陥誘導G-PAT方法論の3つの実験的実施を例証する図である。 本開示の1つ以上の実施形態による、3つの例となるダイに対する欠陥誘導G-PAT方法論の3つの実験的実施を例証する図である。 本開示の1つ以上の実施形態による、3つの例となるダイに対する欠陥誘導G-PAT方法論の3つの実験的実施を例証する図である。
これより、添付の図面に例証される、開示された主題について詳細に言及する。本開示は、特定の実施形態およびそれらの特定の特徴に関して、特に示され説明されている。本明細書に明記される実施形態は、限定よりも例証的ととられるべきである。形式上、および詳細において、様々な変更および変形が本開示の趣旨および範囲から逸脱することなくなされ得ることは、当業者には容易に明白であるものとする。
本開示の実施形態は、限定されるものではないが、半導体デバイスなどの製造デバイスにおいて即時または初期信頼性故障をもたらし得る欠陥の検出のための高度なインライン部品平均試験(I-PAT)を使用するシステムおよび方法を対象とする。
製造プロセス中に生じる欠陥は、現場でのデバイスの性能に幅広い影響を及ぼし得る。例えば、「キラー」欠陥は、即時デバイス故障を結果としてもたらし得る一方、多くの小欠陥は、デバイス寿命全体を通してデバイスの性能にほとんどまたは全く影響を及ぼさない場合がある。しかしながら、即時デバイス故障はもたらさないかもしれないが、ある作業環境で使用されるときにデバイスの初期故障をもたらし得る、本明細書では信頼性欠陥または潜在的欠陥と称される欠陥のクラスが存在し得る。
サプライチェーンまたは流通チェーンに入るデバイスの信頼性を監視または制御するために、様々な戦略が利用され得る。例えば、ダイの電気的試験は、信頼性分析のためのデータとしてダイの1つ以上の側面の機能性を評価するために一般的に実施される。この電気的試験は、製造プロセスの任意の時点で実施され得、限定されるものではないが、プリバーンイン電気的ウェハソートおよび最終試験(例えば、E-test)またはポストバーンイン電気的試験を含み得る。電気的試験ステップで不合格になるデバイスは、「選り分けられ」、群内の残りのデバイスから分離される。例えば、ダイは、サプライチェーンから除去される(例えば、廃棄される)か、またはさらなる試験のためにフラグが立てられ得る。
しかしながら、電気的試験だけでは、費用およびスループット標的を維持しながら、厳しい信頼性標準を満たすのに十分な情報を提供しない場合があるということが本明細書では企図される。例えば、ポストバーンイン電気的試験は、ダイが最終の状態に近いため、ダイの機能性の正確な分析を提供し得るが、費用、時間要件、または長期的な信頼性問題をもたらす可能性に起因して、大量の場合は実用的ではない場合がある。さらに、生産の任意のステップの間の電気的試験は、一般的には、すでに完全または部分故障を呈しているデバイスを識別するための合格/不合格情報のみを提供するが、後の時間に故障し得るデバイス(例えば、潜在的欠陥を有するデバイス)を識別するのには好適ではない場合がある。別の例として、多くの場合、電気的試験を使用して各ダイを完全に特徴付けることは、非実用的、または時として不可能であり、電気的試験にギャップを結果としてもたらす。例えば、「完璧な」試験戦略を使用したとしても電気的試験を使用して検出不可能であり得る特定の回路配置内の理論上可能な欠陥が存在し得る。
さらには、各ダイのすべての側面を完全に特徴付けるには費用対効果が高くない、または実用的ではない場合があり、結果として、選択された試験戦略は、さもなければ「完璧」、またはさもなければ最適化された試験戦略から逸脱し得る。例えば、不完全な試験カバレッジは、限定されるものではないが、特定の回路の試験不可能な領域、試験するのが困難であり得るアナログ回路(例えば、高電圧アナログ回路)、または複数の部分の複雑な同時もしくは順次通電を必要とする回路から生じ得る。本開示の目的のため、用語「試験カバレッジ」は、試験戦略の性能を評価するために使用される基準を幅広く説明するために使用される。
電気的試験のみに基づいた信頼性決定の不備を考えると、いくつかの完全にまたは部分的に非機能性のダイは、検出されない場合があり、サプライチェーンに入ることが許される。そのようなダイは、一般的に、「テストエスケープ」と称される。テストエスケープの正確な検出は、自動車産業などの産業においてますます重要になっているということが本明細書において認識される。例えば、自動および先進運転支援システム(ADAS)を支援するために必要とされる融合プロセッサは、電気的な技術を使用して完全に試験するには比較的困難または非効率的であり得る、複雑な半導体デバイス(例えば、グラフィック処理ユニット(GPU)、メモリ保護ユニット(MPU)、システムオンチップ(SOC)デバイス、または同様のもの)を必要とし得る。別の例として、センサ(カメラ、LIDAR、または同様のもの)の使用の増加は、電気的な技術を使用して完全に試験するには同様に困難または非効率的であり得る。
合格/不合格の電気的試験を超えて、信頼性研究は、共通の群内の同様の部品に対して異常な電気的特性を有する半導体部品が、長期的な品質および信頼性問題へのより高い引き金になる傾向があることを示している。詳細には、すべての製造および電気的試験に合格するが、それにもかかわらず、同じ群またはロット内の他の部品と比較して外れ値と見なされるデバイスは、現場においてより故障する可能性が高い。
部品平均試験(PAT)は、一般的に、異常特性(例えば、外れ値)を有するダイを識別するための統計的方法を指す。半導体デバイスは、典型的には、試料(例えば、半導体ウェハ)上のパターン化された層から形成されるダイとして製作されるか、またはこれを含む。さらに、同じ設計を有する多くのダイは、典型的には、単一の試料上で製作され、複数の試料が、ロットとして一緒に製作される。故に、PAT方法論は、同じ試料からの、または共通ロット内の試料からのダイを比較して、群内の他のダイよりも信頼性問題を呈する可能性が高い統計的な外れ値ダイを決定し得る。これらの外れ値は、次いで、選り分けられ得、サプライチェーンから除去される(例えば、廃棄される)か、またはさらなる試験のためにフラグが立てられるかのいずれかであり得る。
一般的意味では、どのデバイスが外れ値に値するかを決定するためのガイドラインは、同じまたは実質的に同様の設計を有するデバイス(例えば、選択された群内のデバイス)のサンプリングの分析に基づいて確立され得る。このようにして、各試験要件についての試験結果の分布およびこのデータは、PAT限界を確立するための基準として使用され得る。さらに、PAT限界は、業界標準によって導かれ得る。例えば、自動車産業において使用されることになるデバイスと関連付けられた標準は、車載電子部品評議会によって確立されるか、または導かれ得るが、これは必須ではない。
PAT方法論はまた、ダイ信頼性の予測子として追加の情報を利用し得る。例えば、パラメトリック部品平均試験(P-PAT)は、依然として仕様範囲内であるが群内のデバイスの基準の外側のパラメトリック信号を有することに基づいて故障のより高い可能性を有するとして、ダイにフラグを立て得る。別の例として、地理的部品平均試験(G-PAT)は、他の外れ値ダイへの地理的近接に基づいて故障のより高い可能性を有するとして、ダイにフラグを立て得る。例えば、外れ値ダイの「不良品に囲まれた良好なダイ」(GDBN:Good Die in a Bad Neighborhood)は、G-PATによってフラグが立てられ得る。さらなる例として、混合式部品平均試験(C-PAT)は、製作中のダイのいくつかの修理に基づいて故障のより高い可能性を有するとして、ダイにフラグを立て得る。
信頼性制御のためのPAT方法論の応用と関連付けられた重大な課題は、所与の応用のための信頼性標準と、制御プロセスの効率および正確性とのバランスを取ることであるということが本明細書では企図される。例えば、PAT方法論は、初期故障の可能性が低い、さもなければ良好なダイが不適切に選り分けられる「オーバーキル」の影響を受けやすいことがあり、結果として、生産ラインのスループット減少およびデバイスごとの費用増加をもたらす。さらには、自動車産業、モバイルデバイス、または同様のもののための新規の信頼性標準は、10億分の1制御レベルの信頼性欠陥制御を必要とし得る。合理的な費用およびスループットでこれらの厳しい標準を満たすことは、デバイスの信頼性の効率的かつ正確な予測を要求する。このようにして、信頼性問題の影響を受けやすいダイを正確かつ効率的に識別することによって、オーバーキルを回避、制限、または別途制限することが望ましい場合がある。
インライン部品平均試験(I-PAT)は、処理中(例えば、デバイスの製造中)にデバイスの1つ以上の層上の欠陥を検出するインライン試料分析ツール(例えば、検査ツールおよび/または計測ツール)によって提供される検査結果を考慮することによって、一般的なPAT方法論を拡大する。信頼性研究は、即時または潜在的信頼性故障を結果としてもたらす欠陥の大部分は、インライン試料分析ツールを使用してインラインで検出され得ることを示している。したがって、インライン試料分析ツールによって識別される欠陥に基づいたI-PAT方法論は、即時または初期信頼性故障の影響を受けやすいデバイスを効果的に識別し得る。これらの識別されたデバイスは、次いで、サプライチェーンから除去される(例えば、廃棄される)か、またはさらなる試験の対象となり得る。インライン部品平均試験(I-PAT)は、全体的に、本願に引用して援用される2020年9月1日に発行された米国特許第10,761,128号に説明される。例えば、I-PAT方法論は、一般的に、ダイの1つ以上の層内の欠陥を検出すること、およびダイ内の合計の識別された欠陥の数を欠陥スコアとして決定することを含み得る。このようにして、多くの識別された欠陥を有するダイは、サプライチェーンから除去されるか、さらなる試験のために識別されるかのいずれかであり得る。
半導体デバイスは、一般に、インライン試料分析ツールを使用して検出可能である何らかの種類の欠陥を含み得ることが認識される。しかしながら、インライン欠陥検査システムによって識別されるすべての欠陥が、製作されたデバイスにとって信頼性問題をもたらすわけではない。既存のI-PAT技術は、故に、良好なデバイスの不適切な選り分けと関連付けられた高い検査サンプリング率および/またはオーバーキルに悩まされ得る。その結果、既存のI-PAT技術は、スループットおよび費用要件を満たすと同時に、厳しい信頼性標準(例えば、10億分の1制御)を達成することができない場合がある。故に、信頼性欠陥、またはデバイス故障(例えば、即時故障、初期故障、または同様のもの)を誘起する可能性が統計的により高い欠陥の正確かつ効率的な識別を提供することが特に重要である。
本開示の実施形態は、信頼性欠陥検出のための高度なI-PAT方法論を対象とする。本明細書に開示されるシステムおよび方法は、即時デバイス故障を結果としてもたらし得るキラー欠陥、または初期故障を結果としてもたらし得る潜在的欠陥を含むがこれらに限定されない、幅広い欠陥を検出するのに好適であり得る。
本開示のいくつかの実施形態は、即時故障を結果としてもたらさないかもしれないが、ある作業環境で利用されるときデバイスの早期または初期故障を結果としてもたらし得る潜在的欠陥を検出することを対象とする。
1つの実施形態において、1つ以上の識別された欠陥を含むダイは、ウェハレベルパターンなどの幾何学的検討事項および/または電気的試験で不合格となる(例えば、E-test不合格)ダイへの近接性に基づいて選り分けられ得る。例えば、ダイは、欠陥誘導G-PAT方法論に基づいて選り分けられ得る。従来のG-PAT方法論は、E-test不合格ダイに物理的に近いダイは、複数のダイに及ぶ根本原因に基づいたウェハレベル欠陥問題に起因して初期故障をより起こしやすいという前提に基づいて、選択された数のE-test不合格ダイに物理的に近接するダイを選り分け得る。しかしながら、従来のG-PAT方法論は、ウェハレベルパターンを正確に識別することができず、したがって多くの場合、大量の良好なダイが不適切に選り分けられるという著しいオーバーキルに悩まされるということが本明細書では企図される。インライン試料分析ツール(例えば、インライン欠陥)を使用して識別可能な欠陥は、一般に、ウェハレベル欠陥問題の根本原因であるということがさらに本明細書では企図される。したがって、1つの実施形態において、G-PAT選り分け決定は、欠陥分析によって導かれる。例えば、識別された欠陥と関連付けられたI-PATデータ(例えば、ダイ内の識別された欠陥の総数)は、ウェハレベル欠陥パターンを識別するために、E-test不合格と重ねられ得るか、または別途組み合わされ得る(視覚的に、または制御器を介するかのいずれかで)。このようにして、オーバーキルは、いくつかの近接するE-test不合格ダイに単純に頼るのではなく、識別されたパターン内にあるダイを選択的に選り分けることによって低減され得る。
別の実施形態において、ダイの1つ以上の層内の識別された欠陥は、欠陥がデバイスの信頼性に影響を及ぼす予測される可能性に基づいて重みを割り当てる重み付けスキームを用いて重み付けされる。続いて、ダイのすべての分析された層内の重み付き欠陥は、ダイのための重み付き欠陥スコアを生成するために集められ得る。このようにして、所与の群内のダイは、外れ値ダイが識別され、選り分けられ得るように、重み付き欠陥スコアに基づいて互いに対して分析され得る。例えば、群内のダイは、外れ値が明白に識別され得るように、重み付き欠陥スコアの値に基づいてソートされ得る。さらに、外れ値ダイは、視覚的決定のためのI-PAT外れ値グラフ(例えば、IOCグラフ)、自動もしくは機械学習アルゴリズム、統計的または動的に評価される全体的経済的歩留りベースの限界、信頼性に対する異なる予測される影響を有するクラスへの欠陥のNクラス重み付け(例えば、3クラス重み付け)、幾何学的検討事項(例えば、欠陥クラスタ、電気的試験で不合格となるダイへの近接性、または同様のもの)、または複数の技術の組み合わせ(例えば、アンサンブル手法)を含むがこれらに限定されない様々な技術を使用して、重み付き欠陥スコアに基づいて識別され得る。
本開示のいくつかの実施形態は、即時デバイス故障を結果としてもたらす「キラー」欠陥を検出するためのI-PAT方法論を対象とする。本明細書内で以前に説明されるように、そのようなキラー欠陥は、電気的試験を使用して検出可能であり得るが、一部は検出されずにいて、テストエスケープとして現れ得る。キラー欠陥は、一般的には、潜在的欠陥(例えば、初期故障を結果としてもたらし得る信頼性欠陥)よりも大きい場合があり、故に、インライン試料分析ツールを用いた識別に非常に適している場合があるということが本明細書では企図される。キラー欠陥を検出するためのI-PAT方法論の使用は、いかなる著しい否定的側面も課さない場合があるということが本明細書ではさらに企図される。特に、I-PATが、(例えば、欠陥が試験不可能な領域に位置していること、試験カバレッジ内のギャップ、または同様のものに起因して)電気的試験によって見逃されたキラー欠陥を検出する場合、I-PATの応用は、テストエスケープがサプライチェーンに到達することを防いだ。I-PATが不合格の電気的試験に最終的につながる欠陥を検出する場合、さらなる被害はなく、欠陥は、単に2回識別される。
1つの実施形態において、キラー欠陥は、標的ビニングを通じて、関心のある他の欠陥とは区別される。このようにして、キラー欠陥に属する特性(例えば、デバイス故障を結果としてもたらす欠陥の可能性を増大させる属性)を有する欠陥は、キラー欠陥のうちの1つ以上を含むダイが選り分けられるように比較的高い重みを割り当てられ得る。例えば、キラー欠陥は、欠陥サイズ、欠陥タイプ、欠陥ビニング属性(例えば、大きさ、極性、または同様のもの)、欠陥密度、計測データ、または欠陥位置(例えば、既知または疑わしいホットスポットに基づく)を含むがこれらに限定されない様々な因子に基づいて識別され得る。さらには、キラー欠陥は、決定論的ビニング方法または機械学習技術を含むがこれらに限定されない様々な技術を使用して識別され得る。
別の実施形態において、キラー欠陥は、標的2値化を使用して関心のある他の欠陥とは区別される。このようにして、ダイごとの高リスク欠陥の許容される品質のための固定または動的限界が設定され得る。例えば、限界は、限定されるものではないが、1つ以上の臨界層内の欠陥の総数、またはすべての検査層内のダイ内の欠陥の総数など、様々な基準に基づいて設定され得る。さらには、限界は、単一のウェハ、ロット、または複数のロットを含むがこれらに限定されない、任意の選択された群に基づき得る。
別の実施形態において、キラー欠陥は、標的保護領域内での存在に少なくとも部分的に基づいて識別される。例えば、保護領域は、電気的試験カバレッジ内の既知のギャップと関連付けられた試料の領域を含み得る。このようにして、これらの保護領域内で識別される欠陥は、電気的試験により識別されない場合がある。
ラベル「キラー欠陥」、「潜在的欠陥」、「信頼性欠陥」、および同様のものは、単に例証の目的で本明細書では使用され、限定として解釈されるべきではないということを理解されたい。さらには、特定のタイプの欠陥(例えば、キラー欠陥、潜在的欠陥、または同様のもの)に関連した本明細書に説明される欠陥ベースの信頼性決定および制御の例もまた、単に例証の目的で提供され、限定として解釈されるべきではない。むしろ、欠陥ベースの信頼性予測のための様々な方法論は、一般的には、欠陥を説明するために使用されるラベルに関係なく、任意のタイプの欠陥または複数のタイプの欠陥を識別するために使用され得る。
これより図1~図9Cを参照すると、高度なI-PAT方法論を実施するためのシステムおよび方法が、本開示の1つ以上の実施形態に従ってより詳細に説明される。
図1は、本開示の1つ以上の実施形態による、信頼性制御システム100のブロック図である。
1つの実施形態において、信頼性制御システム100は、試料104の1つ以上の層内の欠陥を検出するための少なくとも1つの検査ツール102(例えば、インライン試料分析ツール)を含む。信頼性制御システム100は、一般的には、任意の数またはタイプの検査ツール102を含み得る。例えば、検査ツール102は、限定されるものではないが、レーザ源、ランプ源、X線源、または広帯域プラズマ源などの任意の源からの光を用いた試料104の調査に基づいて欠陥を検出するように構成される光学検査ツールを含み得る。別の例として、検査ツール102は、限定されるものではないが、電子ビーム、イオンビーム、または中性粒子ビームなどの1つ以上の粒子ビームを用いた試料の調査に基づいて欠陥を検出するように構成される粒子ビーム検査ツールを含み得る。
別の実施形態において、信頼性制御システム100は、試料104またはその1つ以上の層の1つ以上の性質を測定するための少なくとも1つの計測ツール106(例えば、インライン試料分析ツール)を含む。例えば、計測ツール106は、限定されるものではないが、層厚、層組成、臨界寸法(CD)、オーバーレイ、またはリソグラフィ処理パラメータ(例えば、リソグラフィステップ中の照明の強度または用量)などの性質を特徴付け得る。この点に関して、計測ツール106は、結果として生じる製作されたデバイスの信頼性問題をもたらし得る製造欠陥の可能性に関連し得る、試料104、試料104の1つ以上の層、または試料104の1つ以上のダイの製作に関する情報を提供し得る。
別の実施形態において、信頼性制御システム100は、製造されたデバイスの1つ以上の部分の機能性を試験するための少なくとも1つの電気的試験ツール108を含む。信頼性制御システム100は、製造サイクルの任意の時点において、製作されたデバイスの1つ以上の部分の性質を試験、検査、または別途特徴付けるために、任意の数またはタイプの電気的試験ツール108を含み得る。例えば、電気的試験ツール108は、限定されるものではないが、プレバーンイン電気的試験ツール108またはポストバーンイン電気的試験ツール108を含み得る。
1つの実施形態において、信頼性制御システム100は、制御器110を含む。制御器110は、メモリ114(例えば、メモリ媒体、メモリデバイス、または同様のもの)に維持されるプログラム命令を実行するように構成される1つ以上のプロセッサ112を含み得る。さらには、制御器110は、検査ツール102、計測ツール106、または電気的試験ツール108を含むがこれらに限定されない、信頼性制御システム100の構成要素のいずれかと通信可能に結合され得る。この点に関して、制御器110の1つ以上のプロセッサ112は、本開示全体を通して説明される様々なプロセスステップのいずれかを実行し得る。例えば、制御器110の1つ以上のプロセッサ112は、任意の試料層内の欠陥と関連付けられた欠陥データを受信し、欠陥属性とグランドトゥルースの源との相関を欠陥妥当性の決定として見出し、信頼性に対する予測される影響に基づいて欠陥に重みを割り当て、ダイ内の複数の試料層にわたる検出された欠陥を集め、または選り分けのために外れ値ダイを識別し得る。
制御器110の1つ以上のプロセッサ112は、当該技術分野において知られる任意のプロセッサまたは処理要素を含み得る。本開示の目的のため、用語「プロセッサ」または「処理要素」は、1つ以上の処理または論理要素(例えば、1つ以上のマイクロプロセッサデバイス、1つ以上の特定用途向け集積回路(ASIC)デバイス、1つ以上のフィールドプログラマブルゲートアレイ(FPGA)、または1つ以上のデジタル信号プロセッサ(DSP))を有する任意のデバイスを包含するために幅広く定義され得る。この意味において、1つ以上のプロセッサ112は、アルゴリズムおよび/または命令(例えば、メモリに記憶されるプログラム命令)を実行するように構成される任意のデバイスを含み得る。1つの実施形態において、1つ以上のプロセッサ112は、本開示全体を通して説明されるように、信頼性制御システム100と共に動作するように構成されるプログラムを実行するように構成される、デスクトップコンピュータ、メインフレームコンピュータシステム、ワークステーション、画像コンピュータ、並列プロセッサ、ネットワーク化コンピュータ、または任意の他のコンピュータシステムとして具現化され得る。
メモリ114は、関連付けられた1つ以上のプロセッサ112によって実行可能なプログラム命令を記憶するのに好適である、当該技術分野において知られる任意の記憶媒体を含み得る。例えば、メモリ114は、非一時的なメモリ媒体を含み得る。別の例として、メモリ114は、リードオンリメモリ(ROM)、ランダムアクセスメモリ(RAM)、磁気または光学メモリデバイス(例えば、ディスク)、磁気テープ、ソリッドステートドライブ、および同様のものを含み得るが、これらに限定されない。メモリ114は、1つ以上のプロセッサ112と共に共通制御器ハウジングに収容され得るということにさらに留意されたい。1つの実施形態において、メモリ114は、1つ以上のプロセッサ112および制御器110の物理的位置に対して遠隔に位置し得る。例えば、制御器110の1つ以上のプロセッサ112は、ネットワーク(例えば、インターネット、イントラネット、および同様のもの)を通じてアクセス可能なリモートメモリ(例えば、サーバ)にアクセスし得る。
1つの実施形態において、ユーザインターフェース116は、制御器110に通信可能に結合される。1つの実施形態において、ユーザインターフェース116は、1つ以上のデスクトップ、ラップトップ、タブレット、および同様のものを含み得るが、これらに限定されない。別の実施形態において、ユーザインターフェース116は、信頼性制御システム100のデータをユーザに表示するために使用されるディスプレイを含む。ユーザインターフェース116のディスプレイは、当該技術分野において知られる任意のディスプレイを含み得る。例えば、ディスプレイは、液晶ディスプレイ(LCD)、誘起発光ダイオード(OLED)ベースのディスプレイ、またはCRTディスプレイを含み得るが、これらに限定されない。当業者は、ユーザインターフェース116との統合が可能である任意のディスプレイデバイスが本開示における実施形態に好適であることを認識すべきである。別の実施形態において、ユーザは、ユーザインターフェース116のユーザ入力デバイスを介してユーザに表示されるデータに応答して選択および/または命令を入力し得る。
これより図2~図9Cを参照すると、I-PAT方法論が、本開示の1つ以上の実施形態に従ってより詳細に説明される。
本明細書内で以前に説明されるように、I-PAT方法論は、一般的には、試料104の1つ以上の層において欠陥検査ステップを実施し、試料104にわたって1つ以上のダイに位置する識別された欠陥を集め、群内の各ダイにおける欠陥の検出総数に基づいて群内の外れ値と見なされ得るダイを分離する、または選り分けることによって、ダイの信頼性を評価し得る。
図2Aは、本開示の1つ以上の実施形態による、試料104の複数の層内の欠陥の集合の概念例示を示す図である。様々な欠陥202は、限定されるものではないが、検査ツール102または計測ツール106などの信頼性制御システム100の任意の構成要素によって、試料104の1つ以上の層204(例えば、図2Aに例証されるような8つの層204)内で検出され得る。これらの識別された欠陥202は、次いで、様々なやり方で表され得る。
例えば、識別された欠陥は、すべての検出された欠陥が試料104の単一の上面図へと併合される積層されたダイマップ206としてグラフィカルに表され得る。このようにして、試料104上の異なる位置からのダイまたは異なる試料104にわたるダイは、グラフィカルに比較され得る。例えば、図2Aの挿入画は、異なる層内の異なる識別された欠陥を有する第1のダイ208aおよび第2のダイ208bを例証する。
別の例として、群内のダイは、集められた欠陥の総数によってソートされ得る。このようにして、閾値210(例えば、I-PAT制御限界)を超える欠陥の総数を有する外れ値ダイは、外れ値ダイとして識別され、選り分けられ得る。図2Bは、本開示の1つ以上の実施形態による、群内の欠陥の総数に基づいた欠陥ヒストグラムを例証するプロット212である。いくつかの積層された欠陥に基づいたI-PAT制御限界は、全体的に、本願に引用して援用される2020年9月1日に発行された米国特許第10,761,128号に説明される。
本明細書に開示される高度なI-PAT方法論は、信頼性に対する様々な欠陥の影響をより正確に査定するために、識別された欠陥を重み付けするための重み付けスキームを提供し、重み付き欠陥に基づいて群内のダイのための欠陥スコアを生成し、外れ値ダイを群内の残りと区別する切り捨て限界(例えば、欠陥スコアの閾値)を選択するための技術を提供することによってなど、様々なやり方で既存のI-PAT方法論に改良を加える。さらには、本明細書に開示されるシステムおよび方法は、特定の欠陥タイプまたはクラス(例えば、テストエスケープを結果としてもたらす、電気的に試験されていない領域内のキラー欠陥)を識別することを目的とし得るか、幅広い範囲の欠陥タイプまたはクラスを含むダイの広範な分析を提供し得る。
図3Aは、本開示の1つ以上の実施形態による、インライン欠陥検出に基づいた信頼性決定のための方法300において実施されるステップを例証するフロー図である。出願者は、信頼性制御システム100の文脈において本明細書内で以前に説明される実施形態および実現技術は、方法300にまで拡大されると解釈されるべきであるということを指摘する。しかしながら、方法300は、信頼性制御システム100のアーキテクチャに限定されないということにさらに留意されたい。
1つの実施形態において、方法300は、ダイの群のダイ内の欠陥を識別するステップ302を含む。例えば、欠陥は、ダイ内の関心のある層のための1つ以上の処理ステップ(例えば、リソグラフィ、エッチング、または同様のもの)の後に、インライン試料分析ツール(例えば、検査ツール102または計測ツール106)の任意の組み合わせを使用して識別され得る。この点に関して、製造プロセスの様々なステージにおける欠陥検出は、インライン欠陥検出と称され得る。さらには、方法300において検討される群は、任意の選択された数の試料104内の任意の選択されたダイを含み得る。例えば、群は、単一の試料104からの選択されたダイ、ロット(例えば、生産ロット)内の複数の試料104、または複数ロットにわたる選択された試料104を含み得るが、これらに限定されない。
本開示の目的のため、欠陥は、物理的、機械的、化学的、または光学的性質を含むがこれらに限定されない設計特性からの、製作された層または層内のパターンの任意の逸脱であると見なされ得る。さらには、欠陥は、ダイまたはその上の特徴部に対して任意のサイズを有し得る。このようにして、欠陥は、ダイよりも小さくてもよく(例えば、1つ以上のパターン化された特徴部の規模)、またはダイよりも大きくてもよい(例えば、ウェハ規模のひっかき傷またはパターンの部分として)。例えば、欠陥は、パターン化前後での試料層の厚さまたは組成の逸脱を含み得る。別の例として、欠陥は、パターン化された特徴部のサイズ、形状、配向、または位置の逸脱を含み得る。別の例として、欠陥は、限定されるものではないが、隣接する構造体間のブリッジ(またはその欠如)、くぼみ、または穴など、リソグラフィおよび/またはエッチングステップと関連付けられた不完全性を含み得る。別の例として、欠陥は、限定されるものではないが、ひっかき傷、または欠けあとなど、試料104の損傷した部分を含み得る。別の例として、欠陥は、試料104に導入される異質粒子を含み得る。したがって、本開示における欠陥の例は、例証の目的のためだけに提供され、限定として解釈されるべきではないということを理解されたい。
別の実施形態において、方法300は、重み付き欠陥モデルを使用して群内の外れ値ダイのセットを識別するステップ304を含み、重み付き欠陥モデルは、識別された欠陥の測定された特性に基づいてダイの信頼性に対する識別された欠陥の予測される影響を示す重みを、識別された欠陥に割り当てる。さらには、いくつかの実施形態において、外れ値ダイのセットは、群内のダイの機能性を査定する1つ以上の電気的試験に合格する。このようにして、外れ値ダイのセットは、製造時に動作可能である(例えば、ステップ304において1つ以上の電気的試験に合格している)が、限定されるものではないが、ある作業環境にあるとき初期故障などの信頼性問題を呈することが予測される群内のダイを表し得る。
以下により詳細に論じられるように、外れ値ダイは、様々な重み付き欠陥モデルを使用して識別され得、識別された欠陥の様々な測定された特性に基づき得るということが企図される。さらには、いくつかの実施形態において、複数の重み付き欠陥モデルが利用および検討され得る。このようにして、各重み付き欠陥モデルは、候補外れ値ダイの潜在的に異なるセットを識別し得、ステップ304は、候補外れ値ダイの組み合わせまたはサブセットに基づいて外れ値ダイの最終セットを生成し得る。例えば、外れ値ダイの最終セットは、選択された数の重み付き欠陥モデルによって識別される候補外れ値ダイを含み得る。
別の実施形態において、方法300は、外れ値ダイのセットの少なくとも一部分を群の残部から分離するステップ306を含み、これは、外れ値ダイの選り分けと称され得る。多数の動作が分離または選り分け後に行われ得ることが本明細書では企図される。例えば、分離されたダイは、ある動作環境におけるダイの性能およびその予期される信頼性または寿命をさらに分析するために、さらなる試験(例えば、ダイの試験されていない領域のさらなる電気的試験、ストレス試験、または同様のもの)に供され得る。別の例として、分離されたダイは、直ちに、またはさらなる試験の後に、流通サプライから除去され得る。さらなる例として、特定のダイが異なる信頼性標準を有する複数の作業環境で利用され得る場合、分離されたダイは、信頼性標準が比較的低い作業環境のための流通サプライに置かれ得る。
加えて、外れ値ダイのセットの少なくとも一部分を分離するステップ306は、ユーザ入力またはアルゴリズム技術の任意の組み合わせによって実施され得る。1つの実施形態において、ステップ306は、さらなる試験または流通サプライからの除去のいずれかのために、外れ値ダイのセット全体を分離することを含む。このようにして、ステップ302~304は、群からの除去のためにダイを識別するのに十分である。別の実施形態において、ステップ306は、外れ値ダイのうちのどれが直ちに廃棄されるべきか、およびどれが試験の結果に基づいて流通サプライに入る可能性を伴ってさらなる試験に好適であり得るかを決定するというアルゴリズム決定を実施することを含む。
別の実施形態において、ステップ306は、ユーザがどのように進めるべきかについて最終判断を下すことができるように、外れ値ダイのセットをユーザに提示することを含む。このようにして、ユーザ(例えば、試験エンジニア、または同様のもの)は、外れ値ダイのセットに追加すること、外れ値ダイのセットからダイを除去すること、さらなる試験のために1つ以上の外れ値ダイにフラグを立てること、廃棄されるべき1つ以上の外れ値ダイにフラグを立てること、または同様のものに対して自らの判断を使用し得る。例えば、ステップ306は、1つ以上の試料104のダイマップに様々な欠陥関連情報を提供することを含み得る。例えば、ダイマップは、外れ値ダイを群の残部から(例えば、色または他の特性によって)差別化し得る。別の例において、ダイマップは、試料104にわたる外れ値および/または非外れ値ダイのための欠陥スコアを含み得る。別の例において、ダイマップは、試料104にわたる欠陥位置の表現を含み得る。
図3Bは、本開示の1つ以上の実施形態による、重み付き欠陥モデル(例えば、方法300のステップ304)を使用して群内の外れ値ダイのセットを識別することと関連付けられたステップ(またはサブステップ)を例証するフロー図である。
1つの実施形態において、ステップ304は、重み付き欠陥モデルを使用して、識別された欠陥に重みを割り当てるステップ308を含み、この重みは、製造されたデバイスの信頼性に対するそれぞれの欠陥の予期または予測される影響を表す。別の実施形態において、ステップ304は、群内のそれぞれのダイ内の重み付き欠陥を集めることによって、群内のダイのためのダイベースの欠陥スコアを生成するステップ310を含む。別の実施形態において、ステップ304は、群内のダイのための欠陥スコアに基づいて外れ値ダイのセットを決定するステップ312を含む。
特定のダイのための欠陥スコアは、選択された重み付き欠陥モデルによって特徴付けられるような、その特定のダイの信頼性の表示であり得る。特に、欠陥スコアは、より高い値の欠陥スコアを有するダイがより信頼性が低いことが予測され得る(例えば、ある動作環境にあるとき初期故障を呈することが予測されるなど)ように、信頼性についての逆メトリックを表し得る。したがって、特定のダイのための欠陥スコアの値が高いほど、より低い信頼性が予測される。
重み付き欠陥モデルを使用して、識別された欠陥に重みを割り当てるステップ308をこれより参照すると、試料104上に存在するすべての欠陥が同じ様式で信頼性に影響を与え得るわけではないということが本明細書では企図される。むしろ、製造されたデバイスの信頼性に対する製造されたデバイスの特定の層内の特定の欠陥の影響は、特定の欠陥自体の特性、試料上もしくは特定の回路内の特定の欠陥の場所、複数の欠陥同士の関係性、製造されたデバイスの特定の設計もしくは機能、または意図した作業環境における製造されたデバイスの動作許容範囲を含むがこれらに限定されない、多数の因子によって影響を及ぼされ得る。したがって、多数の重み付き欠陥モデルが、特定の応用に好適であるように本開示の実施形態に従って生成され得るということが本明細書では企図される。このようにして、本明細書内の特定の例は、例証の目的のためだけに提供され、限定として解釈されるべきではない。
重み付き欠陥モデルは、一般的には、インライン試料分析ツール(例えば、検査ツール102および/または計測ツール106)を用いた試料104の測定と関連付けられた多数のタイプの入力を受容し得る。
1つの実施形態において、重み付き欠陥モデルへの入力は、製造されたデバイスの性能または寿命に対する予測される影響に相関し得る欠陥の1つ以上の測定された特性を含む。例えば、重みは、設計仕様(例えば、膜厚;製作された特徴部のサイズ、形状、配向、もしくは位置;または同様のもの)からの逸脱の測定に基づいて適用され得る。別の例として、重みは、識別された欠陥タイプに基づいて適用され得る。例えば、欠陥タイプは、ひっかき傷、くぼみ、穴、ブリッジ、微粒子、または設計逸脱を含み得るが、これらに限定されない。さらには、欠陥の深刻度(例えば、ひっかき傷の長さ、くぼみの深さ、欠陥の測定された大きさもしくは極制、または同様のもの)が、重み付き欠陥モデルにおいてさらに検討され得る。
別の実施形態において、重み付き欠陥モデルへの入力は、特定の欠陥と1つ以上の他の識別された欠陥との間の関係性を含む。例えば、重みは、特定の層における欠陥密度、複数の層にわたる特定の場所における欠陥密度、空間的欠陥パターン、または同様のものに基づいて適用され得る。場合によっては、パターンまたはホットスポットの部分である欠陥は、製造されたデバイスの信頼性に影響を及ぼす可能性が高い場合があるが、そうである必要はなく、故に、それに応じて重み付けされ得るということが本明細書では企図される。
別の実施形態において、重み付き欠陥モデルへの入力は、識別された欠陥の周囲の試料104の一部分の測定された特性を含む。欠陥の周囲の試料特性は、特定の識別された欠陥が分離された欠陥であるかどうか、またはそれが欠陥のより大きいパターンの部分であるかどうかを示し得るということもあり得る。例えば、限定されるものではないが、膜もしくは層厚、膜組成、ウェハ平坦性、ウェハ地形、抵抗性、局部的な応力測定、または臨界寸法測定などの特性は、さらなる欠陥が発生する可能性が高いか、または信頼性が特に影響を受け得る、ホットスポットまたは空間パターンを示し得る。
別の実施形態において、重み付き欠陥モデルへの入力は、試料104の選択された領域または既定の領域内の欠陥の場所を含む。ダイの特定の領域内の欠陥は、製造されたデバイスにおいて信頼性問題を結果としてもたらす可能性がより高い、またはより低い場合があるということがあり得る。一般的な意味で、ダイの異なる部分は、一般的には、異なる機能動作を実施するのに好適な異なるパターンまたは構造体を含み得る。その結果、ダイの異なる部分は、特定のタイプの欠陥に対する感度がより高いもしくはより低い場合があり得るか、または場合によっては、いかなるタイプの欠陥に対する感度もより高いもしくはより低い場合があり得る。さらには、欠陥に対するダイの異なる部分の感度の違いは、物理的設計、動作特性(例えば、動作中の電流または電圧の値)、および/または製造感度から生じ得る。したがって、様々な保護領域は、ダイ上の1つ以上の場所を含むと規定され得、保護領域の各々は、異なる重み付け条件に供され得る。場合によっては、異なる重み付き欠陥モデルが、試料の異なる保護領域に適用され得る。
例えば、高いパターン密度を有するダイの一部分における欠陥は、特に欠陥のサイズがパターンのサイズの規模であるとき、低いパターン密度を有するダイの一部分における欠陥よりも、信頼性に対してより大きい影響を有し得るということがあり得る。したがって、特定のサイズを有する欠陥は、低密度領域に位置するときよりも高密度領域に位置するときに比較的より高い重みを与えられ得る。
別の例として、ダイの特定の部分は、ダイの他の部分よりも厳しい製造許容範囲を有し得るということがあり得る。したがって、欠陥は、より緩和した製造許容範囲を有するダイの一部分に位置するときよりも、より厳しい製造許容範囲を有するダイの一部分に位置するとき、比較的より高い重みを与えられ得る。
別の例として、ダイの異なる部分または試料104上の特定のダイは、デバイス生産ラインの全収率に異なるやり方で影響を及ぼし得る。例えば、一部の半導体ベースのデバイスは、異なる機能性の複数のダイを組み込んで完全な回路を形成する複雑なデバイスとして形成され得る。このようにして、特定のダイまたはその部分を選り分けることは、他のダイよりも全体生産収率に対してより大きいまたは小さい影響を有し得、その結果として、これらの領域内の欠陥は、それに応じて重み付けされ得るということがあり得る。
別の例として、特定の電気的試験スキームは、ダイのすべての部分を完全に試験するわけではなく、その結果として、これらの領域内の欠陥は、信頼性問題が電気的試験によって検出されないテストエスケープに寄与し得るということがあり得る。したがって、欠陥は、特定の電気的試験スキームに基づいて試験されない、または弱く試験された領域と関連付けられたダイの部分においては、ダイの他の部分よりも高い重みが割り当てられ得る。さらには、いくつかの実施形態において、そのような領域内の欠陥は、これらの領域内に欠陥を有するダイが選り分けられることを保証する(または少なくともその可能性を強める)ように重く重み付けされ得る。
さらには、異なる重み付け検討事項を有する異なる保護領域は、様々な技術を使用して識別または決定され得るということが本明細書では企図される。
図4Aは、本開示の1つ以上の実施形態による、様々な重要領域404(斜線入りで示される)および非重要領域406(空白で示される)を伴うダイ402の概略図である。1つの実施形態において、保護領域の第1のセットは、重要領域404を含むように規定され得、保護領域の第2のセットは、非重要領域406を含むように規定され得る。
1つの実施形態において、保護領域は、レシピ設定中にインライン試料分析ツールにおいて規定される。このようにして、異なる検査または計測レシピが、異なる保護領域で利用され得る。別の実施形態において、保護領域は、限定されるものではないが、ダイ配置情報、ネットリストデータ、または同様のものを含むグラフィックデザインシステム(GDS)ファイルなどの設計情報に基づいて規定される。別の実施形態において、保護領域は、ユーザによって(例えば、欠陥分析ソフトウェア内で)手動で提供される。
これより図4Bおよび図4Cを参照すると、異なる保護領域の異なる処置が、本開示の1つ以上の実施形態に従ってより詳細に説明される。図4Bは、本開示の1つ以上の実施形態による、図4Aに例証されるダイの積層された欠陥マップである。図4Bに例証されるように、様々なインライン欠陥408は、重要領域404および非重要領域406の両方の至る所で識別され得る。図4Cは、本開示の1つ以上の実施形態による、重要領域404(例えば、保護領域の第1のセット)内の欠陥のみが示される図4Bの積層された欠陥マップである。このようにして、重要領域404内の欠陥は、別々に検討され得る。
図4Cに例証されるものなどの選択された保護領域内の欠陥を含む積層された欠陥マップは、検査前または後に生成され得るということが本明細書では企図される。例えば、1つ以上の保護領域が、これらの保護領域内の欠陥が無視され得るように、非重要であるように設計される場合、インライン試料分析ツール(例えば、検査ツール102および/または計測ツール106)は、これらの保護領域内の欠陥について、単純にダイを検査しないように保護領域マップに基づいて構成され得る。代替的に、インライン試料分析ツールは、すべての領域内の欠陥についてダイを検査するように構成され得るが、これらの保護領域内の欠陥は、それらが無視されるように、ゼロの重みを与えられ得る。
しかしながら、図4A~図4Cにおける保護領域の2つのセットの例および関連説明は、例証の目的のためだけに提供され、限定として解釈されるべきではないということを理解されたい。むしろ、特定のダイは、異なる重み付け検討事項を各々が有し得る任意の数の保護領域を含み得る。
重み付き欠陥モデルを使用して、識別された欠陥に重みを割り当てるステップ308を再度全体的に参照すると、重みは、重み付き欠陥モデルへの入力と、信頼性への既知の、測定された、シミュレートされた、または予測された影響との相関に基づいて生成され得るということが本明細書では企図される。
1つの実施形態において、重み付き欠陥モデルは、信頼性と重み付き欠陥モデルへの任意の入力との間の既知の、測定された、シミュレートされた、または予測された関係性と関連付けられたグランドトゥルース妥当性の源に基づいて重みを割り当てる。
例えば、重み付き欠陥モデルは、インライン検査および/または計測測定と関連付けられたモデルへの入力を、同様の属性のライブラリおよび信頼性に対する関連した影響と比較することによって、信頼性問題のグランドトゥルース表示に基づいて重みを割り当て得る。このようにして、インライン欠陥検査中に検査ツール102および/または計測ツール106によって測定可能な属性は、様々な欠陥タイプの「フィンガープリント」を生成するのに十分であり得、この「フィンガープリント」は次いで、ライブラリ内へ蓄積され、製造されたデバイスの信頼性に対する既知の、測定された、シミュレートされた、または予測された影響に結びつけられ得る。さらには、ライブラリは、任意の好適な様式で、例えば限定されるものではないが、既知の信頼性問題を有する1つ以上の試験試料の分析、モデリング、および/またはシミュレーションを通じて、生成され得る。製造フィンガープリントは、全体的に、本願に引用して援用される2019年9月26日に公開された米国特許出願第2019/0295908号に説明される。
別の例として、重み付き欠陥モデルは、相関エンジン、機械学習アルゴリズム、または同様のものを使用して生成される、モデルへの入力と信頼性問題との相関に基づいて重みを割り当て得る。そのような相関は、限定されるものではないが、分類、ソーティング、クラスタリング、外れ値検出、信号応答計測、回帰分析、インスタンスベースの分析(例えば、最近傍分析または同様のもの)、次元縮退(例えば、因子分析、特徴抽出、主成分分析、または同様のもの)、教師あり学習(例えば、人工ニューラルネットワーク、サポートベクトルマシン、ランダムフォレスト、または同様のもの)、半教師あり学習(例えば、生成モデルまたは同様のもの)、教師なし学習(例えば、ベクトル量子化または同様のもの)、深層学習、またはベイズ統計学などの、当該技術分野において知られる任意の分析技術を使用して生成され得る。分析技術および任意の関連ラベルは、例証の目的のためだけに提供され、限定として解釈されないということを理解されたい。分析技術は、様々なやり方で説明および/またはカテゴライズ化され得るということが本明細書では認識される。さらには、分析技術の組み合わせが実施され得る。
重み付き欠陥モデルを使用して、識別された欠陥に重みを割り当てるステップ308を再度全体的に参照すると、重み付き欠陥モデルは、識別された欠陥に任意の数の特定の重みを提供し得るということが本明細書では企図される。
1つの実施形態において、重み付き欠陥は、値の連続または範囲に沿った任意の値を有する重みを割り当てる。この点に関して、様々な欠陥は、モデルへの入力と、測定された、シミュレートされた、または予測された信頼性との特定の相関に基づいて、任意の重み付きの値を割り当てられ得る。
別の実施形態において、重み付き欠陥モデルは、異なる重みを有する欠陥の2つ以上のクラスまたはビンを規定し得る。この点に関して、識別された欠陥は、クラスまたはビンへとソートされ、それに応じて重み付けされ得る。例えば、3クラス重み付き欠陥モデルは、限定されるものではないが、ニューサンス欠陥、中間レベル欠陥、およびキラー欠陥などの、増加する重みを伴う欠陥の3つのクラスを含み得る。3クラスビニングモデルは、多くの場合、必要とされる感度に欠け得るあまりに少ないクラスと、分類の不十分な正確性または純度に悩まされ得るあまりに多すぎるクラスとの間の好適なバランスを提供し得るということが本明細書では企図される。しかしながら、重み付き欠陥モデルは、任意の数のクラスまたはビンを利用し得るということを理解されたい。
図3Bを再度参照すると、群内のそれぞれのダイにおける重み付き欠陥を集めることによって群内のダイのための欠陥スコアを生成するステップ310が、本開示の1つ以上の実施形態に従ってより詳細に説明される。この点に関して、欠陥スコアは、ダイの予測された信頼性を表すダイベースのスコアと見なされ得る。
1つの実施形態において、群内のダイのための欠陥スコアを生成することは、関心のある層から重み付き欠陥を集めることと関連付けられた数値を生成することを含む。例えば、特定のダイのための欠陥スコアは、特定のダイの関心のある層において識別された重み付き欠陥を合計することによって生成され得る。別の例として、特定のダイのための欠陥スコアは、特定のダイの関心のある層において識別された重み付き欠陥を乗算することによって生成され得る。このようにして、欠陥に適用される重みは、キルプロバビリティに対応し得、欠陥スコアは、特定のダイと関連付けられる、集められたキルプロバビリティに対応し得る。別の例として、特定のダイのための欠陥スコアは、限定されるものではないが、ベイズ統計学などの、重み付き欠陥の統計分析を使用して生成され得る。別の例として、特定のダイのための欠陥スコアは、機械学習または他のパターンマッチング技術を使用して生成され得る。
別の実施形態において、群内のダイのための欠陥スコアを生成することは、ダイ内の集められた重み付き欠陥のグラフィック(例えば、視覚)表現を生成することを含む。例えば、群内のダイのための欠陥スコアを生成することは、重み付き欠陥の集められた結果を含む重み付きの積層された欠陥マップを生成することを含み得る。例えば、ゼロの値で重み付けされた欠陥は、重み付きの積層された欠陥マップに含まれなくてもよい。別の場合において、異なる重みを有する欠陥は、積層された欠陥マップ内で別々に表され得る(例えば、異なる色を使用するなど)。
さらには、欠陥スコアを生成することは、数値およびグラフィック表現の両方を含むか、または別途組み込み得る。例えば、ダイマップ(例えば、図2A内のダイマップ206の変形)が生成され得、各ダイは、欠陥スコアの値に基づいて表されるか、またはプロットされる。例えば、ダイは、欠陥スコアの値に基づいてダイマップ内で色付けされ得る。試料104にわたるダイのグラフィック表現は、欠陥ベースの欠陥スコアおよび電気的試験データの組み合わせ分析に基づいて外れ値決定を促進し得るということが本明細書では企図される。
図3Bを再度参照すると、群内のダイのための欠陥スコアに基づいて外れ値ダイのセットを決定するステップ312が、本開示の1つ以上の実施形態に従ってより詳細に説明される。特定の重み付き欠陥モデルと関連付けられた外れ値ダイのセットは、様々な技術を使用して識別され得るということが本明細書では企図される。
いくつかの実施形態において、欠陥スコアは、選り分け決定に好適な信頼性の絶対予測子を提供する。この点に関して、特定の値、値の範囲、または欠陥スコアの選択された閾値を超える値を有するダイは、それらが分離される、または選り分けられ得るように(例えば、図3Aのステップ306において)、直ちに外れ値ダイに指定され得る。例えば、集められた重み付き欠陥と関連付けられた欠陥スコアに基づいて外れ値ダイのセットを決定することは、製造されたデバイスの即時または初期故障をもたらし得るキラー欠陥の識別によく適している場合がある。
1つの実施形態において、キラーまたは高リスク欠陥を含むダイは、標的ビニングを使用して識別され得る。例えば、キラーまたは高リスク欠陥は、他のより低いリスクの欠陥とは別のクラスとして分類され(例えば、ビニングされ)、比較的高い重みで重み付けされ得る。このようにして、キラーまたは高リスク欠陥を含むダイは、応答して高い値の欠陥スコアに基づいて識別され、群内の他のダイのための欠陥スコアの値に関係なく外れ値ダイとラベル付けされ得る。別の実施形態において、キラーまたは高リスク欠陥は、選択された電気的試験スキームに基づいて、試料の試験されていない、または部分的に試験された領域と関連付けられた標的保護領域内で識別され得る。さらには、これらの標的保護領域は、必須ではないが、テストエスケープを検出するように適合される専用または標的重み付き欠陥モデルに供され得るか、または重み付き欠陥モデルを利用し得る。
欠陥に重みを割り当てるステップ308に関して説明されるように、キラーまたは高リスク欠陥は、欠陥関連の属性(例えば、欠陥サイズ、欠陥タイプ、大きさ、極制、試料104における所与の層または空間領域内の欠陥量、または同様のもの)、計測関連の属性(例えば、膜もしくは層厚、膜組成、ウェハ平坦性、ウェハ地形、臨界寸法測定、抵抗性、局部的な応力情報、または同様のもの)、または欠陥同士の関係性(例えば、知られている、または疑わしいホットスポット、空間的欠陥パターン、または同様のもの)を含むがこれらに限定されない、任意の数の属性に基づいて、識別され、重み付けされ得る。
いくつかの実施形態において、欠陥スコアは、外れ値ダイが群内のダイの欠陥スコアの比較または分析に基づいて決定され得るように、信頼性の相対予測子を提供する。例えば、群内のダイの欠陥スコアは、互いと比較され得、外れ値切り捨て閾値は、欠陥スコアに基づいて決定され得る。
1つの実施形態において、群内のダイのための欠陥スコアに基づいて外れ値ダイのセットを決定するステップ312は、群内のダイのための欠陥スコアの値が(例えば、最悪から最良へ)ソートまたはプロットされる外れ値グラフ(例えば、I-PAT外れ値グラフまたはIOC)を生成することを含む。このようにして、IOCグラフは、パレート図の形態であり得る。例えば、図5は、本開示の1つ以上の実施形態による、I-PAT外れ値グラフ500である。図5のIOCにおいて、群内のダイは、x軸に沿って最悪から最良へソートされ、ダイの欠陥スコアの値は、y軸に沿ってプロットされる。図5に例証されるように、IOCグラフは、群にわたる欠陥スコアの分布のグラフィック表示を提供し得、外れ値ダイが識別および分離され得る(例えば、ステップ306において)ように、群内のどのダイが群内の他のダイに対して外れ値と見なされ得る欠陥スコアの値を有するかを決定するために利用され得る。
群内の1つ以上の外れ値ダイのセットは、様々な技術を使用してIOCグラフに基づいて決定され得る。1つの実施形態において、IOCグラフは、ユーザが群内のどのダイが外れ値であるかを手動で決定し得るように、ユーザにグラフィカルに提供され得る。例えば、図5内のIOCグラフを使用して、ユーザは、視覚的に決定された閾値(例えば、欠陥限界)の左のダイを外れ値ダイとして選択し得る。
しかしながら、IOCグラフは、グラフィカルに表現または生成される必要はないということを理解されたい。むしろ、外れ値ダイを決定するプロセスは、群内のダイの欠陥スコアの数学的、統計学的、またはアルゴリズム分析に基づく。別の実施形態において、統計学的に規定された閾値(例えば、平均値または同様のもの)よりも高い欠陥スコア値を有するダイ。
いくつかの実施形態において、外れ値ダイを群から区別する切り捨て限界は、経済的または歩留り検討事項に基づき得る。製作ラインは、任意の理由のためにダイを群から選り分けることと関連付けられた歩留まり損失に対して敏感であり得、不正確な信頼性予測に起因してさもなければ確実なダイを選り分けることと関連付けられたオーバーキルに対して特に感度が高い場合があり得るということが本明細書では企図される。したがって、経済的または歩留り検討事項に基づいた静的または動的切り捨て限界は、高い信頼性標準(例えば、10億分の1信頼性標準)および経済的または歩留り基準の拮抗する目標のバランスを取り得る。
1つの実施形態において、ステップ312における外れ値としてのダイの選択は、経済的または歩留り検討事項に基づいて上限に供される。例えば、特定の重み付き欠陥モデルと関連付けられた欠陥スコアに基づいて外れ値ダイのセットを決定するための技術のうちのいずれかの適用が、上限よりもおそらくは不確実なダイを識別する場合、外れ値ダイとして識別されるダイの実際の数は、上限によってキャッピングされ得る。
別の実施形態において、ステップ312における外れ値としてのダイの選択は、ランタイムの前に、ダイの選択された群(例えば、訓練群)に基づいて全体的欠陥限界を規定することを含み、全体的欠陥限界は、訓練群に基づいた欠陥スコアの切り捨て値または閾値を表す。例えば、全体的欠陥限界は、選択された重み付き欠陥モデルに従って重み付き欠陥を集めることに基づいて、訓練群内のダイのための欠陥スコアを生成し、訓練群内のダイのための欠陥スコアに基づいて訓練群の外れ値ダイを決定し、訓練群の外れ値ダイを訓練群の残部から区別する欠陥スコアの切り捨て値として全体的欠陥限界を規定することによって生成され得る。このようにして、静的な全体的欠陥限界が、図3Bに例証されるステップ308~312を訓練群に適用することによって生成され得る。
この全体的欠陥限界は、次いで、一貫した様式でダイの今後の群に適用され得る。加えて、訓練群は、ランタイム中に検討されるダイの群よりも大きくてもよいが、これは必須ではない。訓練群がランタイム群よりも大きい場合、生成された全体的欠陥限界は、統計的に意義のあるデータセットに基づき得、今後の群に適用され得る確実な限界を提供し得る。
別の実施形態において、ステップ312における外れ値としてのダイの選択は、訓練群に基づいた静的な全体的欠陥限界およびランタイム中に分析される個々の群に基づいた動的な欠陥限界の両方を含む。図6は、本開示の1つ以上の実施形態による、静的欠陥限界および動的欠陥限界の両方を用いたインライン欠陥検出に基づいた信頼性決定のための方法600を例証するブロック図である。訓練群に基づいた全体的欠陥限界は、最も著しい外れ値ダイの多くを確実に除去し得、ランタイム中の各群に基づいた動的な限界に基づいた外れ値ダイのより感度が高くかつ正確な識別を促進し得るということが本明細書では企図される。特に、静的な全体的欠陥限界を用いて最も著しい外れ値ダイを除去することは、群内のより微妙な外れ値を識別するのをより容易にし得る。
1つの実施形態において、方法600は、静的な全体的欠陥限界を決定するステップ602を含む。例えば、静的な全体的欠陥限界は、訓練群のための検査データを生成し、選択された重み付き欠陥モデルに従って重み付き欠陥を集めることに基づいて訓練群のための欠陥スコアを生成し、訓練群内のダイのための欠陥スコアに基づいて訓練群の外れ値ダイを決定し、訓練群の外れ値ダイを訓練群の残部から区別する欠陥スコアの切り捨て値として静的な全体的欠陥限界を規定することによって決定され得る。このようにして、静的な全体的欠陥限界が、図3Bに例証されるステップ308~312を訓練群に適用することによって生成され得るが、これは必須ではない。別の例として、静的な全体的欠陥限界は、経済的または歩留り検討事項または限界に基づいて決定され得る。例えば、静的な全体的欠陥限界は、最も欠陥のあるダイの選択された割合(例えば、群内のダイの最も欠陥のある1%)を選り分けることを含み得る。さらには、静的な全体的欠陥限界は、総生産数または純生産数に基づき得る。このようにして、静的な全体的欠陥限界は、電気的試験で不合格となり、故にさもなければ選り分けられ得るダイを含むか、または含まない場合がある。例えば、総生産数に適用される静的な全体的欠陥限界は、訓練群のための欠陥スコアを生成すること、1%の最も欠陥のある欠陥ダイを群の残部から区別する欠陥スコアの値を識別すること、および欠陥スコアのこの値を静的な全体的欠陥限界として使用して、今後の群のために選り分けられるべき外れ値ダイを識別することを含み得る。別の例として、純生産数に適用される静的な全体的欠陥限界は、訓練群のための欠陥スコアを生成すること、電気的試験で不合格となるダイを群から除去すること、この減少された群内の1%の最も欠陥のある欠陥ダイをこの群の残部から区別する欠陥スコアの値を識別すること、および欠陥スコアのこの値を静的な全体的欠陥限界として使用して、今後の群のために選り分けられるべき外れ値ダイを識別することを含み得る。
別の実施形態において、方法600は、静的な全体的欠陥限界をランタイム群に適用するステップ604を含む。別の実施形態において、方法600は、静的な全体的欠陥限界を超えないランタイム群内のダイとして外れ値ダイの第1のセットをランタイム群から識別するステップ606を含む。このようにして、外れ値ダイの第1のセットは、ランタイム群内のダイのための欠陥スコアを決定することなく識別され得る。
別の実施形態において、方法600は、静的な全体的欠陥限界に合格するランタイム群内のダイのための検査データを生成するステップ608を含む。別の実施形態において、方法600は、静的な全体的欠陥限界に合格するランタイム群内のダイから検査データに基づいた動的な欠陥限界を決定するステップ610を含む。このようにして、動的な欠陥限界は、図3Bに例証されるステップ308~312を静的な全体的欠陥限界に合格するランタイム群の部分に適用することによって生成され得るが、これは必須ではない。
別の実施形態において、方法600は、動的な欠陥限界を静的な全体的欠陥限界に合格するランタイム群内のダイに適用するステップ612を含む。別の実施形態において、方法600は、動的な欠陥限界で不合格となる外れ値ダイの第2のセットを識別するステップ614を含む。別の実施形態において、方法600は、外れ値ダイの第1および第2のセットを分離する(例えば、選り分ける)ステップ616を含む。外れ値ダイの第1および第2のセットは次いで、さらなる試験に供され、および/または流通サプライから除去され得る。さらには、図6内のステップ604~616は、任意の数のランタイム群について繰り返され得る。
静的および動的な欠陥限界を決定するステップ(例えば、図6内のステップ602およびステップ610)は、同じまたは異なる重み付き欠陥モデルを使用して実施され得るということが、追加的に本明細書では企図される。1つの実施形態において、共通の重み付き欠陥モデルが、静的な欠陥限界を決定するために(例えば、ステップ602)訓練群、およびまた、動的な欠陥限界を決定するためにランタイム群の両方に適用される。このようにして、訓練群およびランタイム群の両方における欠陥は、同じやり方で重み付けされ得る。別の実施形態において、別個の重み付き欠陥モデルが、訓練群およびランタイム群に、または異なるランタイム群の間で適用される。例えば、特定の重み付けスキームは、限定されるものではないが、キラー欠陥を識別するために設計される重み付けスキームなど、全体的欠陥限界を通じて欠陥を識別するために利用され得る。続いて、1つ以上の異なる重み付けスキームが、ランタイム群内のより微妙な外れ値を識別するために適用され得る。別の例において、現在のランタイム群内で使用される重み付き欠陥モデルは、1つ以上の以前のランタイム群からのフィードバックを通じて更新され得る。
図3B内のステップ312を再度参照すると、別の実施形態において、群内のダイの欠陥スコアに基づいて外れ値ダイのセットを決定することは、欠陥スコアに基づいて欠陥の空間的特徴を識別することを含み、外れ値ダイのセットの少なくともいくつかは、複数のダイに及ぶ空間的欠陥パターンを有する他のダイへの近接性に基づいて識別される。言い換えれば、外れ値ダイのセットを決定することは、欠陥誘導G-PAT技術を含み得る。さらには、いくつかの実施形態において、空間的欠陥特徴の分析は、試料104にわたるダイのための欠陥スコア、ならびに、限定されるものではないが、電気的試験結果(例えば、電気的試験ツール108によって生成される)など、さらなる信頼性決定を含み得る。
図7は、本開示の1つ以上の実施形態による、G-PAT分析の一般原則を例証するダイマップを含む。特に、図7は、第1の試料104aの第1のダイマップ702aおよび第2の試料104bの第2のダイマップ702bを含み、不合格ダイは、斜線入りで例証され、受容可能なダイは、空白で例証される。例えば、従来のG-PAT分析では、斜線入りの不合格ダイは、電気的試験で不合格となったダイであり得る。
G-PAT分析の基本理念は、不合格ダイ(例えば、電気的試験で不合格となるダイ)のクラスタ内にあるが良好と思われるダイ(例えば、電気的試験に合格するダイ)は、それにもかかわらず、試料104上の他の良好と思われるダイよりも統計的に高い初期故障の可能性を有し得る。そのようなダイは、「不良品に囲まれた良好なダイ」(GDBN)であると見なされ、G-PAT分析において外れ値として識別され得る。例えば、第1の試料104a上の、また挿入図706に例証されるダイ704aは、他の良好と思われるダイに囲まれる良好と思われるダイであるが、第2の試料104b上の、また挿入図708に例証されるダイ704bは、不合格ダイに囲まれる良好と思われるダイである。したがって、G-PAT分析は、選り分けられるべき外れ値ダイとしてダイ704bを識別し得る。
G-PAT方法論は、限定されるものではないが、本開示全体を通して説明される欠陥スコアなどの、インライン欠陥データによって導かれ得るということが本明細書では企図される。
例えば、G-PAT分析における不合格ダイの定義は、電気的試験に合格するが、選択された閾値を上回る欠陥スコアを有するダイにまで及び得る。例えば、本明細書内で以前に説明されるように、I-PAT方法論は、実際の動作不良または予測される動作不良を結果としてもたらし得る、試験可能な領域および試験不可能な領域の両方におけるキラー欠陥を識別するために利用され得る。別の例において、G-PAT分析における欠陥ダイは、任意の選択された重み付き欠陥モデルに基づいて外れ値として識別される(例えば、上の図3Bのステップ308~312に関して説明されるように)ダイを含み得る。
別の例として、G-PAT分析における不合格ダイの概念は、二値である必要はない。むしろ、ダイの欠陥スコアは、空間的G-PAT分析に含まれ得る信頼性の非二値表示を表し得る。
別の例として、欠陥データは、G-PAT分析を通じて選り分けられやすいダイの範囲を制限または制約し得る。例えば、典型的なG-PAT分析は、ダイが選択された数の不合格ダイ(例えば、2つ以上の不合格ダイ)に隣接する場合、それを選り分け得る。しかしながら、このタイプの分析は、エラー(例えば、オーバーキルまたはアンダーキル)の影響を大変受けやすく、厳密な信頼性標準を必要とする応用には好適ではない場合がある。例えば、複数のダイに及ぶひっかき傷を含む試料104の場合、ひっかき傷特徴の中央またはより深刻な部分におけるいくつかのダイは、電気的試験で不合格となり、不合格ダイとして識別されるということがあり得る。しかしながら、典型的なG-PAT分析は、ひっかき傷特徴全体にわたってダイを識別することができない場合があり(例えば、アンダーキル)、さらには不合格ダイに近接するがひっかき傷特徴内にはなく、故にひっかき傷のあるダイと同じ理由では故障しそうもないダイを誤って選り分ける場合がある(例えば、オーバーキル)。
いくつかの実施形態において、欠陥または故障ダイ(本明細書に提供される不合格ダイの幅広い定義を考慮して)の空間パターンは、外れ値ダイの識別を制約し得る。例えば、選択された数の不合格ダイに近接するすべてのダイを選り分ける代わりに、欠陥の空間パターンと関連付けられたダイのみが外れ値ダイと見なされ得る。上のひっかき傷特徴の例を続けると、本開示の実施形態は、いくつかの隣接する不合格ダイを単に検討するのではなく、ダイが空間的欠陥特徴の一部であるかどうかに基づいて、ダイを外れ値として識別し得る。
図3Cは、本開示の1つ以上の実施形態による、欠陥誘導G-PAT方法論の部分として欠陥スコアに基づいて欠陥の空間的特徴を識別することを含む群内のダイの欠陥スコアに基づいて外れ値ダイを決定すること(例えば、方法300のステップ312)と関連付けられたステップ(またはサブステップ)を例証するフロー図である。図3Cは、いくつかのステップ(またはサブステップ)を図3Bと共有するため、図3Bと関連付けられた説明が、図3Cにも同様に適用され得る。
1つの実施形態において、ステップ312は、重み付き欠陥または試料104上の複数のダイの欠陥スコアのうちの少なくとも一方に基づいて、試料104上の1つ以上の空間的欠陥特徴を識別するステップ314を含む。別の実施形態において、ステップ312は、1つ以上の空間的欠陥特徴内のダイを外れ値ダイのセットの部分として分類するステップ316を含む。
空間的欠陥特徴を識別するステップ314は、複数のやり方で実施され得るということが本明細書では企図される。
1つの実施形態において、空間的欠陥特徴は、少なくとも部分的に欠陥スコア(例えば、ステップ310において生成される)から識別される。例えば、ダイの色または他の識別可能な特性がそのダイのための欠陥スコアを表すダイマップが生成される。このようにして、空間的欠陥特徴は、ダイレベルの分解能で識別され得る。
別の実施形態において、空間的欠陥特徴は、少なくとも部分的に、重み付き欠陥(例えば、ステップ308において重み付けされた欠陥)の空間分布から識別される。このようにして、空間的欠陥特徴は、試料104にわたる欠陥の特定の分布に基づいてダイを下回る分解能で識別され得る。例えば、関心のある様々な層からの積層された重み付き欠陥を含むダイマップが、試料にわたる欠陥のグラフィック表現を提供するために生成され得る。例えば、異なる重みを有する欠陥は、異なる色、符号、または他の差別化された特性により表され得る。別の例において、少なくともある特定の重みを有するすべての欠陥は、ダイマップ内に提供され得る。さらには、重み付き欠陥の使用は、信頼性に影響を及ぼす可能性がより高い欠陥の強調、およびニューサンス欠陥(例えば、さらなる分析からそれらを除外するためにゼロに重み付けされ得る)のフィルタアウトを可能にする。
別の実施形態において、空間的欠陥特徴は、少なくとも部分的に不合格ダイの場所によって識別され得る。本明細書内で以前に説明されるように、不合格ダイは、1つ以上の電気的試験(例えば、電気的試験ツール108によって実施される)で不合格となったダイ、ダイの試験可能またはさもなければ試験不可能な領域内にキラー欠陥を有すると識別されるダイ、またはその2つの組み合わせを含み得る。
さらには、空間的欠陥特徴は、本開示の趣旨および範囲内の様々なやり方で識別され得るということが本明細書では企図される。さらには、空間的欠陥特徴は、統計的または画像ベースの認識技術の任意の組み合わせを使用して識別され得る。
1つの実施形態において、不合格ダイ、欠陥スコア、および重み付き欠陥の場所(例えば、ゼロに重み付けされず、ニューサンス欠陥として分類される欠陥の場所)の任意の組み合わせを含むダイマップが、画像ベースの空間的特徴認識アルゴリズムへ画像として提供され得る。さらには、画像ベースの空間的特徴アルゴリズムは、ルールベースの技術、パターンマッチング技術、または機械学習技術を含むがこれらに限定されない、当該技術分野において知られる任意のタイプの空間的特徴認識アルゴリズムを含み得る。例えば、ルールベースの技術は、欠陥クラスタ(例えば、試料上のある特定の領域内の欠陥)または規定の特徴(例えば、線、弧、輪、または同様のもの)に沿って位置する欠陥を識別し得る。別の例として、パターンマッチング技術は、既知の欠陥特徴(例えば、らせん、弧、切れ目特徴、または同様のもの)についての欠陥分布を分析し得る。さらには、いくつかの実施形態において、層特有の情報が、空間的欠陥特徴のパターン識別を促進するために利用され得る。例えば、特定の層は、その層と関連付けられた製作ステップに共通した既知のウェハレベル特徴を有するということがあり得る。例証として、渦形状または湾曲した欠陥特徴は、ケミカルメカニカル平坦化(CMP)またはスピンオン膜堆積が利用される層には一般的であり得る。このようにして、空間的欠陥特徴認識のために使用される技術は、試料層によって様々であり得る。
別の実施形態において、空間的欠陥特徴は、統計学的な外れ値検出アルゴリズムを使用して識別される。別の実施形態において、空間的欠陥特徴は、少なくとも部分的にユーザ入力またはユーザ誘導入力を通じて識別される。例えば、ダイマップは、ユーザインターフェース116を使用して入力され得る空間パターンの識別のためにユーザに提示され得る。別の例として、ユーザは、レビューおよび/または修正のために、アルゴリズムで識別された空間パターンの結果を提示され得る。
これより図8A~図9Cを参照すると、欠陥誘導G-PATが、本開示の1つ以上の実施形態に従ってより詳細に説明される。
図8A~図8Bは、電気的試験の不合格により識別される不合格ダイに基づいた従来のG-PAT方法論を改善するための欠陥の使用を概念的に例証する。図8Aは、本開示の1つ以上の実施形態による、スタンドアロンG-PAT技術を用いて外れ値ダイを識別することの概略図である。図8Aは、試料104にわたって分布される多くのダイ804を伴う試料104の第1の上面図802を含み、電気的試験で不合格となるダイは、不合格ダイ806として識別され、閉じた(塗りつぶした)「X」で例証される。図8Aは、試料104の第2の上面図808をさらに含み、開いた「X」で印される不合格ダイ806に近接したダイは、スタンドアロンG-PAT技術によって外れ値ダイ810として識別され、選り分けられる。このシミュレーションでは、従来のG-PATは、不合格ダイ806に隣接するすべてのダイを外れ値ダイ810として識別する。
図8Bは、本開示の1つ以上の実施形態による、欠陥誘導G-PAT技術を用いて外れ値ダイを識別することの概略図である。図8Bは、試料104の第2の上面図812を含み、これは図8Aの第1の上面図802に類似するが、重み付き欠陥814のオーバーレイ、ならびに試料104上の4つのひっかき傷と関連付けられた空間的欠陥特徴のオーバーレイをさらに含む。1つの実施形態において、ひっかき傷と関連付けられた空間的欠陥特徴816が識別される。例えば、空間的欠陥特徴816は、不合格ダイ806の空間パターン、重み付き欠陥814の空間パターン、または欠陥スコアに基づいて識別される外れ値ダイの空間パターンの任意の組み合わせに基づいて識別され得る。
図8Bは、試料104の第2の上面図818をさらに含み、欠陥誘導G-PATを使用して識別される外れ値ダイ810は、開いた「X」で印される。図8Bにおいて、不合格ダイ806は、少なくとも部分的に重み付き欠陥814および/または関連した欠陥スコアによって識別可能である試料104にわたる湾曲したひっかき傷と関連付けられたより大きい空間的欠陥特徴816と関連付けられる。このようにして、外れ値ダイ810のセットは、空間的欠陥特徴816(例えば、ひっかき傷)と関連した根本原因により精密に関連し得るダイを含み得る。例えば、図8Bは、図8Aの従来のG-PAT方法論において識別されない共通ひっかき傷経路と関連付けられる不合格ダイ806の2つのセットの間の外れ値ダイ810のグループ820の識別を例証する。このようにして、欠陥誘導G-PATは、見込みある信頼性問題によりダイを識別することによってアンダーキルを低減した。別の例として、外れ値ダイ810のセットは、ひっかき傷の空間的欠陥特徴816の間に半径方向に位置するダイ822(図8Aに示される)を、これらのダイがひっかき傷によって影響を受ける可能性が低いため、含まない。これらのダイが図8Aでは外れ値ダイ810として識別されたことを考えると、図8Bの欠陥誘導手法は、オーバーキルを低減した。
図9A~図9Cは、本開示の1つ以上の実施形態による、3つの例となるダイに対する欠陥誘導G-PAT方法論の実験的実施を例証する。図9A~図9Cは、試料104上のダイ910にわたる重み付き欠陥908(例えば、重み付き欠陥モデルに基づいて非ニューサンス欠陥と見なされる欠陥)を含むダイマップ902、904、906を含む。様々なダイレベル情報もダイマップに含まれ得る。例えば、電気的試験で不合格となるE-test不合格ダイ912は、左下から右上へ斜めの斜線入りの塗りつぶしで例証される。別の例として、E-test不合格ダイ912へのG-PAT技術の適用にのみ基づいて識別される従来のG-PAT外れ値ダイ914は、水平の斜線入りで例証される。別の例として、重み付き欠陥908によって導かれるG-PAT方法論に基づいて識別される欠陥誘導G-PAT外れ値ダイ916は、破線ハッシュ付きで例証される。追加的に、図示されないが、図9A~図9Cに例証されるものなどのダイマップは、欠陥スコアを含み得る。例えば、ダイは、欠陥スコアに基づいて、色付きである、斜線入りである、または別途指定され得る。
1つの実施形態において、限定されるものではないが、図9A~図9Cに例証されるものなどのダイマップは、空間的欠陥特徴の検出のための入力として提供される。このようにして、空間的欠陥特徴は、共通の根本原因と関連付けられた欠陥のグループを識別し得、これが、次いで、これらの空間的欠陥特徴と関連付けられた外れ値ダイを決定するためのG-PAT方法論を導くために使用され得る。例えば、空間的欠陥特徴は、電気的試験に合格し得るが、それにもかかわらず、群内の他のダイよりも高い初期故障の可能性を有し得る(例えば、潜在的欠陥を有する)外れ値ダイの識別のために、電気的試験データ(例えば、E-test不合格ダイ912)と組み合わせられ得るが、これは必須ではない。
図9A~図9Cに例証されるように、E-test不合格ダイ912にのみ基づいた従来のG-PAT技術は、一般的には、空間的欠陥特徴と関連付けられた著しく危険な状態のダイを捕捉することができない場合がある。例えば、従来のG-PAT外れ値ダイ914は、不合格ダイ806によって大きく囲まれるか、エッジに近い欠陥クラスタ918と関連付けられたいくつかのダイを適切に含む。しかしながら、従来のG-PAT技術は、多くの場合、欠陥クラスタ918の全範囲を捕捉することができなかった。さらには、従来のG-PAT技術は、多くの場合、複数のダイに広がる長い線形または湾曲ひっかき傷パターン920に沿って位置するダイを、特にひっかき傷パターンが斜め方向にダイにわたって広がるとき、捕捉することができなかった。対照的に、これらのダイは、本明細書に開示されるような欠陥誘導手法を使用して捕捉されており、欠陥誘導G-PAT外れ値ダイ916のセットに含まれる。
対照的に、そのようなダイは、欠陥誘導G-PAT手法によってより確実に捕捉され、欠陥誘導G-PAT外れ値ダイ916に含まれる。図9A~図9C内の欠陥誘導G-PAT外れ値ダイ916は、欠陥誘導手法の利点を明白に差別化するために、従来のG-PAT技術によって従来のG-PAT外れ値ダイ914として識別されない外れ値ダイを例証するにすぎないということを本明細書において留意されたい。図9A~図9Cには図示されないが、欠陥誘導G-PAT外れ値ダイ916はまた、図8Aおよび図8Bに関して概して説明されるような従来のG-PAT外れ値ダイ914のうちの少なくともいくつかを含み得るが、必ずしもすべて含むわけではない。
これより図3Aおよび図3Bを全体的に参照すると、重み付き欠陥に基づいて外れ値ダイのセットを識別する(例えば、方法300のステップ304)ための多数の技術が、本明細書に開示されている。本明細書に提供される特定の例および例証は、例証の目的のためだけに提供され、本開示に対する限定として解釈されるべきではないということを理解されたい。
異なる技術は、特定の欠陥への感度、スループット、または計算要件を含む、任意の数の因子に関連した異なる利点および欠点を有し得るということが本明細書ではさらに企図される。
1つの実施形態において、方法300は、複数の異なる技術を使用してステップ304を反復することを含み得、各反復は、外れ値ダイの異なる候補セットを提供する。次いで、方法300は、候補セットに基づいて外れ値ダイの出力セットを識別するステップをさらに含み得る。この点に関して、外れ値ダイの出力セットは、異なる手法の様々な強みを利用するためにアンサンブル手法を使用して生成され得る。さらには、アンサンブル手法は、外れ値ダイの選択においてより大きい確信を提供し得、このことが、異なる技術を通じて多種多様の欠陥タイプおよびクラスを捕捉することによってアンダーキルを同時に低減し得、任意の1つの技術と関連付けられたオーバーキルの影響を制限することによってオーバーキル全体を低減し、高リスクダイを正確に識別することによって生産ライン全体の信頼性を改善する。
さらには、外れ値ダイの出力セットは、様々な手法を使用して候補セットに基づいて生成され得る。例えば、特定のダイは、特定のダイが外れ値ダイの選択された数の候補セット(例えば、2つ以上、3つ以上、または同様のもの)において識別される場合、外れ値ダイの出力セットにおいて分類され得る。この手法を使用すると、複数の技術による特定のダイの識別は、分類の確信を増大させ得る。同様に、技術のうちの1つ(または比較的小さい数)によって識別されるダイは、比較的より低いリスクを有し得る。別の例として、様々な技術自体(および欠陥の関連した候補セット)は、最終決定において重み付けされ得る。例えば、特定の技術が、特定の欠陥タイプ(例えば、キラー欠陥、ひっかき傷欠陥、または同様のもの)の識別によく適している場合、その技術によって識別されるダイは、これらの欠陥タイプの正確な検出を促進するためにより高い重みを与えられ得る。
本明細書に説明される主題は、時として、他の構成要素内に含まれる、またはこれと接続される、異なる構成要素を例証する。そのような描写されたアーキテクチャは単に例示であるということ、および実際には、同じ機能性を達成する多くの他のアーキテクチャが実装され得ることを理解されたい。概念的意味では、同じ機能性を達成するための構成要素の任意の配置は、所望の機能性が達成されるように、効果的に「関連付けられる」。故に、特定の機能性を達成するために本明細書内では組み合わされる任意の2つの構成要素は、アーキテクチャまたは中間構成要素に関わりなく、所望の機能性が達成されるように互いと「関連付けられている」と捉えられ得る。同様に、そのように関連付けられた任意の2つの構成要素はまた、所望の機能性を達成するために、互いと「接続」または「結合」されていると見なされ得、そのように関連付けられることが可能な任意の2つの構成要素はまた、所望の機能性を達成するために、互いと「結合可能である」と見なされ得る。結合可能であることの特定の例は、物理的に対話可能なおよび/もしくは物理的に対話する構成要素ならびに/またはワイヤレスで対話可能なおよび/もしくはワイヤレスで対話する構成要素ならびに/または論理的に対話可能なおよび/もしくは論理的に対話する構成要素を含むが、これらに限定されない。
本開示およびその付随する利点の多くは先述の説明によって理解されるものであり、また、様々な変更が、開示された主題から逸脱することなく、またはその重要な利点のすべてを犠牲にすることなく、構成要素の形態、構造、および配置においてなされ得ることは明白であると考えられる。説明される形態は、単に例示であり、そのような変更を包含する、および含むことが以下のクレームの意図である。さらには、本発明は添付のクレームによって規定されるということを理解されたい。

Claims (33)

  1. 1つ以上のインライン試料分析ツールに通信可能に結合される制御器を備える、検査システムであって、前記制御器は、1つ以上のプロセッサを含み、前記1つ以上のプロセッサは、
    前記1つ以上のインライン試料分析ツールのうちの少なくとも1つから受信されるデータに基づいて、ダイの群内の欠陥を識別すること、
    重み付き欠陥モデルを使用して前記識別された欠陥に重みを割り当てることであって、前記重み付き欠陥モデルは、前記ダイの信頼性に対する前記識別された欠陥の予測される影響を示す重みを、前記識別された欠陥に割り当てる、割り当てること、
    前記群内のそれぞれのダイにおける前記重み付き欠陥を集めることによって、前記群内の前記ダイのための欠陥スコアを生成すること、および
    前記群内の前記ダイのための前記欠陥スコアに基づいて外れ値ダイのセットを決定することであって、前記外れ値ダイのセットの少なくともいくつかは、前記群から分離される、決定することを、前記1つ以上のプロセッサに行わせるプログラム命令を実行するように構成される、検査システム。
  2. 請求項1に記載の検査システムであって、前記1つ以上のインライン試料分析ツールは、
    検査ツールまたは計測ツールのうちの少なくとも一方を備える、検査システム。
  3. 請求項1に記載の検査システムであって、前記外れ値ダイのセットのうちの少なくともいくつかを前記群から分離することは、
    前記分離されたダイを流通サプライから除去することを含む、検査システム。
  4. 請求項1に記載の検査システムであって、前記外れ値ダイのセットのうちの少なくともいくつかを前記群から分離することは、
    前記分離されたダイを1つ以上の性能試験の対象とすることを含む、検査システム。
  5. 請求項1に記載の検査システムであって、前記外れ値ダイのセットのうちの少なくともいくつかを前記群から分離することは、
    前記外れ値ダイのセットの少なくとも前記欠陥スコアをレビューのためにユーザに提供することを含む、検査システム。
  6. 請求項5に記載の検査システムであって、前記外れ値ダイのうちの少なくともいくつかを前記群から分離することは、
    前記群の残部の前記欠陥スコアをレビューのために前記ユーザに提供することをさらに含む、検査システム。
  7. 請求項1に記載の検査システムであって、前記群は、
    試料内のダイ、ロット内の複数の試料内のダイ、または複数のロット内の試料内のダイのうちの少なくとも1つを含む、検査システム。
  8. 請求項1に記載の検査システムであって、重み付き欠陥モデルを使用して、前記識別された欠陥に重みを割り当てることは、
    前記識別された欠陥の1つ以上の測定された特性に基づいて、重み付き欠陥モデルを使用して、前記識別された欠陥に重みを割り当てることを含む、検査システム。
  9. 請求項8に記載の検査システムであって、前記識別された欠陥の前記1つ以上の測定された特性は、
    設計仕様からの逸脱、欠陥タイプ、欠陥クラス、または欠陥深刻度のうちの少なくとも1つを含む、検査システム。
  10. 請求項1に記載の検査システムであって、重み付き欠陥モデルを使用して前記識別された欠陥に重みを割り当てることは、
    特定の欠陥と1つ以上の追加の識別された欠陥との間の関係性に基づいて、重み付き欠陥モデルを使用して、前記識別された欠陥に重みを割り当てることを含む、検査システム。
  11. 請求項10に記載の検査システムであって、前記特定の欠陥と1つ以上の追加の識別された欠陥との間の前記関係性は、
    特定の層における欠陥密度、複数の層にわたる特定の場所における欠陥密度、または空間的欠陥パターンのうちの少なくとも1つを含む、検査システム。
  12. 請求項1に記載の検査システムであって、重み付き欠陥モデルを使用して前記識別された欠陥に重みを割り当てることは、
    前記識別された欠陥の周囲の1つ以上の層の測定された特性に基づいて、重み付き欠陥モデルを使用して、前記識別された欠陥に重みを割り当てることを含む、検査システム。
  13. 請求項12に記載の検査システムであって、前記識別された欠陥の周囲の1つ以上の層の前記測定された特性は、
    前記識別された欠陥の周囲の1つ以上のパターン化された特徴部の層厚、層組成、層平坦性、層地形、層抵抗性、局部的な応力測定値、または臨界寸法測定値のうちの少なくとも1つを含む、検査システム。
  14. 請求項1に記載の検査システムであって、重み付き欠陥モデルを使用して前記識別された欠陥に重みを割り当てることは、
    1つ以上の規定の保護領域内の場所に基づいて、重み付き欠陥モデルを使用して、前記識別された欠陥に重みを割り当てることを含む、検査システム。
  15. 請求項14に記載の検査システムであって、前記1つ以上の保護領域のうちの少なくとも1つは、
    電気的試験ツールによって試験されない1つ以上のテストエスケープ領域を含み、前記重み付き欠陥モデルは、前記1つ以上のテストエスケープ領域内の欠陥の識別を促進するために、前記1つ以上のテストエスケープ領域内の欠陥に比較的高い重みを割り当てる、検査システム。
  16. 請求項1に記載の検査システムであって、重み付き欠陥モデルを使用して前記識別された欠陥に重みを割り当てることは、
    欠陥属性のライブラリまたは機械学習技術のうちの少なくとも一方による信頼性問題のグランドトゥルース表示に基づいて、重み付き欠陥モデルを使用して、前記識別された欠陥に重みを割り当てることを含む、検査システム。
  17. 請求項1に記載の検査システムであって、重み付き欠陥モデルを使用して前記識別された欠陥に重みを割り当てることは、
    前記識別された欠陥を選択された数の重み付きクラスへと分類することを含む、検査システム。
  18. 請求項17に記載の検査システムであって、前記選択された数の重み付きクラスは、3つの重み付きクラスを含む、検査システム。
  19. 請求項17に記載の検査システムであって、前記重み付きクラスのうちの少なくとも1つは、即時故障または初期故障のうちの少なくとも一方を引き起こすことが予測されるキラー欠陥を含む、検査システム。
  20. 請求項17に記載の検査システムであって、前記重み付きクラスのうちの少なくとも1つは、ゼロに重み付けされるニューサンス欠陥を含む、検査システム。
  21. 請求項1に記載の検査システムであって、前記群内の前記ダイのための前記欠陥スコアに基づいて外れ値ダイのセットを決定することは、
    前記欠陥スコアに基づいて前記群内の前記ダイをソートすること、および
    前記ソートされた欠陥スコアに基づいて前記外れ値ダイのセットを前記群の残部から区別する前記欠陥スコアの切り捨て値を決定することを含む、検査システム。
  22. 請求項21に記載の検査システムであって、前記ソートされたダイに基づいて前記外れ値ダイのセットを前記群の残部から区別する前記欠陥スコアの切り捨て値を決定することは、
    前記ソートされた欠陥スコアをプロットする外れ値グラフを生成すること、および
    前記外れ値グラフに基づいて前記外れ値ダイのセットを前記群の残部から区別する前記欠陥スコアの切り捨て値を決定することを含む、検査システム。
  23. 請求項1に記載の検査システムであって、前記群内の前記ダイのための前記欠陥スコアに基づいて外れ値ダイのセットを決定することは、
    選択された閾値を上回る欠陥スコアを有する前記群内のダイを前記外れ値ダイのセットへと分類することを含む、検査システム。
  24. 請求項23に記載の検査システムであって、前記群内の前記ダイのための前記欠陥スコアに基づいて外れ値ダイのセットを決定することは、
    上限に基づいて前記外れ値ダイのセット内のダイの数を制限することをさらに含み、前記上限は、経済的な制限または歩留り制限のうちの少なくとも一方に基づいて決定される、検査システム。
  25. 請求項1に記載の検査システムであって、前記群内の前記ダイのための前記欠陥スコアに基づいて外れ値ダイのセットを決定することは、
    ダイの訓練群に基づいて全体的欠陥限界を規定すること、および
    前記全体的欠陥限界を上回る欠陥スコアを有する前記群内のダイを前記外れ値ダイのセットへと分類することを含む、検査システム。
  26. 請求項25に記載の検査システムであって、
    前記全体的欠陥限界に合格するダイの群に基づいて動的な欠陥限界を規定すること、および
    前記動的な欠陥限界を上回る欠陥スコアを有する前記群内のダイを前記外れ値ダイのセットへとさらに分類することをさらに含む、検査システム。
  27. 請求項1に記載の検査システムであって、前記群内の前記ダイのための前記欠陥スコアに基づいて外れ値ダイのセットを決定することは、
    前記群の試料内の前記ダイと関連付けられた前記重み付き欠陥または前記欠陥スコアのうちの少なくとも一方を含むダイマップを生成すること、
    前記試料内の前記ダイと関連付けられた前記重み付き欠陥または前記欠陥スコアのうちの少なくとも一方に基づいて前記試料上の1つ以上の空間的欠陥特徴を識別すること、および
    前記外れ値ダイのセットにおいて前記1つ以上の空間的欠陥特徴内の欠陥を分類することを含む、検査システム。
  28. 請求項27に記載の検査システムであって、前記ダイマップは、電気的試験で不合格になる不合格ダイをさらに含み、前記試料上の1つ以上の空間的欠陥特徴を識別することは、
    前記不合格ダイに少なくとも部分的に基づいて前記試料上の1つ以上の空間的欠陥特徴を識別することを含む、検査システム。
  29. 請求項1に記載の検査システムであって、前記群は、
    電気的試験に合格するダイを含む、検査システム。
  30. 請求項1に記載の検査システムであって、前記システムは、
    1つ以上の試料分析ツールのうちの少なくとも1つをさらに備える、検査システム。
  31. 1つ以上のインライン試料分析ツールから受信される検査データに基づいてダイの群内の欠陥を識別すること、
    重み付き欠陥モデルを使用して、前記識別された欠陥に重みを割り当てることであって、前記重み付き欠陥モデルは、前記ダイの信頼性に対する前記識別された欠陥の予測される影響を示す重みを、前記識別された欠陥に割り当てる、割り当てること、
    前記群内のそれぞれのダイ内の前記重み付き欠陥を集めることによって、前記群内の前記ダイのための欠陥スコアを生成すること、および
    前記群内の前記ダイのための前記欠陥スコアに基づいて外れ値ダイのセットを決定することであって、前記外れ値ダイのセットの少なくともいくつかは、前記群から分離される、決定することを含む、検査方法。
  32. 1つ以上のインライン試料分析ツールに通信可能に結合される制御器を備える検査システムであって、前記制御器は、1つ以上のプロセッサを含み、前記1つ以上のプロセッサは、
    前記1つ以上のインライン試料分析ツールから受信される検査データに基づいてダイの群内の欠陥を識別すること、
    2つ以上の重み付き欠陥モデルを使用して前記群内の候補外れ値ダイの2つ以上のセットを識別することであって、前記2つ以上の重み付き欠陥モデルのうちの特定の重み付き欠陥モデルを使用して前記候補外れ値ダイの2つ以上のセットのうちの特定のセットを識別することは、
    前記特定の重み付き欠陥モデルを使用して、前記識別された欠陥に重みを割り当てることであって、前記特定の重み付き欠陥モデルは、前記ダイの信頼性に対する前記識別された欠陥の予測される影響を示す重みを、前記識別された欠陥に割り当てる、割り当てることと、
    前記群内のそれぞれのダイ内の前記重み付き欠陥を集めることによって、前記群内の前記ダイのための欠陥スコアを生成することと、
    前記群内の前記ダイのための前記欠陥スコアに基づいて前記候補外れ値ダイの2つ以上のセットのうちの特定のセットを決定することと、を含む、識別すること、および
    前記候補外れ値ダイの2つ以上のセットに基づいて外れ値ダイの出力セットを決定することであって、前記出力セット外れ値ダイのうちの少なくともいくつかは、前記群から分離される、決定することを前記1つ以上のプロセッサに行わせるプログラム命令を実行するように構成される、検査システム。
  33. 請求項32に記載の検査システムであって、前記候補外れ値ダイの2つ以上のセットに基づいて外れ値ダイの出力セットを決定することは、
    前記外れ値ダイの出力セット内の前記候補外れ値ダイの2つ以上のセットの少なくとも選択された数において識別されるダイを分類することを含む、検査システム。
JP2022542353A 2020-01-12 2021-01-11 高度なインライン部品平均試験 Active JP7460775B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202062959984P 2020-01-12 2020-01-12
US62/959,984 2020-01-12
US17/101,856 2020-11-23
US17/101,856 US11293970B2 (en) 2020-01-12 2020-11-23 Advanced in-line part average testing
PCT/US2021/012875 WO2021142400A1 (en) 2020-01-12 2021-01-11 Advanced in-line part average testing

Publications (3)

Publication Number Publication Date
JP2023509787A true JP2023509787A (ja) 2023-03-09
JPWO2021142400A5 JPWO2021142400A5 (ja) 2023-12-07
JP7460775B2 JP7460775B2 (ja) 2024-04-02

Family

ID=76760448

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022542353A Active JP7460775B2 (ja) 2020-01-12 2021-01-11 高度なインライン部品平均試験

Country Status (7)

Country Link
US (1) US11293970B2 (ja)
JP (1) JP7460775B2 (ja)
KR (1) KR20220127834A (ja)
CN (1) CN114930511A (ja)
DE (1) DE112021000600T5 (ja)
IL (1) IL294468A (ja)
WO (1) WO2021142400A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11681903B2 (en) 2019-10-31 2023-06-20 Micron Technology, Inc. Spike detection in memristor crossbar array implementations of spiking neural networks
US11668797B2 (en) 2019-12-18 2023-06-06 Micron Technology, Inc. Intelligent radar electronic control units in autonomous vehicles
US11754625B2 (en) * 2020-01-30 2023-09-12 Kla Corporation System and method for identifying latent reliability defects in semiconductor devices
US11947359B2 (en) * 2020-02-14 2024-04-02 Micron Technology, Inc. Intelligent lidar sensors for autonomous vehicles
US11656274B2 (en) 2021-02-15 2023-05-23 Kla Corporation Systems and methods for evaluating the reliability of semiconductor die packages
US11614480B2 (en) * 2021-06-08 2023-03-28 Kla Corporation System and method for Z-PAT defect-guided statistical outlier detection of semiconductor reliability failures

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265232B1 (en) * 1998-08-21 2001-07-24 Micron Technology, Inc. Yield based, in-line defect sampling method
US6367040B1 (en) * 1999-01-11 2002-04-02 Siemens Aktiengesellschaft System and method for determining yield impact for semiconductor devices
JP3734392B2 (ja) * 1999-10-29 2006-01-11 松下電器産業株式会社 半導体集積回路の故障検査方法及びレイアウト方法
JP2013055092A (ja) * 2011-09-01 2013-03-21 Renesas Electronics Corp スクリーニング方法、スクリーニング装置およびプログラム
JP3833982B2 (ja) * 2002-10-03 2006-10-18 株式会社東芝 テストパターン選択装置、テストパターン選択方法、及びテストパターン選択プログラム
US6947806B2 (en) * 2003-09-04 2005-09-20 Promos Technologies Inc. System and method for effective yield loss analysis for semiconductor wafers
JP3940718B2 (ja) * 2003-10-30 2007-07-04 株式会社東芝 試験装置、良否判定基準設定装置、試験方法及び試験プログラム
US7023230B1 (en) * 2003-11-03 2006-04-04 Lsi Logic Corporation Method for testing IDD at multiple voltages
US7340359B2 (en) * 2005-05-02 2008-03-04 Optimaltest Ltd Augmenting semiconductor's devices quality and reliability
US7308669B2 (en) * 2005-05-18 2007-12-11 International Business Machines Corporation Use of redundant routes to increase the yield and reliability of a VLSI layout
US7570796B2 (en) * 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
JP2008145226A (ja) * 2006-12-08 2008-06-26 Olympus Corp 欠陥検査装置及び欠陥検査方法
WO2008081227A1 (en) * 2007-01-05 2008-07-10 Freescale Semiconductor, Inc. Method and apparatus for designing an integrated circuit
US8140301B2 (en) * 2007-04-30 2012-03-20 International Business Machines Corporation Method and system for causal modeling and outlier detection
JP5022174B2 (ja) 2007-10-22 2012-09-12 株式会社日立製作所 欠陥分類方法及びその装置
US8042073B1 (en) * 2007-11-28 2011-10-18 Marvell International Ltd. Sorted data outlier identification
JP4881332B2 (ja) * 2008-02-15 2012-02-22 株式会社東芝 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法
JP5853738B2 (ja) 2012-02-03 2016-02-09 Jfeスチール株式会社 表面欠陥検査方法および表面欠陥検査装置
US10192303B2 (en) * 2012-11-12 2019-01-29 Kla Tencor Corporation Method and system for mixed mode wafer inspection
US9390494B2 (en) * 2012-12-13 2016-07-12 Kla-Tencor Corporation Delta die intensity map measurement
US9098891B2 (en) * 2013-04-08 2015-08-04 Kla-Tencor Corp. Adaptive sampling for semiconductor inspection recipe creation, defect review, and metrology
TWI483216B (zh) * 2013-08-16 2015-05-01 Nat Univ Tsing Hua 晶圓圖之分析系統及其分析方法
US9767548B2 (en) * 2015-04-24 2017-09-19 Kla-Tencor Corp. Outlier detection on pattern of interest image populations
US10451563B2 (en) * 2017-02-21 2019-10-22 Kla-Tencor Corporation Inspection of photomasks by comparing two photomasks
US10761128B2 (en) * 2017-03-23 2020-09-01 Kla-Tencor Corporation Methods and systems for inline parts average testing and latent reliability defect detection
US10867877B2 (en) * 2018-03-20 2020-12-15 Kla Corporation Targeted recall of semiconductor devices based on manufacturing data

Also Published As

Publication number Publication date
TW202135190A (zh) 2021-09-16
JP7460775B2 (ja) 2024-04-02
WO2021142400A1 (en) 2021-07-15
DE112021000600T5 (de) 2022-12-08
US20210215753A1 (en) 2021-07-15
CN114930511A (zh) 2022-08-19
KR20220127834A (ko) 2022-09-20
IL294468A (en) 2022-09-01
US11293970B2 (en) 2022-04-05

Similar Documents

Publication Publication Date Title
JP7460775B2 (ja) 高度なインライン部品平均試験
JP5460662B2 (ja) 領域決定装置、観察装置または検査装置、領域決定方法および領域決定方法を用いた観察方法または検査方法
US7760929B2 (en) Grouping systematic defects with feedback from electrical inspection
US8194968B2 (en) Methods and systems for using electrical information for a device being fabricated on a wafer to perform one or more defect-related functions
KR101285967B1 (ko) 검사 데이터와 조합하여 설계 데이터를 활용하는 방법 및시스템
JP5405453B2 (ja) 設計データ領域での検査データの位置を決める方法と装置
KR102386536B1 (ko) 시편 상의 관심 패턴의 하나 이상의 특성의 결정
EP2394295A2 (en) Selecting one or more parameters for inspection of a wafer
JP2001326263A (ja) ウェーハー表面の構造欠陥を査定する方法
TWI617816B (zh) 晶圓的可適性電性測試
TW201710697A (zh) 在邏輯晶片中基於電壓對比之錯誤及缺陷推導
CN111125985B (zh) 系统故障定位系统和方法
US20090082979A1 (en) Defect analyzer and defect analyzing method
JP2023554343A (ja) 半導体デバイスにおける欠陥ベースの試験カバレッジギャップを自動的に識別するためのシステムおよび方法
CN114930513A (zh) 用于识别半导体装置中的潜在可靠性缺陷的系统及方法
TWI836175B (zh) 先進在線零件平均測試
US11899065B2 (en) System and method to weight defects with co-located modeled faults
KR20180125173A (ko) 전기적 설계 의도에 기초한 결함 분류 시스템 및 방법
CN116917749A (zh) 用于半导体缺陷引导预烧及系统级测试的系统及方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231129

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231129

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20231129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240321

R150 Certificate of patent or registration of utility model

Ref document number: 7460775

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150