JP2023508676A - ウェアレベリングを考慮したメモリ操作 - Google Patents

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Abstract

本明細書に記載されるように、装置は、第１の部分、第２の部分、及び第３の部分を含むメモリを含み得る。装置はまた、バッファメモリに格納された第１の論理対物理テーブルを含むメモリコントローラを含み得る。メモリコントローラは、第１の部分が第２の部分に連続的にアクセスされることを判定し得、第１の論理対物理テーブルを調整して、メモリコントローラによって実行されるメモリトランザクションが第１の部分ではなく第３の部分にアクセスするようにし得る。

Description

このセクションは、以下に説明及び／または主張される本技術の様々な態様に関連し得る技術の様々な態様を読者に紹介することを意図している。この論述は、本開示の様々な態様のより良い理解を容易にするための背景情報を読者に提供するのに役立つと考えられる。したがって、これらの陳述は、先行技術の承認としてではなく、この観点から読まれるべきであると理解されるべきである。
一般に、コンピューティングシステムは、１つまたは複数のプロセッサまたは他の適切なコンポーネントなどの処理回路、及びチップまたは集積回路などのメモリデバイスを含む。処理回路にアクセス可能なデータを格納するために、デュアルインラインメモリモジュール（ＤＩＭＭ）などのメモリモジュールで１つまたは複数のメモリデバイスを使用できる。例えば、コンピューティングシステムへのユーザの入力に基づいて、処理回路は、メモリモジュールがそのメモリデバイスからのユーザの入力に対応するデータを検索することを要求することができる。場合によっては、検索されたデータは、ファームウェア、または操作を実行するために処理回路によって実行可能な命令を含み得、及び／または操作のための入力として使用されるデータを含み得る。さらに、場合によっては、操作から出力されたデータは、例えば、後続の検索を可能にするために、メモリに格納されることがある。ファームウェアが不揮発性メモリ（メディア、ストレージなど）から取得される場合、メモリに保存されている情報の取得パターンは非効率的である可能性がある。各メモリチップは、メモリバンクと呼ばれることもあるサブユニットで構成されている。メモリバンクは入出力回路を共有する場合があるが、それ以外の場合は互いに独立して動作する場合がある。このようにして、コンピューティングシステムは、別のメモリバンクの一部を参照することなく、あるメモリバンクの一部を参照することができる。メモリユニットは、単一のメモリチップまたはメモリチップの集合体であり得る。メモリユニットは、メモリの「バンク」で構成されていると考えることができる。メモリバンクは独立して動作し得るため、あるメモリバンクへの読み取りまたは書き込み命令は、別のメモリバンクが前の読み取り／書き込み命令の処理でビジー状態のときに実行を続行する場合がある。これは、メモリチップが複数のバンクで同時に動作する可能性があることを意味する。ただし、操作が同じバンクに発せられた場合、メモリチップは、いずれかの前の操作が終了するまで次の操作の処理を待機する場合がある。したがって、所与のメモリシステム（例えば、１つまたは複数のメモリユニット）の読み取り／書き込み速度は、メモリ間で転送されるデータが異なるバンクにわたってどのように分散されるかに依存し得る。例えば、すべてのデータが同じバンクに格納されている場合、メモリの操作の実行に使用される期間の合計は、データが複数のバンクで保存及び／または分散されるときにメモリの操作の実行に使用される期間の合計に比べて長くなると予想される。
ストレージシステムでは、アドレス変換テーブルを使用して、メモリアドレスを論理から物理アドレスにマップすることができる。例えば、データ（例えば、メモリに格納されている情報）は、論理対物理（Ｌ２Ｐ）変換テーブルを使用して、メモリの論理アドレスから物理アドレスにマッピングできる。時間の経過と共に、メモリアクセスのパターンに応じて、メモリの一部の物理アドレスがメモリの他の物理アドレスよりも頻繁にアクセスされる可能性があり、これは、メモリの他の部分よりも相対的に速い速度で、よりアクセスされた物理アドレスに対応するメモリの部分を経年劣化させ得る。メモリの不均一な経年劣化は、一般に望ましくない。より効率的なメモリアクセス操作は、メモリ管理操作を改善し（例えば、パフォーマンスを改善し、メモリの操作を実行するために使用される時間量を削減する）、ウェアレベリングを改善する（例えば、不均一なアクセスパターンを削減する、メモリの不均一な経年劣化を促すアクセスパターンを均一化する）ことが望ましい場合がある。
本開示の様々な態様は、以下の詳細な説明を読み、以下の図面を参照すると、よりよく理解され得る。
実施形態による、クライアントデバイス及び１つまたは複数のコンピューティングデバイスを含むコンピューティングシステムのブロック図である。 実施形態による、図１のコンピューティングデバイスで使用することができるメモリモジュールのブロック図である。 実施形態による、メモリモジュールが比較的不均一なアクセスパターンによって影響を受けるような持続期間の後の、図２のメモリモジュールのブロック図である。 実施形態による、現在の論理対物理テーブル（Ｌ２Ｐテーブル）を調整して、不均一なアクセスパターンを先制的に補償するように動作する、図２のメモリモジュールのコントローラの図である。 実施形態による、不均一なアクセスパターンを先制的に補償するために図４のコントローラを操作するためのプロセスのフローチャートである。
本開示の様々な実施形態の要素を導入するとき、「１つの（ａ）」、「１つの（ａｎ）」、「その（ｔｈｅ）」、及び「該（ｓａｉｄ）」という冠詞は、１つ以上の要素が存在することを意味することが意図される。「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、及び「有する」という用語は、包括的であることが意図され、列挙される要素以外の追加の要素が存在し得ることを意味する。本明細書に記載される本実施形態の１つまたは複数の特定の実施形態を、以下に説明する。これらの実施形態の簡潔な説明を提供するために、実際の実装の全ての特徴が本明細書に記載してはいない。任意のエンジニアリングまたは設計プロジェクトにおけるように、このような実際の実装の開発では、実装ごとに異なり得るシステム関連の制約及びビジネス関連の制約に準拠することなどの、開発者固有の目標を達成するために、実装固有の多数の決定を行う必要があるということを理解されたい。さらに、そのような開発努力は複雑で時間がかかる可能性があるが、それにもかかわらず、本開示の利益を有する通常の技術者にとって、設計、製作、及び製造の日常的な作業であるであろうことを理解されたい。
一般に、コンピューティングシステムのハードウェアは、１つまたは複数のプロセッサ及び／または１つまたは複数のメモリデバイス（例えば、チップとして、集積回路として）を使用して実装される処理回路及びメモリを含む。コンピューティングシステムの動作中、処理回路は、例えば、ユーザの入力に基づいて対応する命令を実行することによって様々な動作（例えば、タスク）を実行し、入力データに対して動作を実行することによって出力データを決定することができる。コンピューティングシステムの動作を容易にするために、処理回路にアクセス可能なデータは、メモリデバイスが入力データ、出力データ、実行可能命令を示すデータ、またはそれらの任意の組み合わせを格納するように、メモリデバイスに格納され得る。
さらに、場合によっては、メモリデバイスは異なるメモリのタイプを使用して実装されることがある。例えば、メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）などの揮発性メモリとして実装できる。あるいは、メモリデバイスは、フラッシュ（例えば、ＮＡＮＤ、ＮＯＲ）メモリ、相変化メモリ（例えば、３Ｄ ＸＰｏｉｎｔ（商標））、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）などの不揮発性メモリとして実装できる。いずれの場合でも、メモリデバイスは、一般に、チャネル（例えば、データチャネル、通信結合、バスインターフェース）を介してメモリデバイスに送信されるデータビット（例えば、「０」ビットまたは「１」ビット）を格納するために、少なくとも１つのメモリダイ（例えば、半導体ウェーハの一部または「ダイ」に構成されたメモリセルのアレイ）を含み、メモリデバイスが異なるメモリのタイプを含む場合でも、処理回路の観点から機能的に類似している可能性がある。
ホストデバイスの動作中に、ホストデバイスのアプリケーションまたはプログラム、あるいはホストデバイスの他のコンポーネントが、メモリに格納された情報を生成またはアクセスする場合がある。メモリ内部にデータとして保存される情報は、物理的な場所に保存される場合がある。メモリ内のこれらの物理的な場所には、参照可能な論理アドレスを介してホストデバイスのコンポーネントからアクセスできる。メモリコントローラは、メモリの動作を制御し、及び／またはメモリとホストデバイスとの間の中間デバイスとして機能することができる。このように、メモリがホストデバイスからコマンドを受信するとき、コマンドは、命令（例えば、読み取り命令、書き込み命令）及び論理アドレスの指示（例えば、ホストデバイスのコンポーネントがアクセスを希望しているメモリの位置を示すビットの文字列）を含み得る。メモリコントローラは、コマンドを受信した後、論理対物理変換テーブル（Ｌ２Ｐテーブル）を参照して、コマンドの論理アドレスに対応する物理アドレスを決定でき、物理アドレスは、ホストデバイスがコマンドでアクセスを所望するメモリ内部の物理的な場所である。
時間の経過と共に、メモリの一部の物理アドレスは、メモリの他の物理アドレスよりも頻繁にアクセスされる可能性がある。不均等なアクセス分布、及び／またはメモリにアクセスする不均一なアクセスパターンは、メモリの他の部分よりも比較的速い速度でメモリの一部を経年劣化する可能性がある。メモリの不均一な経年劣化は、デバイスの寿命を短くする可能性があるため一般に望ましくなく、メモリの不均一な経年劣化に対する操作（例えば、メモリへの均一化アクセス）は「ウェアレベリング」操作と呼ばれることがある。
本明細書で説明するように、不均一なメモリアクセスによる不均一なウェアリングを低減する、及び／またはメモリコマンドを処理するために使用される合計時間を改善するなど、メモリアクセスパターンを補償するために、メモリコントローラは、ホストデバイスによって発せられたコマンドに基づいてＬ２Ｐテーブルを調整することができる。例えば、メモリコントローラは、他の物理アドレスよりも相対的に頻繁にアクセスされる物理アドレスを考慮して、及び／または一般的に連続的にアクセスされる論理アドレスを考慮して、または相互に続く持続期間を考慮して、Ｌ２Ｐテーブルを調整でき、そのため、最初のコマンドの処理が依然として進行中で、後続のコマンドの処理の開始を遅らせる。アドレスアクセスパターン（例えば、トラフィックパターン）に基づいてＬ２Ｐテーブルを調整することにより、メモリコントローラは、不均一なウェアリングを先制的に削減または排除し、ウェアレベリングを促進すること、及び／またはメモリの操作の実行速度を向上させることができる（例えば、並行して実行され得るメモリアクセスの数を増やすことによって）。いくつかの実施形態では、メモリコントローラはまた、Ｌ２Ｐテーブルを調整して物理アドレスアクセス分布を改善する（例えば、より均一にする）及びウェアレベリングを改善する（例えば、アクセス数をより等しくする）ときにパフォーマンスを考慮し得る。
このようにして、Ｌ２Ｐ変換を使用して、メモリシステムのパフォーマンスを向上させることができる（例えば、メモリ操作の実行に使用される時間を短縮できる）。Ｌ２Ｐテーブルは、データが依然連続した論理アドレス空間にある場合でも、メモリ内の任意の物理的な場所にデータを格納する機能を備えるため、Ｌ２Ｐテーブルを利用して、メモリアクセスパターンを最適化及び／または改善できる。場合によっては、最適なデータストレージのパターンはメモリアクセスに依存するため、コンピューティングシステムの各ソフトウェアアプリケーション（例えば、メモリシステムへのアクセスを有するまたは使用する各ソフトウェアアプリケーション）は、独自の最適なパターンを備えている可能性がある。したがって、いくつかの実施形態では、メモリシステム及び／またはコンピューティングシステムは、メモリシステムのソフトウェアアプリケーションアクセスを分析して、トラフィックパターンを決定することができる。深層学習のアルゴリズムの展開を通じて、トラフィックパターンを使用して、ソフトウェアアプリケーションの実際のアクセス傾向に基づいて、メモリシステムへのアクセスを改善するように設計されたＬ２Ｐ変換テーブルを生成できる。
場合によっては、複数のソフトウェアアプリケーションの最適な動作または比較的改善されたパフォーマンスを表すＬ２Ｐテーブルが生成され得る。２つ以上のソフトウェアアプリケーションのトラフィックパターンに基づいて生成されたＬ２Ｐテーブルは、メモリシステムのデフォルトのＬ２Ｐテーブルとして使用及び／またはアクセスできる。ソフトウェアアプリケーションのトラフィックパターンに基づいて調整されたＬ２Ｐテーブルを使用することにより、メモリシステムのパフォーマンスが向上する可能性がある。これは、後に互いに比較的頻繁にアクセスされる論理アドレスを、異なるバンクの物理アドレスを参照するように定義できるためである。これらのＬ２Ｐテーブルはまた、１つ以上のメモリバンクにメモリアクセスの分散などによって、ウェアレベリングを管理するために使用できる。さらに、これらのウェアレベリングアルゴリズムは、メモリシステムの動作中にＬ２Ｐテーブルを変更して、ウェアレベリング及び／または予想されるメモリアクセスのシーケンスを最適化するため、これらの決定が実行されている間、メモリの操作を遅らせる必要がないことに留意されたい。
説明を促すために、図１は、１つまたは複数のリモートコンピューティングデバイス１２を含むコンピューティングシステム１０の例を示している。図示の実施形態のように、リモートコンピューティングデバイス１２は、通信ネットワーク１６を介して１つまたは複数のクライアントデバイス１４に通信可能に結合され得る。図示された実施形態は、単に例示を意図するものであり、限定するものではないことを理解されたい。例えば、他の実施形態では、リモートコンピューティングデバイス１２は、単一のクライアントデバイス１４または２つより多いクライアントデバイス１４に通信可能に結合され得る。さらに、コンピューティングシステム１０に応じて、メモリコントローラ３４は、メモリモジュール２６だけにあるようにせずともよい。このように、メモリコントローラ３４が完全にメモリモジュール２６上にある、説明された技術の一般的な使用法が示されている。しかし、他の例は、メモリモジュールのないメモリコントローラを含み得、及び／またはメモリコントローラ３４として処理回路２４を使用し得る。
いずれの場合でも、通信ネットワーク１６は、クライアントデバイス１４とリモートコンピューティングデバイス１２との間のデータ通信を可能にすることができる。いくつかの実施形態では、クライアントデバイス１４は、例えば、リモートコンピューティングデバイス１２が中央データセンターに配置されるように、リモートコンピューティングデバイス１２から物理的に遠隔（例えば、別個）であり得る。したがって、いくつかの実施形態では、通信ネットワーク１６は、インターネットなどの広域ネットワーク（ＷＡＮ）であり得る。通信ネットワーク１６を介した通信を容易にするために、リモートコンピューティングデバイス１２及びクライアントデバイス１４は、それぞれ、ネットワークインターフェース１８を含むことができる。
ネットワークインターフェース１８に加えて、クライアントデバイス１４は、ユーザがクライアントデバイス１４と対話することを可能にするために、入力デバイス２０及び／または電子ディスプレイ２２を含み得る。例えば、入力デバイス２０は、ユーザの入力を受信することができ、したがって、ボタン、キーボード、マウス、トラックパッドなどを含むことができる。追加的または代替的に、電子ディスプレイ２２は、その画面（例えば、電子ディスプレイ２２の表面）に接触する物体の発生及び／または位置を検出することによってユーザの入力を受信するタッチ感知コンポーネントを含み得る。ユーザの入力を可能にすることに加えて、電子ディスプレイ２２は、オペレーティングシステム、アプリケーションインターフェース、テキスト、静止画像、ビデオコンテンツなどのグラフィカルユーザインターフェース（ＧＵＩ）を表示することによって、情報の視覚的表現を提示するのを容易にすることができる。
上記のように、通信ネットワーク１６は、リモートコンピューティングデバイス１２と１つまたは複数のクライアントデバイス１４との間のデータ通信を可能にすることができる。言い換えれば、通信ネットワーク１６は、ユーザの入力がクライアントデバイス１４からリモートコンピューティングデバイス１２に通信されることを可能にし得る。追加的または代替的に、通信ネットワーク１６は、例えば、その電子ディスプレイ２２に表示される画像データとして、ユーザの入力に基づいてリモートコンピューティングデバイス１２によって実行される操作の結果を、クライアントデバイス１４に通信して戻すことを可能にし得る。
実際、いくつかの実施形態では、通信ネットワーク１６によって提供されるデータ通信を利用して、集中型ハードウェアを複数のユーザが利用できるようにすることができ、その結果、クライアントデバイス１４のハードウェアを減らすことができる。例えば、リモートコンピューティングデバイス１２は、複数の異なるクライアントデバイス１４にデータストレージを設けることができ、それにより、クライアントデバイス１４でローカルに設けられるデータストレージ（例えば、メモリ）を減らすことができる。追加的または代替的に、リモートコンピューティングデバイス１２は、複数の異なるクライアントデバイス１４に処理を行い得、それにより、クライアントデバイス１４でローカルに与えられる処理能力を低減することを可能にする。
したがって、ネットワークインターフェース１８に加えて、リモートコンピューティングデバイス１２は、データバス２８を介して通信可能に結合された処理回路２４及び１つまたは複数のメモリモジュール２６（例えば、サブシステム）を含み得る。いくつかの実施形態で、例えば、処理回路２４及び／またはメモリモジュール２６は、第１のリモートコンピューティングデバイス１２が処理回路２４の一部及び第１のメモリモジュール２６Ａを含む一方、Ｍ番目のリモートコンピューティングデバイス１２が、処理回路２４の別の部分及びＭ番目のメモリモジュール２６Ｍを含むように、複数のリモートコンピューティングデバイス１２にわたって実装され得る。追加的または代替的に、処理回路２４及びメモリモジュール２６は、単一のリモートコンピューティングデバイス１２に実装され得る。
いずれの場合でも、処理回路２４は、一般に、例えば、クライアントデバイス１４から受信したユーザの入力によって示される、動作を遂行するための命令を実行することができる。したがって、処理回路２４は、１つまたは複数の中央処理装置（ＣＰＵ）、１つまたは複数のグラフィックス処理装置（ＧＰＵ）、１つまたは複数のプロセッサコア、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態では、処理回路２４は、処理回路２４で形成された（例えば、プログラムされた）回路の接続に基づいて動作をさらに実行することができる。したがって、そのような実施形態では、処理回路２４は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、１つまたは複数のフィールドプログラマブルロジックアレイ（ＦＰＧＡ）、または適切な処理装置の任意の組み合わせをさらに含むことができる。
さらに、メモリモジュール２６は、処理回路２４にアクセス可能なデータストレージを設けることができる。例えば、メモリモジュール２６は、クライアントデバイス１４から受信したデータ、処理回路２４によって実行された動作から生じたデータ、処理回路２４によって実行された動作に入力されるデータ、操作を実行するための処理回路２４によって実行可能な命令、またはそれらの任意の組み合わせを格納することができる。データストレージを設けることを容易にするために、メモリモジュール２６は、１つまたは複数のメモリデバイス３０（例えば、チップまたは集積回路）を含むことができる。言い換えれば、メモリデバイス３０はそれぞれ、処理回路２４にアクセス可能なデータを格納する、有形の、非一時的な、コンピュータ可読媒体を含み得る。
リモートコンピューティングデバイス１２のハードウェアは、複数のクライアントデバイス１４によって利用され得るので、少なくともいくつかの例では、メモリモジュール２６は、異なるクライアントデバイス１４に対応するデータを格納することができる。いくつかの実施形態では、データは、データブロック３２としてグループ化及び格納され得る。実際、いくつかの実施形態では、各クライアントデバイス１４に対応するデータは、別個のデータブロック３２として格納され得る。例えば、第１のメモリモジュール２６Ａのメモリデバイス３０は、第１のクライアントデバイス１４Ａに対応する第１のデータブロック３２Ａと、Ｎ番目のクライアントデバイス１４Ｎに対応するＮ番目のデータブロック３２Ｎとを格納することができる。１つまたは複数のデータブロック３２は、メモリデバイス３０のメモリダイ内に格納され得る。
追加的または代替的に、いくつかの実施形態では、データブロック３２は、クライアントデバイス１４に設けられる仮想マシン（ＶＭ）に対応し得る。言い換えれば、例示的な例として、リモートコンピューティングデバイス１２は、第１のクライアントデバイス１４Ａに第１のデータブロック３２Ａを介して第１の仮想マシンを備え、Ｎ番目のクライアントデバイス１４Ｎに第Ｎのデータブロック３２Ｎを介して第Ｎの仮想マシンを備えることができる。したがって、第１のクライアントデバイス１４Ａが第１の仮想マシンを対象としたユーザの入力を受信すると、第１のクライアントデバイス１４Ａは、通信ネットワーク１６を介してリモートコンピューティングデバイス１２にユーザの入力を通信することができる。少なくとも部分的にユーザの入力に基づいて、リモートコンピューティングデバイス１２は、第１のデータブロック３２Ａを検索し、対応する操作を行うための命令を実行し、操作の結果を、通信ネットワーク１６を介して第１のクライアントデバイス１４Ａに戻す通信をすることができる。
同様に、第Ｎのクライアントデバイス１４Ｎが第Ｎの仮想マシンを対象としたユーザの入力を受信すると、第Ｎのクライアントデバイス１４Ｎは、通信ネットワーク１６を介してリモートコンピューティングデバイス１２にユーザの入力を通信することができる。少なくとも部分的にユーザの入力に基づいて、リモートコンピューティングデバイス１２は、第Ｎのデータブロック３２Ｎを検索し、対応する操作を行うための命令を実行し、操作の結果を、通信ネットワーク１６を介して第Ｎのクライアントデバイス１４Ｎに戻すことができる。したがって、リモートコンピューティングデバイス１２は、メモリモジュール２６に格納された様々なデータブロック３２にアクセス（例えば、読み取り及び／または書き込み）することができる。
格納されたデータブロック３２へのアクセスを改善することを容易にするために、メモリモジュール２６は、そのメモリデバイス３０へのデータの格納を制御するメモリコントローラ３４を含むことができる。いくつかの実施形態では、メモリコントローラ３４は、メモリコントローラ３４内に形成された（例えば、プログラムされた）回路の接続に基づいて動作することができる。したがって、そのような実施形態では、メモリコントローラ３４は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、１つまたは複数のフィールドプログラマブルロジックゲートアレイ（ＦＰＧＡ）、または適切な処理装置の任意の組み合わせを含むことができる。いずれの場合も、上記のように、メモリモジュール２６は、例えば、データアクセス速度とデータ記憶密度との間の様々なトレードオフをもたらす、異なるメモリタイプを使用するメモリデバイス３０を含むことができる。したがって、そのような実施形態では、メモリコントローラ３４は、例えば、メモリモジュール２６が高速データアクセス速度及び高いデータストレージ容量を備えるように、様々なトレードオフを活用することを容易にするために、複数のメモリデバイス３０にわたるデータストレージを制御することができる。
説明を助けるために、図２は、異なるタイプのメモリデバイス３０を含むメモリモジュール２６の例を示している。特に、メモリモジュール２６は、１つまたは複数の不揮発性メモリデバイス３０、及び１つまたは複数の揮発性メモリデバイス３０を含むことができる。いくつか の実施形態では、揮発性メモリデバイス３０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及び／またはスタティックランダムアクセスメモリ（ＳＲＡＭ）であり得る。言い換えれば、そのような実施形態では、メモリモジュール２６は、１つまたは複数のＤＲＡＭデバイス（例えば、チップまたは集積回路）、１つまたは複数のＳＲＡＭデバイス（例えば、チップまたは集積回路）、または適切なメモリデバイスの任意の組み合わせを含み得る。
さらに、いくつかの実施形態では、不揮発性メモリデバイス３０は、フラッシュ（例えば、ＮＡＮＤ）メモリ、相変化（例えば、３Ｄ ＸＰｏｉｎｔ（商標））メモリ、及び／またはＦｅＲＡＭであり得る。言い換えれば、そのような実施形態では、メモリモジュール２６は、１つまたは複数のＮＡＮＤメモリデバイス、１つまたは複数の３Ｄ ＸＰｏｉｎｔ（商標）メモリデバイス、１つまたは複数のＦｅＲＡＭメモリデバイス、または適切なメモリデバイスの任意の組み合わせを含み得る。実際、いくつかの実施形態では、不揮発性メモリデバイス３０は、ストレージクラスメモリ（ＳＣＭ）を設けることができ、これは、少なくともいくつかの例では、例えば、他の不揮発性データストレージデバイスをコンピューティングシステム１０において不要にすることによって、実装関連コストの削減を促進することができる。
いずれの場合も、いくつかの実施形態では、メモリモジュール２６は、プリント回路基板（ＰＣＢ）の平坦な（例えば、前及び／または後ろの）表面においてメモリデバイス３０を含むことができる。データバス２８を介したデータ通信を容易にするために、メモリモジュール２６は、バスインターフェース４４（バスＩ／Ｆ）を含み得る。例えば、バスインターフェース４４は、プリント回路基板の（例えば、底部）縁部に沿って形成されたデータピン（例えば、接点）を含み得る。したがって、いくつかの実施形態では、メモリモジュール２６は、シングルインラインメモリモジュール（ＳＩＭＭ）、デュアルインラインメモリモジュール（ＤＩＭＭ）などであり得る。
さらに、いくつかの実施形態では、バスインターフェース４４は、メモリモジュール２６がデータバス２８の通信プロトコルを介して通信することを可能にする論理を含み得る。例えば、バスインターフェース４４は、通信プロトコルに従って、メモリモジュール２６からデータバス２８へのデータ出力のタイミングを制御し、及び／またはデータバス２８からメモリモジュール２６へのデータ入力を解釈することができる。したがって、いくつかの実施形態では、バスインターフェース４４は、ダブルデータレート第４世代（ＤＤＲ４）インターフェース、ダブルデータレート第５世代（ＤＤＲ５）インターフェース、周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）インターフェース、不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ－Ｐなど）インターフェース、アクセラレータ用キャッシュコヒーレント相互接続（ＣＣＩＸ）インターフェースなどであり得る。
いずれの場合でも、上記のように、メモリコントローラ３４は、例えば、メモリモジュール２６内のデータストレージを制御して、メモリモジュール２６のメモリタイプによって提供される様々なトレードオフを活用することによって、データアクセス速度及び／またはデータストレージ効率の改善を容易にすることができる。したがって、図示の例のように、メモリコントローラ３４は、例えば、プリント回路基板上に形成された導電性トレースとして設けられる１つまたは複数の内部バス３７を介して、バスインターフェース４４とメモリデバイス３０との間に結合され得る。例えば、メモリコントローラ３４は、データブロック３２がメモリデバイス３０に格納されるかどうかを制御することができる。言い換えれば、メモリコントローラ３４は、データブロック３２を第１のメモリデバイス３０から第２のメモリデバイス３０に、またはその逆に転送することができる。
データの転送を促進するために、メモリコントローラ３４は、例えば、一時的なデータストレージを設けるために、バッファメモリ４６を含むことができる。いくつかの実施形態では、バッファメモリ４６は、スタティックランダムアクセスメモリ（ＳＲＡＭ）を含み得、したがって、揮発性メモリデバイス３０及び不揮発性メモリデバイス３０と比較して、より速いデータアクセス速度をもたらし得る。バッファメモリ４６は、場合によっては、ＤＲＡＭまたはＦｅＲＡＭであり得る。さらに、記憶されたデータブロック３２へのアクセスを促進するために、メモリモジュール２６は、論理対物理アドレス変換テーブル（Ｌ２Ｐテーブル）及び／またはバッファメモリ４６、不揮発性メモリデバイス（例えば、メモリデバイス３０の一部）、揮発性メモリデバイス（例えば、メモリデバイス３０の一部）、専用アドレスマップメモリデバイス（例えば、メモリデバイス３０の一部）、またはそれらの任意の組み合わせに保存される他のパラメータを含み得る。他のパラメータは、メモリモジュール２６及び／またはコンピューティングシステム１０の１つまたは複数のコンポーネントの動作に関連するパラメータ及び／またはデータを格納する物理的経験テーブルを含み得る。
さらに、リモートコンピューティングデバイス１２は、処理回路２４及び／またはデータバス２８に含まれるか、またはそれらから分離されるサービスプロセッサ及び／またはサービスバスと通信することができる。サービスプロセッサ、処理回路２４、及び／またはメモリコントローラ３４は、エラー検出操作及び／またはエラー訂正操作（ＥＣＣ）を実行することができ、エラー検出及びエラー訂正操作がリモートコンピューティングデバイス１２への電力が失われた場合に続行できるように、リモートコンピューティングデバイス１２の外部に配置することができる。説明を簡単にするために、サービスプロセッサの動作は、メモリコントローラ３４に含まれ、メモリコントローラ３４によって実行されるものとして説明されるが、いくつかの実施形態では、エラー訂正操作またはデータ回復操作が、サービスプロセッサ、処理回路２４、またはリモートコンピューティングデバイス１２またはクライアントデバイス１４の内部または外部に配置された追加の処理回路により実行される機能として利用され得ることを理解されたい。
メモリモジュール２６が様々なコンポーネントまたはサブモジュールを含む単一のデバイスとして図２に示されている。いくつかの例では、リモートコンピューティングデバイス１２は、メモリモジュール２６を構成する様々なデバイス、モジュール、及びコンポーネントと同等の１つまたはいくつかの個別のコンポーネントを含み得る。例えば、リモートコンピューティングデバイス１２は、不揮発性メモリ、揮発性メモリ、及び１つまたはいくつかの異なるチップまたは基板に配置されたコントローラを含み得る。言い換えれば、メモリモジュール２６の特徴及び機能は、本明細書で説明される利点を達成するために単一のモジュールで使用される必要はない。
上記のように、メモリモジュール２６は、情報をデータとしてデータブロック３２に格納することができる。メモリモジュール２６のダイ４８は、データブロック３２を格納することができる。データブロック３２は、ダイ４８の１つの部分５０に、または複数の部分５０にわたって格納され得る。部分５０は、任意の量のビットを格納することができ、したがって、メモリモジュール２６の特定の用途のために設計することができる。例として、メモリの一部分５０は５１２メガビット（ＭＢ）を格納できる。このように、メモリの一部分５０は、メモリセル、メモリバンク、メモリパーティション、メモリモジュール２６の一部分、メモリモジュール２６全体などと見なすことができる。しかし、図示されるように、議論を容易にするために、部分５０は、ダイ３０として割り当てられたメモリの部分よりも小さいと見なされるメモリの一部分であり得る。
処理回路２４がメモリモジュール２６に格納されたデータへのアクセスを要求するとき、処理回路２４はコマンドを発することができる。コマンドは、部分５０の１つに格納された情報の検索を容易にするためにメモリコントローラ３４を操作するなどの読み取り操作を実行するための命令を含み得る。時々、コマンドは、部分５０のうちの１つへの情報の記憶を促すためにメモリコントローラ３４を操作するなどの、書き込み操作を実行するための命令を含む。他のコマンドを使用して、メモリコントローラ３４に他の操作を実行するように命令することができる。
時間の経過と共に、メモリの一部の物理アドレスが、メモリの他の物理アドレスよりも頻繁にアクセスされるようになる可能性がある。それは、メモリの他の部分よりも相対的に速い速度でメモリの一部を経年劣化し得る。詳しく説明すると、図３は、一定期間後の図２のメモリモジュールのブロック図である。図３のメモリモジュール２６は、比較的不均一な経年変化及び／または不均一なメモリアクセスによって影響を受ける可能性があり、これは、部分５０への相対的に多いまたは相対的に少ないアクセスを強調するための異なる陰影の使用によって示されている。例えば、メモリデバイス３０Ｂは、メモリデバイス３０Ｄよりも相対的に多くアクセスされ、したがって、メモリデバイス３０Ｂの部分５０は、メモリデバイス３０Ｄの部分５０よりも速い速度でコンポーネントの経年劣化を経る可能性がある。
最適化されていないメモリアクセスを補償するために、メモリコントローラ３４は、ホストデバイスによって発せられたコマンド（例えば、メモリコントローラ３４のアクセスに関連するトラフィックパターンを示す履歴データセット）に基づいてＬ２Ｐテーブルを調整することができる。例えば、メモリコントローラ３４は、他の物理アドレスよりも相対的に頻繁にアクセスされる物理アドレスを考慮して、及び／または相対的に頻繁に他の物理アドレスに続いてアクセスされる物理アドレスを考慮して、Ｌ２Ｐテーブルを調整することができる。最も頻繁にアクセスされる物理アドレスに基づいてＬ２Ｐテーブルを調整することにより、調整されたＬ２Ｐテーブルがメモリの部分間のトラフィックパターンを比較的均一的または均等にし得るため、メモリコントローラ３４は、不均一な経年劣化及び／または不均一なメモリアクセスを先制的に削減または排除することができる。追加的に、または代替的に、頻繁に後続的にアクセスされる物理アドレスに基づいてＬ２Ｐテーブルを調整することにより、異なるメモリバンク及び／またはメモリの様々な部分など、互いに独立したメモリの物理的な場所をアドレス指定するために、連続して互いにアクセスされることが予想されるアドレスを使用できる。
最適化されていないメモリアクセスパターンを補償するように動作するコントローラ３４の例が図４に示されている。図４は、頻繁に連続的にアクセスされるアドレス（例えば、メモリアクセスパターン）を先制的に補償するために、元の論理対物理テーブル（Ｌ２Ｐテーブル）を調整するように動作するメモリコントローラ３４の図である。メモリコントローラ３４は、様々なトラフィックデータセット６０（６０Ａ、６０Ｂ、６０Ｃ）及び現在のＬ２Ｐテーブル６２を入力として受信することができる。現在のＬ２Ｐテーブル６２は、元のＬ２Ｐテーブルであり得るか、またはメモリコントローラ３４がメモリ操作（例えば、読み取り操作、書き込み操作）のために現在参照している以前に調整されたＬ２Ｐテーブルであり得る。
メモリコントローラ３４は、トラフィックデータセット６０を使用して、現在のＬ２Ｐテーブル６２を新しいＬ２Ｐテーブル６４に動的に変更することができる。そうするために、メモリコントローラ３４は、トラフィックデータセット６０の１つまたは複数を分析することができる。分析から、メモリコントローラ３４は、メモリモジュール２６のどの部分が互いに連続してアクセスされる頻度であるかを知ることができる。例えば、メモリコントローラ３４は、トラフィックデータセット６０の１つを分析して、第２の部分５０がアクセスされる直前に第１の部分５０が頻繁にアクセスされる（例えば、回数の閾値だけ連続的にアクセスされる）ことを判定することができる。アクセス量の閾値だけより頻繁にアクセスされる、及び／またはアクセス量の閾値だけ連続的にアクセスされるメモリモジュール２６の部分をメモリコントローラ３４が識別することに応答して、メモリコントローラ３４は、これらのアクセスパターンを補償するために新しいＬ２Ｐテーブル６４を生成することができる。
メモリコントローラ３４は、メモリモジュール２６のＬ２Ｐマッピングを変更して、望ましくないいずれかのアクセスパターンを補償することができる。例えば、メモリコントローラ３４は、その後アクセスされる論理アドレスによってアドレス指定される物理的位置を、メモリの独立して動作する部分（例えば、異なるメモリバンク、異なるメモリダイ５０のメモリの部分）の位置を参照するように変更することができる。メモリコントローラ３４は、メモリアドレスを交換することができ、その結果、１つまたは複数の頻繁にアクセスされるアドレスは、相対的に頻繁にアクセスされないアドレスに置き換えられ、例えば、最も頻繁にアクセスされるアドレスは、最も頻繁にアクセスされないアドレスに置き換えられ得、２番目によくアクセスされるアドレスは、２番目にアクセスされる頻度の低いアドレスに置き換えられる、などがある。
部分５０は、場合によっては交換され得るが、望ましくないメモリアクセスパターンは、メモリダイ４８レベルなどの任意の適切な粒度のメモリアクセスで補償され得ることを理解されたい。場合によっては、メモリコントローラ３４は、トラフィックデータセット６０に応答してメモリアクセスパターンを調整するコントローラではない可能性がある。メモリアクセスパターンを調整するコントローラが処理回路２４、または他の何らかのシステムレベルコントローラ（例えば、メモリモジュールレベルのメモリコントローラ３４とは対照的に）である場合、現在のＬ２Ｐテーブル６２は、メモリモジュール２６の間で、望ましくないアクセスパターンを補償するように調整され得る。
トラフィックデータセット６０のそれぞれは、リアルタイムトラフィックデータ、テストトラフィックデータ、過去のトラフィックデータなどを含み得る。このように、トラフィックデータセット６０のそれぞれは、所与のワークロードの代表的なトラフィックサンプルであり得る。リアルタイムトラフィックデータは、リアルタイムで、またはメモリの読み取り及び書き込み操作が進行している間に、メモリコントローラ３４によって記憶及び分析されるメモリの読み取り及び書き込み操作に関連する情報であり得る。メモリトランザクション（例えば、個々の読み取りまたは書き込み操作の発生）は、特定の量のメモリトランザクションデータが記録されてトラフィックデータセット６０（例えば、６０Ａ、６０Ｂ、６０Ｃ）を形成するまで、時間の経過と共にメモリコントローラ３４によって記録され得る。メモリトランザクションの数がメモリトランザクションの閾値量以上になるまでメモリコントローラ３４がメモリトランザクションを監視及び記録するように、特定の量のメモリトランザクションデータが、閾値によって定義され得る。メモリトランザクションの数が閾値の量以上であることに応答して、メモリコントローラ３４は、トラフィックデータセット６０の一部としてメモリトランザクションを関連付けることができる。このようにして、トラフィックデータセット６０は、実際のメモリの操作を示し得る。テストトラフィックデータを使用する場合、メモリトランザクションをシミュレートするか、実際のメモリトランザクションまたは通常予想されるメモリトラフィックパターンに基づくデータのサンプルセットを使用できる。さらに、場合によっては、実際のメモリトラフィックパターンを模倣するか表す、または模倣しないか表さないデータ値が、テストトラフィックデータとして、または通常予想されるメモリトラフィックパターンとして使用されることがある。さらに、場合によっては、メモリコントローラ３４は、時間の経過と共にメモリトランザクションデータを格納し、格納されたメモリトランザクションデータを後で、例えば数日または数ヶ月後にトラフィックデータセット６０として使用することができる。
いくつかの実施形態では、メモリコントローラ３４はまた、物理アドレスのアクセスの分散を改善するためにＬ２Ｐテーブルを調整するときのパフォーマンスを考慮し得る（例えば、メモリの同じ部分５０への連続的アクセスの量を減らす）。例えば、メモリコントローラ３４は、コスト（例えば、入力）として読み取りまたは書き込み動作時間を使用し、コストを最適化するように調整するためにノブ（例えば、可変）として新しいＬ２Ｐテーブル６４を使用する深層学習の操作を使用し得る。深層学習の操作の例には、長短期記憶（ＬＳＴＭ）人工リカレントニューラルネットワークの使用が含まれ得る。このようにして、メモリコントローラ３４は、最終的なＬ２Ｐテーブル６４として出力される最終的なアドレス割り当ての組み合わせを選択する前に、様々な適格なアドレス割り当てをテストすることができる。メモリコントローラ３４は、いくつかのアドレスの再割り当てを最大化しながら、コストを最小化するアドレスの割り当ての構成の判定ができる（特に、次から次へと相対的により頻繁にアクセスするアドレス、または第１のコマンドの処理が終了するまで第２のコマンドの処理を待機するような、連続的な持続期間）。このようにして、メモリコントローラ３４は、メモリアクセスの待ち時間（例えば、読み取りまたは書き込み操作時間として定義されるコスト）、及び物理アドレスを論理アドレスに再割り当てするときには、再割り当ての割合（例えば、相対的により少なく連続的に割り当てされるメモリの部分に対する、過剰使用または相対的により多く連続的にアクセスされている再割り当てのメモリの部分の割合）を考慮することができる。例えば、メモリコントローラ３４は、第１のＬ２Ｐテーブル調整オプション及び第２のＬ２Ｐテーブル調整オプションについて１つまたは複数の読み取り及び／または書き込みの操作を実行するために使用される合計期間の間の比較を考慮して、どちらの生じたＬ２Ｐテーブルが、より適切な調整及び／または最適化に対応するかを判定することができる。
メモリコントローラ３４が深層学習操作を使用するとき、メモリコントローラ３４は、１つまたは複数のトラフィックデータセット６０で最終的なＬ２Ｐテーブル６４を訓練することができる。トラフィックデータセット６０のトラフィックデータのサブセットは、調整された論理対物理のアドレス割り当てのパフォーマンスを検証するためなど、訓練されたＬ２Ｐテーブル６４のテストのために予約され得る。訓練されたＬ２Ｐテーブル６４のパフォーマンスをテストして、訓練または調整後にアクセス速度またはアクセス分布がどのように変化したかを確認できる。例えば、メモリコントローラ３４は、新しいＬ２Ｐテーブル６４のパフォーマンスの結果を、現在のＬ２Ｐテーブル６２の以前のパフォーマンスの結果、または論理対物理の割り当てのデフォルト設定（例えば、メモリコントローラ３４の元のＬ２Ｐテーブル）と比較することによって、新しいＬ２Ｐテーブル６４（例えば、訓練されたＬ２Ｐテーブル６４）のパフォーマンスを検証することができる。
変更は、時間の経過と共に、及び／または調整される論理アドレスのセットから論理アドレスのサブセットを調整することによるなどの、反復プロセスの一部として、新しいＬ２Ｐテーブル６４に適用され得る。このようにして、メモリコントローラ３４は、新しいＬ２Ｐテーブル６４が時間と共に漸進的に改善されるように、現在のＬ２Ｐテーブル６２に対して１回または複数回の改善を実行することができる。例えば、第１の現在のＬ２Ｐテーブル６２は、調整され、新しいＬ２Ｐテーブル６４として出力され得、これは、次の反復で、第２の現在のＬ２Ｐテーブル６２として使用され、調整され、後続の新しいＬ２Ｐテーブル６４として出力される。連続的アクセスパターンを補償するために現在のＬ２Ｐテーブル６２を調整するために、任意の数の反復がメモリコントローラ３４によって実行され得る。場合によっては、反復数の閾値が定義され、メモリコントローラ３４によって実行される反復の最大数を制御するために使用され得る。
メモリコントローラ３４はアクセス及びアクセスパターンを監視しているので、メモリアクセスパターンがコンピューティングシステム１０のコンポーネントに影響を与える前に、メモリコントローラ３４はメモリアクセスパターンを先制的に補償することができる。例えば、望ましくないアクセスパターンがメモリモジュール２６に影響を与える前にメモリコントローラ３４がＬ２Ｐテーブルを調整するとき、メモリの部分へのアクセスが予め補償されるので、連続的アクセスは先制的に（例えば、予め）防止され得る。Ｌ２Ｐテーブルの先制的な調整は、メモリコントローラ３４が、キューに入れられたコマンドがメモリの非独立部分に対応していると判定したことや、例えば、別のメモリアクセスと同時に実行できるデータを書き込むメモリ内の場所を変更するようにＬ２Ｐテーブルを調整すると判定したのに応じて、起こり得る。
メモリコントローラ３４の例示的な動作を詳しく説明するために、図５は、メモリアクセスパターンを先制的に補償するためのプロセス７６のフローチャートである。メモリコントローラ３４は、プロセス７６を実行するものとして以下に説明されるが、任意の適切な処理回路が、追加的または代替的にプロセス７６を実行し得ることを理解されたい。さらに、プロセス７６は、特定の順序で実行されるものとして以下に説明されるが、任意の適切な順序を使用して、プロセス７６の個々の操作を実行することができることを理解されたい。
ブロック７８で、メモリコントローラ３４は、トレーニングデータセットを受信することができる。トレーニングデータセットは、１つまたは複数のトラフィックデータセット６０及び／または１つまたは複数のトラフィックデータセット６０の１つまたは複数の部分を含み得る。上記のように、トラフィックデータセット６０のそれぞれは、リアルタイムトラフィックデータ、テストトラフィックデータ、過去のトラフィックデータなどを含み得る。場合によっては、メモリコントローラ３４は、トラフィックデータセット６０及び／またはトラフィックデータセット６０のデータの部分をトレーニングデータセット及びテストデータセットに分割することができる。
ブロック８０で、メモリコントローラ３４は、トレーニングデータセット及び／またはトラフィックデータセット６０を使用して、１つまたは複数の連続的にアクセスされる論理アドレスを判定することができる。メモリコントローラ３４は、閾値を使用して、予想される連続的にアクセスされる論理アドレスの傾向を識別することができる。例えば、メモリコントローラ３４は、２つ以上の論理アドレスの連続的アクセスの比較的少数（例えば、発生の閾値の量より少ない量）が、Ｌ２Ｐテーブルへの再割り当てまたは調整により恩恵を必ずしも受けない場合があるので、閾値の量のメモリアクセスを使用して、連続的アクセスパターンが、予想される（例えば、先制的に予期される）連続的アクセスパターンに対応する十分な回数生じているときを判定することができる。閾値は、他のメモリアクセス量に対するメモリアクセスの数の閾値を定義できる。このようにして、メモリコントローラ３４は、メモリの異なる部分に対して閾値の量よりも何倍も多くアクセスされるメモリモジュール２６の部分を識別し、したがって、メモリの第１の部分（例えば、同じダイ４８の第１の部分５０）は、メモリの第２の部分（例えば、同じダイ４８の第２の部分５０）のアクセスに連続的にアクセスされると判定することができる。
ブロック８２で、メモリコントローラ３４は、連続的にアクセスされる論理アドレスを補償するために、新しいＬ２Ｐテーブル６４を生成することができる。このようにして、メモリコントローラ３４は、論理アドレスを物理アドレス割り当てに調整して、連続的に参照される論理アドレスを、メモリの独立した部分（例えば、異なるメモリバンク、異なるダイ４８、異なる部分５０）に関連付けられた物理アドレスに変換させることができる。上記のように、メモリコントローラ３４は、部分５０、ダイ４８、及び／またはメモリデバイス３０が同じ論理アドレス指定に従って異なるパターンでアクセスされるように、Ｌ２Ｐテーブルを介して論理アドレスに割り当てられた物理アドレスを交換することができる。メモリコントローラ３４は、現在のＬ２Ｐテーブル６２を調整して、新しいＬ２Ｐテーブル６４を生成し、及び／または現在のＬ２Ｐテーブル６２を格納する既存のデータ構造から独立している新しいＬ２Ｐテーブル６４を生成することができる。場合によっては、メモリコントローラ３４は、適格な新しいＬ２Ｐテーブル６４のセットを生成し、ブロック８４の動作を使用して、ブロック８６での選択に適格な新しいＬ２Ｐテーブル６４のセットを評価することができる。適格な新しいＬ２Ｐテーブル６４のセットのそれぞれを生成するために、メモリコントローラ３４は、第１の新しいＬ２Ｐテーブル６４の１つまたは複数の態様（例えば、変数）を体系的に変更して、新しいＬ２Ｐテーブル６４の異なるオプションをテストすることができる。このようにして、メモリコントローラ３４は、メモリの相対的により頻繁にアクセスされる論理アドレスの分散を改善しながら（例えば、メモリの独立している部分に対応する物理アドレスへの再割り当て）、読み取りまたは書き込みの待ち時間を最小化するＬ２Ｐテーブルの適切な構成を決定することができる。したがって、メモリコントローラ３４は、最終的なＬ２Ｐテーブル６４として出力される最終的なアドレス割り当ての組み合わせを選択する前に、現在のＬ２Ｐテーブル６２を調整して、様々な適格なアドレスの割り当て（例えば、適格な新しいＬ２Ｐテーブル６４のセット）をテストすることができる。例えば、メモリの第１の部分５０がメモリの第２の部分５０のアクセスに連続的にアクセスされると判定することに応答して、メモリコントローラ３４は、メモリの第３の部分５０（例えば、メモリの第２の部分５０から独立したメモリの部分）の物理アドレスに現在対応しているメモリの第１の部分５０の物理アドレスに元々対応していた論理アドレスの割り当てをそれぞれが含む複数の論理対物理テーブルを生成し得る。
ブロック８４で、メモリコントローラ３４は、適格な新しいＬ２Ｐテーブル６４のセットのパフォーマンスを評価することができる。メモリコントローラ３４は、パフォーマンスのメトリクスを取得するために、テストデータセット（例えば、トラフィックデータセット６０の１つまたは複数の部分）を使用して、適格な新しいＬ２Ｐテーブル６４のセットのそれぞれをテストすることができる。適格な新しいＬ２Ｐテーブル６４のセットのそれぞれの各パフォーマンスのメトリクスは、現在のＬ２Ｐテーブル６２の対応するパフォーマンスメトリクスまたはメモリコントローラ３４のデフォルト設定と比較することができる。パフォーマンスのメトリクス間の比較により、パフォーマンスが向上したか否か（例えば、より高速なメモリアクセスが得られたか、比較的均一なアクセス分散で同等のメモリアクセス速度が得られたか、読み取りまたは書き込みの待ち時間の短縮が得られたか）を示すパフォーマンス向上メトリクスを得ることができる。パフォーマンス改善メトリクスは、適格な新しいＬ２Ｐテーブル６４のセットの特定のＬ２Ｐテーブルのパフォーマンスの改善を示す場合がある。このようにして、メモリコントローラ３４は、パフォーマンス改善メトリクスに少なくとも部分的に基づいて、適格な新しいＬ２Ｐテーブル６４のセットのパフォーマンスを評価して、望ましいまたは最大化されたパフォーマンスをもたらす現在のＬ２Ｐテーブル６２への変更の適切な組み合わせを決定することができる。場合によっては、メモリコントローラ３４は、コストとして読み取りまたは書き込み動作時間（例えば、読み取りまたは書き込みの待ち時間）を使用し、ノブ（例えば、可変）として新しいＬ２Ｐテーブル６４を使用する深層学習操作（例えば、ＬＳＴＭ）を使用して、コストを最適化するために調整し得る。
ブロック８６で、メモリコントローラ３４は、適格な新しいＬ２Ｐテーブル６４のセットから最終的な新しいＬ２Ｐテーブル６４を選択することができ、バッファメモリ４６の最後の新しいＬ２Ｐテーブル６４を使用することができる。したがって、Ｌ２Ｐテーブルは、ブロック８４で生成及びテストされた複数のＬ２Ｐテーブルから選択されて、複数のＬ２Ｐテーブルのそれぞれのメモリアクセスの待ち時間を評価することができる。現在のＬ２Ｐテーブル６２は、場合によっては、バックアップＬ２Ｐテーブルとして、及び／または将来の参照のためにメモリに保持され得る。新しいＬ２Ｐテーブル６４をバッファメモリ４６に書き込んで、現在のＬ２Ｐテーブル６２を上書きすることができる。このようにして、メモリコントローラ３４は、現在のＬ２Ｐテーブル６２を置き換え、将来のメモリアクセスのために新しいＬ２Ｐテーブル６４を使用する（例えば、メモリコントローラ３４は、新しいＬ２Ｐテーブル６４を使用する）。例えば、メモリコントローラ３４は、第１のＬ２Ｐテーブル（例えば、現在のＬ２Ｐテーブル６２）を元の論理対物理テーブルとしてバッファメモリ４６に格納し、第２のＬ２Ｐテーブル（例えば、新しいＬ２Ｐテーブル６４）を、ブロック８２などで第１のＬ２Ｐテーブルを調整した後の第１のＬ２Ｐテーブルを使用して生成することができ、メモリコントローラ３４が論理対物理アドレスの変換の実行時に第２のＬ２Ｐテーブルを使用するように、バッファメモリ４６内の第１のＬ２Ｐテーブルを第２のＬ２Ｐテーブルで上書きすることができる。
ただし、図１では、クライアントデバイス１４は、リモートコンピューティングデバイス１２に通信可能に結合されたものとして示されているが、いくつかの実施形態では、上記のシステム及び方法は、クライアントデバイス１４のメモリコントローラ３４で使用され得ることに留意されたい。本明細書に記載の技術は、本明細書に記載の利点を達成するために、様々なメモリタイプ及びコンピューティング構造と組み合わせて使用することができる。
場合によっては、メモリコントローラ３４は、ワークロードタイプの表示を含むトラフィックデータセット６０を使用することができる。このようにして、結果として生じる新しいＬ２Ｐテーブル６４は、メモリコントローラ３４を操作するワークロードタイプに少なくとも部分的に基づいて選択され得る。例えば、一部のメモリ（例えば、メモリチップ）は、並列で動作することがある１６個のメモリバンクなど、並列で動作できる多数のメモリバンクを有する。異なるワークロード用の現在のＬ２Ｐテーブル６２は、連続するコマンドが異なるメモリバンクに対するものである確率を高めるように最適化または設計され得、したがって並列に実行され得て、メモリのパフォーマンスの改善（例えば、メモリのトランザクションをより速い速度で完了する）をもたらす。ワークフローの例は、同じコンピューティングデバイスによって使用され、ソフトウェアアプリケーションの実行中にメモリモジュール２６にアクセスする異なるソフトウェアアプリケーションを含み得る。特定のワークロード用のＬ２Ｐテーブルを設計するとき、論理アドレスは、元々、同じメモリダイ４８または同じメモリデバイス３０内に配置または位置決めされたメモリの部分５０の物理アドレスを参照することができる。例示的なワークフローの間、メモリコントローラ３４は、並列に処理することができないメモリの部分５０を参照する論理アドレスに連続的にアクセスすることができる（例えば、メモリの同じ部分、同じメモリダイ４８、同じメモリデバイス３０）。論理アドレスを含むこれらの連続的アクセスパターンは識別され得、論理アドレスは、論理アドレスがメモリの独立した部分を参照する物理アドレスに割り当てられるように、異なるメモリダイ４８または異なるメモリデバイス３０に、またはその内部に配置された部分５０に対応する物理アドレスに再割り当てされ得る。このように、論理アドレスに連続的にアクセスするワークロードは、物理アドレスが並列処理可能なメモリの部分５０を参照するので（例えば、物理アドレスは、独立して動作するメモリの部分５０を参照するため）、メモリコントローラ３４に、メモリの異なる部分５０に並列にアクセスさせることができる。いくつかの実施形態では、ワークロードタイプは、ワークロードのタイプに応答して、選択された新しいＬ２Ｐテーブル６４をプリロードすることができるメモリコントローラ３４に対して識別され得る。例えば、Ｌ２Ｐテーブル６４は、コンピューティングデバイスで実行されている対応するソフトウェアアプリケーションに応答して、コンピューティングデバイス（例えば、コンピューティングデバイスのメモリコントローラ３４）によって格納及びロードされ得る。
いくつかの実施形態では、現在のＬ２Ｐテーブル６２の改良（例えば、新しいＬ２Ｐテーブル６４を生成するため）が、製造時間の後、コンピューティングシステム１０の動作中に実行され得る。このようにして、現在のＬ２Ｐテーブル６２は、時間の経過と共に、コンピューティングシステム１０のデバイスの寿命にわたって更新することができる。場合によっては、Ｌ２Ｐテーブルの改良は、コンピューティングシステム１０が低電力モードにあるか、アイドル状態であるか、オフラインであるか、またはそうでなければメモリモジュール２６にアクセスしていないときに実行され得、その結果、新しいＬ２Ｐテーブル６４は、進行中のメモリプロセスを中断することなく、メモリコントローラ３４によって使用される。例えば、図５の動作は、メモリコントローラ３４が別のメモリ操作（例えば、読み取りの操作、書き込みの操作、リフレッシュの操作）を実行している最中でないときに、メモリコントローラ３４によって実行され得る。
いくつかの実施形態では、メモリモジュール２６の相対的にアクセスの多い部分を判定すること、及び／またはＬ２Ｐテーブルへの最終調整を判定することは、アクセスの閾値の量よりも多大なアクセス量の差を識別するために差の分析を実行するメモリコントローラ３４を含み得る。例えば、第１の部分５０は１０回アクセスされ得、第２の部分５０は５０回アクセスされ得、アクセスの閾値の量は１５回のアクセスに等しい差であり得る。第１の部分５０と第２の部分５０とのアクセスの差は４０であり、アクセスの閾値の量は１５アクセスに等しい差に対応するので、メモリコントローラ３４は、第２の部分５０を、比較的過剰使用されていると識別することができる。このようにして、メモリコントローラ３４は、論理アドレスを物理アドレスの割り当てに時々調整して、メモリモジュール２６のアクセスの少ない部分が相対的により頻繁にアクセスされるようにすることができる。
追加的または代替的に、いくつかの実施形態では、図５のブロック８０で、メモリモジュール２６の過度に使用された部分を識別することが、メモリモジュール２６の過剰に使用された部分及び／またはより使用されていない部分の物理アドレスを識別することを含み得る。例えば、メモリコントローラ３４は、ある期間に第１の部分５０が関与する第１の数のメモリトランザクション（例えば、メモリ読み取りの操作、メモリ書き込みの操作、メモリリフレッシュの操作）を分析すること、同じ期間に、第２の部分５０が関与する第２の数のメモリトランザクションを分析すること、及び第１の数が第２の数より大きいと判断することに、少なくとも部分的によって、第１の部分５０が第２の部分５０よりも頻繁にアクセスされることを判定できる。期間が開始時間と終了時間を共有するように、期間を同じ期間にしてもよく、及び／または期間は、開始時間に対して同じ持続期間（例えば、必ずしも同じ開始時間に開始してはいない、等しく持続している期間）にしてもよい。期間は、メモリの一部へのアクセスを比較するとき、及び／またはメモリのアクセスに関連するトラフィックパターンを分析するときに使用する監視期間であり得る。いくつかの実施形態では、カウンタを使用して、物理アドレスアクセスをカウントすることができることに留意されたい。カウンタは、アクセスの閾値までカウントアップすることも、アクセスされている特定の物理アドレスに応じてアクセスの閾値からカウントダウンすることもできる。任意の適切なタイプ及び数のカウンタを使用することができ、例えば、各アドレスはカウンタに対応することができ、及び／またはアドレスのセットはカウンタに対応することができる。
本開示の技術的効果は、メモリのメモリアクセスパターン（例えば、不均一なアクセスパターン、連続的論理アドレスアクセスパターン）を補うことによって、メモリの動作を改善することを含み得る。メモリコントローラは、互いに連続的にアクセスされることが多い論理アドレスを識別し、識別された連続的にアクセスされる論理アドレスに対応する論理アドレスを別の物理アドレスに再割り当てすることができる。これにより、使用頻度の低いメモリの部分に対応する、及び／またはメモリの独立した部分に対応する物理アドレスに論理アドレスが再割り当てされ、それにより、メモリの独立した部分の並列メモリアクセス動作が可能になる。新しいまたは調整された物理アドレスへの論理アドレスの再割り当ては、新しい及び／または更新されたＬ２Ｐテーブルに格納され得る。新しい及び／または更新されたＬ２Ｐテーブルに従ってメモリへのアクセスを管理するメモリコントローラは、メモリのシステムのパフォーマンスを向上させ得る。
これらの技術的効果を念頭に置いて、複数のメモリデバイスをメモリモジュールに含めることができ、それにより、メモリデバイスをユニットとして処理回路に通信可能に結合することが可能になる。例えば、デュアルインラインメモリモジュール（ＤＩＭＭ）には、プリント回路基板（ＰＣＢ）と複数のメモリデバイスが含まれ得る。メモリモジュールは、通信ネットワークを介してクライアントデバイスまたはホストデバイスに通信可能に結合されたメモリコントローラからのコマンドに応答する。または、場合によっては、メモリコントローラがメモリ－ホストインターフェースのホスト側で使用されることがある。例えば、プロセッサ、マイクロコントローラ、ＦＰＧＡ、ＡＳＩＣなどは、それぞれ、メモリコントローラを含み得る。この通信ネットワークは、その間におけるデータ通信を可能にし、したがって、クライアントデバイスは、メモリコントローラを介してアクセス可能なハードウェアリソースを利用することができる。クライアントデバイスへのユーザの入力に少なくとも部分的に基づいて、メモリコントローラの処理回路は、クライアントデバイスとメモリデバイスとの間のデータの検索または送信を容易にするために、１つまたは複数の動作を実行することができる。クライアントデバイスとメモリデバイスとの間で通信されるデータは、クライアントデバイスでのグラフィカルユーザインターフェース（ＧＵＩ）を介したユーザへの視覚化の提示、処理操作、計算などを含むがこれに限定されない様々な目的に使用することができる。したがって、これを念頭に置いて、メモリコントローラの操作及びメモリ書き込み操作に対する上記の改善は、視覚化の質（例えば、レンダリングの速度、レンダリングの質）の改善、処理操作の改善、計算の改善などとして明示し得る。
上記の特定の実施形態は例として示されているが、これらの実施形態は様々な修正及び代替的な形態が可能であることを理解されたい。クレームは、開示される特定の形態に限定することを意図するものではなく、本開示の趣旨及び範囲内に含まれる、すべての修正、同等物、及び代替案を網羅することが意図されていることをさらに理解されたい。
本明細書で提示及び特許請求される技術は、現在の技術分野を明らかに改善し、したがって、抽象的、無形、または純粋に理論的ではない、実用的な性質の物質的対象及び具体的な例に参照及び適用される。さらに、本明細書の末尾に追加された請求項に、「［機能］を［実行する］ための手段…」または「［機能］を［実行する］ためのステップ…」として指定された１つまたは複数の要素が含まれている場合、そのような要素は米国特許法第１１２条（ｆ）の下で解釈されることが意図される。ただし、他の方法で指定された要素を含むいずれの請求項については、そのような要素が米国特許法第１１２条（ｆ）に基づいて解釈されないことが意図されている。

Claims (20)

  1. 装置であって、
    第１の部分、第２の部分、及び第３の部分を含むメモリ、及び
    第１の論理対物理テーブルを格納するように構成されたバッファメモリを含むメモリコントローラであって、
    前記第１の部分が前記第２の部分に連続的にアクセスされることを判定し、
    前記第１の論理対物理テーブルを調整して、前記第１の部分をアドレス指定するメモリトランザクションが、前記第２の部分から独立して前記第３の部分にアクセスするよう構成されている、前記メモリコントローラを備える、
    前記装置。
  2. 前記メモリコントローラが、
    前記第１の論理対物理テーブルを、元の論理対物理テーブルとして、前記バッファメモリに格納し、
    前記第１の論理対物理テーブルの前記調整後、前記第１の論理対物理テーブルを使用して、第２の論理対物理テーブルを生成し、
    前記バッファメモリの前記第１の論理対物理テーブルを、前記第２の論理対物理テーブルで上書きし、前記メモリコントローラが、前記第２の論理対物理テーブルを使用して前記メモリにアクセスするように構成されている、
    ように構成されている、請求項１に記載の装置。
  3. 前記メモリが、フラッシュメモリ、ＮＡＮＤメモリ、相変化メモリ、３Ｄ ＸＰｏｉｎｔ（商標）メモリ、または強誘電体ランダムアクセスメモリ、またはそれらの任意の組み合わせのうちの少なくとも１つを含む、請求項１に記載の装置。
  4. 前記メモリコントローラは、前記第１の部分が、閾値よりも多い回数、前記第２の部分に連続的にアクセスされることを判定するのに応じて、前記第１の論理対物理テーブルを調整するように構成される、請求項１に記載の装置。
  5. 前記第１の部分は、以下、
    メモリ読み取りの操作、
    メモリ書き込みの操作、及び
    メモリリフレッシュの操作、のうちの１つまたは複数の一部としてアクセスされる、請求項４に記載の装置。
  6. 前記メモリが、前記第２の部分を含む第１のダイと、前記第３の部分を含む第２のダイとを含む、請求項１に記載の装置。
  7. 前記メモリコントローラは、少なくとも部分的に、第１の論理アドレスを前記第１の部分へのアドレス指定から前記第３の部分へのアドレス指定に変更することによって、前記第１の部分とは対照的に、前記メモリコントローラによって実行される前記メモリトランザクションが前記第３の部分にアクセスするように前記第１の論理対物理テーブルを調整するよう構成される、請求項１に記載の装置。
  8. 前記メモリコントローラは、前記第１の論理アドレスを前記第１の部分へのアドレス指定から前記第３の部分へのアドレス指定に、少なくとも部分的に、
    前記第１の論理対物理テーブルにおいて、前記第１の論理アドレスが前記第１の部分の第１の物理アドレスに対応することを識別し、
    前記第１の論理対物理テーブルにおいて、第２の論理アドレスが前記第３の部分の第２の物理アドレスに対応することを識別し、
    少なくとも部分的に、前記第１の論理アドレスを前記第２の物理アドレスに対応するように再割り当てし、前記第２の論理アドレスを前記第１の物理アドレスに対応するように再割り当てすることによって、第２の論理対物理テーブルを生成することよって、変更するように構成される、請求項７に記載の装置。
  9. 前記メモリコントローラが、
    トレーニングデータセットを受信し、
    前記トレーニングデータセットに少なくとも部分的に基づいて、前記第１の部分が前記第２の部分よりも頻繁にアクセスされるということを判定し、
    それぞれが前記第２の部分よりも頻繁にアクセスされる前記第１の部分を補償する複数の論理対物理テーブルを生成し、
    前記第１の論理対物理テーブルを調整するときに使用する前記複数の論理対物理テーブルの１つを選択するように構成される、請求項１に記載の装置。
  10. 前記メモリコントローラは、前記複数の論理対物理テーブルのそれぞれについての読み取りまたは書き込みの待ち時間の比較に少なくとも部分的に基づいて、前記複数の論理対物理テーブルのうちの１つを選択するように構成される、請求項９に記載の装置。
  11. 前記メモリコントローラは、前記第１の部分が、メモリ書き込みの操作、メモリ読み出しの操作、メモリリフレッシュの操作、またはそれらの任意の組み合わせの完了後に前記第２の部分に連続的にアクセスされることを判定するように構成される、請求項１に記載の装置。
  12. メモリコントローラを動作させる方法であって、
    前記メモリコントローラによって通信可能にアクセスされるメモリの複数の部分のアクセス頻度を示す複数のデータを含むトラフィックデータセットを受信することであって、前記トラフィックデータセットは、前記メモリコントローラが、第１の論理アドレスを、前記複数の部分の第１の部分の第１の物理アドレスに対応させる第１の割り当てを使用する間に生成される、前記受信すること、
    前記第１の部分が前記複数の部分の第２の部分に連続的にアクセスされることを判定すること、
    前記第１の論理アドレスを第３の部分の第３の物理アドレスに対応させる第２の割り当てを生成すること、及び
    前記第１の割り当てを格納するように構成されたバッファメモリに、前記バッファメモリの前記第１の割り当てを上書きする前記第２の割り当てを格納することを含む、
    前記方法。
  13. 前記第１の部分が前記第２の部分に連続的にアクセスされることを判定することは、前記第１の部分が前記第３の部分に持続期間中、連続的にアクセスされるよりも、前記第１の部分が前記持続期間中により多く前記第２の部分に連続してアクセスされることを判定することを含む、請求項１２に記載の方法。
  14. 複数の割り当ての評価に少なくとも部分的に基づいて、前記第２の割り当てを生成することを含む、請求項１２に記載の方法。
  15. 前記第２の割り当ては、前記複数の割り当てによってそれぞれ得られる複数の読み取りまたは書き込みの待ち時間から、相対的に最も低い読み取りまたは書き込みの待ち時間をもたらす、前記第２の割り当てに応じて前記複数の割り当てから選択される、請求項１４に記載の方法。
  16. 半導体デバイスであって、
    第１の部分、第２の部分、及び第３の部分を含み、前記第１の部分及び前記第３の部分は、少なくとも部分的に並列にアクセスされるように構成されるメモリ、及び
    バッファメモリを含むメモリコントローラであって、
    前記第１の部分が前記第２の部分のアクセスに連続的にアクセスされることを判定し、
    前記第１の部分が前記第２の部分の前記アクセスに連続的にアクセスされることを判定することに応じて、それぞれが前記第３の部分にアクセスするために使用される論理アドレスの割り当てを含む複数の論理対物理テーブルを生成し、前記論理アドレスは、前記第１の部分にアクセスした前のときに使用されており、
    前記複数の論理対物理テーブルのそれぞれのメモリアクセスの待ち時間の評価に少なくとも部分的に基づいて、前記複数の論理対物理テーブルから第１の論理対物理テーブルを選択し、
    第２の論理対物理テーブルを上書きするために、前記第１の論理対物理テーブルを前記バッファメモリに格納するように構成される、前記メモリコントローラ、
    を含む、前記半導体デバイス。
  17. 前記メモリコントローラは、前記複数の論理対物理テーブルの前記生成と、それぞれの論理対物理テーブルの前記選択を、繰り返しの回数に対応する反復回数が反復回数の閾値以上になるまで繰り返すように構成されている、請求項１６に記載の半導体デバイス。
  18. 前記メモリコントローラは、前記複数の前記論理対物理テーブルを生成するときに、前記第２の論理対物理テーブルを調整して、前記メモリコントローラによって実行されるメモリトランザクションが、前記第１の部分とは対照的に、前記第３の部分にアクセスするように構成される、請求項１６に記載の半導体デバイス。
  19. 前記メモリコントローラは、
    第２の部分のセットよりも頻繁にアクセスされる第１の部分のセットを識別し、前記第１の部分のセットは前記第１の部分を含み、前記第２の部分のセットは前記第２の部分を含み、
    前記第１の部分のセットの少なくとも一部を、前記第２の部分のセットの少なくとも一部に対応する物理アドレスに再割り当てする複数の割り当てオプションに対応するように、前記複数の論理対物理テーブルを生成するように構成される、請求項１６に記載の半導体デバイス。
  20. 前記メモリコントローラは、前記メモリアクセスの待ち時間及び前記第１の部分のセットの再割り当ての割合を考慮する判定に少なくとも部分的に基づいて、前記複数の論理対物理テーブルから、前記第１の論理対物理テーブルを選択するように構成される、請求項１９に記載の半導体デバイス。
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