JP2023507785A - 量子ビットの容量をチューニングするためのシステム及び方法 - Google Patents

量子ビットの容量をチューニングするためのシステム及び方法 Download PDF

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Abstract

Figure 2023507785000001
量子ビットを有するアナログコンピューティングシステムであって、量子ビットは、量子ビットのジョセフソン接合の近くに位置付けられたインダクタ及び量子ビットのジョセフソン接合から遠くに位置付けられたインダクタを備える。それぞれのインダクタンスが増加されると近いインダクタは容量低減振る舞いを呈示し、遠いインダクタは容量増加振る舞いを呈示する。近いインダクタ及び遠いインダクタは、量子ビットの予測容量及び標的容量に基づき或る範囲のプログラム可能状態にわたって量子ビットの容量を均質化するためにチューニングされ得る。インダクタは容量及びインダクタンスの両方を均質化するためにチューニングされ得る。

Description

分野
本開示は、一般的にはアナログコンピューティングに関し、特には、量子デバイスの物理的特性をチューニングするためのデバイスの設計及び動作に関する。
背景
量子デバイス
量子デバイスは量子力学的効果が観察可能である構造である。量子デバイスは電流輸送が量子力学的効果により支配される回路を含む。このようなデバイスは電子スピンが資源として使用されるスピントロニクスと超伝導回路とを含む。超伝導回路は超電導デバイスを含む回路である。超電導デバイスは超伝導材料を含むデバイスである。超伝導材料は、電流、磁場及び温度の臨界レベル未満で電気抵抗を有しない材料である。スピンと超伝導の両方は量子力学的現象である。超伝導は、本出願の申請の時点で当該技術領域においてよく知られた物理的現象である。量子デバイスはコンピューティング機械類などにおける測定機器に使用され得る。
量子計算
量子計算及び量子情報処理は、活発な研究領域であり、いくつかのクラスの販売可能製品を定義する。量子コンピュータは、データに対し操作を行うために重ね合せ、トンネリング、もつれなどの少なくとも１つの量子力学的現象を直接利用するシステムである。量子コンピュータの素子は量子ビットとして知られる量子２進数である。量子コンピュータは、量子物理学を模擬する計算問題などのいくつかのクラスの計算問題の指数関数的スピードアップを提供する可能性を持つ。有用なスピードアップが他のクラスの問題のために存在し得る。
量子コンピューティングの１つのモデルは断熱量子コンピューティングである。断熱量子コンピューティングは例えば難しい最適化問題を解決するのに好適であり得る。断熱量子計算システム、方法及び装置に関するさらなる詳細は、例えば米国特許第７，１３５，７０１号と米国特許第７，４１８，２８３号とに記載されている。
量子アニーリング
量子アニーリングは系の低エネルギー状態（一般的に好ましくは系の基底状態）を見出すために使用され得る計算方法である。古典的模擬アニーリング（simulated annealing）と概念的に同様に、本方法は「自然系は、より低いエネルギー状態がより安定しているためより低いエネルギー状態に向かう」という根本原理に依存する。古典的アニーリングは系を低エネルギー状態に誘導するために古典的熱ゆらぎを利用するが、量子アニーリングは古典的アニーリングより精密に及び／又は迅速にエネルギー極小値に達するために非局在化の源として量子トンネリングなどの量子的効果を利用し得る。量子アニーリングでは、熱的影響及び他の雑音が存在し得る。最終低エネルギー状態はグローバルエネルギー極小ではないかもしれない。
断熱量子計算は量子アニーリングの特別なケースと考えられ得る。断熱量子計算では、系は理想的には、その基底状態で始まりそして断熱進化を通してそれに留まる。したがって、当業者は、量子アニーリングシステム及び方法が一般的には断熱量子コンピュータ上で実施され得るということを理解することになる。本出願を通じ、量子アニーリングへのいかなる参照も、文脈が別途必要としない限り、断熱量子計算を包含するように意図されている。
超伝導量子ビット
量子プロセッサは超伝導量子ビットを含む超伝導量子プロセッサであり得る。Wendin G.and Shumeiko v.S.，“超伝導量子回路、量子ビット及びコンピューティング”（arXiv:cond-mat/0508729v1,2005）は量子情報処理のための量子化超伝導電気回路の動作の物理学及び原理への手引きを提供する。
結合
結合器は、量子プロセッサ内の量子デバイス間の通信可能結合を提供し得る。結合は例えば隣接及び／又は非隣接量子ビット間であり得る。明示的に指示されない限り、本明細書においてそして特許請求の範囲で使用されるように、用語：結合(couple, couples, coupling)及びこれらの変形は２つ以上の部品間の直接的又は間接的通信可能結合又は通信を意味する。
量子ビット特性のチューニング
量子ビット及び結合器などの量子デバイスは、磁束、永久電流、インダクタンス、容量など様々な特性を保有し得る。このような特性はこのような量子ビットにより行われる量子計算の結果に影響を与え得るので、所与の計算のパラメータに一致するためにこれらの特性のうちの１つ又は複数の特性をチューニングすることが望ましいかもしれない。例示的量子ビット及び結合器を含む量子ビット特性をチューニングするための例示的システム及び方法は、米国特許第８，５３６，５６６号、米国特許第９，１５２，９２３号、ＰＣＴ出願第ＵＳ２０１８／０６６６１３号により提供される。
量子プロセッサなどのアナログコンピューティングシステム内の量子ビットがインダクタンス及び容量など同一（又はほぼ同一）特性を保有することが有利である。これは、問題（例えばハミルトニアンとして表される）から物理的アナログプロセッサ上へ精密にマッピングすることを支援する。そのために、いくつかのアナログプロセッサは量子ビットのインダクタンスをチューニングするためのＬチューナと呼ばれるデバイスを含む（例えば米国特許第８，５３６，５６６号により説明されるように）。容量をチューニングするための「Ｃチューナ」を追加することは、構造的複雑性、結果的帯域制限、磁束量子ビット固有状態との干渉、動作柔軟性及び／又は他の要因などの様々な要因に起因して困難であると分かった。したがって、量子ビットの容量をチューニングするためのシステム及び方法の要望が存在し続けている。
関連技術及びそれに関連する制限の前述の例は、例示的でありしたがって排他的でないように意図されている。関連技術の他の制限は、本明細書を読みそして添付図面を研究すると当業者に明らかになる。
簡単な概要
本開示のいくつかの態様は、量子ビットを含むアナログコンピューティングシステムを提供する。量子ビットは、第１の超伝導電流経路により形成される量子ビットループと量子ビットループに割り込む少なくとも１つのジョセフソン接合とを含む。少なくとも１つのジョセフソン接合は、量子ビットループに沿った少なくとも１つのジョセフソン接合までの臨界距離より近い集中インダクタンスを追加することが少なくとも１つのジョセフソン接合における量子ビット容量を低減し、そして量子ビットループに沿った少なくとも１つのジョセフソン接合からの臨界距離より遠い集中インダクタンスを追加することが量子ビット容量を増加するような臨界距離を有する。量子ビットはさらに、量子ビットループに沿って配置された複数のインダクタを含む。複数のインダクタのそれぞれはチューニング可能インダクタンスを提供するようにチューニング可能である。複数のインダクタは、それぞれが少なくとも１つのジョセフソン接合からの臨界距離より近い量子ビットループに沿って配置された１つ又は複数の近いインダクタ、及びそれぞれが少なくとも１つのジョセフソン接合からの臨界距離より遠い量子ビットループに沿って配置された１つ又は複数の遠いインダクタを含む。
いくつかの実装では、アナログコンピューティングシステムは量子ビットループへチューニング可能に結合可能な１つ又は複数の結合器を含む。１つ又は複数の結合器のそれぞれは量子ビットにそれぞれの結合強度を提供するようにチューニング可能である。
いくつかの実装では、複数のインダクタのそれぞれのインダクタのチューニング可能インダクタンスは対応インダクタンス範囲内でチューニング可能であり、１つ又は複数の結合器のそれぞれは、対応結合器誘起インダクタンス範囲を有し、各結合器誘起インダクタンス範囲は、１つ又は複数の結合器の対応する１つの結合器の状態間の少なくとも１つのジョセフソン接合における量子ビットインダクタンスの差を含み、複数のインダクタのチューニング可能インダクタンス範囲の合計は対応結合器誘起インダクタンス範囲のそれぞれの範囲より大きい。
いくつかの実装では、複数のインダクタのうちの１つのインダクタは、それぞれのチューニング可能インダクタンス範囲を提供するために量子ビットループに割り込むとともにチューニング可能である１つ又は複数のインダクタジョセフソン接合を含む。いくつかの実装では、複数のインダクタのうちの１つは、１つ又は複数のインダクタジョセフソン接合を含む１つ又は複数のＤＣ－ＳＱＵＩＤを含む。いくつかの実装では、複数のインダクタのうちの１つは量子ビットループに沿って直列に接続された複数のＤＣ－ＳＱＵＩＤを含む。
いくつかの実装では、複数のインダクタのチューニング可能インダクタンス範囲の合計は、全結合器誘起インダクタンス範囲より大きく、全結合器誘起インダクタンス範囲は第１の結合器誘起インダクタンスと第２の結合器誘起インダクタンスとの差を含み、第１の結合器誘起インダクタンスは１つ又は複数の結合器のそれぞれが量子ビットへ強磁性的に結合される第１の状態の量子ビットインダクタンスを含み、第２の結合器誘起インダクタンスは１つ又は複数の結合器のそれぞれが量子ビットへ反強磁性的に結合される第２の状態における量子ビットインダクタンスを含む。
いくつかの実装では、１つ又は複数の近いインダクタは、量子ビット容量を第１の結合器誘起容量から標的容量の第１の閾値内まで低減するために集合的にチューニング可能であり；１つ又は複数の遠いインダクタは、量子ビット容量を第２の結合器誘起容量から標的容量の第２の閾値内まで増加するために集合的にチューニング可能である。
いくつかの実装では、第１の結合器誘起容量は、臨界距離より量子ビットループに沿った少なくとも１つのジョセフソン接合により近い１つ又は複数の結合器のそれぞれが（存在すれば）量子ビットループへ反強磁性的に結合され、そして臨界距離より量子ビットループに沿った少なくとも１つのジョセフソン接合からより遠い１つ又は複数の結合器のそれぞれが（存在すれば）量子ビットループへ強磁性的に結合される第３の状態における量子ビット容量を含み；第２の結合器誘起容量は、臨界距離より量子ビットループに沿った少なくとも１つのジョセフソン接合により近い１つ又は複数の結合器のそれぞれが（存在すれば）量子ビットループへ強磁性的に結合され、そして臨界距離より量子ビットループに沿った少なくとも１つのジョセフソン接合からより遠い１つ又は複数の結合器のそれぞれが（存在すれば）量子ビットループへ反強磁性的に結合される第４の状態における量子ビット容量を含む。
いくつかの実装では、１つ又は複数の結合器の所定の標的量子ビットインダクタンス及び所定の一組の結合強度に関して、複数のインダクタは、量子ビットインダクタンスを所定の標的量子ビットインダクタンスの第３の閾値内まで増加し、そして量子ビット容量を標的容量の第４の閾値内まで増加する及び低減するのうちの少なくとも１つを行う第１、第２、第３、及び第４の状態のそれぞれの状態の全チューニング可能インダクタンスを提供するようにチューニング可能である。
いくつかの実装では、量子ビットは、第２の量子ビットループ、第２の量子ビットループに割り込む少なくとも１つのジョセフソン接合、及び第２の量子ビットループに沿って配置された少なくとも１つの二次的インダクタを含む。いくつかの実装では、量子ビットループ及び第２の量子ビットループは共有部分に沿って部分的に重なり、複数のインダクタのうちの共有インダクタは共有部分に沿って配置される。いくつかの実装では、共有インダクタは１つ又は複数の近いインダクタのうちの１つを含む。
いくつかの実装では、少なくとも１つの二次的インダクタは、それぞれが少なくとも１つのジョセフソン接合からの第２の臨界距離より近い第２の量子ビットループに沿って配置された１つ又は複数の二次的な近いインダクタ；及びそれぞれが少なくとも１つのジョセフソン接合から第２の臨界距離より遠い第２の量子ビットループに沿って配置された１つ又は複数の二次的な遠いインダクタを含む。いくつかの実装では、複数のインダクタ及び少なくとも１つの二次的インダクタは集合的に、全結合器誘起インダクタンス範囲の少なくとも２倍の集合的チューニング可能インダクタンス範囲を提供する。
本開示のいくつかの態様は、アナログコンピューティングシステム内の量子ビットの実効容量をチューニングするためのシステム及び方法を提供する。本方法は、アナログコンピューティングシステムと通信状態にあるプロセッサにより行われ（例えば少なくとも１つの非一時的プロセッサ可読ストレージ媒体により格納されたプロセッサ実行可能命令又はデータの少なくとも１つを実行することにより）、そして量子ビットの予測容量を判断すること、量子ビットの標的容量を判断すること、標的容量及び予測容量に基づき全容量変化ΔＣを判断すること、及び複数のインダクタをチューニングすることを含む。各インダクタは、量子ビットループに沿った量子ビットの１つ又は複数のジョセフソン接合からの対応距離に配置され、１つ又は複数のジョセフソン接合からの対応距離と全容量変化とに基づき量子ビットの実効容量を変更するためにチューニングされる。
いくつかの実装では、１つ又は複数のジョセフソン接合は、量子ビットループに沿った１つ又は複数のジョセフソン接合までの臨界距離より近い集中インダクタンスを追加することが１つ又は複数のジョセフソン接合における量子ビット容量を低減し、そして１つ又は複数のジョセフソン接合からの臨界距離より遠い集中インダクタンスを追加することが量子ビット容量を増加するような臨界距離を有する。いくつかの実装では、複数のインダクタをチューニングすることは、量子ビット容量を低減するために量子ビットループに沿った臨界距離より１つ又は複数のジョセフソン接合により近い複数のインダクタの第１のインダクタをチューニングすること；及び量子ビット容量を増加するために臨界距離より量子ビットループに沿った１つ又は複数のジョセフソン接合からより遠い複数のインダクタの第２のインダクタをチューニングすることを含む。
いくつかの実装では、１つ又は複数のジョセフソン接合からの対応距離に基づき複数のインダクタをチューニングすることは、第１及び第２のインダクタを、１つ又は複数のジョセフソン接合からの量子ビットループに沿った臨界距離に配置された点からのそれぞれの距離に基づきチューニングすることを含む。
いくつかの実装では、本方法は、量子ビットの予測インダクタンスを判断すること；量子ビットの標的インダクタンスを判断すること；及び標的及び予測インダクタンスに基づき全インダクタンス変化ΔＬを判断することを含む。いくつかの実装では、量子ビットの実効容量を変更するために複数のインダクタをチューニングすることは、複数のインダクタの対応する複数のチューニング可能インダクタンスの合計が全インダクタンス変化ΔＬの閾値内となるように複数のインダクタをチューニングすること、及び複数のチューニング可能インダクタンスの合計が全容量変化ΔＣに基づき複数のインダクタ間で分散されるように複数のインダクタをチューニングすることを含む。
いくつかの実装では、複数のチューニング可能インダクタンスの合計が全容量変化ΔＣに基づき複数のインダクタ間で分散されるように複数のインダクタをチューニングすることは、実効量子ビット容量を低減しそして実効量子ビットインダクタンスを増加するために複数のインダクタの第１のインダクタのチューニング可能インダクタンスをチューニングすること；及び実効量子ビット容量を増加しそして実効量子ビットインダクタンスを増加するために複数のインダクタの第２のインダクタのチューニング可能インダクタンスをチューニングすることを含む。
いくつかの実装では、複数のチューニング可能インダクタンスの合計が全容量変化ΔＣに基づき複数のインダクタ間で分散されるように複数のインダクタをチューニングすることは、インダクタチューニング値の複数の候補分布から選択分布を全容量変化ΔＣ及び全インダクタンス変化ΔＬに基づき選択すること；及び選択分布のインダクタチューニング値に基づき複数のチューニング可能インダクタをチューニングすることを含む。
いくつかの実装では、各候補分布は候補容量変化に対応し、選択分布を選択することは候補容量変化と全容量変化ΔＣとの差に基づき選択分布を選択することを含む。
いくつかの実装では、選択分布に基づき複数のチューニング可能インダクタをチューニングすることは、複数のインダクタのそれぞれのインダクタの補間インダクタチューニング値を選択分布のインダクタチューニング値と複数の候補分布のうちの追加の候補分布のインダクタチューニング値とに基づき補間すること；及び補間インダクタチューニング値に基づき複数のチューニング可能インダクタをチューニングすることを含む。
いくつかの実装では、複数の候補分布を識別することは、全容量変化ΔＣ及び全インダクタンス変化ΔＬのうちの少なくとも１つに基づきルックアップテーブル内の複数の候補分布を識別することを含み；複数の候補分布のうちの追加の候補分布はルックアップテーブル内で選択された分布に近い。
いくつかの実装では、インダクタチューニング値の複数の候補分布を識別することは、ルックアップテーブルの第１の軸に沿った第１のインダクタ及び第２のインダクタの１つのインダクタの第１組のインダクタチューニング値を調べること、及び第１及び第２のインダクタチューニング値の合計が全インダクタンス変化ΔＬの閾値内であるように、第１組のインダクタチューニング値のそれぞれに関して、ルックアップテーブルの第２の軸に沿った第１及び第２のインダクタの追加のインダクタの対応インダクタチューニング値を識別することであって、第１組からの各インダクタチューニング値は、候補分布を含むとともに予測容量変化に対応する第１及び第２のインダクタの追加のインダクタの対応インダクタチューニング値と対をなす、識別すること、を含む。
いくつかの実装では、複数の候補分布から選択分布を選択することは、複数の候補分布の中で全容量変化ΔＣに最も近い対応予測容量変化を有する候補分布を選択することを含む。
いくつかの実装では、複数のチューニング可能インダクタンスの合計が全容量変化ΔＣに基づき複数のインダクタ間で分散されるように複数のインダクタをチューニングすることは、ルックアップテーブルの第１の軸に沿った全容量変化ΔＣを調べること；ルックアップテーブルの第２の軸に沿った全インダクタンス変化ΔＬを調べること；全容量変化ΔＣ及び全インダクタンス変化ΔＬに対応するルックアップテーブル内のインダクタチューニング値の候補分布を識別すること；及び候補分布に基づき複数のインダクタをチューニングすることを含む。
いくつかの実装では、全容量変化ΔＣ及び全インダクタンス変化ΔＬの少なくとも１つを調べることは、全容量変化ΔＣ及び全インダクタンス変化ΔＬの少なくとも１つを近似するルックアップテーブルの第１及び第２の軸の少なくとも１つに沿ったエントリを判断することを含む。
いくつかの実装では、複数のインダクタをチューニングすることは、実効量子ビット容量を低減しそして実効量子ビットインダクタンスを増加するために量子ビットループに沿った１つ又は複数のジョセフソン接合からの第１の距離における第１のインダクタをチューニングすること；及び実効量子ビット容量を増加しそして実効量子ビットインダクタンスを増加するために量子ビットループに沿った１つ又は複数のジョセフソン接合からの第２の距離（第２の距離は第１の距離より大きい）における第２のインダクタをチューニングすることを含む。
いくつかの実装では、量子ビットの予測容量を判断することは、量子ビットへ結合された１つ又は複数の結合器の１つ又は複数の結合強度に基づき結合器誘起容量負荷を判断することを含む。
いくつかの実装では、全容量変化に基づき量子ビットの実効容量を変更するために複数のインダクタをチューニングすることは、結合器誘起容量負荷を補償するために複数のインダクタをチューニングすることを含む。
本開示のいくつかの態様は、少なくとも１つの量子ビットを有するアナログプロセッサと通信状態にある少なくとも１つのプロセッサとプロセッサ実行可能命令又はデータのうちの少なくとも１つを格納する少なくとも１つの非一時的プロセッサ可読ストレージ媒体とを含む計算システムを提供する。プロセッサ実行可能命令又はデータは、少なくとも１つのプロセッサにより実行されると少なくとも１つのプロセッサに以下のことを含む行為を行わせる：量子ビットの予測容量を判断すること；量子ビットの標的容量を判断すること；標的容量及び予測容量に基づき全容量変化ΔＣを判断すること；及び１つ又は複数のジョセフソン接合からの対応距離と全容量変化とに基づき量子ビットの実効容量を変更するためにアナログプロセッサに複数のインダクタをチューニングさせることであって、各インダクタは、量子ビットループに沿った量子ビットの１つ又は複数のジョセフソン接合からの対応距離に配置される、チューニングさせること。
いくつかの実装では、これらの行為はさらに、量子ビットの予測インダクタンスを判断すること、量子ビットの標的インダクタンスを判断すること、及び標的及び予測インダクタンスに基づき全インダクタンス変化ΔＬを判断することを含み得る。量子ビットの実効容量を変更するために複数のインダクタをチューニングすることは、複数のインダクタの対応する複数のチューニング可能インダクタンスの合計が全インダクタンス変化ΔＬの閾値内となるように複数のインダクタをチューニングすること、及び複数のチューニング可能インダクタンスの合計が全容量変化ΔＣに基づき複数のインダクタ間で分散されるように複数のインダクタをチューニングすることを含み得る。
いくつかの実装では、１つ又は複数のジョセフソン接合からの対応距離に基づき複数のインダクタをチューニングすることは、１つ又は複数のジョセフソン接合からの量子ビットループに沿った臨界距離に配置された点からの第１及び第２のインダクタのそれぞれの距離に基づき第１のインダクタ及び第２のインダクタをチューニングすることを含み得る。複数のチューニング可能インダクタンスの合計が全容量変化ΔＣに基づき複数のインダクタ間で分散されるように複数のインダクタをチューニングすることは、実効量子ビット容量を低減しそして実効量子ビットインダクタンスを増加するために第１のインダクタのチューニング可能インダクタンスをチューニングすること；及び実効量子ビット容量を増加しそして実効量子ビットインダクタンスを増加するために第２のインダクタのチューニング可能インダクタンスをチューニングすることを含み得る。
いくつかの実装では、複数のチューニング可能インダクタンスの合計が全容量変化ΔＣに基づき複数のインダクタ間で分散されるように複数のインダクタをチューニングすることは、インダクタチューニング値の複数の候補分布から選択分布を全容量変化ΔＣ及び全インダクタンス変化ΔＬに基づき選択すること；及び選択分布のインダクタチューニング値に基づき複数のチューニング可能インダクタをチューニングすることを含み得る。選択分布を選択することは、選択分布に対応する候補容量変化と全容量変化ΔＣとの差に基づき選択分布を選択することを含み得る。
いくつかの実装では、選択分布に基づき複数のチューニング可能インダクタをチューニングすることは、複数のインダクタのそれぞれのインダクタの補間インダクタチューニング値を選択分布のインダクタチューニング値と複数の候補分布のうちの追加の候補分布のインダクタチューニング値とに基づき補間すること；及び補間インダクタチューニング値に基づき複数のチューニング可能インダクタをチューニングすることを含み得る。複数の候補分布を識別することは、全容量変化ΔＣ及び全インダクタンス変化ΔＬのうちの少なくとも１つに基づきルックアップテーブル内の複数の候補分布を識別することを含み得、複数の候補分布のうちの追加の候補分布はルックアップテーブル内で選択された分布に近い。インダクタチューニング値の複数の候補分布を識別することは：ルックアップテーブルの第１の軸に沿った第１のインダクタ及び第２のインダクタの１つのインダクタの第１組のインダクタチューニング値を調べること、及び第１及び第２のインダクタチューニング値の合計が全インダクタンス変化ΔＬの閾値内であるように、第１組のインダクタチューニング値のそれぞれに関して、ルックアップテーブルの第２の軸に沿った第１及び第２のインダクタの追加のインダクタの対応インダクタチューニング値を識別することであって、第１組からの各インダクタチューニング値は、候補分布を含むとともに予測容量変化に対応する第１及び第２のインダクタの追加のインダクタの対応インダクタチューニング値と対をなす、識別すること、を含み得る。
いくつかの実装では、複数の候補分布から選択分布を選択することは、複数の候補分布の中で全容量変化ΔＣに最も近い対応予測容量変化を有する候補分布を選択することを含み得る。複数のチューニング可能インダクタンスの合計が全容量変化ΔＣに基づき複数のインダクタ間で分散されるように複数のインダクタをチューニングすることは、ルックアップテーブルの第１の軸に沿った全容量変化ΔＣを調べること、ルックアップテーブルの第２の軸に沿った全インダクタンス変化ΔＬを調べること、全容量変化ΔＣ及び全インダクタンス変化ΔＬに対応するルックアップテーブル内のインダクタチューニング値の候補分布を識別すること；及び候補分布に基づき複数のインダクタをチューニングすることを含み得る。全容量変化ΔＣ及び全インダクタンス変化ΔＬのうちの少なくとも１つを調べることは、全容量変化ΔＣ及び全インダクタンス変化ΔＬの少なくとも１つを近似するルックアップテーブルの第１及び第２の軸の少なくとも１つに沿ったエントリを判断することを含み得る。
いくつかの実装では、複数のインダクタをチューニングすることは、実効量子ビット容量を低減しそして実効量子ビットインダクタンスを増加するために量子ビットループに沿った１つ又は複数のジョセフソン接合からの第１の距離における第１のインダクタをチューニングすること；及び実効量子ビット容量を増加しそして実効量子ビットインダクタンスを増加するために量子ビットループに沿った１つ又は複数のジョセフソン接合からの第２の距離（第２の距離は第１の距離より大きい）における第２のインダクタをチューニングすることを含み得る。量子ビットの予測容量を判断することは、量子ビットへ結合された１つ又は複数の結合器の１つ又は複数の結合強度に基づき結合器誘起容量負荷を判断することを含み得る。全容量変化に基づき量子ビットの実効容量を変更するために複数のインダクタをチューニングすることは、結合器誘起容量負荷を補償するために複数のインダクタをチューニングすることを含み得る。
本開示のいくつかの態様は、ジョセフソン接合を含む量子ビット；第１の超伝導電流経路により形成される第１の量子ビットループ；及び第２の超伝導電流経路により形成される第２の量子ビットループを含むアナログコンピューティングシステムを提供し、第１の量子ビットループ及び第２の量子ビットループはジョセフソン接合の両端に電気的に並列接続される。
いくつかの実装では、アナログコンピューティングシステムはさらに、第１の量子ビットループと通信状態にある第１の磁束バイアスライン及び第２の量子ビットループと通信状態にある第２の磁束バイアスラインを含み得、第１の磁束バイアス線は信号を第２の磁束バイアス線から独立に受信する。第２の量子ビットループは、ジョセフソン接合と通信状態にある第１の部分及びジョセフソン接合から離間された第２の部分を含み得、第１の部分及び第２の部分は交差部により分離され、第２の量子ビットループ内の電流は第１の部分内の第１の回転方向にそして第２の部分内の第１の回転方向とは反対である第２の回転方向に伝搬する。
いくつかの実装では、ジョセフソン接合は複合（compound）ジョセフソン接合又は複合化複合（compound-compound）ジョセフソン接合のうちの１つを含み得る。第１の量子ビットループ及び第２の量子ビットループは共有部分に沿って部分的に重なり得る。アナログコンピューティングシステムはさらに、第１の量子ビットループ及び第２の量子ビットループのうちの１つへチューニング可能に結合された結合器を含み得る。アナログコンピューティングシステムは結合器へ結合された第２の量子ビットをさらに含み得る。第１の量子ビットループ及び第２の量子ビットループはジョセフソン接合の軸を中心に対称であり得、ジョセフソン接合の軸は、第１の量子ビットループと第２の量子ビットループとジョセフソン接合との間の第１の接続部及び第１の量子ビットループと第２の量子ビットループとジョセフソン接合との間の第２の接続部と交差する。
いくつかの実装では、アナログコンピューティングシステムはさらに、ジョセフソン接合の両端に電気的に並列に接続された１つ又は複数の追加の量子ビットループを含み得る。アナログコンピューティングシステムはまた、第１の量子ビットループ及び第２の量子ビットループのそれぞれに沿って配置された複数のインダクタをさらに含み得、複数のインダクタのそれぞれは対応チューニング可能インダクタンスを提供するようにチューニング可能である。
他の態様では、上述の特徴は、当業者により認識されることになるように、任意の合理的組み合わせで合成され得る。
図面の簡単な説明
添付図面では、同一参照符号は同様の素子又は行為を識別する。添付図面における素子の寸法及び相対位置は必ずしも原寸に比例して描かれていない。例えば、様々な素子の形状及び角度は必ずしも原寸に比例して描かれていなく、これらの素子のいくつかは図面読み易さを改善するために任意に拡大され位置決めされ得る。さらに、描かれた素子の特定形状は、特定素子の実際の形状に関するいかなる情報も伝えるように必ずしも意図されていなく、添付図面における認識の容易さのためにもっぱら選択され得る。
従来技術量子ビットの概略図である。 インダクタンスチューナを有する従来技術量子ビットの概略図である。 量子ビットの１つ又は複数のジョセフソン接合に対して量子ビットループに沿った異なる距離に配置されたインダクタを有する量子ビットを含む例示的アナログコンピューティングシステムの概略図である。 量子ビットの１つ又は複数のジョセフソン接合に対して量子ビットループに沿った異なる距離に配置された直列ＤＣ－ＳＱＵＩＤインダクタを有する量子ビットを含む例示的アナログコンピューティングシステムの概略図であり、図２に示さない様々な別のデバイスも示される。 それぞれが図３の例示的量子ビットの量子ビットループとほぼ同様な２つの量子ビットループを有する量子ビットを含む例示的アナログコンピューティングシステムの概略図である。 ２つの近いインダクタが１つの共有インダクタにより置換されるということを除き図４Ａと同様な例示的アナログコンピューティングシステムの概略図である。 図２のアナログコンピューティングシステムなどのアナログコンピューティングシステム内の例示的量子ビットの実効容量をチューニングするための方法のフローチャートである。 インダクタンスを近いインダクタ及び遠いインダクタ間で分散する方法のフローチャートである（例えば図５の本方法の一部としての）。 本明細書において説明される技術が実施され得る例示的ハイブリッドコンピューティングシステムを示す概略図である。 ２つのループを有する例示的量子ビットの概略図である。 ２つの非対称ループを有する例示的量子ビットの概略図である。 ３つのループを有する例示的量子ビットの概略図である。 ２つのループ及び捩れを有する例示的量子ビットの概略図である。 ２つのループ、捻れ及び別のデバイスを有する例示的量子ビットの概略図である。
詳細な説明
以下の説明では、いくつかの特定詳細が、様々な開示実装の完全な理解を提供するために説明される。しかし、当業者は、実装がこれらの特定詳細のうちの１つ又は複数の特定詳細無しに、又は他の方法、部品、材料等により実現され得るということを認識することになる。他の事例では、コンピュータシステム、サーバコンピュータ、及び／又は通信ネットワークに関連する周知の構造は、実装の説明を不必要に曖昧にしないように図示又は説明されなかった。
文脈が必要としない限り、以下の本明細書と特許請求の範囲とを通じて、用語「含む：comprising」は、「含む：including」と同義であり、包括的又は開放的である（すなわち、追加、非列挙素子又は方法行為を排除しない）。
本明細書全体にわたる「一実装」又は「実装」への参照は、当該実装に関連して説明される特定の機能、構造、又は特徴が少なくとも１つの実装に含まれることを意味する。したがって、本明細書全体にわたる様々な場所における語句「一実装では」又は「実装では」の出現は、必ずしもすべてが同じ実装を指すとは限らない。さらに、特定の特徴、構造又は特性は、１つ又は複数の実装では任意の好適なやり方で組み合わせられ得る。
本明細書と添付特許請求の範囲とにおいて使用されるように、単数形式の冠詞及び不定冠詞は、文脈が明らかに規定しない限り、複数の参照物を含む。用語「又は」は文脈が別途明確に規定しない限り「及び／又は」を含む意味で概して採用されるということにも留意すべきである。
本明細書に提供される開示の標題及び要約書は便宜のためだけのものであって、実装の範囲又は意味を解釈するものではない。
Ｌチューナ
図１Ａは超伝導磁束量子ビット１００ａの概略図である。量子ビット１００ａは１つ又は複数のジョセフソン接合により割り込まれる量子ビットループ１０２（例えば超伝導材料のループ）を含む。図１Ａの例示的実装では、量子ビットループ１０２は、電流経路１３１、１３２（それぞれは、それぞれのジョセフソン接合１１１、１１２により割り込まれる）を含む複合ジョセフソン接合（compound Josephson junction）１０４（「ＣＪＪ」とも呼ばれる）により割り込まれる。
図１Ｂは超伝導磁束量子ビット１００ｂの概略図である。量子ビット１００ｂは、量子ビット１００ａとほぼ同様な量子ビットループ１０２及び複合ジョセフソン接合１０４を含む。量子ビット１００ｂはさらに、チューニング可能インダクタンスを量子ビット１００ｂへ提供するインダクタンスチューナ１４０（又は「Ｌチューナ」）を含む。インダクタンスチューナ１４０は、例えば量子ビットループ１０２内に複合ジョセフソン接合１０４と直列に接続されたＣＪＪを含み得る。例えば米国特許第９，１５２，９２３号で説明されるように、インダクタンスチューナ１４０はプログラム可能インターフェース１４２を使用することによりチューニングされ得る：例えば制御信号を誘導的に及び／又は電気化学的にインダクタンスチューナ１４０へ結合し、そしてこれにより量子ビット１００ｂの複合ジョセフソン接合１４０のジョセフソンインダクタンスをチューニングすることにより（そして拡張により）。
量子ビット１００ａ、１００ｂは、他のデバイスへ誘導的に又は他の方法で結合され得る。例えば、いくつかの実装では、量子ビット１００ａ、１００ｂは量子ビット間（inter-qubit）結合器（図示せず）を介し他の量子ビットへ誘導的に結合される。このような結合は量子ビット１００ａ、１００ｂの電磁的性質に影響を与え得る。例えば、量子ビット１００ｂの容量は結合器設定及びＬチューナ設定の両方の複雑な関数であり得る。過去、この効果は実際には無視するに十分小さかったが、量子プロセッサがスケールアップするにつれて、いくつかの実験は、この効果が増加するということを示した。例えば、いくつかの実装では、結合器及びＬチューナの両方をチューニングすることは１０ｆＦ程度の量子ビット容量の変化を引き起こし、較正、量子ビット動力学の結合器依存非同期化、及び他の対処することが難しい振る舞いにおけるエラーを潜在的に引き起こし得る。
Ｌチューナの分割
容量（Ｌチューナにより寄与されるものなど）に対する集中インダクタンスの影響は、インダクタンスのスケールと共にだけでなく、量子ビットの一部を形成する１つ又は複数のジョセフソン接合に対する量子ビットループに沿って集中インダクタンスが配置される位置と共にも変化する。例えば、１つ又は複数のジョセフソン接合へ直列に結合され（そしてその近くに位置決めされ）そしてインダクタンスＬｎｅａｒを保有するインダクタは以下のようにモデル化された実効量子ビット容量を生じ得る：
Figure 2023507785000002
 ここで、ＬＱ＝ＬＵ×Ｌ、ＣＱ＝ＣＵ×Ｌ、Ｌは量子ビットループの長さであり、ＬＵは単位長当たりの量子ビットループの固有インダクタンスであり、ＣＵは単位長当たりの量子ビットループの固有容量である。１つ又は複数のジョセフソン接合から遠く離れて（例えば量子ビットの一部を形成する量子ビットループの対向端に）位置決めされそしてインダクタンスＬｆａｒを保有するインダクタは、以下のようにモデル化され得る１つ又は複数のジョセフソン接合において測定される実効量子ビット容量Ｃｅｆｆを生じ得る：
Figure 2023507785000003
Ｌｎｅａｒ＝Ｌｆａｒ＝０の場合、両方のモデルは、短絡ループの予測容量であるＣｅｆｆ＝ＣＱ／３を生じる（１／３係数は入力インピーダンスから生じる）。しかし、Ｌｎｅａｒ＞０の場合、結果のＣｅｆｆは予測ＣＱ／３未満となる。すなわち、近いインダクタのインダクタンスを増加することで実効量子ビット容量の低下を引き起こす。したがって、近いインダクタは、超伝導ループの固有容量の一部が１つ又は複数のジョセフソン接合において観測されるのを妨げると考えられ得る。しかし、遠いインダクタは反対の効果を有し得る；すなわち、Ｃｅｆｆは、Ｌｆａｒが増加すると増加する傾向がある。
近いインダクタの容量低減振る舞いはＬｎｅａｒが十分に大きければ他の動力学により支配され得、実効量子ビット容量Ｃｅｆｆに対する増加を潜在的に生じ得るということに留意されたい。しかし、近いインダクタの容量低減振る舞いは好適に位置決め／スケーリングされた近いインダクタの典型的プログラム可能範囲を十分に越えて拡張し得るということが実験を通じて判断された。（本明細書では、インダクタの「スケール」は、インダクタが量子ビット２０１に寄与し得るインダクタンスの量を支配する構造的特徴を指す。例えば、例示的インダクタ２０６のスケールは、その構成するジョセフソン接合のサイズにより少なくとも部分的に判断され得、より小さなジョセフソン接合（例えばより小さな面積を有する）は一般的に、より大きなインダクタンスそしてしたがってより大きなスケールに対応する。螺旋インダクタなどのいくつかのインダクタに関して、より大きな面積は一般的には、より多くのインダクタンス、したがってより大きなスケールに対応する）。
本開示のいくつかの態様は、Ｌｎｅａｒを参照して上に説明された容量低減振る舞いを呈示するインダクタを含む複数のチューニング可能インダクタ（これらは、本明細書においてそして特許請求の範囲では「近いインダクタ」と称される）及びＬｆａｒを参照して上に説明された容量増加振る舞いを呈示するインダクタ（これらは本明細書においてそして特許請求の範囲では「遠いインダクタ」と称される）を有利に備えた量子ビットを含むアナログコンピューティングシステムを提供する。近いインダクタ及び遠いインダクタは量子ビットの或る範囲のプログラム可能状態にわたって均質（又は少なくとも略均質）な容量を提供するために独立にチューニングされ得る。いくつかの実装では、インダクタは均質（又は少なくとも略均質）な容量及び均質（又は少なくとも略均質）なインダクタンスの両方を提供するためにチューニングされる。
図２は、量子ビットループ２０２及び１つ又は複数のジョセフソン接合２０４を有する量子ビット２０１を含む例示的アナログコンピューティングシステム２００を示す（描写された例示的実装では、１つ又は複数のジョセフソン接合２０４はＣＪＪを含む）。近いインダクタ２０６は量子ビットループ２０２に割り込み、対応チューニング可能インダクタンスＬｎｅａｒを提供するようにチューニング可能である。遠いインダクタ２０８は量子ビットループ２０２に割り込み、対応チューニング可能インダクタンスＬｆａｒを提供するようにチューニング可能である（いくつかの実装では、インダクタ２０６、２０８のうちの１つ、いくつか、又はすべてが量子ビットループ２０２へ誘導的に結合される）。図２の例示的描写実装では、アナログコンピューティングシステム２００は量子ビットループ２０２へ通信可能に結合可能な結合器２２２をさらに含む。アナログコンピューティングシステム２００の様々なデバイスは１つ又は複数のプログラム可能インターフェースを介しプログラムされ得；例示的描写実装では、ジョセフソン接合２０４、近いインダクタ２０６、遠いインダクタ２０８及び結合器２２２の１つ又は複数はプログラム可能インターフェース２２０ａ、２２０ｂ、２２０ｃ、２２０ｄを介しプログラム可能である。図２の例示的実装は１つの近いインダクタ２０６及び１つの遠いインダクタ２０８を示すが、複数の近いインダクタ及び遠いインダクタが本開示の範囲から逸脱すること無く提供され得るということがここに提示された開示の観点で理解されることになる。
インダクタ２０６、２０８は任意のチューニング可能インダクタを含み得る。いくつかの実装では、インダクタ２０６、２０８のうちの少なくとも１つは、例えば米国特許第８，５３６，５６６号に記載のようにＬチューナを含み、そして例えば１つ又は複数のＤＣ－ＳＱＵＩＤ内へ配置された例えば１つ又は複数のジョセフソン接合を含み得る。例示的描写実装では、各インダクタ２０６、２０８は、それぞれのプログラミングインターフェース２２０ｂ、２２０ｃを介し並列に接続され且つチューニング可能である２つのジョセフソン接合を有するＤＣ－ＳＱＵＩＤを含む。インダクタ２０６、２０８は集中インダクタンスの他の源（量子ビットループへ誘導的に結合された量子磁束パラメトロン又は相互インダクタンスなど）を代替的に又は追加的に含み得る。インダクタ２０６、２０８は同じ又は異なる構造を有し得；例えば、インダクタ２０６は単一ＤＣ－ＳＱＵＩＤを含み得、そしてインダクタ２０８は直列な２つのＤＣ－ＳＱＵＩＤを含み得る（図３のインダクタ３０８は後者の例である）。
インダクタ２０６、２０８は、チューニング可能インダクタンス範囲内のそれぞれのインダクタンスＬｎｅａｒ，Ｌｆａｒを提供するようにチューニング可能である（例えばそれぞれのプログラム可能インターフェース２２０ｂ、２２０ｃを介し）。例えば、インダクタ２０６が０ｆＦ程から１０ｆＦ程のＬｎｅａｒを提供するようにチューニング可能であればインダクタ２０６のチューニング可能インダクタンス範囲は１０ｆＦであると言われる。これらの数字はチューニング可能でないいかなる寄生／基本インダクタンスも除外する。例えば、前例に続けると、インダクタ２０６がまた、２ｆＦの寄生インダクタンスを提供し、したがってそのチューニングに依存して２ｆＦ～１２ｆＦのインダクタンスを提供すれば、インダクタ２０６のチューニング可能インダクタンス範囲は依然として１０ｆＦであると言える。インダクタ２０６、２０８は同じ又は異なるチューニング可能インダクタンス範囲を有し得る。
近いインダクタ２０６と遠いインダクタ２０８は、量子ビット２０１の１つ又は複数のジョセフソン接合２０４に対するそれらの位置により区別される。近いインダクタ２０６は１つ又は複数のジョセフソン接合２０４に対し量子ビットループ２０２に沿ってより近くに位置決めされるので、近いインダクタ２０６は、容量をより大いに低減する傾向があることになる（Ｌｎｅａｒの所与の増加に関して）。遠いインダクタ２０８は１つ又は複数のジョセフソン接合２０４から量子ビットループ２０２に沿ってさらに遠くに位置決めされるので、遠いインダクタ２０８は、容量をより大いに増加する傾向があることになる（Ｌｆａｒの所与の増加に関して）。臨界距離２１２より１つ又は複数のジョセフソン接合により近いインダクタは近いインダクタ２０６（すなわち容量を低減する）として概して振る舞うことになり、臨界距離２１２より１つ又は複数のジョセフソン接合からより遠いインダクタは遠いインダクタ２０８として概して振る舞うことになる。
したがって１つ又は複数のジョセフソン接合２０４からの臨界距離２１２に位置する量子ビットループ２０２に沿った推定臨界点２１０が存在し得る。臨界点２１０は、１つ又は複数のジョセフソン接合２０４と臨界点との間のインダクタが近いインダクタとして振る舞いそして１つ又は複数のジョセフソン接合２０４を含まない（例えば、それに対向する）量子ビットループ２０２の一部に沿った臨界点２１０間のインダクタは遠いインダクタとして振る舞うように、近いインダクタ体制(regime)と遠いインダクタ体制とを分離する。臨界点により近いインダクタは、臨界点からより遠いインダクタより余り顕著でない影響を量子ビット容量（インダクタンスの所与の変化に対して）に及ぼす傾向があることになる。容量増加又は容量低減振る舞いのこのスケーリングは近いインダクタ及び遠いインダクタ間で必ずしも対称的ではない（例えば、近いインダクタは、両方が臨界点２１０からの同じインダクタンス及び距離を有しても遠いインダクタより少ない量だけ量子ビット容量を低減する傾向があり得る）。少なくともいくつかの実装では臨界点２１０の場所を明示的に識別することは必要無いが、いくつかの実装では、インダクタ２０６、２０８（及び／又はシステム２００の他のデバイス）は、それらのインダクタンスと量子ビット容量へのそれらの影響との関係を判断するために臨界点２１０に対して置かれる。
インダクタ２０６、２０８は、様々なデバイスにより量子ビット２０１へ寄与される容量及び／又はインダクタンス（所謂容量性及び／又は誘導性負荷）を補償するためにチューニングされ得る。例えば、結合器２２２は量子ビット２０１内に容量性及び誘導性負荷を誘起し得、そしてインダクタ２０６、２０８はこのような負荷の１つ又は両方を補償するためにチューニングされ得る。いくつかの実装では、インダクタ２０６、２０８は、インダクタ２０６、２０８が量子ビット２０１の複数の状態にわたって量子ビット容量及び／又はインダクタンスを均質化することができるようにチューニング可能インダクタンス範囲を提供するように位置決めされそして動作可能である。
例えば、アナログコンピューティングシステム２００は、すべての結合器２２２を量子ビットループ２０２へ反強磁性的に結合するように設定することにより、量子ビット２０１を最大インダクタンスの状態に置くように動作可能かもしれない。例えば、すべての結合器２２２が範囲［－１，１］で表現される範囲の結合強度を提供するようにプログラム可能であれば（ここで負値は強磁性であり正値は反強磁性である）、最大インダクタンス状態は、すべての結合器２２２が－１の結合強度を提供するようにプログラムされる状態を含み得る。前述の例を続けると、アナログコンピューティングシステム２００は、すべての結合器２２２が量子ビットループ２０２へ反強磁性的に結合する（例えば１の結合強度に対応する）ように設定することにより量子ビット２０１を最小インダクタンス状態に置くことができるかもしれない。
いくつかの実装では、最大インダクタンス状態における量子ビットインダクタンスと最小インダクタンス状態における量子ビットインダクタンスとの差は、インダクタ２０６、２０８のチューニング可能インダクタンスの範囲の合計以下である。すなわち、チューニング可能インダクタ２０６、２０８は、最小インダクタンス状態及び最大インダクタンス状態の量子ビットインダクタンスを均質化するために十分なチューニング可能インダクタンス範囲を提供するように集合的にチューニング可能である。例えば、量子ビット２０１の例示的実装の以下の状態を考察する：
Figure 2023507785000004
最小インダクタンス状態と最大インダクタンス状態との間の量子ビットインダクタンスの差（本明細書では標的インダクタンス範囲と呼ばれる）は１００ｐＨである。いくつかの実装では、インダクタ２０６、２０８は少なくとも１００ｐＨの集合的チューニング可能インダクタンス範囲を提供する。例えば、インダクタ２０６は４０ｐＨのチューニング可能インダクタンス範囲を提供する可能性があり、インダクタ２０８は６０ｐＨのチューニング可能インダクタンス範囲を提供する可能性がある。いくつかの実装では、インダクタ２０６、２０８は、例えば製造における変動を許容するために標的インダクタンス範囲より大きい（例えば前述例の１００ｐＨより大きい）集合的チューニング可能インダクタンス範囲を提供する。
インダクタ２０６、２０８はまた、又は代替的に、量子ビット２０１の最大容量状態と最小容量状態間で容量を均質化するようにチューニング可能である。例えば、アナログコンピューティングシステム２００は、量子ビットループ２０２へ反強磁性的に結合するためにすべての結合器２２２をより多くのジョセフソン接合２０４のうちの１つのジョセフソン接合２０４の臨界距離２１２内に設定することにより（この場合、臨界距離２１２内の結合器２２２は、量子ビットループ２０２の近いインダクタ領域内に在るのでインダクタンスを低減しそして容量を増加する）、そして量子ビットループ２０２へ反強磁性的に結合するためにすべての結合器２２２を１つ又は複数のジョセフソン接合２０４からの臨界距離２１２より遠くに設定することにより（この場合、臨界距離２１２より遠い結合器２２２は、量子ビットループ２０２の遠いインダクタ領域内に在るのでインダクタンス及び容量の両方を増加する）、量子ビット２０１を最大容量状態に置くように動作可能であり得る。例えば、量子ビット２０１の例示的実装の以下の状態を考察する：
Figure 2023507785000005
いくつかの実装では、インダクタ２０６、２０８は、例えば量子ビット容量を必要に応じて標的容量まで増加又は低減することにより最大容量状態及び最小容量状態の両方の状態の量子ビット容量を均質化するようにチューニング可能である。例えば、インダクタ２０６、２０８は、最小容量状態の量子ビット容量から標的容量の閾値内まで量子ビット２０１の量子ビット容量を増加するように、そして量子ビット容量を最大容量状態の量子ビット容量から標的容量の閾値内まで低減するようにチューニング可能であり得る（これらの２つの閾値は互いに同じであってもよいし異なってもよい）。
例えば、アナログコンピューティングシステム２００の標的容量が１５０ｆＦであれば、近いインダクタ（例えばインダクタ２０６）は容量を少なくとも５０ｆＦだけ低減するようにチューニング可能かもしれなく（最大容量の場合に対処するために）、そして遠いインダクタは容量を少なくとも５０ｆＦだけ増加するようにチューニング可能かもしれない（最小容量の場合に対処するために）。
これまでの論述は、多くの実装では、変動する誘導性負荷又は容量性負荷の主要源である結合器により誘起される状態を参照するが、最小及び最大インダクタンス並びに容量状態は、量子ビット２０１への誘導性及び／又は容量性負荷に寄与する任意のデバイスのプログラム可能状態に基づき判断され得る。このようなデバイスは、例えば量子ビット２０１（例えば磁束バイアスデバイス）へ結合される量子磁束パラメトロン及び相互インダクタンスを含む。
いくつかの実装では、インダクタ２０６、２０８は、４つの極限状態（最小インダクタンス、最大インダクタンス、最小容量及び最大容量）のそれぞれの状態にわたって量子ビットインダクタンス及び量子ビット容量の両方を均質化するようにチューニング可能である。インダクタンスと容量との関係は常に線形であるとは限らないので、インダクタンス及び容量の両方に関するこれらの制約に適合することは、ほとんどの環境におけるインダクタ２０６、２０８のパラメータに実質的に影響を与えるということが予測され得る。しかし、４つの極限状態は量子ビット２０１の状態空間内の極値を定義するので、少なくともいくつかの実装ではインダクタンス及び容量の両方にわたって（又は、より具体的には、４つの極限状態間で変動されるデバイスの任意のプログラム可能状態にわたって）４つの極限状態をすべて均質化するようにチューニング可能であるインダクタ２０６、２０８はシステム２００のすべてのプログラム可能状態を均質化するようにチューニング可能となるということが予想される。例えば、量子ビット２０１の例示的実装の以下の状態を考察する：
Figure 2023507785000006
このような実装では、近いインダクタ及び遠いインダクタ２０６、２０８は、インダクタが好適にチューニングされると４つの極限状態のそれぞれが同じ（近似的には、閾値以内の）インダクタンス及び容量を有することを許容するチューニング可能インダクタンス範囲を有して位置決めされ設けられなければならない。
例えば、アナログコンピューティングシステムが２２０ｐＨの標的インダクタンスと１６０ｆＦの標的容量とを有すると仮定する。次に、インダクタ２０６、２０８の所与の位置決めを有する量子ビット４０１の例示的実装に関して、インダクタンス及び容量は、アナログシステム２００の様々なプログラム状態（本明細書では時折「シナリオ」と呼ばれる）にわたって以下のように均質化される可能性がある：
Figure 2023507785000007
ここで、「量子ビット容量」列は、１つ又は複数のジョセフソン接合２０４の容量を除外しており、Ｌｎｅａｒは近いインダクタ２０６のチューニングされたインダクタンスであり、Ｌｆａｒは遠いインダクタ２０８のチューニングされたインダクタンスである。この例示的シナリオは、Ｌｎｅａｒ及びＬｆａｒのそれぞれがチューニング可能インダクタンス範囲の８０ｐＨを必要とするということを意味する。
いくつかの実装では、近いインダクタ及び遠いインダクタ２０６、２０８は、単一Ｌチューナの全インダクタンス範囲とほぼ同じである全チューニング可能インダクタンス範囲（すなわち、それらのチューニング可能インダクタンス範囲の合計）を提供する（例えば米国特許第８，５３６，５６６号に記載のように）。例えば、５０ｐＨのチューニング可能インダクタンス範囲が単一Ｌチューナに必要とされれば、近いインダクタ及び遠いインダクタ２０６、２０８は５０ｐＨのチューニング可能インダクタンス範囲を集合的に提供し得る。このチューニング可能インダクタンス範囲は任意の適切なやり方でインダクタ２０６、２０８間で分散され得る（例えば、インダクタ２０６の２０ｐＨのチューニング可能インダクタンス範囲及びインダクタ２０８の３０ｐＨのチューニング可能インダクタンス範囲）。チューニング可能インダクタンス範囲のこのような分散及びインダクタ２０６、２０８の位置の選択は絡み合わされる：例えば、より小さなチューニング可能インダクタンス範囲を有するインダクタは、適切な容量低減／増加を提供するために、臨界点２１０からさらに遠くに位置決めされる必要があり得る。
インダクタ２０６、２０８の多様な配置がこのような条件を満足し得る。様々な配置が比較され得（例えばシミュレーションにより）、そして特定配置の選択は、デバイス配置のためにプロセッサ上で利用可能な場所、他のデバイスに対する近接性、製造公差、及び／又は他の要因などの要因により影響され得る。シミュレーションは、「シナリオ毎に、Ｌｔｏｔａｌ＝Ｌｎｅａｒ＋Ｌｆａｒとなるようないくつかの固定された全インダクタンス値Ｌｔｏｔａｌが存在する（Ｌｔｏｔａｌはシナリオ間で変化し得る）」という制約を追加することにより支援され得る。Ｌｔｏｔａｌは、上述のように単一Ｌチューナ実装に基づき判断され得る；すなわち、シミュレーションの範囲は、インダクタ２０６、２０８とインダクタ２０６、２０８の配置との間の様々な組み合わせのチューニング可能インダクタンス範囲分布を探求することに帰着し得る。
いくつかの実装では、システム２００は、２つ以上の近いインダクタ２０６及び／又は２つ以上の遠いインダクタ２０８を含む（例えば二次的な近いインダクタ及び／又は遠いインダクタを設けることにより）。次に、集合的な近いインダクタ２０６はチューニング可能インダクタンスＬｎｅａｒ及び対応チューニング可能インダクタンス範囲を集合的に提供し得る；すなわち、近いインダクタ２０６の様々な配置は、量子ビット容量に対する近いインダクタ２０６の集合的影響を判断する。同様に、集合的な遠いインダクタ２０８はチューニング可能インダクタンスＬｆａｒ及び対応チューニング可能インダクタンス範囲を集合的に提供し得る；すなわち、遠いインダクタ２０８の様々な配置は、量子ビット容量に対する遠いインダクタ２０８の集合的影響を判断する。
図２は図解の便宜のために単純化されている。
図３は、量子ビットループ３０２及び１つ又は複数のジョセフソン接合３０４を有する量子ビット３０１を含むより複雑な例示的アナログコンピューティングシステム３００を示す。描写された例示的実装では、１つ又は複数のジョセフソン接合３０４は、２つの複合ジョセフソン接合を含む複合化複合ジョセフソン接合（compound-compound Josephson junction）（すなわちＣＣＪＪ）を含む。近いインダクタ３０６及び遠いインダクタ３０８はそれぞれ、直列に接続された２つのＤＣ－ＳＱＵＩＤを含み、チューニング可能インダクタンスＬｎｅａｒ及びＬｆａｒをそれぞれ提供する。少なくともいくつかの実装では、１つ又は複数のジョセフソン接合３０４及びインダクタ３０６、３０８の複合特徴は、図２のより単純なデバイスに対するプログラム可能範囲内のより精密なチューニングを可能にし得る。
システム３００はまた、量子ビット３０１へ結合可能な複数の結合器（遠い結合器３２２及び近い結合器３２４を含む）を提供する。遠い結合器３２２は量子ビットループ３０２に沿った１つ又は複数のジョセフソン接合３０４からの臨界距離より遠く（すなわち臨界点３１０の遠い側）に配置され、近い結合器３２４は１つ又は複数のジョセフソン接合３０４からの臨界距離より近く（すなわち臨界点３１０の近い側）に配置される。したがって、結合器３２２、３２４は、量子ビット３０１上のそれらの誘導負荷が変化するので異なる影響を量子ビット容量に与える傾向があることになる。
インダクタ３０６、３０８が、このような誘導性及び／又は容量性負荷を補償するように位置決めされそして好適なスケールのものであるいくつかの実装では、インダクタ３０６、３０８の一方又は両方の位置及び／又はスケールは結合器３２２、３２４の配置により影響され得る。例えば、いくつかの実装では、インダクタ３０６、３０８は、近い結合器３２４が量子ビット３０１へ反強磁性的に結合されそして遠い結合器３２２が量子ビット３０１へ反強磁性的に結合される（例えば上述のように）最大容量シナリオでは容量を補償するように位置決め及び／又はスケーリングされ得、そして最小容量シナリオに関しても同様である。
１つ又は複数のジョセフソン接合３０４、インダクタ３０６、３０８、結合器３２２、３２４はそれぞれプログラム可能インターフェース３２０ａ、３２０ｂ、３２０ｃ、３２０ｄ、３２０ｅを介しプログラム可能である。システム３００はさらに、量子ビットループ３０２に割り込む量子磁束パラメトロン３３０及び量子ビット３０１へ結合可能なプログラム可能磁束バイアス３３２などの例示的な他のデバイスを提供する。このような他のデバイスは、量子ビット３０１と相互作用するために（例えば、その状態を読み出すために及び／又はハミルトン問題の関連パラメータによりそれをプログラムするために）使用され得、そして量子ビット３０１の誘導性及び／又は容量性負荷に寄与し得る。いくつかの実装では、インダクタ３０６、３０８は、このような他のデバイスにより寄与される誘導性及び／又は容量性負荷を補償するように（例えば、本明細書の他のどこかで説明される様々なシナリオでは必要に応じて、誘導性又は容量性負荷を増加又は低減するためにこのような他のデバイスを操作することにより寄与される負荷を補償するように）位置決め及び／又はスケーリングされる。
本明細書において開示されるシステムは単一量子ビットループ実装に限定されない。図４Ａは、量子ビットループ４０２ａ、４０２ｂ間で共有される１つ又は複数のジョセフソン接合４０４により割り込まれる複数の量子ビットループ４０２ａ、４０２ｂを有する量子ビット４０１を含む例示的アナログコンピューティングシステム４００を示す（量子ビットループ４０２ａ、４０２ｂは例えば図４Ａに示すように共有部分４４０に沿って部分的に重なり得る）。少なくとも描写された例示的実装では、各量子ビットループ４０２ａ、４０２ｂはシステム２００、３００のものとほぼ同様なデバイスへ結合可能である及び／又はこれを含む。
例えば、描写された実施形態では、量子ビットループ４０２ａは、近いインダクタ４０６ａ及び遠いインダクタ４０８ａ（臨界点４１０ａの両側に配置される）により割り込まれ、そして複数の結合器４２２ａ、４２４ａ、４２６ａへ通信可能に結合可能である。量子ビットループ４０２ａはさらに、量子磁束パラメトロン４３０ａ及び／又は磁束バイアス４３２ａなどの他のデバイスへ結合可能であり得る及び／又はこれを含み得る。量子ビットループ４０２ｂは同様な又は異なるデバイスへ結合可能であり得る及び／又はこれを含み得る：すなわち描写された例示的実装では、量子ビットループ４０２ｂは、量子ビットループ４０２ａとほぼ同様であり、そして近いインダクタ４０６ｂ及び遠いインダクタ４０８ｂにより割り込まれ（臨界点４１０ｂの両側に配置され）、そして複数の結合器４２２ｂ、４２４ｂ、４２６ｂへ結合可能である。量子ビットループ４０２ｂはさらに、量子磁束パラメトロン４３０ｂ及び／又は磁束バイアス４３２ｂなどの他のデバイスへ結合可能であり得る及び／又はこれを含み得る。
いくつかの実装では、量子ビットループ４０２ａ、４０２ｂは１つ又は複数のジョセフソン接合４０４から異なる臨界距離に配置される臨界点４１０ａ、４１０ｂを有する：例えば、量子ビットループ４０２ａ、４０２ｂが同一でない場合（例えば、異なる材料で構成され、非対称レイアウトを有し、及び／又はシステム４００ａの他のデバイスへ非対称的に結合可能である場合）。したがって、臨界点４１０ｂは量子ビットループ４０２ｂに沿った１つ又は複数のジョセフソン接合からの第２の臨界距離（臨界点４１０ａの臨界距離と同じであっても異なってもよい）により配置されると言ってもよい。
いくつかの実装では、各量子ビットループ４０２ａ、４０２ｂは少なくとも１つの近いインダクタ４０６ａ及び少なくとも１つの遠いインダクタ４０８ａを含み、これにより各ループ上の誘導性及び／又は容量性負荷が独立に補償されることを可能にする。いくつかの実装では、量子ビットループ４０２ａ、４０２ｂは少なくとも１つの近いインダクタ４０６ａ及び／又は遠いインダクタ４０８ａを共有する。例えば、図４Ｂの例示的システム４００ｂに描写されるように、共有される近いインダクタ４０６は共有される部分４４０に沿って位置決めされ得る。いくつかの実装では、共有される近いインダクタ４０６は、両方の量子ビットループ４０２ａ、４０２ｂにわたってインダクタンスを補償するために、そうでなければ同様であるシステム４００の近いインダクタ４０６ａ、４０６ｂのいずれかより大きなチューニング可能インダクタンス範囲を提供する。このような配置の潜在的利点は省スペースである；すなわち、必要とされるインダクタの最小数を低減する（各ウィング側に１つから量子ビット毎に１つへ）ことに加えて、共有されるインダクタ４０６自体が物理的により小さくなり得る（例えば、より小さなジョセフソン接合が概して、より大きなジョセフソン接合より大きなインダクタンスを提供するので、より小さなジョセフソン接合をＤＣ－ＳＱＵＩＤに設けることにより）。サイズのこの差は、図４Ｂの読みやすさを維持するために描写されない。
いくつかの実装では、複数のループ４０２ａ、４０２ｂを有する量子ビット４０１の近いインダクタ及び遠いインダクタ４０６ａ、４０６ｂ、４０８ａ、４０８ｂの集合的チューニング可能範囲は、最大インダクタンス状態と最小インダクタンス状態との間のインダクタンスの差により指示される量より公差量（例えば２０ｐＨ）だけ大きい。この公差量は、近いインダクタ及び遠いインダクタ４０６ａ、４０６ｂ、４０８ａ、４０８ｂが、製造欠陥、設計変動及び／又は他の非対称性から生じるウィング間の変動を補償するためにチューニングされることを可能にするのに十分に大きいかもしれない。この公差値はさらに、量子ビット間の変動（例えば、本明細書の他のどこかで説明される）を考慮するために増加され得る。
分割Ｌチューナのチューニング
図５は、アナログコンピューティングシステム内の量子ビット（システム２００、３００又は４００の量子ビット２０１、３０１又は４０１など）の実効容量をそれぞれチューニングするための方法５００のフローチャートである。本方法はアナログコンピューティングシステムと通信状態にある１つ又は複数のプロセッサ（例えば古典的プロセッサ）により行われる。
５０２において、１つ又は複数のプロセッサは、アナログコンピューティングシステムにより実行される問題に基づき、量子ビットの予測容量（Ｃｐｒｅｄｉｃｔｅｄで表わされる）を判断する。例えば、所与の問題が、アナログコンピューティングシステム上へ符号化するためのハミルトニアンへ変換されれば（この処理は時に「埋め込み」と呼ばれる）、１つ又は複数のプロセッサは、当該量子ビットに関係するハミルトニアンの一部（例えば量子ビットへ結合可能な結合器の結合強度に対応するパラメータ）を量子ビットの物理モデルへ適用することにより量子ビットのＣｐｒｅｄｉｃｔｅｄを判断し得る。例えば、１つ又は複数のプロセッサは、結合器毎に、各結合器のそれぞれの結合強度に基づき量子ビットの関連誘導負荷を判断し得、そしてさらに、各結合器のそれぞれの誘導負荷と量子ビットループに沿った量子ビットの１つ又は複数のジョセフソン接合からの各結合器のそれぞれの距離とに基づき（例えば上述のＣｅｆｆのモデルに基づき）量子ビットの関連容量性負荷を判断し得る。１つ又は複数のプロセッサは、これらの容量性負荷を合成し（例えば、容量性負荷を合算することにより及び／又は重み付け又は非線形組み合わせにより）、そして合成された容量性負荷及び任意の他の好適な要因（他のデバイスの容量性負荷、量子ビットの基準容量及び１つ又は複数のジョセフソン接合のプログラム状態など）に基づき、量子ビットの予測容量Ｃｐｒｅｄｉｃｔｅｄを判断し得る。
５０４において、１つ又は複数のプロセッサは、Ｃｔａｒｇｅｔで表される量子ビットの標的容量を判断する。方法５００は、量子ビットの実効容量を標的容量Ｃｔａｒｇｅｔの閾値内となるようにチューニングすることを目的とする。標的容量Ｃｔａｒｇｅｔは予め判断され得る（例えば、標的容量Ｃｔａｒｇｅｔは設計時に判断された量子ビットの固定値であり得る）：この場合、プロセッサによる判断はデータストレージから標的容量Ｃｔａｒｇｅｔの値を取り出すことを含み得る。所定標的容量Ｃｔａｒｇｅｔは、例えば実験的方法により（磁気共鳴トンネリング、量子ビット分光、及び／又は量子ビット容量を識別するための他の技術を使用することなどより）判断され得る。例えば、量子アニーリングシステムでは、これは、量子臨界点において（すなわちハミルトン無秩序化とハミルトン問題とが等しいエネルギーを有するエネルギースケールにおいて）量子ビット（及び／又は、システム２００、３００、４００などのより大きなシステム）の振る舞いを観測する（或る容量を所与として或る基準雑音閾値を上回るということを保証するために）ことに関与し得る。
いくつかの実装では、標的容量Ｃｔａｒｇｅｔはプロセッサにより動的に判断される（例えば量子プロセッサによる実行のための所与の問題を受信した後に）。例えば、標的容量は、所与の問題のアナログコンピューティングシステムの複数の量子ビットの各量子ビットの予測容量Ｃｐｒｅｄｉｃｔｅｄを判断することにより、そして、これらの予測容量Ｃｐｒｅｄｉｃｔｅｄに基づき標的容量Ｃｔａｒｇｅｔを判断することにより（標的容量の平均を取ることなどにより）、及び／又は目的関数を最小化するＣｔａｒｇｅｔの値（例えば各量子ビットのＣｐｒｅｄｉｃｔｅｄ及びＣｔａｒｇｅｔ間のＬ１又はＬ２ノルムの合計）を判断することにより判断され得る。このような判断は１つ又は複数の制約に従い得る；例えば、Ｃｔａｒｇｅｔの選択は、アナログコンピューティングシステムが、各量子ビットの予測容量Ｃｐｒｅｄｉｃｔｅｄが標的容量Ｃｔａｒｇｅｔの閾値内となるように複数の量子ビットの各量子ビットの実効容量Ｃｅｆｆを増加又は低減する（必要に応じて）ように動作可能となるように、制約され得る。
５０６において、１つ又は複数のプロセッサは、ΔＣで表される量子ビットの全容量変化を予測容量Ｃｐｒｅｄｉｃｔｅｄ及び標的容量Ｃｔａｒｇｅｔに基づき判断する。少なくともいくつかの実装では、全容量変化ΔＣはＣｔａｒｇｅｔとＣｐｒｅｄｉｃｔｅｄとの差である。
５１０において、１つ又は複数のプロセッサは、量子ビットループに沿った量子ビットの１つ又は複数のジョセフソン接合からの各インダクタの距離に基づきそして全容量変化ΔＣに基づき量子ビットの実効容量を変更するためにアナログコンピューティングシステムの複数のインダクタをチューニングする。例えば、１つ又は複数のプロセッサは、量子ビットの実効容量Ｃｅｆｆを増加又は低減する（必要に応じて）ために複数のインダクタをΔＣの閾値内である一定量だけチューニングし得る。このようなチューニングは、例えば、方法５００を行う過程で判断されるチューニング可能インダクタンスを提供するように複数のインダクタをアナログコンピューティングシステムにプログラムさせるパラメータを含む当該問題の表現を、実行のためにアナログコンピューティングシステムへ送信すること（及びしたがってアナログコンピューティングシステムに当該問題の表現を実行させること）を含む。いくつかの実装では、１つ又は複数のプロセッサは、結合器誘起容量性負荷（例えば、行為５０２を参照して上に説明したように予測された）を補償するためにインダクタをチューニングする。
少なくともいくつかの実装では、行為５１０のチューニングは、量子ビット容量を低減するために量子ビットループに沿った臨界距離より１つ又は複数のジョセフソン接合により近いインダクタをチューニングすること（行為５１２において）、及び量子ビット容量を増加するために量子ビットループに沿った臨界距離より１つ又は複数のジョセフソン接合からより遠いインダクタをチューニングすること（行為５１４において）を含む。
近いインダクタ及び遠いインダクタは１つ又は複数のジョセフソン接合からのそれぞれの距離に基づきチューニングされ得る：例えば臨界点（最も近い臨界点など）からのそれらの距離に基づき近いインダクタ及び遠いインダクタをチューニングすることにより。本明細書の他のどこかで指摘したように、単位インダクタンス当たりのインダクタの容量性負荷は概して、量子ビットループに沿ったインダクタの位置と共に変化する。したがって、Ｃｅｆｆが含み得る実効量子ビット容量の特定変化を達成するために必要とされるインダクタンスを判断することは、例えば、１つ又は複数のジョセフソン接合から或る距離のインダクタのインダクタンスの対応する変化の容量性変化の値を格納するデータストレージ（ルックアップテーブルなどの）から値を調べること（このような値は予め定められ得る、例えば実験的に）、及び１つ又は複数のジョセフソン接合からのインダクタの距離に基づき（例えばパラメータとしてこのような距離を明示的に含むモデルを使用することにより、及び／又は当該距離に基づきモデル（上記Ｃｅｆｆのモデルのうちの１つのモデルなど）を選択することにより）、及び／又は他の手法に基づき量子ビット容量のモデルをインダクタへ適用することを含み得る。
行為５１０のチューニングは、例えば、容量をΔＣだけ（又は少なくともΔＣの閾値内まで）増加するために遠いインダクタのインダクタンスを増加することにより、又は容量をΔＣだけ低減するために近いインダクタのインダクタンスを増加することにより所望全容量変化ΔＣを達成するために（又は少なくとも近似するために）近いインダクタ又は遠いインダクタのうちの１つのインダクタをチューニングすることと同じくらい単純であり得る。しかし、少なくともいくつかの環境では、このようなチューニングは、量子ビットの実効インダクタンスを量子ビットの様々なプログラム状態にわたって余り均一でないようにし得る。
このような非均質性は少なくともいくつかのアプリケーションにおいて望ましくないかもしれない。少なくともいくつかの実装では、方法５００はさらに、量子ビットの予測及び標的インダクタンスを判断すること、予測及び標的インダクタンスに基づき全インダクタンス変化ΔＬを判断すること、及びΔＬの閾値内である量だけインダクタの集合的インダクタンス（すなわちそれらのインダクタンスの合計）を増加するために複数のインダクタをチューニングすることを含む。
「量子ビットインダクタンスの変化は、インダクタにより実効量子ビット容量へ寄与されるインダクタンスが、インダクタにより局所的に寄与されるインダクタンス未満であり得るのでΔＬの値と必ずしも同じではない」ということに留意されたい。例えば、図４Ａの量子ビット４０１の場合、実効量子ビットインダクタンスは、いくつかの状況では、量子ビットループ４０２ａ、４０２ｂの並列配置に起因してインダクタ４０６ａ、４０６ｂ、４０８ａ、４０８ｂにより寄与されるチューニング可能インダクタンスの単位当たりおよそ１／４単位だけ増加し得る（例えば、量子ビットループ４０２ａ、４０２ｂのインダクタンスがほぼ等しい場合）。したがって、いくつかの実施形態では、全インダクタンス変化ΔＬを判断することは、インダクタが量子ビットの全インダクタンス変化を達成する（又は少なくとも近似する）ための全インダクタンス変化を判断することを含み、全インダクタンス変化は判断可能である（例えば標的インダクタンスと予測インダクタンスとの差に基づき）。
少なくともいくつかの実装では、全インダクタンス変化は、ΔＬだけでなくΔＣにも基づきインダクタ間で分散される。例えば、方法５００はアナログコンピューティングシステムの様々なプログラム状態（本明細書の他のどこかで説明される状態など）にわたってΔＬ及びΔＣの両方を均質化し得る（閾値内まで）。所与の全インダクタンス変化ΔＬは様々なやり方でインダクタ間で分散され得るが、ほとんどの状況では、ほとんどのこのような分散は、量子ビット容量の特定所望変化を達成（又は少なくとも近似）することにはならない。
図６は、近いインダクタ及び遠いインダクタ間でインダクタンスを分散する方法６００のフローチャートである。本方法はアナログコンピューティングシステムと通信状態にある１つ又は複数のプロセッサ（例えば古典的なプロセッサ）により行われ、そして方法５００の一部として行われ得る。６０２において、１つ又は複数のプロセッサは全インダクタンス変化ΔＬを判断し（例えば上述のように標的及び予測インダクタンスに基づき）、そして６０４において、１つ又は複数のプロセッサは全容量変化ΔＣを判断する（例えば方法５００の行為５０６を参照して上に説明したように標的容量及び予測容量に基づき）。
６０６において、１つ又は複数のプロセッサは、インダクタの対応するチューニング可能インダクタンスが集合的に、全容量変化ΔＣに基づき全インダクタンス変化ΔＬの閾値内に在るように（例えば、これらのチューニング可能インダクタンスの合計が全インダクタンス変化ΔＬの閾値内になるように）アナログコンピューティングシステムのインダクタ間の全インダクタンス変化ΔＬの分散を判断する。いくつかの実装では、行為６０６はインダクタチューニング値の複数の候補分布を識別することを含む。各候補分布は、インダクタのそれぞれのインダクタのチューニング可能インダクタンスの値を含み、したがって、チューニング可能インダクタンスのこれらの値を提供するためにインダクタをチューニングすることから生じる（及び／又は、から生じると予測される）容量変化に対応する。次に、分布は、例えば全容量変化ΔＣに最も近い（予測）容量変化を有する候補を選択することにより複数の候補から選択され得る。
複数の候補分布は、例えばΔＬの値をΔＣの値に関連付けるルックアップテーブル内の値を調べることにより判断され得る。いくつかの実装では、ルックアップテーブルは軸としてΔＬ及びΔＣ値を有し、ルックアップテーブル内の各（ΔＬ，ΔＣ）座標は、調べられている（少なくとも閾値内まで）対応ΔＬ及びΔＣ値を提供する（又は提供すると予測される）候補分布へマッピングする。例えば、図２に示すものなどの例示的２インダクタシステム２００では、全インダクタンス変化ΔＬ＝１００．１ｐＨが行為６０２において判断され、そして全容量変化ΔＣ＝５９．９ｆＦが行為６０４において判断されれば、行為６０６は、ルックアップテーブル内の座標（１００ｐＨ，６０ｆＦ）を調べること及び候補分布Ｌｎｅａｒ＝８０ｐＨ、Ｌｆａｒ＝２０ｐＨを識別することを含み得る（前述の例は、検索値をより精密に近似する座標がルックアップテーブルにより表されないということを仮定する）。
いくつかの実装では、ルックアップテーブルは、軸としてチューニング可能インダクタンスの値（例えばＬｎｅａｒ及びＬｆａｒ）を有し、そして各座標（例えば（Ｌｎｅａｒ，Ｌｆａｒ）座標）を候補ΔＣ値へマッピングする。（いくつかの実装では、ΔＬもまたテーブルによりマッピングされ；他の実装では、ΔＬはルックアップテーブルにより省略され、この場合、ΔＬは座標値を組み合わせることにより推定され得る（例えばΔＬ＝Ｌｎｅａｒ＋Ｌｆａｒを計算することにより）。複数の候補分布は、例えば全インダクタンス変化ΔＬに対応する（少なくとも閾値内で）すべての座標を識別することによりテーブル内で識別され得る。例えば、軸としてＬｎｅａｒ及びＬｆａｒを有する例示的２軸テーブルでは、対角線が識別され得（例えば、Ｌｎｅａｒの値毎に、このような値が存在すれば少なくとも近似的にＬｎｅａｒ＝ΔＬ－Ｌｆａｒである（Ｌｎｅａｒ，Ｌｆａｒ）座標により定義され得）、全コンダクタンス変化ΔＣに最も近い対応候補ΔＣ値を有する対角線に沿った値が選択され得る。このようなルックアップテーブルは３次元以上を含み得る（例えば、その軸に沿った３以上のインダクタを明示的に表すために）。しかし、３つ以上のチューニング可能インダクタが設けられる場合ですら、ルックアップテーブルはより少ない軸を提供し得る；すなわち、例えば、ルックアップテーブルは、軸としてＬｎｅａｒ及びＬｆａｒを提供し得、１つ又は複数のプロセッサが近いインダクタと遠いインダクタとの間でインダクタンスを分散することを可能にする。近いインダクタ（Ｌｎｅａｒに基づく）及び遠いインダクタ（Ｌｆａｒに基づく）間の副分散は、他のルックアップテーブルを参照することにより、モデルを適用することにより、又は他の好適な手法を介しその後判断され得る。
いくつかの実装では、行為６０６は、アナログコンピューティングシステムのインダクタのインダクタチューニング値を補間することを含む。例えば、座標（例えば、（ΔＬ，ΔＣ）、（Ｌｎｅａｒ，Ｌｆａｒ）及び／又は他の座標）のインダクタチューニング値は、選択された分布に基づき及び追加候補分布（ルックアップテーブル内の選択された分布に近い（例えば、隣接する）候補分布など）に基づき補間され得る。本明細書で使用されるように、「近い」は、選択分布を中心とする変動の小さな閾値（例えば、各座標値の１整数値（±１％））以内である分布を指す。この閾値は、「近い」と考えられる選択分布の座標を中心とするエリアを定義することになる。例えば、全インダクタンス変化ΔＬ＝１００．１ｐＨが行為６０２において判断され、そして全容量変化ΔＣ＝５９．９ｆＦが行為６０４において判断された前述の例に戻ると、行為６０６は、例えば上述のように分布（１００ｐＨ，６０ｆＦ）における候補分布を選択すること、及び（１００ｐＨ，６０ｆＦ）のインダクタチューニング値を座標（１０１ｐＨ，５９ｆＦ）を有する追加候補分布のインダクタチューニング値により補間することにより座標（１００．１ｐＨ，５９．９ｆＦ）の値を補間することを含み得る。補間は選択分布と他の候補分布との加重平均を取ることを含み、例えば、各分布の座標（１００．１ｐＨ，５９．９ｆＦ））からの距離（例えばデカルト距離）に基づき重み付けされ、より近い分布はより大きな重み付けを受ける。この例では、「近い」分布は、選択分布より各座標において１整数値大きい。
６０６において、１つ又は複数のプロセッサは、選択分布に基づきインダクタをチューニングする：例えば、選択分布においてそのために提供されるチューニング可能インダクタンスを提供する（又は少なくとも近似する）ように各インダクタをプログラミングすることにより。行為６０６は方法５００の行為５１０の一部として行われ得る。
コンピューティングシステム
前述の方法はハイブリッドコンピューティングシステム（例えば前述のアナログコンピューティングシステムを含むハイブリッドコンピューティングシステム）により行われ得る。図７は、アナログコンピュータ７０４へ結合されたディジタルコンピュータ７０２を含む例示的ハイブリッドコンピューティングシステム７００を示す。いくつかの実装では、アナログコンピュータ７０４は量子コンピュータであり、ディジタルコンピュータ７０２は古典的コンピュータである。
例示的ディジタルコンピュータ７０２は、本システム及び方法において説明された古典的ディジタル処理タスクタを行うように使用され得るディジタルプロセッサ（１つ又は複数の中央プロセッサユニット７０６など）を含む。当業者は、本システム及び方法が専用機械を形成するように正しく構成又はプログラムされると及び／又はアナログコンピュータ（例えば量子コンピュータ）を制御するために通信可能に結合されると携帯デバイス、マルチプロセッサシステム、マイクロプロセサベース又はプログラム可能民生電子機器、パーソナルコンピュータ（ＰＣ）、ネットワークＰＣ、ミニコンピュータ、メインフレームコンピュータなどを含む他のディジタルコンピュータ構成により実施され得るということを理解することになる。
ディジタルコンピュータ７０２は本明細書では単数で参照されることになるが、これはアプリケーションを単一ディジタルコンピュータに制限するようには意図するものではない。本システム及び方法はまた、タスク又は一組のプロセッサ可読命令が、通信ネットワークを介しリンクされるリモート処理デバイスにより行われる又は実行される分散コンピューティング環境において実施され得る。分散コンピューティング環境では、コンピュータ可読及び／又はプロセッサ可読命令（時に、プログラムモジュールとして知られる）、アプリケーションプログラム及び／又はデータは、ローカル及び／又はリモートメモリストレージデバイス（例えば、非一時的コンピュータ可読又はプロセッサ可読媒体）内に格納され得る。
ディジタルコンピュータ７０２は、少なくとも１つ又は複数のディジタルプロセッサ（例えば１つ又は複数の中央プロセッサユニット７０６）、１つ又は複数のシステムメモリ７０８、及びシステムメモリ７０８を含む様々なシステム部品を中央プロセッサユニット７０６へ結合する１つ又は複数のシステムバス７１０を含み得る。
ディジタルプロセッサは、１つ又は複数のコアを有する１つ又は複数の中央処理ユニット（「ＣＰＵ」）、グラフィック処理ユニット（「ＧＰＵ」）、ディジタルシグナルプロセッサ（「ＤＳＰ」）、特定用途向け集積回路（「ＡＳＩＣ」）、フィールドプログラム可能ゲートアレイ（「ＦＰＧＡ」）、プログラム可能論理コントローラ（ＰＬＣ）などの任意の論理処理ユニットであり得る。
ディジタルコンピュータ７０２はユーザ入出力サブシステム７１２を含み得る。いくつかの実装では、ユーザ入力／出力サブシステムは、ディスプレイ７１４、マウス７１６、及び／又はキーボード７１８などの１つ又は複数のユーザ入／出力部品を含む。システムバス７１０は、メモリコントローラとのメモリバス、周辺バス、ローカルバスを含む任意の既知のバス構造又はアーキテクチャを採用し得る。システムメモリ７０８は、そのすべてが非一時的コンピュータ可読及び／又はプロセッサ可読媒体の例である不揮発性メモリ（例えば１つ又は複数の読み出し専用メモリ（「ＲＯＭ」）、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）、フラッシュＮＡＮＤ；及び揮発性メモリ（例えばランダムアクセスメモリ）（「ＲＡＭ」）（図示せず）を含み得る。
ＲＯＭの一部を形成し得る基本入出力システム（ＢＩＯＳ：basic input/output system）７２０は、起動期間中などにディジタルコンピュータ７０２内の要素間で情報を転送するのを助ける基本ルーチンを含む。
ディジタルコンピュータ７０２はまた、他の不揮発性メモリ７２２を含み得る。不揮発性メモリ７２２は、そのすべてが非一時的コンピュータ可読及び／又はプロセッサ可読媒体の例である、ハードディスクに対し読み出し及び書き込みを行うためのハードディスクドライブ、着脱可能光ディスクに対し読み出し及び書き込みを行うための光ディスクドライブ、及び／又は磁気的ディスクに対し読み出し及び書き込みを行うための磁気的ディスクドライブを含む様々な形式を採用し得る。光ディスクはＣＤ－ＲＯＭ又はＤＶＤであり得、一方、磁気ディスクは磁気フロッピーディスク又はディスケットであり得る。不揮発性メモリ７２２はシステムバス７１０を介しディジタルプロセッサと通信し得る。不揮発性メモリ７２２はシステムバス７１０へ結合された適切なインターフェース又はコントローラ７２４を含み得る。不揮発性メモリ７２２は、ディジタルコンピュータ７０２のコンピュータ可読及び／又はプロセッサ可読命令、データ構造、又は他のデータ（プログラムモジュールとも呼ばれる）の非一時的長期間ストレージとして働き得る。
ディジタルコンピュータ７０２はハードディスク、光ディスク及び／又は磁気ディスクを採用するものとして説明されたが、当業者は、そのすべてが非一時的コンピュータ可読及び／又はプロセッサ可読媒体の別の例である磁気カセット、フラッシュメモリカード、フラッシュ、ＲＯＭ、スマートカードなど他のタイプの不揮発性コンピュータ可読媒体が採用され得るということを理解することになる。当業者は、いくつかのコンピュータアーキテクチャが揮発性メモリと不揮発性メモリとを組み合わせるということを理解することになる。例えば、揮発性メモリ内のデータは、不揮発性メモリを提供するために集積回路を採用する不揮発性メモリ又は固体ディスクへキャッシュされ得る。いくつかのコンピュータはディスク上に伝統的に格納されるデータをメモリ内に置く。同様に、伝統的に揮発性であると見なされるいくつかの媒体は、不揮発性形式（例えば、デュアルインラインメモリモジュールの変形形態である不揮発性デュアルインラインメモリモジュール）を有し得る。
様々な組のコンピュータ可読及び／又はプロセッサ可読命令（プログラムモジュールとも呼ばれる）、アプリケーションプログラム、及び／又はデータがシステムメモリ７０８内に格納され得る。例えば、システムメモリ７０８はオペレーティングシステム７２６、サーバ命令７２８、計算命令７３０、及び／又は実行時間命令７３２を格納し得る。
図７ではシステムメモリ７０８内に格納されるものとして示されるが、プログラムモジュール及び他のデータは、不揮発性メモリ７２２内又は１つ又は複数の他の非一時的コンピュータ可読及び／又はプロセッサ可読媒体内を含む他のどこかに格納され得る。
アナログコンピュータ７０４は隔離環境（図示せず）内に設けられ得る。例えば、アナログコンピュータ７０４が量子コンピュータである場合、環境は量子コンピュータの内部素子を熱、磁場などから遮蔽する。アナログコンピュータ７０４は量子プロセッサ７３４などの１つ又は複数のアナログプロセッサを含む。
量子プロセッサは量子ビット、結合器及び他のデバイスなどのプログラム可能素子を含む。一実装では、量子ビットは超伝導磁束量子ビットである。量子ビットは読み出しシステム７３６を介し読み出される。これらの結果は、ディジタルコンピュータ７０２の様々な組のコンピュータ可読及び／又はプロセッサ可読命令へ送出され得る。アナログコンピュータ７０４は量子ビット制御システム７３８及び結合器制御システム７４０を含み得る。結合器制御システム７４０は、本出願において説明される誘導性及び容量性通信可能結合などの量子ビット間の通信可能結合の制御を提供し得る。
いくつかの実施形態では、ハイブリッドコンピュータ７００は量子プロセッサ７３４に対し量子アニーリングを実施するために使用される。
いくつかの実装では、ディジタルコンピュータ７０２は、少なくとも１つのクライアントコンピュータシステムへの論理接続を使用することによりネットワーク環境において動作し得る。いくつかの実装では、ディジタルコンピュータ７０２は少なくとも１つのデータベースシステムへ論理接続を介し結合される。これらの論理接続は、ディジタル通信の任意の手段を使用することにより（例えばローカルエリアネットワーク（「ＬＡＮ」）、又は例えばインターネットを含む広域ネットワーク（「ＷＡＮ」）などのネットワークを介し）形成され得る。ネットワーク環境は、有線又は無線企業規模コンピュータネットワーク、イントラネット、エクストラネット、及び／又はインターネットを含み得る。他の実施形態は、通信ネットワーク、セルラーネットワーク、ページングネットワーク及び他のモバイルネットワークなど他のタイプの通信ネットワークを含み得る。論理接続を介し送信又は受信される情報は暗号化されてもされなくてもよい。ＬＡＮネットワーク環境内で使用される場合、ディジタルコンピュータ７０２は、アダプタ又はネットワークインターフェースカード（ＮＩＣ：network interface card）（システムバス７１０へ通信可能に結合された）を介しＬＡＮへ接続され得る。ＷＡＮネットワーク環境において使用される場合、ディジタルコンピュータ７０２は、ＷＡＮ上の通信を確立するためのインターフェース及びモデム（図示せず）、又はＮＩＣなどのデバイスを含み得る。非ネットワーク通信が加えて又は代替的に採用され得る。
本システム及びデバイスのいくつかの実施形態によると、量子プロセッサ（図７の量子プロセッサ７３４など）は量子アニーリング及び／又は断熱量子計算を行うように設計され得る。ハミルトン問題に比例した第１項とハミルトン非局在化に比例した第２項との合計に比例するハミルトン進化が次のように構築され得る：
ＨＥ∝Ａ（ｔ）ＨＰ＋Ｂ（ｔ）ＨＤ
ここで、ＨＥはハミルトン進化、ＨＰはハミルトン問題、ＨＤはハミルトン非局在化、Ａ（ｔ）、Ｂ（ｔ）は、進化の速度を制御しそして通常は範囲［０，１］内であり得る係数である。
いくつかの実装では、時変包絡関数がハミルトン問題上に置かれる。好適なハミルトン非局在化は次式より与えられる：
Figure 2023507785000008
 ここで、Ｎは量子ビットの数を表し、
Figure 2023507785000009
 はｉ番目の量子ビットのパウリｘ行列であり、Δｉはｉ番目の量子ビット内に誘起される単一量子ビットトンネル分裂である。ここで、
Figure 2023507785000010
 項は「非対角線」項の例である。
一般的ハミルトン問題は、対角線単一量子ビット項に比例した第１の成分と対角線多量子ビット項に比例した第２の成分とを含み、次の形式であり得る：
Figure 2023507785000011
 ここで、Ｎは量子ビットの数を表し、
Figure 2023507785000012
 はｉ番目の量子ビットのパウリｚ行列であり、ｈｉ及びＪｉｊはそれぞれ量子ビットの無次元局所場であり、量子ビット間の結合であり、εはＨＰの特性エネルギースケールである。
Figure 2023507785000013
 項及び
Figure 2023507785000014
 項は「対角線」項の例である。前者は単一量子ビット項であり後者は２量子ビット項である。
個々の量子ビットのプログラム可能状態全体にわたる及び／又は量子プロセッサ全体にわたる量子ビット全体にわたる均質化インダクタンス及び／又は容量は、それらの物理的振る舞いを均質化することを支援し得る。基礎的物理学のこのような均質化は、好適な状況では、量子プロセッサが前述の計算モデルをより精密にインスタンス化することを可能にし、これにより量子プロセッサの性能そして結果的にハイブリッドコンピューティングシステム７００の性能をより広く改善する。
バタフライ量子ビット
上に論述したように、超伝導磁束量子ビット（例えば超伝導磁束量子ビット１００ａ）は、ジョセフソン接合（例えばＣＪＪ１０４）により割り込まれる超伝導材のループ（例えば量子ビットループ１０２）を含み得る。量子ビット同士は量子プロセッサ内の結合器（例えば結合器２２２）により接続され、プロセッサにより解決され得る問題のタイプ及び複雑性は量子ビット間の接続性により影響され得る。いくつかの実装では、単一ループ磁束量子ビット（例えば磁束量子ビット１００ａ、２０１）間の接続性を増加することは、追加結合器を収容するために量子ビットの長さを増加することにより少なくとも部分的に実現される。増加された量子ビット長さは、増加されたインダクタンス及び容量とエネルギースケールの対応低下とを生じ得る。いくつかの実装では、図４Ａ、４Ｂに関し上に論述されそして以下にさらに詳細に論述される多重ループ磁束量子ビット（例えば量子ビット４０１）を提供することが有益であり得る。多重ループ磁束量子ビットは、増加された接続性をエネルギースケールにおける対応低下無しに可能にし得る。
図８の例示的実装では、アナログコンピューティングシステム８００は、ジョセフソン接合８０４を有する量子ビット８０２、第１の超伝導電流経路により形成される第１の量子ビットループ８０６、及び第２の超伝導電流経路により形成される第２の量子ビットループ８０８を有する。第１の量子ビットループ８０６及び第２の量子ビットループ８０８はジョセフソン接合８０４の両端に電気的に並列接続される。それぞれがウィングの１つを構成する２つのループを有する量子ビットはまた、２ウィング量子ビット又はバタフライ量子ビットと呼ばれることがある。図８の例示的実装では、第１の量子ビットループ８０６及び第２の量子ビットループ８０８はジョセフソン接合８０４の軸８１６を中心に対称であり、軸８１６は、第１及び第２の量子ビットループ８０６、８０８とジョセフソン接合８０４との間の第１の接続部８１８並びに第１及び第２の量子ビットループ８０６、８０８とジョセフソン接合８０４との間の第２の接続部８２０と交差する。ジョセフソン接合の観点から、２ウィング量子ビットは図１Ａ、１ＢのものなどのＲＦ ＳＱＵＩＤ磁束量子ビットと同じやり方で振る舞うことになる。零印加磁束では、各ウィング内を流れる電流の大きさはジョセフソン接合を貫流するものの１／２になる。ジョセフソン接合を貫流する永久電流は、ジョセフソン接合を通る全永久電流が各ウィング内を流れる永久電流の合成になるように、並列ウィングへ流入する際に分割される。全実効本体インダクタンスは、２つのウィングのインダクタンスの並列合成に等しくなる。図８の実装では、電流流れの回転方向は２つのウィング間で逆になる。図８の例示的実装では、ジョセフソン接合は複合ジョセフソン接合である。他の実装では、ジョセフソン接合は複合化複合ジョセフソン接合であり、これは少なくとも１つの接合もまた複合ジョセフソン接合である複合ジョセフソン接合を指す。
量子ビット８０２の各ウィングの独立制御は磁束バイアス源（バイアス電流を量子ビットループへ外部印可する磁束バイアス線など）により提供され得る。第１の量子ビットループ８０６は第１の磁束バイアス線８１０と通信状態にあり得、そして第２の量子ビットループ８０８は第２の磁束バイアス線８１２と通信状態にあり得る。第１の磁束バイアス線８１０は、信号を第２の磁束バイアス線８１２から独立に受信し得、各量子ビットループの独立制御を可能にする。上に論述したように、第１の量子ビットループ８０６及び第２の量子ビットループ８０８は共有部分８１４に沿って部分的に重なり得る。量子ビット８０２の２つのウィング８０６、８０８は次の２つの異なる電流経路を可能にする：１つは、ジョセフソン接合を貫流してウィング内へ流れる電流（ウィング間の磁束バイアスの差に対応する）を有する電流経路、そして第２のものは２つのウィングにより形成される外側ループの周囲にだけ流れる電流（ウィング内の磁束の合計に対応する）を有する電流経路。
図９Ａの例示的実装では、アナログコンピューティングシステム９００ａはジョセフソン接合９０４を有する量子ビット９０２を有する。第１の量子ビットループ８０６及び第２の量子ビットループ８０８が対称である図８とは対照的に、図９Ａでは、第１の量子ビットループ９０６及び第２の量子ビットループ９０８は非対称である。第１及び第２の磁束バイアス線９１０、９１２は第１及び第２の量子ビットループ９０６、９０８と通信状態にある。図９Ｂの例示的実装では、アナログコンピューティングシステム９００ｂは、ジョセフソン接合９０４、第１及び第２の量子ビットループ９０６、９０８、並びに第１及び第２の磁束バイアス線９１０、９１２を有する量子ビット９０２を有する。図９Ｂでは、追加量子ビットループ９１６は、ジョセフソン接合９０４の両端に電気的に並列接続され、そして独立磁束バイアス線９１８を有する。他の実装では、量子ビットは１つ又は複数の追加の量子ビットループにより設計され得、そして追加ウィングが並列に追加され得る。ウィングの数を増加することは、ウィングの数に比例した係数だけの全量子ビットの位置エネルギーのスケーリングを生じ得る。
図１０の例示的実装では、アナログコンピューティングシステム１０００は、複合化複合ジョセフソン接合（ＣＣＪＪ）１００４を有する量子ビット１００２、第１の超伝導電流経路により形成される第１の量子ビットループ１００６、及び第２の超伝導電流経路により形成される第２の量子ビットループ１００８を有する。第１の量子ビットループ１００６及び第２の量子ビットループ１００８はジョセフソン接合１００４の両端に電気的に並列接続される。第２の量子ビットループ１００２は、ジョセフソン接合１００４と通信状態にある第１の部分１０１０、ジョセフソン接合１００４から離間された第２の部分１０１２、及び第１の部分１０１０と第２の部分１０１２とを分離する交差部１０１４を有する。第１の部分１０１０内の電流は第１の回転方向（例えば、時計回りとして示される）に伝搬し、第２の部分１０１２内の電流は第１の回転方向とは反対である第２の回転方向（例えば、反時計回りとして示される）に伝搬する。図１０の例示的実装において示される配向は第１の回転方向が反時計回りとなり第２の回転方向が時計回りとなるように反転され得るということが理解されることになる。交差部は、第２の量子ビットループ内の「捻れ」として働き、そして多層回路内で直交方向に（例えば垂直方向に）離間される層内で交差する超伝導材料により形成され得ることが理解されよう。捻れを量子ビットの１つのウィング内に設けることで、全量子ビットが、捻れの無いものより長い単一ループ量子ビットのように働くことを可能にし得る。１つのウィング内の捻れは、回路内の永久電流の感知を均質化し得る。図１０に示すように、電流方向はＣＣＪＪ近くで反転されるが、量子ビットの外側部分を通って伝搬する電流は一般的には反時計回りである。
アナログコンピューティングシステム１０００はさらに、第１の磁束バイアス線１０１６及び第２の磁束バイアス線１０１８だけでなく、第１の量子ビットループ１００６及び第２の量子ビットループ１００８へチューニング可能に結合される第１の結合器１０２０及び第２の結合器１０２２も有する。他の実装では、アナログコンピューティングシステムは、第１の量子ビットループ及び第２の量子ビットループの１つへチューニング可能に結合される１つの又は２つ以上の結合器を有し得る。第１の結合器１０２０及び第２の結合器１０２２は、量子ビット１００２を別の量子ビット１０２４へ、又は複数の他の量子ビット又は他のデバイスへ結合し得る。結合はウィングの長さに沿った近隣量子ビットに対してなされ得る。追加ウィングが追加される際にウィング長さを低減することにより、接続性は同じエネルギースケールに関して増加され得る。逆に、固定された接続性に関して、エネルギースケールは、ウィング長さを低減するとともにウィングの数を増加することにより増加され得る。
図１１の例示的実装では、アナログコンピューティングシステム１１００は量子ビット１１０２、ＣＣＪＪ １１０４、第１の量子ビットループ１１０６及び第２の量子ビットループ１１０８を有する。第２の量子ビットループ１１０８は第１の部分１１１０、第２の部分１１１２及び交差部１１１４を有する。量子ビット１１０２は、量子ビット１００２と同様であるが、磁束バイアス線１１１６、１１１８及び結合器１１２０、１１２２の向こう側に量子ビットループ１１０６、１１０８と通信状態にある追加デバイスを有する。量子ビット１１０２は、第１の量子ビットループ１１０６及び第２の量子ビットループ１１０８のそれぞれに沿って配置された複数のインダクタ１１２６を含み、複数のインダクタ１１２６のそれぞれは上に詳しく論述されたように対応チューニング可能インダクタンスを提供するようにチューニング可能である。また示されるのは、米国特許第９，０１５，２１５号において論述されるように信号線に結合されそして多様な波形を提供し得る永久電流補償器（ここでは乗算器と呼ばれる補償器）１１２８である。本明細書において説明される量子ビットは、プログラミングデバイス、読み出しデバイス及び校正デバイスなどの他のデバイスを含み得、そして示されたデバイスの量の他の量のデバイスを含み得る。
図１０と図１１に示す構造はバタフライ量子ビットの例示的実装であるということが理解されることになる。例えば、ジョセフソン接合１００４は、複合化複合ジョセフソン接合として示されるが、また、ループのそれぞれの側に１つの接合を有する複合ジョセフソン接合であってもよいし、又は他の数の接合を有してもよい。示されたバイアス線は、独立バイアスを提供してもよいし、又は単一源と直列に接続されそしてそれにより駆動されてもよい。ループのいずれかの側へ提供されるバイアスは同じであってもよいし、異なるバイアスが提供されてもよい。示された各バイアス線（バイアス１０１６、１０１８を含む）並びにジョセフソン接合及び結合器へ接続されるバイアス線は、２つ以上のバイアスにより提供され得る。例えば、いくつかの実装では、示された各バイアス線は次の２つの独立線により提供され得る：外部室温源により駆動されるものとオンチップディジタルアナログ変換器（ＤＡＣ）により駆動されるもの。上に論述されたように、これらは例示的実装であり、回路は、示されたデバイスのすべてを含まなくてもよいし、プログラミングデバイス、読み出しデバイス、校正デバイスなどの他のデバイスを含んでもよいし、示されたデバイスの量の他の量のデバイスを含んでもよい。
上述の方法（５００、６００）は上述の量子ビット（８０２、９０２、１００２、１１０２）と共に使用され得る。
本明細書を通じて、用語「ハミルトン問題」と「最終ハミルトニアン」とは文脈が別途指示しない限り交換可能に使用される。量子プロセッサのいくつかの状態がエネルギー的に好まれる又はハミルトン問題により単に好まれる。これらは基底状態を含むが、励起状態を含み得る。
上記２つの式内のＨＤ及びＨＰなどのハミルトニアンはそれぞれ多種多様なやり方で物理的に実現され得る。特定例が超伝導量子ビットの実装により実現される。
超伝導量子ビットの例は、超伝導磁束量子ビット、超伝導電荷量子ビットなどを含む。超伝導磁束量子ビットでは、ジョセフソンエネルギーが充電エネルギーに優る又はそれと等しい。電荷量子ビットでは、これは逆である。使用され得る磁束量子ビットの例としては、１つのジョセフソン接合により割り込まれる超伝導ループを含むｒｆＳＱＵＩＤ、３つのジョセフソン接合により割り込まれる超伝導ループを含む永久電流量子ビットなどを含む。Bocko,et al.,1997,IEEE Trans.on Appl.Supercond.7,3638;Friedman,et al.,2000,Nature 406,43；及びHarris,et al.,2010,Phys.Rev.B 81,134510におけるＲＦ－ＳＱＵＩＤ量子ビットの例；又はMooij et al.,1999,Science 285,1036；及びOrlando et al.,1999,Phys.Rev.B 60,15398における永久電流量子ビットの例を参照されたい。加えて、エネルギーが等しいハイブリッド電荷位相量子ビットもまた使用され得る。超伝導量子ビットのさらなる詳細は、Makhlin,et al.,2001,Rev.Mod.Phys.73,357;Devoret et al.,2004,arXiv:cond-mat/0411174;Zagoskin and Blais,2007,Physics in Canada 63,215;Clarke and Wilhelm,2008,Nature 453,1031;Martinis,2009,Quantum Inf.Process.8,81;and Devoret and Schoelkopf,2013,Science 339,1169に見出され得る。いくつかの実施形態では、量子ビット及び結合器はオンチップ回路構成により制御される。オンチップ制御回路構成の例は、米国特許第７，８７６，２４８号；米国特許第７，８４３，２０９号；米国特許第８，０１８，２４４号；米国特許第８，０９８，１７９号；米国特許第８，１６９，２３１号；及び米国特許第８，７８６，４７６号に見出され得る。本システム及び装置と併せて使用され得る例示的量子プロセッサのさらなる詳細及び実装は、例えば米国特許第７，５３３，０６８号、米国特許第８，００８，９４２号、米国特許第８，１９５，５９６号、米国特許第８，１９０，５４８号、米国特許第８，４２１，０５３号に記載されている。
上述の方法、処理、又は技術は１つ又は複数の非一時的プロセッサ可読媒体上に格納される一連のプロセッサ読み取り可能命令により実施される可能性がある。上述の方法、処理、又は技術方法のいくつかの例は、その動作をプログラム又はそうでなければ制御する断熱量子コンピュータ又は量子アニーラなどの特殊デバイス又はシステム（例えば少なくとも１つのディジタルプロセッサを含むコンピュータ）により部分的に行われる。上述の方法、処理、又は、技術は様々な行為を含み得るが、当業者は代替例ではいくつかの行為が省略され得る及び／又は追加行為が加えられ得るということを認識することになる。当業者は行為の示された順序は、例示的目的のためだけに示されており、代替例においては変わり得るということを認識することになる。上述の方法、処理、又は技術の例示的行為又は操作のいくつかは反復的に行われる。上述の方法、処理、又は技術のいくつかは各反復中に、複数の反復後に、又はすべての反復の終わりに行われ得る。
要約書に記載のものを含む示された実装の上記説明は、網羅的であるように意図されていない、又は実装を開示された精密な形式に限定するように意図されていない。特定実装及び例は例示目的のために本明細書では説明されるが、当業者により認識されるように本開示の精神と範囲から逸脱することなく様々な同等の修正がなされ得る。様々な実装の本明細書において提供される教示は、上に一般的に説明された量子計算の例示的方法に必ずしも適用されるのではなく、量子計算の他の方法に適用され得る。
上述の様々な実装は別の実装を提供するために組み合わせられ得る。本明細書において参照された及び／又はアプリケーションデータシート内に列挙された共通して移譲された限定しないが以下の特許を含む米国特許出願公開、米国特許出願、外国特許、及び外国特許出願のすべてはその全体を参照により本明細書に援用する：米国特許第７，１３５，７０１号；米国特許第７，４１８，２８３号；米国特許第８，５３６，５６６号；米国特許第９，０１５，２１５号；米国特許第９，１５２，９２３号；ＰＣＴ出願第ＵＳ２０１８／０６６６１３号；及び米国特許出願第６２／９５１，７３８号。
これら及び他の変更は上記詳細説明に照らし上記実装に対しなされ得る。一般的に、以下の特許請求の範囲では、使用される用語は特許請求の範囲を本明細書と特許請求の範囲に開示された特定の実装に限定するものと解釈すべきではなく、このような特許請求の範囲の権利を付与される等価物の全範囲と共にすべての可能な実装を含むように解釈されるべきである。したがって、本特許請求の範囲は本開示により制限されない。

Claims (55)

  1. 量子ビットを含むアナログコンピューティングシステムであって、前記量子ビットは：
    第１の超伝導電流経路により形成された量子ビットループ；
    前記量子ビットループに割り込む少なくとも１つのジョセフソン接合であって、前記少なくとも１つのジョセフソン接合は、前記量子ビットループに沿った前記少なくとも１つのジョセフソン接合までの前記臨界距離より近い集中インダクタンスを追加することが前記少なくとも１つのジョセフソン接合における量子ビット容量を低減し、そして前記量子ビットループに沿った前記少なくとも１つのジョセフソン接合からの前記臨界距離より遠い前記集中インダクタンスを追加することが前記量子ビット容量を増加するような臨界距離を有する、少なくとも１つのジョセフソン接合；
    前記量子ビットループに沿って配置された複数のインダクタであって、前記複数のインダクタのそれぞれはチューニング可能インダクタンスを提供するようにチューニング可能であり、前記複数のインダクタは：それぞれが前記少なくとも１つのジョセフソン接合からの前記臨界距離より近い前記量子ビットループに沿って配置された１つ又は複数の近いインダクタ；及び、それぞれが前記少なくとも１つのジョセフソン接合からの前記臨界距離より遠い前記量子ビットループに沿って配置された１つ又は複数の遠いインダクタを含む、複数のインダクタ、を含むアナログコンピューティングシステム。
  2. 前記量子ビットループへチューニング可能に結合可能な１つ又は複数の結合器であって、それぞれがそれぞれの結合強度を前記量子ビットに提供するようにチューニング可能である１つ又は複数の結合器をさらに含む請求項１に記載のアナログコンピューティングシステム。
  3. 前記複数のインダクタのそれぞれのインダクタの前記チューニング可能インダクタンスは対応インダクタンス範囲内でチューニング可能であり、
    前記１つ又は複数の結合器のそれぞれは、対応結合器誘起インダクタンス範囲を有し、
    各結合器誘起インダクタンス範囲は、前記１つ又は複数の結合器の前記対応する１つの結合器の状態間の前記少なくとも１つのジョセフソン接合における量子ビットインダクタンスの差を含み、
    前記複数のインダクタの前記チューニング可能インダクタンス範囲の合計は、前記対応結合器誘起インダクタンス範囲のそれぞれの範囲より大きい、請求項２に記載のアナログコンピューティングシステム。
  4. 前記複数のインダクタのうちの１つのインダクタは、前記複数のインダクタのうちの１つのインダクタのそれぞれのチューニング可能インダクタンス範囲を提供するために前記量子ビットループに割り込むとともにチューニング可能である１つ又は複数のインダクタジョセフソン接合を含む、請求項２に記載のアナログコンピューティングシステム。
  5. 前記複数のインダクタのうちの前記１つは、前記１つ又は複数のインダクタジョセフソン接合を含む１つ又は複数のＤＣ－ＳＱＵＩＤを含む、請求項４に記載のアナログコンピューティングシステム。
  6. 前記複数のインダクタの前記１つは、前記量子ビットループに沿って直列に接続された複数のＤＣ－ＳＱＵＩＤを含む、請求項５に記載のアナログコンピューティングシステム。
  7. 前記複数のインダクタの前記チューニング可能インダクタンス範囲の前記合計は、全結合器誘起インダクタンス範囲より大きく、
    前記全結合器誘起インダクタンス範囲は第１の結合器誘起インダクタンスと第２の結合器誘起インダクタンスとの差を含み、
    前記第１の結合器誘起インダクタンスは、前記１つ又は複数の結合器のそれぞれが前記量子ビットへ強磁性的に結合される第１の状態の前記量子ビットインダクタンスを含み
    前記第２の結合器誘起インダクタンスは前記１つ又は複数の結合器のそれぞれが前記量子ビットへ反強磁性的に結合される第２の状態における前記量子ビットインダクタンスを含む、請求項３に記載のアナログコンピューティングシステム。
  8. 前記１つ又は複数の近いインダクタは、前記量子ビット容量を第１の結合器誘起容量から標的容量の第１の閾値内まで低減するために集合的にチューニング可能であり；
    前記１つ又は複数の遠いインダクタは、前記量子ビット容量を第２の結合器誘起容量から前記標的容量の第２の閾値内まで増加するために集合的にチューニング可能であり；
    前記第１の結合器誘起容量は、前記臨界距離より前記量子ビットループに沿った前記少なくとも１つのジョセフソン接合により近い前記１つ又は複数の結合器のそれぞれが（存在すれば）前記量子ビットループへ反強磁性的に結合され、そして前記臨界距離より前記量子ビットループに沿った前記少なくとも１つのジョセフソン接合からより遠い前記１つ又は複数の結合器のそれぞれが（存在すれば）前記量子ビットループへ強磁性的に結合される第３の状態における前記量子ビット容量を含み；
    前記第２の結合器誘起容量は、前記臨界距離より前記量子ビットループに沿った前記少なくとも１つのジョセフソン接合により近い前記１つ又は複数の結合器のそれぞれが（存在すれば）前記量子ビットループへ強磁性的に結合され、そして前記臨界距離より前記量子ビットループに沿った前記少なくとも１つのジョセフソン接合からより遠い前記１つ又は複数の結合器のそれぞれが（存在すれば）前記量子ビットループへ反強磁性的に結合される第４の状態における量子ビット容量を含む、請求項７に記載のアナログコンピューティングシステム。
  9. 前記１つ又は複数の結合器の所定の標的量子ビットインダクタンス及び所定の一組の結合強度に関して、前記複数のインダクタは、前記量子ビットインダクタンスを前記所定の標的量子ビットインダクタンスの第３の閾値内まで増加し、そして前記量子ビット容量を前記標的容量の第４の閾値内まで増加する及び低減するのうちの少なくとも１つを行う前記第１、第２、第３、及び第４の状態のそれぞれの状態の全チューニング可能インダクタンスを提供するようにチューニング可能である、請求項８に記載のアナログコンピューティングシステム。
  10. 前記量子ビットは、第２の量子ビットループ、前記第２の量子ビットループに割り込む少なくとも１つのジョセフソン接合、及び前記第２の量子ビットループに沿って配置された少なくとも１つの二次的インダクタを含む、請求項１に記載のアナログコンピューティングシステム。
  11. 前記量子ビットループ及び第２の量子ビットループは前記共有部分に沿って部分的に重なり、前記複数のインダクタのうちの共有インダクタは前記共有部分に沿って配置される、請求項１０に記載のアナログコンピューティングシステム。
  12. 前記共有インダクタは前記１つ又は複数の近いインダクタのうちの１つを含む、請求項１１に記載のアナログコンピューティングシステム。
  13. 前記少なくとも１つの二次的インダクタは、それぞれが前記少なくとも１つのジョセフソン接合からの第２の臨界距離より近い前記第２の量子ビットループに沿って配置された１つ又は複数の二次的な近いインダクタ；及び
    それぞれが前記少なくとも１つのジョセフソン接合から前記第２の臨界距離より遠い前記第２の量子ビットループに沿って配置された１つ又は複数の二次的な遠いインダクタを含む、請求項１０に記載のアナログコンピューティングシステム。
  14. 前記複数のインダクタ及び前記少なくとも１つの二次的インダクタは集合的に、全結合器誘起インダクタンス範囲の少なくとも２倍の集合的チューニング可能インダクタンス範囲を提供する、請求項１３に記載のアナログコンピューティングシステム。
  15. アナログコンピューティングシステム内の量子ビットの実効容量をチューニングする方法であって、前記アナログコンピューティングシステムと通信状態にあるプロセッサにより行われる方法において、
    前記量子ビットの予測容量を判断すること；
    前記量子ビットの標的容量を判断すること；
    前記標的容量及び前記予測容量に基づき全容量変化ΔＣを判断すること；及び
    前記１つ又は複数のジョセフソン接合からの前記対応距離と前記全容量変化とに基づき前記量子ビットの前記実効容量を変更するために複数のインダクタをチューニングことであって、各インダクタは、量子ビットループに沿った前記量子ビットの１つ又は複数のジョセフソン接合からの対応距離に配置される、チューニングすることを含む方法。
  16. 前記１つ又は複数のジョセフソン接合は、前記量子ビットループに沿った前記１つ又は複数のジョセフソン接合までの前記臨界距離より近い集中インダクタンスを追加することが前記１つ又は複数のジョセフソン接合における量子ビット容量を低減し、そして前記１つ又は複数のジョセフソン接合からの前記臨界距離より遠い前記集中インダクタンスを追加することが前記量子ビット容量を増加するような臨界距離を有し、
    複数のインダクタのチューニングすることは：
    前記量子ビット容量を低減するために前記量子ビットループに沿った前記臨界距離より前記１つ又は複数のジョセフソン接合により近い前記複数のインダクタの第１のインダクタをチューニングすること；及び
    前記量子ビット容量を増加するために前記臨界距離より前記量子ビットループに沿った前記１つ又は複数のジョセフソン接合からより遠い前記複数のインダクタの第２のインダクタをチューニングすることを含む、請求項１５に記載の方法。
  17. 前記１つ又は複数のジョセフソン接合からの前記対応距離に基づき前記複数のインダクタをチューニングすることは、前記１つ又は複数のジョセフソン接合からの前記量子ビットループに沿った前記臨界距離に配置された点からの前記第１及び第２のインダクタの前記それぞれの距離に基づき前記第１及び第２のインダクタをチューニングすることを含む、請求項１６に記載の方法。
  18. 前記量子ビットの予測インダクタンスを判断すること；
    前記量子ビットの標的インダクタンスを判断すること；及び
    前記標的及び前記予測インダクタンスに基づき全インダクタンス変化ΔＬを判断すること、を含む請求項１５に記載の方法であって、
    前記量子ビットの前記実効容量を変更するために前記複数のインダクタをチューニングすることは、
    前記複数のインダクタの対応する複数のチューニング可能インダクタンスの合計が全インダクタンス変化ΔＬの閾値内となるように前記複数のインダクタをチューニングすること、及び
    前記複数のチューニング可能インダクタンスの前記合計が前記全容量変化ΔＣに基づき前記複数のインダクタ間で分散されるように前記複数のインダクタをチューニングすることを含む、方法。
  19. 前記複数のチューニング可能インダクタンスの前記合計が前記全容量変化ΔＣに基づき前記複数のインダクタ間で分散されるように前記複数のインダクタをチューニングすることは、
    前記実効量子ビット容量を低減しそして実効量子ビットインダクタンスを増加するために前記複数のインダクタの前記第１のインダクタのチューニング可能インダクタンスをチューニングすること；及び
    前記実効量子ビット容量を増加しそして前記実効量子ビットインダクタンスを増加するために前記複数のインダクタの前記第２のインダクタの前記チューニング可能インダクタンスをチューニングすることを含む、請求項１８に記載の方法。
  20. 前記複数のチューニング可能インダクタンスの前記合計が前記全容量変化ΔＣに基づき前記複数のインダクタ間で分散されるように前記複数のインダクタをチューニングすることは、
    インダクタチューニング値の複数の候補分布から選択分布を前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬに基づき選択すること；及び
    前記選択分布の前記インダクタチューニング値に基づき前記複数のチューニング可能インダクタをチューニングすることを含む、請求項１８に記載の方法。
  21. 各候補分布は候補容量変化に対応し、前記選択分布を選択することは、前記候補容量変化と前記全容量変化ΔＣとの差に基づき前記選択分布を選択することを含む、請求項２０に記載の方法。
  22. 前記選択分布に基づき前記複数のチューニング可能インダクタをチューニングすることは、
    前記複数のインダクタのそれぞれのインダクタの補間インダクタチューニング値を前記選択分布の前記インダクタチューニング値と前記複数の候補分布のうちの追加の候補分布の前記インダクタチューニング値とに基づき補間すること；及び
    前記補間インダクタチューニング値に基づき前記複数のチューニング可能インダクタをチューニングすることを含む、請求項２０に記載の方法。
  23. 前記複数の候補分布を識別することは、前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬのうちの少なくとも１つに基づきルックアップテーブル内の前記複数の候補分布を識別することを含む請求項２２に記載の方法であって、前記複数の候補分布のうちの前記追加の候補分布は前記ルックアップテーブル内の前記選択分布に近い、方法。
  24. インダクタチューニング値の前記複数の候補分布を識別することは：
    ルックアップテーブルの第１の軸に沿った前記第１のインダクタ及び前記第２のインダクタの１つのインダクタの第１組のインダクタチューニング値を調べること、及び
    前記第１及び第２のインダクタチューニング値の前記合計が前記全インダクタンス変化ΔＬの閾値内であるように、前記第１組のインダクタチューニング値のそれぞれに関して、前記ルックアップテーブルの第２の軸に沿った前記第１及び第２のインダクタの追加のインダクタの対応インダクタチューニング値を識別することであって、前記第１組からの各インダクタチューニング値は、候補分布を含むとともに予測容量変化に対応する前記第１及び第２のインダクタの前記追加のインダクタの前記対応するインダクタチューニング値と対をなす、識別することを含む、請求項２０に記載の方法。
  25. 前記複数の候補分布から選択分布を選択することは、前記複数の候補分布の中で前記全容量変化ΔＣに最も近い対応予測容量変化を有する候補分布を選択することを含む、請求項２４に記載の方法。
  26. 前記複数のチューニング可能インダクタンスの前記合計が前記全容量変化ΔＣに基づき前記複数のインダクタ間で分散されるように前記複数のインダクタをチューニングすることは、
    ルックアップテーブルの第１の軸に沿った前記全容量変化ΔＣを調べること；
    前記ルックアップテーブルの第２の軸に沿った前記全インダクタンス変化ΔＬを調べること；
    前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬに対応する前記ルックアップテーブル内のインダクタチューニング値の候補分布を識別すること；及び
    前記候補分布に基づき前記複数のインダクタをチューニングすることを含む、請求項１８に記載の方法。
  27. 前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬの少なくとも１つを調べることは、前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬの前記少なくとも１つを近似する前記ルックアップテーブルの前記第１及び第２の軸の少なくとも１つに沿ったエントリを判断することを含む、請求項２６に記載の方法。
  28. 複数のインダクタをチューニングすることは、
    前記実効量子ビット容量を低減しそして前記実効量子ビットインダクタンスを増加するために前記量子ビットループに沿った前記１つ又は複数のジョセフソン接合からの第１の距離における第１のインダクタをチューニングすること；及び
    前記実効量子ビット容量を増加しそして前記実効量子ビットインダクタンスを増加するために前記量子ビットループに沿った前記１つ又は複数のジョセフソン接合からの第２の距離（前記第２の距離は前記第１の距離より大きい）における第２のインダクタをチューニングすることを含む、請求項１５に記載の方法。
  29. 前記量子ビットの予測容量を判断することは、前記量子ビットへ結合された１つ又は複数の結合器の１つ又は複数の結合強度に基づき結合器誘起容量負荷を判断することを含む、請求項１５に記載の方法。
  30. 前記全容量変化に基づき前記量子ビットの前記実効容量を変更するために前記複数のインダクタをチューニングすることは、前記結合器誘起容量負荷を補償するために前記複数のインダクタをチューニングすることを含む、請求項２９に記載の方法。
  31. 少なくとも１つの量子ビットを有するアナログプロセッサと通信状態にある少なくとも１つのプロセッサ；及び
    プロセッサ実行可能命令又はデータのうちの少なくとも１つを格納する少なくとも１つの非一時的プロセッサ可読ストレージ媒体、を含む計算システムであって、
    前記プロセッサ実行可能命令又はデータは、前記少なくとも１つのプロセッサにより実行されると前記少なくとも１つのプロセッサに：
    前記量子ビットの予測容量を判断すること；
    前記量子ビットの標的容量を判断すること；
    前記標的容量及び前記予測容量に基づき全容量変化ΔＣを判断すること；及び
    前記１つ又は複数のジョセフソン接合からの前記対応距離と前記全容量変化とに基づき前記量子ビットの前記実効容量を変更するために前記アナログプロセッサに複数のインダクタをチューニングさせることであって、各インダクタは、量子ビットループに沿った前記量子ビットの１つ又は複数のジョセフソン接合からの対応距離に配置される、チューニングさせること、を含む行為を行わせる、計算システム。
  32. 前記行為はさらに：
    前記量子ビットの予測インダクタンスを判断すること；
    前記量子ビットの標的インダクタンスを判断すること；及び
    前記標的及び予測インダクタンスに基づき全インダクタンス変化ΔＬを判断すること
    を含み、
    前記量子ビットの前記実効容量を変更するために前記複数のインダクタをチューニングすることは、
    前記複数のインダクタの対応する複数のチューニング可能インダクタンスの合計が前記全インダクタンス変化ΔＬの閾値内となるように前記複数のインダクタをチューニングすること、及び
    前記複数のチューニング可能インダクタンスの前記合計が前記全容量変化ΔＣに基づき前記複数のインダクタ間で分散されるように前記複数のインダクタをチューニングすることを含む、請求項３１に記載の計算システム。
  33. 前記１つ又は複数のジョセフソン接合からの前記対応距離に基づき前記複数のインダクタをチューニングすることは、前記１つ又は複数のジョセフソン接合からの前記量子ビットループに沿った臨界距離に配置された点からの第１及び第２のインダクタの前記それぞれの距離に基づき前記第１及び第２のインダクタをチューニングすることを含む、請求項３２に記載の計算システム。
  34. 前記複数のチューニング可能インダクタンスの前記合計が前記全容量変化ΔＣに基づき前記複数のインダクタ間で分散されるように前記複数のインダクタをチューニングすることは、
    前記実効量子ビット容量を低減しそして実効量子ビットインダクタンスを増加するために前記第１のインダクタの前記チューニング可能インダクタンスをチューニングすること；及び
    前記実効量子ビット容量を増加しそして前記実効量子ビットインダクタンスを増加するために前記第２のインダクタの前記チューニング可能インダクタンスをチューニングすることを含む、請求項３３に記載の計算システム。
  35. 前記複数のチューニング可能インダクタンスの前記合計が前記全容量変化ΔＣに基づき前記複数のインダクタ間で分散されるように前記複数のインダクタをチューニングすることは、
    インダクタチューニング値の複数の候補分布から選択分布を前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬに基づき選択すること；及び
    前記選択分布の前記インダクタチューニング値に基づき前記複数のチューニング可能インダクタをチューニングすることを含む、請求項３３に記載の計算システム。
  36. 前記選択分布を選択することは、前記選択分布に対応する候補容量変化と前記全容量変化ΔＣとの差に基づき前記選択分布を選択することを含む、請求項３５に記載の計算システム。
  37. 前記選択分布に基づき前記複数のチューニング可能インダクタをチューニングすることは、
    前記複数のインダクタのそれぞれのインダクタの補間インダクタチューニング値を前記選択分布の前記インダクタチューニング値と前記複数の候補分布のうちの追加の候補分布の前記インダクタチューニング値とに基づき補間すること；及び
    前記補間インダクタチューニング値に基づき前記複数のチューニング可能インダクタをチューニングすることを含む、請求項３５に記載の計算システム。
  38. 前記複数の候補分布を識別することは、前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬのうちの少なくとも１つに基づきルックアップテーブル内の前記複数の候補分布を識別することを含み、
    前記複数の候補分布のうちの前記追加の候補分布は前記ルックアップテーブル内の前記選択分布に近い、請求項３７に記載の計算システム。
  39. インダクタチューニング値の前記複数の候補分布を識別することは、
    ルックアップテーブルの第１の軸に沿った前記第１のインダクタ及び前記第２のインダクタの１つのインダクタの第１組のインダクタチューニング値を調べること、及び
    前記第１及び第２のインダクタチューニング値の前記合計が前記全インダクタンス変化ΔＬの閾値内であるように、前記第１組のインダクタチューニング値のそれぞれに関して、前記ルックアップテーブルの第２の軸に沿った前記第１及び第２のインダクタの追加のインダクタの対応インダクタチューニング値を識別することであって、前記第１組からの各インダクタチューニング値は、候補分布を含むとともに予測容量変化に対応する前記第１及び第２のインダクタの前記追加のインダクタの前記対応するインダクタチューニング値と対をなす、識別することを含む、請求項３７に記載の計算システム。
  40. 前記複数の候補分布から選択分布を選択することは、前記複数の候補分布の中で前記全容量変化ΔＣに最も近い対応予測容量変化を有する候補分布を選択することを含む、請求項３９に記載の計算システム。
  41. 前記複数のチューニング可能インダクタンスの前記合計が前記全容量変化ΔＣに基づき前記複数のインダクタ間で分散されるように前記複数のインダクタをチューニングすることは、
    ルックアップテーブルの第１の軸に沿った前記全容量変化ΔＣを調べること；
    前記ルックアップテーブルの第２の軸に沿った前記全インダクタンス変化ΔＬを調べること；
    前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬに対応する前記ルックアップテーブル内のインダクタチューニング値の候補分布を識別すること；及び
    前記候補分布に基づき前記複数のインダクタをチューニングすることを含む、請求項３３に記載の計算システム。
  42. 前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬの少なくとも１つを調べることは、前記全容量変化ΔＣ及び前記全インダクタンス変化ΔＬの前記少なくとも１つを近似する前記ルックアップテーブルの前記第１及び第２の軸の少なくとも１つに沿ったエントリを判断することを含む、請求項４１に記載の計算システム。
  43. 複数のインダクタをチューニングすることは、
    前記実効量子ビット容量を低減しそして前記実効量子ビットインダクタンスを増加するために前記量子ビットループに沿った前記１つ又は複数のジョセフソン接合からの第１の距離における第１のインダクタをチューニングすること；及び
    前記実効量子ビット容量を増加しそして前記実効量子ビットインダクタンスを増加するために前記量子ビットループに沿った前記１つ又は複数のジョセフソン接合からの第２の距離（前記第２の距離は前記第１の距離より大きい）における第２のインダクタをチューニングすることを含む、請求項３１に記載の計算システム。
  44. 前記量子ビットの予測容量を判断することは、前記量子ビットへ結合された１つ又は複数の結合器の１つ又は複数の結合強度に基づき結合器誘起容量負荷を判断することを含む、請求項３１に記載の計算システム。
  45. 前記全容量変化に基づき前記量子ビットの前記実効容量を変更するために前記複数のインダクタをチューニングすることは、前記結合器誘起容量負荷を補償するために前記複数のインダクタをチューニングすることを含む、請求項３１に記載の計算システム。
  46. 量子ビットを含むアナログコンピューティングシステムであって、前記量子ビットは：
    ジョセフソン接合；
    第１の超伝導電流経路により形成される第１の量子ビットループ；及び
    第２の超伝導電流経路により形成される第２の量子ビットループを含み；
    前記第１の量子ビットループ及び前記第２の量子ビットループは前記ジョセフソン接合の両端に電気的に並列接続される、
    アナログコンピューティングシステム。
  47. 前記第１の量子ビットループと通信状態にある第１の磁束バイアスライン及び前記第２の量子ビットループと通信状態にある第２の磁束バイアスラインをさらに含む請求項４６に記載のアナログコンピューティングシステムであって、前記第１の磁束バイアス線は信号を前記第２の磁束バイアス線から独立に受信する、アナログコンピューティングシステム。
  48. 前記第２の量子ビットループは、前記ジョセフソン接合と通信状態にある第１の部分及び前記ジョセフソン接合から離間された第２の部分を含み、
    前記第１の部分と前記第２の部分とは交差部により分離され、
    前記第２の量子ビットループ内の電流は前記第１の部分内の第１の回転方向にそして前記第２の部分内の前記第１の回転方向とは反対である第２の回転方向に伝搬する、請求項４６に記載のアナログコンピューティングシステム。
  49. 前記ジョセフソン接合は複合ジョセフソン接合又は複合化複合ジョセフソン接合の１つを含む、請求項４６に記載のアナログコンピューティングシステム。
  50. 前記第１の量子ビットループ及び前記第２の量子ビットループは共有部分に沿って部分的に重なる、請求項４６に記載のアナログコンピューティングシステム。
  51. 前記第１の量子ビットループ及び前記第２の量子ビットループの１つへチューニング可能に結合された結合器をさらに含む請求項４６に記載のアナログコンピューティングシステム。
  52. 前記結合器へ結合された第２の量子ビットをさらに含む請求項５１に記載のアナログコンピューティングシステム。
  53. 前記第１の量子ビットループ及び前記第２の量子ビットループは前記ジョセフソン接合の軸を中心に対称であり、
    前記ジョセフソン接合の前記軸は、前記第１の量子ビットループと前記第２の量子ビットループと前記ジョセフソン接合との間の第１の接続部及び前記第１の量子ビットループと前記第２の量子ビットループと前記ジョセフソン接合との間の第２の接続部と交差する、請求項４６に記載のアナログコンピューティングシステム。
  54. 前記ジョセフソン接合の両端に電気的に並列に接続された１つ又は複数の追加の量子ビットループをさらに含む請求項４６に記載のアナログコンピューティングシステム。
  55. 前記第１の量子ビットループ及び前記第２の量子ビットループのそれぞれに沿って配置された複数のインダクタをさらに含む請求項４６に記載のアナログコンピューティングシステムであって、前記複数のインダクタのそれぞれは対応するチューニング可能インダクタンスを提供するようにチューニング可能である、アナログコンピューティングシステム。
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