JP2023167333A - Manufacturing method of wiring board - Google Patents
Manufacturing method of wiring board Download PDFInfo
- Publication number
- JP2023167333A JP2023167333A JP2022078436A JP2022078436A JP2023167333A JP 2023167333 A JP2023167333 A JP 2023167333A JP 2022078436 A JP2022078436 A JP 2022078436A JP 2022078436 A JP2022078436 A JP 2022078436A JP 2023167333 A JP2023167333 A JP 2023167333A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- film layer
- wiring board
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000004020 conductor Substances 0.000 claims description 53
- 238000007747 plating Methods 0.000 claims description 35
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 11
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052718 tin Inorganic materials 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000007788 liquid Substances 0.000 claims description 2
- 238000000465 moulding Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000003475 lamination Methods 0.000 abstract description 3
- VDUVBBMAXXHEQP-SLINCCQESA-M oxacillin sodium Chemical group [Na+].N([C@@H]1C(N2[C@H](C(C)(C)S[C@@H]21)C([O-])=O)=O)C(=O)C1=C(C)ON=C1C1=CC=CC=C1 VDUVBBMAXXHEQP-SLINCCQESA-M 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 212
- 238000010586 diagram Methods 0.000 description 10
- 239000000243 solution Substances 0.000 description 10
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 239000003822 epoxy resin Substances 0.000 description 5
- 229920000647 polyepoxide Polymers 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 239000011162 core material Substances 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- VVTSZOCINPYFDP-UHFFFAOYSA-N [O].[Ar] Chemical compound [O].[Ar] VVTSZOCINPYFDP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229920006231 aramid fiber Polymers 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007766 curtain coating Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000005007 epoxy-phenolic resin Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- -1 manganic acid peroxide Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- JRKICGRDRMAZLK-UHFFFAOYSA-L peroxydisulfate Chemical compound [O-]S(=O)(=O)OOS([O-])(=O)=O JRKICGRDRMAZLK-UHFFFAOYSA-L 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 229920001955 polyphenylene ether Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
Description
本発明は配線基板の製造方法に関する。 The present invention relates to a method for manufacturing a wiring board.
特許文献1には、接続パッドに連結されるメタルポストを備える基板の製造方法が開示されている。特許文献1に開示される基板の製造方法では、メタルポストは、ソルダーレジスト層における接続パッドの上面を露出させる開放部内を被覆するシード層上に形成される。 Patent Document 1 discloses a method for manufacturing a board including metal posts connected to connection pads. In the method for manufacturing a substrate disclosed in Patent Document 1, a metal post is formed on a seed layer that covers an open portion of a solder resist layer that exposes the upper surface of a connection pad.
特許文献1に開示されている基板の製造方法では、ソルダーレジスト層の開放部内を被覆するシード層は、シード層上の全域に設けられるメタルポスト形成用の感光性レジストの露光、現像の工程によって形成される開口部内に露出する。開口部内に露出するシード層上には、感光性レジストの残渣が残留する場合があり、メタルポスト形成不良を引き起こし得ると考えられる。 In the substrate manufacturing method disclosed in Patent Document 1, the seed layer covering the inside of the open portion of the solder resist layer is formed by exposing and developing a photosensitive resist for forming metal posts provided over the entire area on the seed layer. exposed within the opening formed. Residues of the photosensitive resist may remain on the seed layer exposed in the opening, and it is thought that this may cause defective metal post formation.
本発明の配線基板の製造方法は、第1絶縁層と、前記第1絶縁層上に形成され導体パッドを含む第1導体層と、を含む積層体を用意することと、前記第1導体層上に前記導体パッドの上面を露出させる開口を備える被覆絶縁層を形成することと、前記被覆絶縁層の上面及び前記開口の内面の全域を被覆する金属膜層を形成することと、前記金属膜層上を被覆するレジスト層を形成することと、前記レジスト層に、前記開口内における前記金属膜層の上面を露出させるレジスト開口部を形成することと、前記レジスト開口部内にめっき膜層を形成し、前記金属膜層及び前記めっき膜層を含む金属ポストを形成することと、前記レジスト層を除去することと、前記レジスト層の除去により露出する前記金属膜層を除去することと、を含んでいる。前記めっき膜層を形成する前に、前記レジスト開口部内の残渣を除去する処理を実施することを含んでいる。 A method for manufacturing a wiring board according to the present invention includes preparing a laminate including a first insulating layer and a first conductor layer formed on the first insulating layer and including conductor pads; forming a covering insulating layer having an opening that exposes the upper surface of the conductive pad; forming a metal film layer covering the entire upper surface of the covering insulating layer and the inner surface of the opening; forming a resist layer covering the layer, forming a resist opening in the resist layer to expose an upper surface of the metal film layer in the opening, and forming a plating film layer in the resist opening. and forming a metal post including the metal film layer and the plating film layer, removing the resist layer, and removing the metal film layer exposed by removing the resist layer. I'm here. The method includes performing a process of removing residue within the resist opening before forming the plating film layer.
本発明の実施形態によれば、金属膜層とめっき膜層とが良好に密着し、形成される金属ポストの不良の発生が抑制される、信頼性の高い配線基板の製造方法が提供され得ると考えられる。 According to embodiments of the present invention, a highly reliable method for manufacturing a wiring board can be provided in which a metal film layer and a plating film layer are in good contact with each other, and occurrence of defects in formed metal posts is suppressed. it is conceivable that.
次に、図面を参照しながら本発明の一実施形態である配線基板の製造方法によって製造される配線基板について説明する。なお、以下、参照される図面においては、各構成要素の正確な比率を示すことは意図されておらず、本実施形態の特徴が理解され易いように描かれている。図1には、本実施形態の配線基板の一例である配線基板1の断面が部分的に示されている。配線基板1は、交互に積層される絶縁層及び導体層で形成されており、図1にはその一部の絶縁層10、11及び導体層12が示されている。図示される配線基板1の一方の面Fは、半導体素子などの外部の電子部品が搭載される部品搭載面であり得る。
Next, a wiring board manufactured by a wiring board manufacturing method according to an embodiment of the present invention will be described with reference to the drawings. Note that the drawings referred to hereinafter are not intended to show exact proportions of each component, but are drawn so that the features of the present embodiment can be easily understood. FIG. 1 partially shows a cross section of a wiring board 1, which is an example of the wiring board of this embodiment. The wiring board 1 is formed of insulating layers and conductor layers that are alternately laminated, and FIG. 1 shows some of the
図1に示される、配線基板1の一方の面Fは、被覆絶縁層10、及び、被覆絶縁層10に形成される開口10a内を充填するとともに被覆絶縁層10から配線基板1の外側へ突出する形状の金属ポスト100の表面(上面及び側面)から構成されている。
One surface F of the wiring board 1 shown in FIG. 1 fills the
図1では、配線基板1が有し得る複数の絶縁層11及び導体層12のうち、一方の面F側におけるそれぞれ3層の絶縁層11及び導体層12が図示されている。実施形態の配線基板は、1又は2層以上の絶縁層11、及び、1又は2層以上の導体層12を有しており、最も一方の面Fに近い絶縁層11及び導体層12上に被覆絶縁層10が形成されている。配線基板1が有する絶縁層11及び導体層12の層数は特に限定されず、適宜増減され得る。なお、最も一方の面Fに近い絶縁層11は第1絶縁層11とも称され、最も一方の面Fに近い導体層12は第1導体層12とも称される。
In FIG. 1, among the plurality of
なお、実施形態の配線基板の説明では、配線基板を構成する各構成要素の、配線基板の厚さ方向における一方の面F側が「上側」、「外側」又は単に「上」、「外」と称され、一方の面Fの反対側が「下側」、「内側」又は単に「下」、「内」と称される。従って、各構成要素における一方の面F側の面は「上面」とも称され、一方の面Fの反対側を向く面は「下面」とも称される。 In the description of the wiring board of the embodiment, one surface F side in the thickness direction of the wiring board of each component constituting the wiring board is referred to as "upper side", "outside", or simply "upper" or "outer". The opposite side of one surface F is referred to as the "lower side", "inside", or simply "lower" or "inner". Therefore, the surface of each component on the side of one surface F is also referred to as the "upper surface", and the surface facing opposite to the one surface F is also referred to as the "lower surface".
導体層12は任意の導体パターンを有している。導体層12は、絶縁層11を貫通するように形成されているビア導体13を介して絶縁層11の反対側の導体層12と電気的に接続され得る。
The
図示される3層の導体層12のうち最も上側(最も一方の面Fの近く)に形成される導体層12は、導体パッド12aを含むパターンに形成されている。導体パッド12aは、その上に形成される金属ポスト100を介して、半導体素子などの外部の電子部品が有する接続用のパッドと電気的に接続され得る。すなわち、導体パッド12aは部品搭載パッドであり得る。
The uppermost conductor layer 12 (closest to one surface F) among the three illustrated
図示されるように、導体パッド12aの開口10a内に露出する部分には、凹部が形成される場合がある。導体パッド12aの上面に凹部が形成されることにより、金属ポスト100(具体的には第1層101)と導体パッド12aとの接合面が比較的大きくされ、導体パッド12aと金属ポスト100とのより強固な接合が実現される場合がある。
As illustrated, a recess may be formed in the portion of the
金属ポスト100は、第1層101及び第1層101上に形成される第2層102を有している。金属ポスト100を構成する第1層101は、開口10aの内面を被覆している。具体的には、第1層101は、被覆絶縁層10に形成されている開口10aの底部に露出する導体パッド12aの上面及び開口10aの内壁面(側壁面)を被覆している。図示の例では、第1層101は、さらに開口10aの周縁部分における被覆絶縁層10の上面をも被覆している。第2層102は第1層101の上面の全域を被覆している。図示の例では、金属ポスト100は、第2層102の上側に、さらに、第2層102の上面全域を覆う第3層103、及び、第3層103の上面全域を覆う第4層104を有している。
The
配線基板1を構成する絶縁層11は、エポキシ樹脂等の任意の絶縁性樹脂を用いて形成され得る。ポリイミド樹脂、BT樹脂(ビスマレイミド-トリアジン樹脂)、ポリフェニレンエーテル樹脂、フェノール樹脂等も用いられ得る。絶縁層11はシリカなどの無機フィラーを含んでいてもよい。図示される例の配線基板1においては、絶縁層11は芯材を含んでいないが、必要に応じてガラス繊維やアラミド繊維などの芯材を含んでもよい。芯材を含むことで配線基板1の強度が向上し得る。複数の絶縁層11は、それぞれ異なる材料で構成されてもよく、全てが同じ材料で形成されてもよい。
The
導体層12は、銅やニッケルなど、適切な導電性を有する任意の材料を用いて形成され得る。導体層12は、例えば、電解めっき膜(好ましくは電解銅めっき膜)、もしくは無電解めっき膜(好ましくは無電解銅めっき膜)、又はこれらの組み合わせによって形成され、好ましくは、図示のように、無電解めっき膜層121及び電解めっき膜層122の2層構造で形成されている。しかし、配線基板1を構成する各導体層12の構成は、図1に例示される多層構造に限定されない。例えば、金属箔、無電解めっき膜層、及び電解めっき膜層の3層構造で構成されてもよい。また、無電解めっき膜層、又は電解めっき膜層の単層の構造とされてもよい。
ビア導体13は、図1に示されるように、導体層12を構成している無電解めっき膜層121及び電解めっき膜層122と一体的に形成され得る。図示の例では、ビア導体13は絶縁層11に形成される導通用孔13a内を充填するいわゆるフィルドビアであり、導通用孔13a内の底面及び内壁面を被覆する無電解めっき膜121と電解めっき膜122とで構成されている。
As shown in FIG. 1, the
被覆絶縁層10は任意の絶縁性の樹脂材料を用いて形成される。被覆絶縁層10は、例えば、感光性のポリイミド樹脂やエポキシ樹脂等を用いて形成され得る。被覆絶縁層10は、導体パッド12aの縁部と、導体パッド12a上に形成される金属ポスト100の側面と、導体パッド12aを含む導体層12のパターンの間から露出する絶縁層11の上面とを覆っている。被覆絶縁層10はソルダーレジスト層であり得る。
The insulating
金属ポスト100を構成する第1層101は、銅又はニッケルなどの任意の導電性金属を含む金属膜層であり得る。第1層101は無電解めっき膜層であり得る。第1層101はスパッタ膜層を含む場合もあり得る。なお、図示の例では、金属ポスト100によって充填される開口10aが被覆絶縁層10の上側から導体パッド12aに向かって縮径する形状に形成されているが、開口10aはこの形状に限定されない。被覆絶縁層10の厚さ方向において同径の略円柱状にも形成され得る。
The
金属ポスト100を構成する第2層102は、任意の導電性金属を含むめっき膜層であり得る。第2層102は、配線基板の製造方法について後述されるように、第1層101を給電層として形成される電解めっき膜層であり得る。第2層102は、例えば、電解銅めっき膜層として形成され得る。第2層102の上面に形成される第3層103は、例えば、ニッケルめっき層であり得る。第3層103の上面に形成される第4層104は、例えば、錫めっき層であり得る。
The
実施形態の製造方法によって製造される配線基板においては、詳しくは製造方法に関して後述されるように、第1層101と第2層102との間に介在し得る異物が除去され、従って、第1層101と第2層102との密着性が比較的優れたものとなっている。具体的には、電解めっき膜層であり得る第2層102の形成において、異物(例えばレジスト残渣)の第1層101と第2層102との界面に残留する量が比較的少なく、従って、第1層101と第2層102とが密着性良く形成されている。
In the wiring board manufactured by the manufacturing method of the embodiment, foreign matter that may be present between the
以下に、図1に示される配線基板1を製造する方法が、図2A~図2Jを参照しながら説明される。図2A~図2Jにおいては、図1と同様に、配線基板の全体は図示されず、配線基板1における金属ポスト100が形成される側の部分的な断面のみが図示される。なお、以下、配線基板1を製造する方法の説明においては、上述の配線基板1の説明と同様に、配線基板1を構成する各要素において、配線基板1の一方の面F(図1参照)が形成される側を「上」、「上側」、「外側」、又は単に「外」と称する。
A method for manufacturing the wiring board 1 shown in FIG. 1 will be described below with reference to FIGS. 2A to 2J. 2A to 2J, similarly to FIG. 1, the entire wiring board is not shown, and only a partial cross section of the wiring board 1 on the side where the
先ず、例えば、ビルドアップ方式による一般的な配線基板の製造方法により、最外の導体層12の積層までが完了した積層体が準備される。図2Aには、ビルドアップ方式により、絶縁層(第1絶縁層)11、及び、第1絶縁層11に接する、導体パッド12aが含まれる導体層(第1導体層)12までの積層が完了した、積層体1pが示されている。
First, a laminate in which the lamination of the
次いで、図2Bに示されるように、導体パッド12a、及び、導体パッド12aを含む導体層12の導体パターンから露出する絶縁層11上に、被覆絶縁層10が形成される。被覆絶縁層10は、例えば、感光性のエポキシ樹脂又はポリイミド樹脂などを含む絶縁性の樹脂で形成される。例えば、スプレーコーティング、カーテンコーティング、又はフィルム貼り付けなどによって、感光性を有するエポキシ樹脂膜が形成されることで、例えばソルダーレジスト層である被覆絶縁層10が形成され得る。
Next, as shown in FIG. 2B, the covering insulating
被覆絶縁層10には、金属ポスト100(図1参照)が形成されるべき位置に対応して、導体パッド12aを露出させる開口10aが形成される。開口10aは、例えば、金属ポスト100が形成されるべき位置に対応する開口パターンを有するマスクを用いた露光及び現像によって形成され得る。
被覆絶縁層10に対する開口10aの形成の後、開口10aの内面には、例えば、過硫酸塩や過酸化水素水などの酸化剤を含むエッチング液を使用してソフトエッチング処理が施され得る。このソフトエッチング処理により、図示されるように、開口10a内に露出する導体パッド12aには、導体パッド12aの厚さが減少する方向に凹む凹部が形成される場合がある。導体パッド12aの上面に凹部が形成されることにより、続いて導体パッド12a上に形成される金属ポスト100と導体パッド12aとの接合面が比較的大きくされ、導体パッド12aと金属ポスト100とのより強固な接合が実現される場合がある。
After the
続いて、図2Cに示されるように、開口10aの内面(導体パッド12aの上面、及び、開口10aの内壁面)並びに、被覆絶縁層10の上面の全体に亘って、例えば、無電解めっきによって、例えば無電解銅めっき膜層である金属膜層(第1層)101が形成される。金属膜層である第1層101は、例えば銅を含むターゲットを用いたスパッタリングによっても形成される場合がある。
Subsequently, as shown in FIG. 2C, the entire inner surface of the
次いで、図2Dに示されるように、第1層101上に電解めっき用のめっきレジスト101rが形成される。具体的には、被覆絶縁層10の開口10aの内側の領域及び被覆絶縁層10の上面の上側を含む、第1層101上の全域を被覆するように、例えば、感光性のポリヒドロキシエーテル樹脂、エポキシ樹脂、フェノール樹脂、又はポリイミド樹脂などを含むめっきレジストが、例えば、スプレーコーティング又はフィルムの貼り付けなどによって全域に形成される。
Next, as shown in FIG. 2D, a plating resist 101r for electrolytic plating is formed on the
次いで、図2Eに示されるように、めっきレジスト101rに対する、例えば、適切な開口パターンを有するマスクを用いた露光及び現像によって、レジスト開口部101roが形成される。レジスト開口部101roは、配線基板1の一方の面を構成する金属ポスト100(図1参照)が有するべき配置パターンに応じた、開口パターンを有するマスクを用いて形成され得る。形成されるレジスト開口部101roは、その内側に、被覆絶縁層10に形成されている開口10aの全域を含むと共に、開口10aの周縁における、被覆絶縁層10の上面の部分も含むように形成され得る。
Next, as shown in FIG. 2E, resist openings 101ro are formed in the plating resist 101r by, for example, exposing and developing the plating resist 101r using a mask having an appropriate opening pattern. The resist opening 101ro may be formed using a mask having an opening pattern corresponding to the arrangement pattern that the metal post 100 (see FIG. 1) that forms one surface of the wiring board 1 should have. The formed resist opening 101ro is formed so as to include inside thereof the entire area of the
レジスト開口部101roの形成においては、レジスト101rの現像工程におけるレジスト101rの残渣(スカム)がレジスト開口部内に残留し得る。具体的には、図示されるように、レジスト開口部101roの内側に露出する第1層101上、及び、レジスト101rで構成されるレジスト開口部101roの内壁面に残渣101rsが付着した状態となり得る。これらの残渣101rsが開口10a内に残留した状態で第1層101上に第2層102(図1参照)が形成される場合には、第1層101と第2層102との界面に残渣101rsが介在した状態となり、接合不良が生じる場合がある。
In forming the resist opening 101ro, residues (scum) of the resist 101r from the development process of the resist 101r may remain in the resist opening. Specifically, as illustrated, the residue 101rs may adhere to the
本実施形態の配線基板の製造方法においては、レジスト開口部101roの内面に対して、残渣101rsを除去する処理(デスカム処理)が実施される。残渣101rsを除去する処理は、酸素プラズマ又はCF4(四フッ化炭素)プラズマを用いるドライプロセス、又は、薬液を用いるウェットプロセスにより実施され得る。この処理が実施されることにより、レジスト開口部101ro内の残渣101rsは除去され、図2Fに示される状態となる。 In the wiring board manufacturing method of this embodiment, a process (descum process) for removing the residue 101rs is performed on the inner surface of the resist opening 101ro. The process for removing the residue 101rs can be performed by a dry process using oxygen plasma or CF4 (carbon tetrafluoride) plasma, or a wet process using a chemical solution. By performing this process, the residue 101rs in the resist opening 101ro is removed, resulting in the state shown in FIG. 2F.
デスカム処理に酸素プラズマが使用される場合には、残渣101rsの存在量の程度により、アルゴン-酸素混合プラズマ、又は、フッ化炭素-酸素混合プラズマの照射処理が行われる場合もあり得る。 When oxygen plasma is used for the descum treatment, irradiation treatment with argon-oxygen mixed plasma or fluorocarbon-oxygen mixed plasma may be performed depending on the amount of residue 101rs present.
また、デスカム処理がウェットプロセスで実施される場合には、残渣除去液として過酸化マンガン酸や硫酸等の酸化剤を含む薬液(酸溶液)が用いられ得る。光酸発生剤(PAG)又は熱酸発生剤(TAG)が含まれる薬液が使用される場合もあり得る。これらの薬液が、噴射ノズルによってレジスト開口部101roを含む範囲に噴射され、残留物101rsは薬液との反応により分解される。残留物101rsの分解後、例えばアルカリ水溶液を含むリンス液によって洗浄され、レジスト開口部101ro内の残渣101rsが除去され得る。 Further, when the descum treatment is performed by a wet process, a chemical solution (acid solution) containing an oxidizing agent such as manganic acid peroxide or sulfuric acid may be used as the residue removing solution. Chemical solutions containing photoacid generators (PAGs) or thermal acid generators (TAGs) may also be used. These chemical solutions are sprayed by a spray nozzle into a range including the resist opening 101ro, and the residue 101rs is decomposed by reaction with the chemical solution. After the residue 101rs is decomposed, the residue 101rs inside the resist opening 101ro can be removed by cleaning with a rinsing liquid containing an alkaline aqueous solution, for example.
続いて、レジスト開口部101ro内にめっき膜層(第2層)102が形成される。第1層101を給電層として用いた電解めっきにより、レジスト開口部101ro内に第2層102として電解めっき膜層が形成され得る。被覆絶縁層10の開口10aの内部及び被覆絶縁層10上面の上側を含む、レジスト開口部101roの内部における給電層上(第1層101上)に、例えば、電解銅めっき膜である第2層102が形成される。
Subsequently, a plating film layer (second layer) 102 is formed within the resist opening 101ro. By electrolytic plating using the
上述の、レジスト開口部101ro内面に対するデスカム処理が施されていることにより、第2層102は、第1層101上に比較的良好な密着性を有して形成され得る。第1層101と第2層102との界面での接合不良は抑制されると考えられる。第1層101を給電層とする電解めっきの条件(温度、電流密度、めっき時間など)が適切に調整されることにより、第2層102の厚さが調整され得る。
By performing the above-described descum treatment on the inner surface of the resist opening 101ro, the
次いで図2Hに示されるように、第2層102上の第3層103、及び、第3層103上の第4層104が形成される。第3層103は、例えばニッケルを主成分とするニッケルめっき液を用いて、第2層102を直接被覆するニッケルめっき層として形成され得る。第4層104は、例えば錫を主成分とする錫めっき液を用いて、第3層103を被覆する錫めっき層として形成され得る。
Next, as shown in FIG. 2H, a
第4層104には、例えば、第2層102よりも融点が低く、リフロー処理に因り溶融して半球形状に成形され得る金属が用いられ得る。第4層104は、例えば錫、銀、及び銅を含むソルダーペーストの充填によって形成される場合がある。第4層104は、その積層後にリフロー処理され、これにより、第3層103と第4層104との間に合金層が形成され、第3層103と第4層104とが接合される。図示されるように、このリフロー処理によって第4層104は、半球状に成形され得る。
The
次いで、めっきレジスト101rが除去され、図2Iに示されるように、被覆絶縁層10上の第1層101が露出する。
Next, the plating resist 101r is removed, and the
次いで、被覆絶縁層10上の、露出する第1層101がエッチングにより除去され、図2Jに示されるように、被覆絶縁層10が露出すると共に金属ポスト100の形成が完了する。配線基板1の形成が完了する。
Next, the exposed
実施形態の配線基板の製造方法は、各図面を参照して説明された方法に限定されず、その条件や順序などは適宜変更され得る。実施形態の配線基板の製造方法は、少なくとも、第2層102が形成される前に、めっきレジスト101rのレジスト開口部101ro内面に、残渣を除去する処理が施されればよく、現に製造される配線基板の構造に応じて、一部の工程が省略されてもよく、別の工程が追加されてもよい。例えば、被覆絶縁層10の開口10aは、UVレーザーを使用して被覆絶縁層10を部分的に除去することで形成される場合もあり得る。
The method of manufacturing the wiring board of the embodiment is not limited to the method described with reference to each drawing, and the conditions, order, etc. may be changed as appropriate. In the method for manufacturing the wiring board of the embodiment, at least before the
1 配線基板
10 被覆絶縁層
11 絶縁層
12 導体層
12a 導体パッド
100 金属ポスト
101 第1層(金属膜層)
102 第2層(めっき膜層)
103 第3層
104 第4層
10a 開口
101r めっきレジスト
101ro レジスト開口部
101rs 残渣
1 Wiring
102 Second layer (plated film layer)
103
Claims (7)
前記第1導体層上に前記導体パッドの上面を露出させる開口を備える被覆絶縁層を形成することと、
前記被覆絶縁層の上面及び前記開口の内面の全域を被覆する金属膜層を形成することと、
前記金属膜層上を被覆するレジスト層を形成することと、
前記レジスト層に、前記開口内における前記金属膜層の上面を露出させるレジスト開口部を形成することと、
前記レジスト開口部内にめっき膜層を形成し、前記金属膜層及び前記めっき膜層を含む金属ポストを形成することと、
前記レジスト層を除去することと、
前記レジスト層の除去により露出する前記金属膜層を除去することと、
を含む、配線基板の製造方法であって、
前記めっき膜層を形成する前に、前記レジスト開口部内の残渣を除去する処理を実施することを含んでいる。 preparing a laminate including a first insulating layer and a first conductor layer formed on the first insulating layer and including conductor pads;
forming an insulating covering layer on the first conductor layer having an opening that exposes the upper surface of the conductor pad;
forming a metal film layer covering the entire upper surface of the covering insulating layer and the inner surface of the opening;
forming a resist layer covering the metal film layer;
forming a resist opening in the resist layer that exposes the upper surface of the metal film layer within the opening;
forming a plating film layer within the resist opening, and forming a metal post including the metal film layer and the plating film layer;
removing the resist layer;
removing the metal film layer exposed by removing the resist layer;
A method for manufacturing a wiring board, the method comprising:
The method includes performing a process of removing residue within the resist opening before forming the plating film layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022078436A JP2023167333A (en) | 2022-05-11 | 2022-05-11 | Manufacturing method of wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022078436A JP2023167333A (en) | 2022-05-11 | 2022-05-11 | Manufacturing method of wiring board |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023167333A true JP2023167333A (en) | 2023-11-24 |
Family
ID=88838422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022078436A Pending JP2023167333A (en) | 2022-05-11 | 2022-05-11 | Manufacturing method of wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2023167333A (en) |
-
2022
- 2022-05-11 JP JP2022078436A patent/JP2023167333A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20110209911A1 (en) | Wiring board and method for manufacturing the same | |
JP5913063B2 (en) | Wiring board | |
JP2010171387A (en) | Circuit board structure and production method therefor | |
JP4376891B2 (en) | Semiconductor module | |
WO1999026458A1 (en) | Multilayer printed wiring board and method for manufacturing the same | |
JP7430481B2 (en) | Wiring board, semiconductor device, and wiring board manufacturing method | |
JP5058929B2 (en) | Wiring board and manufacturing method thereof | |
JP2023167333A (en) | Manufacturing method of wiring board | |
JP2011216519A (en) | Method of manufacturing wiring board | |
JP2005229138A (en) | Wiring substrate | |
JP2023045568A (en) | Wiring board and method for manufacturing wiring board | |
JP4891578B2 (en) | Wiring board and manufacturing method thereof | |
JP4238242B2 (en) | Wiring board | |
JP2010067888A (en) | Wiring board and method of manufacturing the same | |
JP2004165238A (en) | Plastic package and its manufacturing method | |
JP2024008718A (en) | Method of manufacturing wiring board | |
JP4238235B2 (en) | Wiring board | |
JP7129476B2 (en) | Laminate and its manufacturing method | |
JP2023172732A (en) | wiring board | |
JP2022131743A (en) | Wiring board with built-in component and manufacturing method of wiring board with built-in component | |
JP2024035489A (en) | Wiring board and manufacturing method of the same | |
JP2022167591A (en) | Manufacturing method of wiring board | |
JP2022108637A (en) | Wiring board and manufacturing method thereof | |
JP4591098B2 (en) | Manufacturing method of semiconductor device mounting substrate | |
JP2005223365A (en) | Wiring substrate |