JP2023167086A - 情報処理装置及び情報処理装置の制御方法 - Google Patents

Abstract

【課題】スタンバイ状態であっても起動プログラムの正当性検証をハードウェアの安全性を確保しつつ実施することを可能にし、情報処理装置を長時間ＯＦＦしないような使われ方をされる場合のセキュリティーを向上する情報処理装置及び情報処理装置の制御方法を提供する。【解決手段】情報処理装置１において、電源制御部１１８は、メインＣＰＵ１０１が起動しているスタンバイ状態から、サブＣＰＵ１１５にメインＣＰＵの起動プログラムの正当性の検証を実行させ、正当性の検証が行われている間、メインＣＰＵをリセット状態に制御し、メインＣＰＵから第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセスが発生しないようにする。【選択図】図１

Description

本発明は、情報処理装置及び情報処理装置の制御方法に関するものであり、特に、情報処理装置の起動プログラムに関わる正当性検証に関する。

近年、ソフトウェアの脆弱性をついて、ソフトウェアを改竄し、コンピュータを悪用する攻撃が問題となっている。そういった攻撃の対策として、情報処理装置に搭載するＣＰＵが実行する起動プログラムの改竄検知を行う手法が知られている。なお、通常、起動プログラムを実行するＣＰＵ自身では、起動プログラムの改竄を検知できないため、起動プログラムを実行するＣＰＵとは異なるＣＰＵにより、前記起動プログラムの改竄の有無を検証する。

この改竄検知は、情報処理装置の電源を投入し、起動プログラムが開始される前のタイミングで実施される。そして、起動プログラムの改竄検知の結果、改竄が有ると判断された場合は、起動プログラムを実行するＣＰＵをリセット状態にして動作できなくする技術などが知られている。

特開２０２０－１９４４６４号公報

しかし、情報処理装置を使用するユーザーによっては電源を長時間（例えば数日から１週間程度）ＯＦＦしないような使われ方をされる場合がある。このような場合、起動プログラムの正当性検証が長時間実施されないことになる。その間は改竄検知が行われないため、起動プログラムの改竄がなされても改竄を発見できない。そのため、セキュリティーの観点から、定期的にブートプログラムの正当性検証を実行することが望まれている。

そこで、スタンバイ中であっても、一定時間使用されていない場合には、正当性検証を実施することが検討されている。スタンバイ中では、起動プログラムを実行するＣＰＵが既に立ち上がって起動プログラムへのアクセス可能な状態になっている。そのため、起動プログラムを実行するＣＰＵ（以降「メインＣＰＵ」と表現）と正当性検証を行うＣＰＵ（以降「サブＣＰＵ」と表現）の両方から、ＲＯＭに記憶されている起動プログラムへのアクセスがぶつからないように制御する必要がある。これらのアクセスがぶつかった場合には、起動プログラムへの誤書き込みや最悪ハードウェアの故障が発生する可能性がある。

本発明は、上記の課題を解決するためになされたものである。本発明は、スタンバイ状態であっても起動プログラムの正当性検証をハードウェアの安全性を確保しつつ実施し、情報処理装置を長時間ＯＦＦしないような使われ方をされる場合のセキュリティーを向上する仕組みを提供することを目的とする。

本発明は、情報処理装置であって、第一のプログラムを実行する処理手段と、前記第一のプログラムを記憶する第一の記憶手段と、前記第一のプログラムの正当性を検証する検証手段と、前記処理手段が前記第一の記憶手段から前記第一のプログラムを読み込んで実行して起動しているスタンバイ状態から、前記検証手段に前記正当性の検証を実行させる制御手段と、を有し、前記制御手段は、前記正当性の検証が行われている間、前記処理手段から前記第一の記憶手段へのアクセスが発生しないように制御することを特徴とする。

本発明によれば、スタンバイ状態であっても起動プログラムの正当性検証をハードウェアの安全性を確保しつつ実施することができる。この結果、情報処理装置を長時間ＯＦＦしないような使われ方をされる場合のセキュリティーを向上することができる。

本実施形態を示す情報処理装置の構成の一例を示すブロック図。 本実施形態の情報処理装置のメインＣＰＵの内部構成を説明する図。 本実施形態の情報処理装置のサブＣＰＵの内部構成を説明する図。 第１実施形態で正常時の制御を示すタイミングチャート。 第１実施形態で改竄があった場合の制御を示すタイミングチャート。 第１実施形態における電源制御部の処理を説明するフローチャート。 第１実施形態におけるサブＣＰＵの処理を説明するフローチャート。 第２実施形態における第一のＳＰＩバスの制御信号の接続詳細を示す図。 第２実施形態における電源制御部の処理を説明するフローチャート。 第３実施形態における第一のＳＰＩバスの制御信号の接続詳細を示す図。 第３実施形態で正常時の制御を示すタイミングチャート。 第３実施形態で改竄があった場合の制御を示すタイミングチャート。 第３実施形態における電源制御部の処理を説明するフローチャート。

以下、添付図面を参照して本発明の実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。尚、実施形態に係る情報処理装置として複合機（デジタル複合機（ＭＦＰ；Multi Function Peripheral））を例に説明する。しかしながら適用範囲は複合機に限定はせず、情報処理装置であればよい。

〔第１実施形態〕
＜情報処理装置＞
図１は、本発明の一実施形態を示す情報処理装置の構成の一例を示すブロック図である。
メインＣＰＵ１０１は、情報処理装置１全体の制御を行う。ＤＲＡＭ（Dynamic Random Access Memory）１０２は、例えばＨＤＤやＲＯＭ等から読み出されたメインＣＰＵ１０１で実行されるプログラムを格納すると共に、一時的なデータのワークエリアとして機能する。

操作部１０３は、メインＣＰＵ１０１にユーザーによる操作を通知する。ネットワークＩ／Ｆ１０４は、ＬＡＮ１３０を介して外部機器と通信を行う。プリンタ部１０５は、画像データを紙面上に印字する。スキャナ部１０６は、紙面上の画像を光学的に読み取り電気信号に変換してスキャン画像を生成する。ＦＡＸ１０７は、公衆回線１１０を介して外部機器とファクシミリ通信を行う。

ＨＤＤ（Hard Disk Drive）１０８は、メインＣＰＵ１０１で実行されるプログラムを格納すると共に、プリントジョブやスキャンジョブ等のスプール領域としても利用される。また、ＨＤＤ１０８は、スキャン画像を保管し再利用するための領域としても利用される。なお、ＨＤＤの代わりに又は併用してＳＳＤ（Solid State Drive）等の他の記憶装置を備えていてもよい。

信号バス１０９は、各モジュールを相互に接続して通信を行う。
画像処理部１１１は、ネットワークＩ／Ｆ１０４で受信したプリントジョブをプリンタ部１０５で印刷するのに適した画像への変換処理や、スキャナ部１０６で読み取ったスキャン画像のノイズ除去や色空間変換、回転、圧縮等の処理を実行する。また、画像処理部１１１は、ＨＤＤ１０８に保管されたスキャン画像の画像処理を実行する。

第一ＦＬＡＳＨ（登録商標） ＲＯＭ（FLASH Read Only Memory）１２０ならびに第二ＦＬＡＳＨ ＲＯＭ１２１は、メインＣＰＵ１０１で実行される起動プログラムを含むプログラムを格納する。ここで、第二ＦＬＡＳＨ ＲＯＭ１２１はバックアップ用ＲＯＭであり、第一ＦＬＡＳＨ ＲＯＭ１２０に記憶されている起動プログラムを復旧するための復旧用の起動プログラムを格納する。第一ＦＬＡＳＨ ＲＯＭ１２０の正当性検証の実行結果、改竄されていることが判明した場合、サブＣＰＵ１１５は、第二ＦＬＡＳＨ ＲＯＭ１２１から起動プログラムを読み出して、第一ＦＬＡＳＨ ＲＯＭ１２０へ上書きすることで復旧を行う。そのため、第二ＦＬＡＳＨ ＲＯＭ１２１は書き換えできないようにプロテクトされている。

第一のＳＰＩバス１１４は、メインＣＰＵ１０１、サブＣＰＵ１１５の双方から第一ＦＬＡＳＨ ＲＯＭ１２０に接続可能である。
第二のＳＰＩバス１１６は、サブＣＰＵ１１５と第二ＦＬＡＳＨ ＲＯＭ１２１とが接続されている。
サブＣＰＵ１１５は、情報処理装置１の起動時、メインＣＰＵ１０１が起動する前に、第一ＦＬＡＳＨ ＲＯＭ１２０から起動プログラムを読み出して改竄がされていないか正当性検証を行う。

メインＣＰＵリセット信号１１７は、電源制御部１１８から出力されて、メインＣＰＵ１０１のリセット端子に接続される。
電源制御部１１８は、第一電源部１８０、第二電源部１８１の制御、及び、サブＣＰＵ１１５、メインＣＰＵ１０１のリセット制御を行う。
サブＣＰＵリセット信号１５２は、サブＣＰＵ１１５をリセットする信号である。

検証終了信号１５０は、サブＣＰＵ１１５が第一ＦＬＡＳＨ ＲＯＭ１２０の正当性検証が終了したことを電源制御部１１８へ通知する信号であり、電源制御部１１８に接続される。
リカバリー通知信号１５１は、第一ＦＬＡＳＨ ＲＯＭ１２０の正当性検証の結果、改竄されていることが判明した場合、サブＣＰＵ１１５が第一ＦＬＡＳＨ ＲＯＭ１２０を復旧中であることを示す信号であり、電源制御部１１８に接続される。

時計部１７０は、情報処理装置１の動作に応じて、実行したジョブに対して時刻情報を付与するなど、情報処理装置１へ時刻機能を提供する。
情報処理装置１は、消費電力が多い第一電力状態、消費電力が第一電力状態よりも低い第二電力状態を含む複数の電力状態をとることができる。
第一電源部１８０は、情報処理装置１が第一電力状態、第二電力状態の両方の電力状態で情報処理装置１の特定モジュールに電力を供給する電源である。
第二電源部１８１は、情報処理装置１が第一電力状態の場合のみ、特定モジュールに電力を供給する電源である。第二電源部１８１は、情報処理装置１が第二電力状態の場合、特定モジュールへ電源を供給しない。

図２は、メインＣＰＵ１０１の内部構成を説明する図である。
ＣＰＵコア２０１は、メインＣＰＵ１０１の基本機能を担っている。ＳＰＩ Ｉ／Ｆ２０２は、第一のＳＰＩバス１１４を介して第一ＦＬＡＳＨ ＲＯＭ１２０に接続してデータの読み書きを行う。メインＣＰＵ内部信号バス２０９は、メインＣＰＵ１０１内の各モジュールを接続する。ＳＲＡＭ２１０は、ワークメモリとして使用される。バスＩ／Ｆ２０３は、信号バス１０９を介してメインＣＰＵ１０１と他のモジュールとの間の通信のためのインターフェースである。

メインＣＰＵリセット信号１１７は、メインＣＰＵ１０１をリセットするための信号である。メインＣＰＵリセット信号１１７が”Ｌｏｗ”レベルの場合、メインＣＰＵ１０１はリセット状態となる。一方、メインＣＰＵリセット信号１１７が”Ｈｉｇｈ”レベルの場合、メインＣＰＵ１０１はリセット解除状態となる。メインＣＰＵリセット信号１１７がリセット状態からリセット解除状態に遷移すると、ＣＰＵコア２０１は先ず、第一ＦＬＡＳＨ ＲＯＭ１２０内に記憶されている起動プログラムをＳＲＡＭ２１０に読み出して実行する。

図３は、サブＣＰＵ１１５の内部構成を説明する図である。
ＣＰＵコア３０１は、サブＣＰＵ１１５の基本機能を担っている。
第一のＳＰＩ Ｉ／Ｆ３０２は、第一のＳＰＩバス１１４を介して第一ＦＬＡＳＨ ＲＯＭ１２０に接続してデータの読み書きを行う。
第二のＳＰＩ Ｉ／Ｆ３１２は、第二のＳＰＩバス１１６を介して第二ＦＬＡＳＨ ＲＯＭ１２１に接続してデータの読み書きを行う。
ＧＰＩＯ（General-purpose input/output）３０３は、外部のデバイスと相互に接続してデータの送受信を行う。

ＯＴＰ（One Time Programmable）メモリー領域３０４は、製造時に正当性検証に必要な情報が書き込まれるメモリー領域であり、この領域に書き込まれたデータは一度書き込まれると書換え不可能となる。

ＳＲＡＭ３０５は、サブＣＰＵ１１５内のワークメモリとして使用される。
暗号処理部３０８は、公開鍵暗号化した値からサブＣＰＵ ＦＷのハッシュ値を復号するほか、公開鍵暗号化したメインＣＰＵ起動プログラムのハッシュ値を復号する。
サブＣＰＵ内部信号バス３０９は、サブＣＰＵ内の各モジュールを接続する。

Ｂｏｏｔ ＲＯＭ（Read Only Memory）３１０は、サブＣＰＵ１１５のブートコードを記憶する。サブＣＰＵリセット信号１５２が”Ｌｏｗ”レベルの場合、サブＣＰＵ１１５はリセット状態となる。サブＣＰＵリセット信号１５２が”Ｈｉｇｈ”レベルの場合、サブＣＰＵ１１５はリセット解除状態となる。サブＣＰＵリセット信号１５２がリセット状態からリセット解除状態に遷移すると、ＣＰＵコア３０１は先ず、Ｂｏｏｔ ＲＯＭ３１０から自身のブートコードを読み出し実行する。
Ｃｒｙｐｔｏ ＲＡＭ３１１は、暗号処理部３０８で利用する機密性の高いデータ等を記憶する。

図４Ａは、第１実施形態における正常時の正当性検証の制御の一例を示すタイミングチャートである。
本実施形態においては、時計部１７０に所定時刻もしくは所定時間間隔を設定しておく。そして、スタンバイ中に、前記設定された時間（ｔ１）に情報処理装置１内でなんらかの処理が発生していなければ、時計部１７０が割り込み信号を発生させ、メインＣＰＵ１０１を介して電源制御部１１８に通知する。もしくは、時計部１７０が割り込み信号を直接、電源制御部１１８に通知する構成でもよい。電源制御部１１８は、この割り込みを受けて、メインＣＰＵリセット信号１１７をＬｏｗに制御して、メインＣＰＵ１０１をリセット状態に制御する。これにより、メインＣＰＵ１０１から第一のＳＰＩバス１１４へのアクセスが発生しないＨｉ－Ｚ状態に確定できる。

また、同様に、サブＣＰＵリセット信号１５２をＬｏｗに制御して、サブＣＰＵ１１５をリセット状態に制御し、さらに時間ｔ２で、サブＣＰＵリセット信号１５２をＨｉｇｈに制御してサブＣＰＵ１１５をリセット解除する。これにより、サブＣＰＵ１１５は再起動して、第一のＳＰＩバス１１４へアクセスして第一ＦＬＡＳＨ ＲＯＭ１２０に格納されているメインＣＰＵ１０１の起動プログラムを読み込んで正当性検証を実施する。

この正当性検証の結果がＯＫであれば、時間ｔ３で、サブＣＰＵ１１５が、検証終了信号１５０をＨｉｇｈに変化させて電源制御部１１８に通知する。電源制御部１１８は検証終了信号１５０の通知を受けて、メインＣＰＵリセット信号１１７をＨｉｇｈに変化させてメインＣＰＵ１０１のリセットを解除する。これにより、メインＣＰＵ１０１は、第一のＳＰＩバス１１４を介して第一ＦＬＡＳＨ ＲＯＭ１２０に格納されている起動プログラムを読み出して起動する。

図４Ｂは、第１実施形態における改竄が検知された場合の制御の一例を示すタイミングチャートである。
なお、時間ｔ２で、サブＣＰＵ１１５が正当性検証を実施するまでは、図４Ａと同様であるので説明を省略する。
上述の正当性検証の結果、改竄が検知された場合には、時間ｔ３で、サブＣＰＵ１１５が、リカバリー通知信号１５１をＨｉｇｈに変化させて電源制御部１１８に通知し、リカバリーを行う。リカバリーでは、サブＣＰＵ１１５が第二ＦＬＡＳＨ ＲＯＭ１２１にアクセスしてバックアッププログラムを読み出して第一ＦＬＡＳＨ ＲＯＭ１２０を上書きする処理である。

時間ｔ４で起動プログラムのリカバリーが終了すると、サブＣＰＵ１１５は、リカバリー通知信号１５１をＬｏｗに変化させる。電源制御部１１８はこれを受け、サブＣＰＵリセット信号１５２をＬｏｗに変化させてサブＣＰＵをリセット状態に制御し、時間ｔ５でサブＣＰＵリセット信号１５２をＨｉｇｈに制御してサブＣＰＵ１１５をリセット解除する。これにより、サブＣＰＵ１１５は、再起動して第一のＳＰＩバス１１４へアクセスして、第一ＦＬＡＳＨ ＲＯＭ１２０に格納されているメインＣＰＵ１０１の起動プログラムを読み込んで正当性検証を実施する。

この正当性検証の結果がＯＫであれば、時間ｔ６で、サブＣＰＵ１１５は、検証終了信号１５０をＨｉｇｈに変化させて電源制御部１１８に通知する。電源制御部１１８は、この検証終了信号１５０の通知を受けて、メインＣＰＵリセット信号１１７をＨｉｇｈに変化させてメインＣＰＵ１０１のリセットを解除する。これにより、メインＣＰＵ１０１は、第一のＳＰＩバス１１４を介して第一ＦＬＡＳＨ ＲＯＭ１２０に格納されている起動プログラムを読み出して起動する。

図５は、第１実施形態における電源制御部１１８の処理を説明するフローチャートである。このフローチャートの処理は、メインＣＰＵ１０１が第一ＦＬＡＳＨ ＲＯＭ１２０から起動プログラムを読み込んで実行して起動しているスタンバイ状態で、電源制御部１１８により実行される。

電源制御部１１８は、時計割り込み信号を受けると（Ｓ５０１でＹｅｓの場合）、Ｓ５０２の処理を実行する。
Ｓ５０２において、電源制御部１１８は、メインＣＰＵリセット信号１１７をアサートして（Ｌｏｗに制御してメインＣＰＵ１０１をリセット状態にし）メインＣＰＵ１０１から第一のＳＰＩバス１１４へのアクセスが発生しない状態に制御する。すなわち、メインＣＰＵ１０１から第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセスが発生しない状態に制御する。

次にＳ５０３において、電源制御部１１８は、サブＣＰＵリセット信号１５２をアサートする（Ｌｏｗに制御してサブＣＰＵ１１５をリセット状態にする）。
さらにＳ５０４において、電源制御部１１８は、サブＣＰＵリセット信号１５２をディアサートして（Ｈｉｇｈに制御してサブＣＰＵ１１５をリセット解除して）、サブＣＰＵ１１５をリブートさせる。

次にＳ５０５において、電源制御部１１８は、サブＣＰＵ１１５からの検証終了信号がＨｉｇｈに変化したか確認する。サブＣＰＵ１１５からの検証終了信号がＨｉｇｈに変化した場合（Ｓ５０５でＹｅｓの場合）、電源制御部１１８は、検証終了信号ＯＫ（検証が終了した）と判断し、Ｓ５０６に処理を進める。
Ｓ５０６において、電源制御部１１８は、メインＣＰＵリセット信号１１７をディアサートして（メインＣＰＵリセット信号１１７をＨｉｇｈに制御してメインＣＰＵ１０１をリセット解除して）、メインＣＰＵ１０１を起動させ、本処理を終了する。

一方、サブＣＰＵ１１５からの検証終了信号がＬｏｗのままの場合（Ｓ５０５でＮｏの場合）、電源制御部１１８は、Ｓ５０７に処理を進める。
Ｓ５０７において、電源制御部１１８は、リカバリー通知信号１５１がＨｉｇｈに変化したか確認する。リカバリー通知信号１５１がＬｏｗのままの場合（Ｓ５０７でＮｏの場合）、電源制御部１１８は、Ｓ５０５に処理を戻す。

一方、リカバリー通知信号１５１がＨｉｇｈに変化した場合（Ｓ５０７でＹｅｓの場合）、電源制御部１１８は、Ｓ５０８に処理を進める。
Ｓ５０８において、電源制御部１１８は、例えば電源制御部１１８が有する図示しない改竄検知レジスタに「１」を書き込み、このフラグが立った状態で、Ｓ５０９に処理を進める。

Ｓ５０９において、電源制御部１１８は、改竄検知レジスタが「１」の状態で、リカバリー通知信号１５１がＬｏｗに変化するまで待機する。リカバリー通知信号１５１がＬｏｗに変化したら（Ｓ５０９でＹｅｓの場合）、電源制御部１１８は、サブＣＰＵ１１５でのリカバリー処理が終了したと判断し、Ｓ５０３に処理を戻す。そして、再度、サブＣＰＵ１１５をリブートして再度サブＣＰＵ１１５に正当性検証を実施させる。その後、サブＣＰＵ１１５からの検証終了信号がＨｉｇｈに変化した場合（Ｓ５０５でＹｅｓの場合）、電源制御部１１８は、正当性検証ＯＫと判断し、メインＣＰＵリセット信号１１７を制御してメインＣＰＵ１０１を起動させる（Ｓ５０６）。なお、メインＣＰＵ１０１は、起動後、上述した改竄検知レジスタの値をチェックすることにより、起動プログラムに改竄があったことを認識することができ、その旨をＨＤＤ１０８にログとして記録することができる。改竄検知レジスタの値は、電源制御部１１８に電源が投入された場合に「０」にリセットされる。また、上述のように、メインＣＰＵ１０１により改竄があったことがＨＤＤ１０８にログとして記録された場合にも、メインＣＰＵ１０１からの通知により電源制御部１１８が改竄検知レジスタの値を「０」にリセットする。

図６は、第１実施形態におけるサブＣＰＵ１１５の処理を説明するフローチャートである。
Ｓ６０１において、サブＣＰＵ１１５は、サブＣＰＵリセット信号１５２を受信して再起動する。
サブＣＰＵ１１５は再起動すると、Ｓ６０２において、第一のＳＰＩバス１１４にアクセスして第一ＦＬＡＳＨ ＲＯＭ１２０に格納されているメインＣＰＵ１０１の起動プログラムを読み込んで正当性検証を実施する。例えば、第一ＦＬＡＳＨ ＲＯＭ１２０から読み出したメインＣＰＵ１０１の起動プログラムのハッシュ値と、Ｃｒｙｐｔｏ ＲＡＭ３１１に記憶されているメインＣＰＵ１０１の起動プログラムのハッシュ値とを比較することにより、正当性の検証を行う。

次にＳ６０３において、サブＣＰＵ１１５は、上記Ｓ６０２で行った正当性検証を確認する。正当性検証の結果がＯＫ（改竄等がない）場合（Ｓ６０３でＹｅｓの場合）、サブＣＰＵ１１５は、Ｓ６０４に処理を進める。
Ｓ６０４において、サブＣＰＵ１１５は、検証終了信号１５０をＨｉｇｈにして電源制御部１１８に通知して、本処理を終了する。

一方、上記Ｓ６０３の正当性検証の結果がＮＧ（改竄等があった）場合（Ｓ６０３でＮｏの場合）、サブＣＰＵ１１５は、Ｓ６０５に処理を進める。
Ｓ６０５において、サブＣＰＵ１１５は、リカバリー通知信号１５１をＨｉｇｈにして電源制御部１１８にリカバリー中であることを通知する。
次にＳ６０６において、サブＣＰＵ１１５は、第二のＳＰＩバス１１６にアクセスして第二ＦＬＡＳＨ ＲＯＭ１２１に格納されているバックアップデータを読み出す。
さらにＳ６０７において、サブＣＰＵ１１５は、上記Ｓ６０６で読み出したデータを、第一のＳＰＩバス１１４に接続されている第一ＦＬＡＳＨ ＲＯＭ１２０に上書きする。
次にＳ６０８において、サブＣＰＵ１１５は、リカバリー通知信号１５１をＬｏｗにして、再度Ｓ６０１からの処理を実施して正当性検証を再度実施する。

以上、本実施形態では、メインＣＰＵ１０１の起動プログラムの正当性検証中の間は、メインＣＰＵ１０１をリセット状態にして、メインＣＰＵ１０１から第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセスが発生しないように制御する。これにより、スタンバイ中であっても、安全に起動プログラムの正当性検証を実施することができる。よって、情報処理装置を使用するユーザーによって電源を長時間ＯＦＦしないような使われ方がされる場合であっても、起動プログラムの正当性を確保できる。

〔第２実施形態〕
第２実施形態における情報処理装置の全体ブロック図の説明は第１実施形態と同様のため、省略する。以下、第１実施形態と異なる部分を中心に説明する。

図７は、第一のＳＰＩバス１１４の制御信号の接続詳細の一例を示す図である。なお、この図では、特に第一のＳＰＩバス１１４のＣＳ（Chip Select）信号の詳細接続を示している。また、第２実施形態と同一のものには同一の符号を付してある。

第一のＣＳ信号７０１は、メインＣＰＵ１０１から第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセス時にメインＣＰＵ１０１から出力されるＣＳ信号である。
第二のＣＳ信号７０２は、サブＣＰＵから第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセス時にサブＣＰＵ１１５から出力されるＣＳ信号である。

また、第三のＣＳ信号７０３は、第一のＣＳ信号７０１と第二のＣＳ信号７０２を電源制御部１１８内で制御して選択的に出力されるＣＳ信号である。ＣＳ信号（チップセレクト信号）は、第一ＦＬＡＳＨ ＲＯＭ１２０のアクセス対象のデバイスを選択するための信号である。本実施形態においては、検証終了信号１５０がＬｏｗの際には第二のＣＳ信号７０２、検証終了信号１５０がＨｉｇｈの際には第一のＣＳ信号７０１が選択的に出力される。すなわち、サブＣＰＵ１１５によるメインＣＰＵ１０１の起動プログラムの正当性検証中（リカバリ中を含む）の間は、サブＣＰＵ１１５が、第一ＦＬＡＳＨ ＲＯＭ１２０のアクセス対象として選択される。また、正当性検証中でない場合は、メインＣＰＵ１０１が、第一ＦＬＡＳＨ ＲＯＭ１２０のアクセス対象として選択される。

図８は、第２実施形態における電源制御部１１８の処理を説明するフローチャートである。
電源制御部１１８は、メインＣＰＵ１０１からの起動完了通知を受け取ると（Ｓ８０１）、Ｓ８０２に処理を進める。
Ｓ８０２において、電源制御部１１８は、第一のＣＳ信号７０１のアクセス（すなわちメインＣＰＵ１０１から第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセス）が発生したか監視する。そして、第一のＣＳ信号７０１のアクセスが発生したことを検知した場合（Ｓ８０２でＹｅｓの場合）、電源制御部１１８は、Ｓ５０１に処理を遷移させる。Ｓ５０１以降は図５と同様であり、第１実施形態と同様に正当性検証を行う。

起動した後のスタンバイ時には、メインＣＰＵ１０１から第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセスがなければ、起動プログラムの改竄可能性がない。このことから、この場合には正当性検証を行う必要がないため、正当性検証を行わないように制御する。すなわち、起動プログラムの改竄可能性がない場合には、正当性検証を行わないようにできる。よって、スタンバイ中に不必要に装置をリブートさせることを防止できる。

以上、本実施形態によれば、情報処理装置がスタンバイ中の場合、メインＣＰＵ１０１からの第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセスが確認された場合にのみ正当性検証を行うことで、スタンバイ中に不必要に装置をリブートさせることを防止できる。

〔第３実施形態〕
第３実施形態における情報処理装置の全体ブロック図の説明は第１実施形態と同様のため、省略する。以下、第１実施形態と異なる部分を中心に説明する。

図９は、第３実施形態における第一のＳＰＩバス１１４の制御信号の接続詳細の一例を示す図である。なお、第２実施形態と同一のものには同一の符号を付してある。
バスＳＷ９０１は、メインＣＰＵ１０１から第一のＳＰＩバス１１４への接続を切れるようにするためのスイッチである。バスＳＷ９０１は、電源制御部１１８からのバスＳＷ切り替え信号９０２で制御される。

図１０Ａは、第３実施形態における正常時の正当性検証の制御の一例を示すタイミングチャートである。
本実施形態においては、時計部１７０に所定時刻もしくは所定時間間隔を設定しておく。そして、スタンバイ中に、前記設定された時間（ｔ１）に情報処理装置１内でなんらかの処理が発生していなければ、時計部１７０が割り込み信号を発生させ、メインＣＰＵ１０１を介して電源制御部１１８に通知する。もしくは、時計部１７０が割り込み信号を直接、電源制御部１１８に通知する構成でもよい。電源制御部１１８は、この割り込みを受けて、バスＳＷ切り替え信号９０２をＬｏｗに変化させ、バスＳＷ９０１を切断する。これにより、メインＣＰＵ１０１から第一のＳＰＩバス１１４へのアクセスが発生しないＨｉ－Ｚ状態に確定できる。次に、サブＣＰＵリセット信号１５２をＬｏｗに制御して、サブＣＰＵ１１５をリセット状態に制御し、さらに時間（ｔ２）で、サブＣＰＵリセット信号１５２をＨｉｇｈに制御してサブＣＰＵ１１５をリセット解除する。これにより、サブＣＰＵ１１５は再起動して、第一のＳＰＩバス１１４へアクセスして第一ＦＬＡＳＨ ＲＯＭ１２０に格納されているメインＣＰＵ１０１の起動プログラムを読み込んで正当性検証を実施する。

この正当性検証の結果がＯＫであれば、時間ｔ３で、サブＣＰＵ１１５が、検証終了信号１５０をＨｉｇｈに変化させて電源制御部１１８に通知する。電源制御部１１８は検証終了信号１５０の通知を受けて、バスＳＷ切り替え信号９０２をＨｉｇｈに変化させてバスＳＷ９０１を接続する。これにより、メインＣＰＵ１０１から第一のＳＰＩバス１１４へのアクセスが可能となる。

図１０Ｂは、第３実施形態における改竄が検知された場合の制御の一例を示すタイミングチャートである。
なお、時間ｔ２で、サブＣＰＵ１１５が正当性検証を実施するまでは、図１１Ａと同様であるので説明を省略する。
上述の正当性検証の結果、改竄が検知された場合には、時間ｔ３で、サブＣＰＵ１１５が、リカバリー通知信号１５１をＨｉｇｈに変化させて電源制御部１１８に通知し、リカバリーを行う。このリカバリー通知信号１５１のＨｉｇｈを受けて、電源制御部１１８は、メインＣＰＵリセット信号１１７をＬｏｗに変化させてメインＣＰＵ１０１をリセット状態にして、バスＳＷ切り替え信号９０２をＨｉｇｈに戻す。なお、この状態では、メインＣＰＵ１０１がリセット状態のため、メインＣＰＵ１０１から第一のＳＰＩバス１１４へのアクセスは発生しない。

時間ｔ４で起動プログラムのリカバリーが終了すると、サブＣＰＵ１１５は、リカバリー通知信号１５１をＬｏｗに変化させる。電源制御部１１８はこれを受け、サブＣＰＵリセット信号１５２をＬｏｗに変化させてサブＣＰＵをリセット状態に制御し、時間ｔ５でサブＣＰＵリセット信号１５２をＨｉｇｈに制御してサブＣＰＵ１１５をリセット解除する。これにより、サブＣＰＵ１１５は、再起動して第一のＳＰＩバス１１４へアクセスして、第一ＦＬＡＳＨ ＲＯＭ１２０に格納されているメインＣＰＵ１０１の起動プログラムを読み込んで正当性検証を実施する。

この正当性検証の結果がＯＫであれば、時間ｔ６で、サブＣＰＵ１１５は、検証終了信号１５０をＨｉｇｈに変化させて電源制御部１１８に通知する。電源制御部１１８は、この検証終了信号１５０の通知を受けて、メインＣＰＵリセット信号１１７をＨｉｇｈに変化させてメインＣＰＵ１０１のリセットを解除する。これにより、メインＣＰＵ１０１は、第一のＳＰＩバス１１４を介して第一ＦＬＡＳＨ ＲＯＭ１２０に格納されている起動プログラムを読み出して起動する。

図１１は、第３実施形態における電源制御部１１８の処理を説明するフローチャートである。なお、図５と同一の処理には同一のステップ番号を付してある。
第３実施形態では、電源制御部１１８は、時計割り込み信号を受けると（Ｓ５０１でＹｅｓの場合）、Ｓ１１０１の処理を実行する。
Ｓ１１０１において、電源制御部１１８は、バスＳＷ切り替え信号９０２をＬｏｗに変化させてバスＳＷ９０１を切断し、Ｓ５０３に処理を進める。

また、サブＣＰＵ１１５からの検証終了信号がＨｉｇｈに変化した場合（Ｓ５０５でＹｅｓの場合）、電源制御部１１８は、Ｓ１１０２に処理を進める。
Ｓ１１０２において、電源制御部１１８は、改竄検知レジスタの値を確認する。改竄検知レジスタの値が「０」の場合（Ｓ１１０２でＮｏの場合）、電源制御部１１８は、メインＣＰＵ１０１の起動プログラムに改変がなかったと判断し、Ｓ１１０３に処理を進める。
Ｓ１１０３において、電源制御部１１８は、バスＳＷ切り替え信号９０２をＨｉｇｈに変化させてバスＳＷ９０１を接続し、そのまま本処理を終了する。すなわち、メインＣＰＵ１０１の起動プログラムが改竄されていなければメインＣＰＵ１０１を再起動させることがない。なお、改竄検知レジスタの値が「１」の場合については後述する。

また、リカバリー通知信号１５１がＨｉｇｈに変化した場合（Ｓ５０７でＹｅｓの場合）、電源制御部１１８は、Ｓ１１０４に処理を進める。すなわち、ＣＰＵ１０１の起動プログラムの改変が検知されてリカバリーが行われた場合、Ｓ１１０４に処理を進める。
Ｓ１１０４において、電源制御部１１８は、メインＣＰＵリセット信号１１７をアサートして（Ｌｏｗに制御して）メインＣＰＵ１０１をリセット状態にする。
さらにＳ１１０５において、電源制御部１１８は、バスＳＷ切り替え信号９０２をＨｉｇｈに変化させてバスＳＷ９０１を接続し、Ｓ５０８に処理を進める。

その後、リカバリーが終了し（Ｓ５０９でＹｅｓとなり）、さらに検証が終了する（Ｓ５０５でＹｅｓとなる）と、電源制御部１１８は、Ｓ１１０２に処理を進める。この場合、改竄検知レジスタの値が「１」となり（Ｓ１１０２でＹｅｓとなり）、電源制御部１１８は、Ｓ５０６に処理を進める。すなわち、電源制御部１１８は、メインＣＰＵリセット信号１１７をディアサートし（メインＣＰＵリセット信号１１７をＨｉｇｈに制御してメインＣＰＵ１０１をリセット解除し）、本処理を終了する。

以上、第３実施形態によれば、装置がスタンバイ中に起動プログラムの正当性検証を行う際、起動プログラムが改竄されていなければメインＣＰＵ１０１を再起動させることがなく処理を実行できる。一方、改竄検知されていた場合には、バスがぶつかることがなく、起動プログラムを安全に修復して起動し直すことができる。

なお、第３実施形態でも、第２実施形態と同様の構成を設け、メインＣＰＵ１０１から第一ＦＬＡＳＨ ＲＯＭ１２０へのアクセスがなければ、正当性検証を行わないようにしてもよい。

以上、各実施形態によれば、スタンバイ状態から起動プログラムの正当性検証を行う場合であってもハードウェアの安全性を確保しつつ正当性検証ができる。この結果、情報処理装置を長時間ＯＦＦしないような使われ方をされる場合でも、起動プログラムの正当性を検証してセキュリティーを向上することが可能となる。

なお、上述した各種データの構成及びその内容はこれに限定されるものではなく、用途や目的に応じて、様々な構成や内容で構成されることは言うまでもない。
以上、一実施形態について示したが、本発明は、例えば、システム、装置、方法、プログラムもしくは記憶媒体等としての実施態様をとることが可能である。具体的には、複数の機器から構成されるシステムに適用しても良いし、また、一つの機器からなる装置に適用しても良い。
また、上記各実施形態を組み合わせた構成も全て本発明に含まれるものである。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。
本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づき種々の変形（各実施形態の有機的な組合せを含む）が可能であり、それらを本発明の範囲から除外するものではない。即ち、上述した各実施形態及びその変形例を組み合わせた構成も全て本発明に含まれるものである。

１０１ メインＣＰＵ
１１４ 第一のＳＰＩバス
１１５ サブＣＰＵ
１１７ メインＣＰＵリセット信号
１１８ 電源制御部
１２０ 第一ＦＬＡＳＨ ＲＯＭ
１２１ 第二ＦＬＡＳＨ ＲＯＭ

Claims (6)

1. 情報処理装置であって、
   第一のプログラムを実行する処理手段と、
   前記第一のプログラムを記憶する第一の記憶手段と、
   前記第一のプログラムの正当性を検証する検証手段と、
   前記処理手段が前記第一の記憶手段から前記第一のプログラムを読み込んで実行して起動しているスタンバイ状態から、前記検証手段に前記正当性の検証を実行させる制御手段と、を有し、
   前記制御手段は、前記正当性の検証が行われている間、前記処理手段から前記第一の記憶手段へのアクセスが発生しないように制御することを特徴とする情報処理装置。
2. 前記制御手段は、前記正当性の検証を行う間、前記処理手段をリセット状態にすることを特徴とする請求項１に記載の情報処理装置。
3. 前記制御手段は、前記処理手段が前記第一の記憶手段から前記第一のプログラムを読み込んで実行して起動した後に、前記処理手段から前記第一の記憶手段へのアクセスが発生したことに応じて、前記検証手段による前記正当性の検証を可能にすることを特徴とする請求項２に記載の情報処理装置。
4. 前記処理手段から前記第一の記憶手段への接続を切るためのスイッチを有し、
   前記制御手段は、前記正当性の検証を行う間、前記スイッチにより前記処理手段から第一の記憶手段への接続を切ることを特徴とする請求項１に記載の情報処理装置。
5. 前記第一の記憶手段に記憶されている前記第一のプログラムを復旧するための第二のプログラムを記憶する第二の記憶手段を有し、
   前記検証手段は、前記正当性を検証により前記プログラムの改変が検知された場合、前記第二のプログラムにより前記第一のプログラムを復旧することを特徴とする請求項１～４のいずれか１項に記載の情報処理装置。
6. 第一のプログラムを実行する処理手段と、前記第一のプログラムを記憶する第一の記憶手段と、前記第一のプログラムの正当性を検証する検証手段と、を有する情報処理装置の制御方法であって、
   前記処理手段が前記第一の記憶手段から前記第一のプログラムを読み込んで実行して起動しているスタンバイ状態から、前記検証手段に前記正当性の検証を実行させる制御工程を有し、
   前記制御工程では、前記正当性の検証が行われている間、前記処理手段から前記第一の記憶手段へのアクセスが発生しないように制御することを特徴とする情報処理装置の制御方法。

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