JP2023166914A - DC-DC converter - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 6
- 238000004804 winding Methods 0.000 description 6
- 230000020169 heat generation Effects 0.000 description 4
- 241001125929 Trisopterus luscus Species 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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Abstract
Description
本発明はDC-DCコンバータに関する。 The present invention relates to a DC-DC converter.
デュアルアクティブブリッジ方式のDC-DCコンバータが知られている。 A dual active bridge type DC-DC converter is known.
特許文献1には、スイッチ4つによる1次側のフルブリッジ回路と、スイッチ2つとダイオード2つによる2次側のフルブリッジ回路とによる、昇圧動作におけるスイッチング損失を低減できる手法が開示されている。
特許文献1のDC-DCコンバータでは、低出力時では、スイッチング素子に電流が流れていない期間にスイッチングを行うことができるため、スイッチング損失を低減することができる。しかし、高出力時にまで、各スイッチング素子において、スイッチングを行うタイミングには電流が流れないようにすることはできず、高出力時にはスイッチング損失が発生してしまうことが判明した。
In the DC-DC converter of
本発明の一態様は、高出力時においても、スイッチング損失を低減できるDC-DCコンバータを実現することを目的とする。 One aspect of the present invention aims to realize a DC-DC converter that can reduce switching loss even at high output.
上記の課題を解決するために、本発明の一態様に係るDC-DCコンバータは、複数の1次側スイッチング素子と、各前記1次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第1レグと第2レグとを有した1次側ブリッジ回路と、複数の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第3レグと第4レグとを有した2次側ブリッジ回路と、トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、前記1次側スイッチング素子および前記2次側スイッチング素子を制御する制御部と、を備え、前記制御部は、前記第1レグを第1仮想レグ、前記第2レグを第2仮想レグ、前記第3レグを第3仮想レグ、前記第4レグを第4仮想レグと見なす第1動作と、前記第2レグを第1仮想レグ、前記第1レグを第2仮想レグ、前記第4レグを第3仮想レグ、前記第3レグを第4仮想レグと見なす第2動作とを、交互に実行するとともに、前記第1動作および前記第2動作を通じて、前記第1仮想レグ、第2仮想レグ、第3仮想レグ及び第4仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、前記仮想第1レグと前記仮想第2レグとの間に第1レグ間位相差を設け、前記仮想第3レグと前記仮想第4レグとの間に第2レグ間位相差を設け、前記第1レグ間位相差と前記第2レグ間位相差の比を、前記1次側ブリッジ回路の入力電圧と前記2次側ブリッジ回路の出力電圧の比に応じた値に定めて、各前記1次側スイッチング素子および各前記2次側スイッチング素子を制御する。 In order to solve the above problems, a DC-DC converter according to one aspect of the present invention includes a plurality of primary side switching elements and a free wheel diode connected in parallel to each of the primary side switching elements. a primary side bridge circuit having a first leg and a second leg, a plurality of secondary side switching elements, and a freewheeling diode connected in parallel to each of the secondary side switching elements, a secondary bridge circuit having a third leg and a fourth leg; a conversion section having a transformer and connected between the primary bridge circuit and the secondary bridge circuit; a control section that controls the side switching element and the secondary side switching element, the control section controlling the first leg as a first virtual leg, the second leg as a second virtual leg, and the third leg as a first virtual leg; a first operation of regarding a third virtual leg and the fourth leg as a fourth virtual leg; a first operation of regarding the second leg as a first virtual leg; a second virtual leg as the first leg; , a second operation in which the third leg is regarded as a fourth virtual leg are alternately executed, and through the first operation and the second operation, the first virtual leg, the second virtual leg, and the third virtual leg are In the fourth virtual leg, each switching element is switched every half cycle, a first inter-leg phase difference is provided between the virtual first leg and the virtual second leg, and a first inter-leg phase difference is provided between the virtual third leg and the virtual third leg. A second inter-leg phase difference is provided between the virtual fourth leg, and the ratio of the first inter-leg phase difference to the second leg phase difference is determined based on the input voltage of the primary bridge circuit and the secondary leg. Each of the primary side switching elements and each of the secondary side switching elements is controlled by setting a value according to the ratio of the output voltages of the side bridge circuits.
本発明の一態様によれば、高出力時においてもスイッチング損失を低減することができる。 According to one aspect of the present invention, switching loss can be reduced even at high output.
〔参考動作例〕
実施形態1の説明に先立ち、まず、図1~11を用いて本発明の参考動作例について、詳細に説明する。
[Reference operation example]
Prior to describing the first embodiment, reference operation examples of the present invention will first be described in detail using FIGS. 1 to 11.
(DC-DCコンバータ1の構成)
図1は、実施形態1に係るDC-DCコンバータ1を示す回路図である。DC-DCコンバータ1は、1次側ブリッジ回路10と、2次側ブリッジ回路20と、変換部30と、制御部40と、を備える。
(Configuration of DC-DC converter 1)
FIG. 1 is a circuit diagram showing a DC-
1次側ブリッジ回路10は、1次側電圧E1の直流電源に接続されている。2次側ブリッジ回路20は、2次側電圧E2の直流電源に接続されている。ここで、1次側電圧E1および2次側電圧E2は、制御部40が取得する時間平均値であり、後述する制御に用いる。
The primary
1次側ブリッジ回路10は、4つの1次側スイッチング素子S1~S4が設けられたフルブリッジ回路である。1次側ブリッジ回路10は、第1レグ11と、第2レグ12と、コンデンサ素子C1とにより構成されている。第1レグ11は、1次側スイッチング素子S1と1次側スイッチング素子S2とが直列に接続されている。第2レグ12は、1次側スイッチング素子S3と1次側スイッチング素子S4とが直列に接続されている。
The primary
2次側ブリッジ回路20は、4つの2次側スイッチング素子S5~S8が設けられたフルブリッジ回路である。2次側ブリッジ回路20は、第3レグ21と、第4レグ22と、コンデンサ素子C2とにより構成されている。第3レグ21は、2次側スイッチング素子S5と2次側スイッチング素子S6とが直列に接続されている。第4レグ22は、2次側スイッチング素子S7と2次側スイッチング素子S8とが直列に接続されている。
The
1次側スイッチング素子S1~S4および2次側スイッチング素子S5~S8(以降、まとめてスイッチング素子S1~S8と称する)は、それぞれ、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはその他のFET(Field Effect Transistor)で構成できる。あるいは、スイッチング素子S1~8は、IGBT(Insulated Gate Bipolar Transistor)、その他のトランジスタで構成されてもよい。以降は、スイッチング素子S1~S8としては、MOSFET前提の記述とする。 The primary side switching elements S1 to S4 and the secondary side switching elements S5 to S8 (hereinafter collectively referred to as switching elements S1 to S8) are MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) or other FETs (Field Effect Transistors). Transistor). Alternatively, the switching elements S1 to S8 may be composed of IGBTs (Insulated Gate Bipolar Transistors) or other transistors. The following description assumes that the switching elements S1 to S8 are MOSFETs.
スイッチング素子S1~S8には、還流ダイオードD1~D8がそれぞれ並列に接続されている。 Freewheeling diodes D1 to D8 are connected in parallel to the switching elements S1 to S8, respectively.
変換部30は、巻線比n(=1次巻線の巻線数/2次巻線の巻線数)のトランスTrを少なくとも備える。図1の回路図においては、変換部30のインダクタンス成分が、1次側に設けられたリアクトルL1と、2次側に設けられたリアクトルL2として等価的に表されている。図1の等価回路においてリアクトルL1は、1次側スイッチング素子S1と1次側スイッチング素子S2との接続点と、トランスTrの1次巻線に接続されている。リアクトルL2は、2次側スイッチング素子S5と2次側スイッチング素子S6との接続点と、トランスTrの2次巻線に接続されている。
The
変換部30に現実の素子としてのリアクトル素子が設けられる場合には、リアクトル素子は、トランスTrの1次側に配置されても、2次側に配置されても、あるいは両方に配置されてもよい。
When the
変換部30の1次側の電圧、すなわち、1次側スイッチング素子S3と1次側スイッチング素子S4との接続点から、1次側スイッチング素子S1と1次側スイッチング素子S2との接続点までの電圧を、1次側交流電圧Vac1とする。また、変換部30の1次側の電流、すなわち、変換部30と1次側ブリッジ回路10との間に流れる電流を、1次側交流電流Iac1とする。
The voltage on the primary side of the
変換部30の2次側の電圧、すなわち、2次側スイッチング素子S7と2次側スイッチング素子S8との接続点から、2次側スイッチング素子S5と2次側スイッチング素子S6との接続点までの電圧を、2次側交流電圧Vac2とする。また、変換部30の2次側の電流、すなわち、変換部30と2次側ブリッジ回路20との間に流れる電流を、2次側交流電流Iac2とする。
The voltage on the secondary side of the
制御部40は、1次側電圧E1と、2次側電圧E2とを参照して、スイッチング素子S1~S8のスイッチングを制御する。
The
ここで、DC-DCコンバータ1の構成として、1次側から2次側へと電力が伝送されることを想定している。そのため、1次側電圧を入力電圧と、2次側電圧を出力電圧とも呼称する。また、2次側ブリッジ回路の出力電圧は、1次側ブリッジ回路の入力電圧よりも、巻線比nを考慮した上で高圧とする。つまり、2次側ブリッジ回路の1次側換算出力電圧は、1次側ブリッジ回路の入力電圧よりも高圧とする。すなわち、DC-DCコンバータ1は昇圧動作で動作するものとする。
Here, it is assumed that the configuration of the DC-
参考動作例のDC-DCコンバータ1は、双方向のデュアルアクティブブリッジ方式のDC-DCコンバータである。各部の名称の「1次」および「2次」という表現は、便宜上のものであり、電力の伝送方向に応じ、入力側を1次、出力側を2次と表しているにすぎない。
The DC-
(DC-DCコンバータ1の昇圧動作)
図2は、参考動作例に係るDC-DCコンバータ1の昇圧動作における制御信号のタイミングチャートである。タイミングチャートとしては、各スイッチング素子S1~8の制御信号と1次側/2次側交流電圧および電流の変化を表している。各制御信号は、オン(High)で閉を表し、オフ(Low)で開を表す。
(Step-up operation of DC-DC converter 1)
FIG. 2 is a timing chart of control signals in the step-up operation of the DC-
図2に示すように、各スイッチング素子は半周期ごとにスイッチングを行う。すなわち、各スイッチング素子のデューティ比は50%である。 As shown in FIG. 2, each switching element performs switching every half cycle. That is, the duty ratio of each switching element is 50%.
第2レグ12のスイッチング素子S3は、第1レグ11のスイッチング素子S1に対して第1レグ間位相差φL1分だけ遅れた制御信号でオンオフする。第4レグ22のスイッチング素子S7は、第3レグ21のスイッチング素子S5に対して第2レグ間位相差φL2分だけ遅れた制御信号でオンオフする。1次側ブリッジ回路10と2次側ブリッジ回路20との間には位相差を設けない。スイッチング素子S2、4、6、8はそれぞれスイッチング素子S1、3、5、7に対し180°位相がずれてスイッチングする。つまり、第1レグと第2レグとの間に第1レグ間位相差φL1を設け、第3レグと第4レグとの間に第2レグ間位相差φL2を設けている。
The switching element S3 of the
第1レグ間位相差φL1と第2レグ間位相差φL2との比を、1次側ブリッジ回路の入力電圧(1次側電圧E1)と2次側ブリッジ回路の出力電圧(2次側電圧E2)の比に応じて、次式の関係が成立するように定めている。
図3は、参考動作例に係るDC-DCコンバータ1における各スイッチング素子の電圧および電流波形である。図3においては、スイッチング素子S1、3、5、7に関して示したが、スイッチング素子S2、4、6、8に関する波形はそれぞれの位相が180°ずれた波形(逆位相の波形)になる。
FIG. 3 shows voltage and current waveforms of each switching element in the DC-
図2では、各スイッチング素子S1~8の制御信号に関して示したが、図3では各スイッチング素子S1、3、5、7の電圧および電流波形を示す。ここで、電流は各スイッチング素子におけるドレインからソースへと流れる電流であり、電圧は各スイッチング素子におけるソースに対するドレインの電位差である。 Although FIG. 2 shows the control signals of the switching elements S1 to S8, FIG. 3 shows the voltage and current waveforms of the switching elements S1, 3, 5, and 7. Here, the current is a current flowing from the drain to the source in each switching element, and the voltage is the potential difference between the drain and the source in each switching element.
そのため、図2と図3の電圧波形とを比較した場合、各スイッチング素子がオンになっている区間において、電圧波形は0になり、各スイッチング素子がオフになっている区間において、電圧波形は0以外の値となることに注意されたい。また、電流が正の値の場合は、各スイッチング素子を電流が流れており、電流が負の値の場合は、各スイッチング素子に並列に接続された還流ダイオードを電流が流れている。 Therefore, when comparing the voltage waveforms in Figures 2 and 3, the voltage waveform becomes 0 in the section where each switching element is on, and the voltage waveform becomes 0 in the section where each switching element is off. Please note that this will be a value other than 0. Further, when the current has a positive value, the current is flowing through each switching element, and when the current has a negative value, the current is flowing through the free wheel diode connected in parallel to each switching element.
図3に示すように、スイッチング素子S1、3、5に関して、ターンオン時およびターンオフ時において、スイッチング素子S1、3、5を流れる電流が0である。そのため、ターンオンおよびターンオフに伴う電力損失が発生しない。 As shown in FIG. 3, regarding the switching elements S1, 3, and 5, the current flowing through the switching elements S1, 3, and 5 is zero during turn-on and turn-off. Therefore, power loss associated with turn-on and turn-off does not occur.
対して、スイッチング素子S7に関しては、ターンオン時およびターンオフ時において、ともにスイッチング素子S7を流れる電流が0ではない。そのため、ターンオンおよびターンオフに伴う電力損失が発生する。 On the other hand, regarding the switching element S7, the current flowing through the switching element S7 is not zero during both turn-on and turn-off. Therefore, power loss occurs due to turn-on and turn-off.
S2、4、6、8はS1、3、5、7に対し対称的に動作する。つまり、1次側ブリッジ回路10の入力側から、2次側ブリッジ回路20の出力側へと電力が伝送される場合に、1次側スイッチング素子S1~S4、および第3レグの2次側スイッチング素子S5~S6は、それぞれに流れる電流が0のときにスイッチングする。そのため、スイッチング素子S1~S6においては、スイッチング損失が発生せず、スイッチング損失を低減することができる。
S2, 4, 6, 8 operate symmetrically to S1, 3, 5, 7. That is, when power is transmitted from the input side of the primary
このように、第1レグ間位相差φL1と第2レグ間位相差φL2の比が上式を満たすように制御することで、2次側の一方のレグ(第4レグ22)を除いた各レグのスイッチング素子は、ターンオン時およびターンオフ時に、スイッチング素子を流れる電流が0となる。 In this way, by controlling the ratio of the first inter-leg phase difference φL1 and the second inter-leg phase difference φL2 to satisfy the above formula, each leg except one leg (fourth leg 22) on the secondary side The current flowing through the switching element of the leg becomes 0 when it is turned on and when it is turned off.
これは次の2点からである。 This is due to the following two points.
(i)(a)2次側交流電圧Vac2が0であり1次側交流電圧Vac1のみが変換部30に印加される区間と、(b)2次側交流電圧Vac2から1次側交流電圧Vac1を差し引いた電圧が変換部30に印加される区間と、における、電圧の時間積分値が0となる。すなわち、(a)の区間の時間積分値は、(b)の区間の時間積分値の絶対値が等しく、逆符号である。
(i) (a) A period in which the secondary AC voltage Vac2 is 0 and only the primary AC voltage Vac1 is applied to the
さらに、(ii)第2レグがスイッチングするタイミング、すなわち、1次側交流電圧Vac1が0ではなくなるタイミングにおいて、1次側交流電流Iac1が0である。 Furthermore, (ii) at the timing when the second leg switches, that is, at the timing when the primary side AC voltage Vac1 is no longer 0, the primary side AC current Iac1 is 0.
(最大出力時の電圧・電流波形)
伝送する電力は、第1レグ間位相差φL1の値によって決まり、第1レグ間位相差φL1が大きいほど、伝送する電力は大きくなる。そのため、第1レグ間位相差φL1が180°の場合が最大出力となる。
(Voltage/current waveform at maximum output)
The power to be transmitted is determined by the value of the first inter-leg phase difference φL1, and the larger the first inter-leg phase difference φL1, the greater the transmitted power. Therefore, the maximum output is achieved when the first inter-leg phase difference φL1 is 180°.
図4は、参考動作例に係るDC-DCコンバータ1での最大出力時における各スイッチング素子の電圧および電流波形である。図4においては、スイッチング素子S1、3、5、7に関して示したが、スイッチング素子S2、4、6、8に関する波形はそれぞれの位相が180°ずれた波形になる。
FIG. 4 shows voltage and current waveforms of each switching element at maximum output in the DC-
図4に示すように最大出力時においても、スイッチング素子S1~6においてはターンオン時およびターンオフ時に各スイッチング素子S1~6に流れる電流が0になっているため、スイッチング素子S1~6におけるスイッチングに伴う電力損失が発生しない。そのため、参考動作例に係る昇圧動作では、出力電力によらずスイッチング損失を低減することができる。 As shown in FIG. 4, even at maximum output, the current flowing through each switching element S1 to S6 at turn-on and turn-off is 0, so No power loss occurs. Therefore, in the boost operation according to the reference operation example, switching loss can be reduced regardless of the output power.
また、図5は、参考動作例に係るDC-DCコンバータ1における複数周期でのタイミングチャートである。
Further, FIG. 5 is a timing chart for a plurality of cycles in the DC-
図5において、制御信号S1~S4は、それぞれのスイッチング素子S1~S4をオンオフする信号である。ここで、当該制御信号S1~S4ではデッドタイムを考慮していない。デッドタイムの考慮に関しては、後述する。 In FIG. 5, control signals S1 to S4 are signals that turn on and off the respective switching elements S1 to S4. Here, the control signals S1 to S4 do not take dead time into consideration. The consideration of dead time will be described later.
また、「S1電圧」はスイッチング素子S1におけるソースに対するドレインの電位差であり、「S1電流」は正の場合は、スイッチング素子S1におけるドレインからソースへと流れる電流であり、負の場合は、還流ダイオードD1におけるアノードからカソードへと流れる電流である。「S3」、「S5」、「S7」に関しても「S1」と同様である。また、スイッチング素子S2、S4、S6、S8に関しては、それぞれスイッチング素子S1、S3、S5、S7に対して半周期位相がおくれた波形となる。 In addition, "S1 voltage" is the potential difference between the drain and the source in switching element S1, and "S1 current" is the current flowing from the drain to the source in switching element S1 when positive, and when negative, it is the current flowing from the drain to the source in switching element S1. This is the current flowing from the anode to the cathode in D1. "S3", "S5", and "S7" are also similar to "S1". Furthermore, the switching elements S2, S4, S6, and S8 have waveforms whose phases are delayed by half a period relative to the switching elements S1, S3, S5, and S7, respectively.
(デッドタイム)
上述した参考動作例においては、簡単にするためにデッドタイムを考慮していなかった。ここで、実際の動作に即するために、デッドタイムを考慮する。
(dead time)
In the reference operation example described above, dead time was not taken into consideration for the sake of simplicity. Here, dead time is considered in order to correspond to actual operation.
ここで、デッドタイムとは、各レグの直列に接続された2個のスイッチング素子が同時にオンとなることによって、貫通電流が流れることを防ぐための時間である。 Here, the dead time is a time for preventing a through current from flowing due to two switching elements connected in series of each leg being turned on at the same time.
(デッドタイムによる損失発生)
図6は、参考動作例に係るDC-DCコンバータ1の昇圧動作におけるデッドタイムを考慮した場合での、制御信号のタイミングチャートである。図7は、参考動作例に係るDC-DCコンバータ1におけるデッドタイムを考慮した場合での、各スイッチング素子の電圧および電流波形である。
(Loss caused by dead time)
FIG. 6 is a timing chart of control signals in consideration of dead time in the boost operation of the DC-
図6を図2と比較すると、各レグで同時に各スイッチング素子がオフになっている期間がある。この期間がデッドタイムである。 Comparing FIG. 6 with FIG. 2, there is a period in which each switching element is turned off at the same time in each leg. This period is dead time.
図8は、図7におけるスイッチング素子S5をターンオフする前後を拡大した図である。図8の上図は、スイッチング素子S5をターンオフする前後のコレクタ‐エミッタ間電圧およびコレクタ電流の波形を拡大した図である。図8の下図は、スイッチング素子S5をターンオフする前後のスイッチング素子S5、6のゲート‐ソース間電圧の波形を拡大した図である。 FIG. 8 is an enlarged view of the state before and after turning off the switching element S5 in FIG. The upper diagram in FIG. 8 is an enlarged diagram of the waveforms of the collector-emitter voltage and collector current before and after turning off the switching element S5. The lower diagram of FIG. 8 is an enlarged view of the waveforms of the gate-source voltages of the switching elements S5 and 6 before and after turning off the switching element S5.
図8の上図に示すように、スイッチング素子S5(またはスイッチング素子S6)がターンオフするタイミング(コレクタ‐エミッタ間電圧が立ち上がるタイミング)において、コレクタ電流が流れているため、電力損失が発生してしまう。この電力損失はスイッチング素子S1(またはスイッチング素子S2)でも発生する。 As shown in the upper diagram of FIG. 8, at the timing when switching element S5 (or switching element S6) turns off (the timing at which the voltage between the collector and emitter rises), a collector current flows, which causes power loss. . This power loss also occurs in switching element S1 (or switching element S2).
また、図8の下図において、スイッチング素子S5のゲート‐ソース間電圧が下がり始めて、スイッチング素子S6のゲート‐ソース間電圧が上がり始めるまでの間隔がデッドタイムである。 Further, in the lower diagram of FIG. 8, the dead time is the interval from when the gate-source voltage of the switching element S5 starts to fall until the gate-source voltage of the switching element S6 starts to rise.
(デッドタイムによる損失分の削減)
そこで更に、参考動作例に係るDC-DCコンバータ1では、デッドタイムによる損失を削減するための制御を実行する。デッドタイムを考慮し、デッドタイムより前に電流が0となるように制御する。図9は、参考動作例に係るDC-DCコンバータ1の昇圧動作におけるデッドタイムを考慮し、電力損失を削減した場合での、制御信号のタイミングチャートである。図10は、参考動作例に係るDC-DCコンバータ1におけるデッドタイムを考慮し、電力損失を削減した場合での、各スイッチング素子の電圧および電流波形である。
(Reduction of losses due to dead time)
Therefore, the DC-
図9は、図6と同様に、各レグで同時に各スイッチング素子がオフになっている期間があり、デッドタイムを考慮していることがわかる。また、図6と図9とを比較すると、1次側ブリッジ回路10と2次側ブリッジ回路20との間にブリッジ間位相差φBを設けていることがわかる。当該ブリッジ間位相差φBの長さを、第1レグから第4レグまでの各レグにおけるデッドタイムの長さと等しいように定める。
In FIG. 9, as in FIG. 6, there is a period in which each switching element is turned off at the same time in each leg, and it can be seen that dead time is taken into consideration. Moreover, when FIG. 6 and FIG. 9 are compared, it can be seen that an inter-bridge phase difference φB is provided between the primary
図11は、図10におけるスイッチング素子S5をターンオフする前後を拡大した図である。図11の上図は、スイッチング素子S5をターンオフする前後のコレクタ‐エミッタ間電圧およびコレクタ電流の波形を拡大した図である。図11の下図は、スイッチング素子S5をターンオフする前後のスイッチング素子S5、6のゲート‐ソース間電圧の波形を拡大した図である。 FIG. 11 is an enlarged view of the state before and after turning off the switching element S5 in FIG. The upper diagram in FIG. 11 is an enlarged diagram of the waveforms of the collector-emitter voltage and collector current before and after turning off the switching element S5. The lower diagram of FIG. 11 is an enlarged diagram of the waveforms of the gate-source voltages of the switching elements S5 and 6 before and after turning off the switching element S5.
図11と図8とを比較すると、スイッチング素子S5(またはスイッチング素子S6)がターンオフするタイミング(コレクタ‐エミッタ間電圧が立ち上がるタイミング)において、流れるコレクタ電流が図8よりも図11の方が減少している。そのため、ブリッジ間位相差φBを設けることで、電力損失が低減していることがわかる。この傾向は、スイッチング素子S1(またはスイッチング素子S2)でも同様である。 Comparing FIG. 11 and FIG. 8, at the timing when switching element S5 (or switching element S6) is turned off (timing when the collector-emitter voltage rises), the flowing collector current is smaller in FIG. 11 than in FIG. 8. ing. Therefore, it can be seen that power loss is reduced by providing the inter-bridge phase difference φB. This tendency is the same for switching element S1 (or switching element S2).
また、図11においても、スイッチング素子を流れるコレクタ電流が完全に0とはなっていない。これは、一般的なスイッチング素子は、理想的な素子による理論計算とは異なる特性をもっており、寄生成分が含まれるためである。この電力損失を解消するためには、スイッチング素子を構成する半導体の寄生成分を考慮するように、ブリッジ間位相差φBを微調整する必要がある。 Further, in FIG. 11 as well, the collector current flowing through the switching element is not completely zero. This is because a typical switching element has characteristics different from theoretical calculations using an ideal element and includes parasitic components. In order to eliminate this power loss, it is necessary to finely adjust the inter-bridge phase difference φB so as to take into account the parasitic components of the semiconductor that constitutes the switching element.
ただし、スイッチング素子に寄生成分がなく、理想的な理論計算に則った素子である場合は、ブリッジ間位相差φBの長さを、デッドタイムの長さと等しいように定めることによって、スイッチング損失を0にすることができる。 However, if the switching element has no parasitic components and complies with ideal theoretical calculations, the switching loss can be reduced to 0 by setting the length of the inter-bridge phase difference φB equal to the length of the dead time. It can be done.
(小括)
したがって、数1の関係を満たす、第1レグ間位相差φL1および第2レグ間位相差φL2を設け、デッドタイムと等しいブリッジ間位相差φBを設けることで、スイッチング素子S1~S6において、ZCS(Zero Current Switching)が可能であり、損失を低減することができる。
(Brief Summary)
Therefore, by providing a first inter-leg phase difference φL1 and a second inter-leg phase difference φL2 that satisfy the relationship of
しかしながら、参考動作例では、スイッチング素子S7およびS8ではZCSすることができない。そのため、当該スイッチング素子S7およびS8において発熱し、DC-DCコンバータ1としての発熱が当該スイッチング素子S7およびS8に局所化するため、放熱が効率的ではなくなる。
However, in the reference operation example, switching elements S7 and S8 cannot perform ZCS. Therefore, heat is generated in the switching elements S7 and S8, and the heat generated by the DC-
〔実施形態1〕
次に、実施形態1に係るDC-DCコンバータ1における平準化した整流器動作に関して説明する。実施形態1に係るDC-DCコンバータ1は、参考動作例に係るDC-DCコンバータ1と同様の回路を有する。
[Embodiment 1]
Next, the leveled rectifier operation in the DC-
まず、実施形態1の概要を説明する。実施形態1では、参考動作例の2次側ブリッジ回路20において、スイッチング素子S7およびS8においてのみスイッチング損失が大きくなるように動作していたのに対し、スイッチング素子S5~S8におけるスイッチング損失が均一化するように動作させる。そのために、参考動作例における各レグの動作をスイッチングの周期毎に第1レグ11と第2レグ12間および第3レグ21と第4レグ22間で入れ替えることで、各レグの発熱を平準化し、放熱効率を向上させる。
First, an overview of the first embodiment will be explained. In
具体的には、実施形態1では、第1仮想レグQ1、第2仮想レグQ2、第3仮想レグQ3、および第4仮想レグQ4を定義し、制御部が第1仮想レグQ1、第2仮想レグQ2、第3仮想レグQ3、第4仮想レグQ4を、それぞれ参考動作例における第1レグ11、第2レグ12、第3レグ21、および第4レグ22と同様に制御するものとする。その上で、更に、第1レグ11を第1仮想レグQ1、第2レグ12を第2仮想レグQ2、第3レグ21を第3仮想レグQ3、および第4レグ22を第4仮想レグQ4と見なす第1動作と、第2レグ12を第1仮想レグQ1、第1レグ11を第2仮想レグQ2、第4レグ22を第3仮想レグQ3、および第3レグ21を第4仮想レグQ4と見なす第2動作と、をスイッチング周期毎に交互に実行するように各スイッチング素子を制御する。
Specifically, in the first embodiment, a first virtual leg Q1, a second virtual leg Q2, a third virtual leg Q3, and a fourth virtual leg Q4 are defined, and the control unit defines the first virtual leg Q1, the second virtual leg Q2, and the fourth virtual leg Q4. It is assumed that the leg Q2, the third virtual leg Q3, and the fourth virtual leg Q4 are controlled similarly to the
図12は、実施形態1に係るDC-DCコンバータ1における複数周期でのタイミングチャートである。また、図13は、参考動作例と実施形態1とでのタイミングチャートを比較したものである。
FIG. 12 is a timing chart for multiple cycles in the DC-
図13において、参考動作例と実施形態1とに係るタイミングチャートを比較すると、1次側電流I1および2次側電流I2は同一であるのに対し、1次側交流電圧Vac1、2次側交流電圧Vac2、および1次側交流電流Iac1は異なっている。
In FIG. 13, when comparing the timing charts according to the reference operation example and
参考動作例では、1次側交流電圧Vac1、2次側交流電圧Vac2、および1次側交流電流Iac1がそれぞれ半周期毎に正負が反転するような振動波形になっている。 In the reference operation example, the primary side AC voltage Vac1, the secondary side AC voltage Vac2, and the primary side AC current Iac1 each have an oscillating waveform whose sign is reversed every half cycle.
対して、実施形態1では、1次側交流電圧Vac1、2次側交流電圧Vac2、および1次側交流電流Iac1がそれぞれ1周期毎に正負が反転するような振動波形になっている。ただし、当該振動波形は、半周期毎に正負が反転しない範囲で振動しており、その結果、1周期において、正負が反転しない範囲において2度の振動を成している。 On the other hand, in the first embodiment, the primary side AC voltage Vac1, the secondary side AC voltage Vac2, and the primary side AC current Iac1 each have an oscillating waveform in which the sign is reversed every cycle. However, the vibration waveform oscillates in a range in which the positive and negative values are not reversed every half period, and as a result, in one cycle, it oscillates twice in a range in which the positive and negative values are not reversed.
(第1仮想レグQ1~第4仮想レグQ4)
制御部40の内部では、第1仮想レグQ1(図示省略)、第2仮想レグQ2(図示省略)、第3仮想レグQ3(図示省略)、および第4仮想レグQ4(図示省略)を制御する信号に相当する信号が含まれていてもよい。この場合、制御部40は、第1仮想レグQ1、第2仮想レグQ2、第3仮想レグQ3、および第4仮想レグQ4を介して第1レグ11、第2レグ12、第3レグ21、および第4レグ22を制御する。
(1st virtual leg Q1 to 4th virtual leg Q4)
Inside the
第1仮想レグQ1、第2仮想レグQ2、第3仮想レグQ3、および第4仮想レグQ4は、それぞれデューティを50%、すなわち半周期毎にスイッチングする。第1仮想レグQ1と第2仮想レグQ2との間に第1レグ間位相差φL1を設け、第3仮想レグQ3と第4仮想レグQ4との間に第2レグ間位相差φL2を設ける。第1レグ間位相差φL1と第2レグ間位相差φL2との比を、1次側ブリッジ回路の入力電圧(1次側電圧E1)と2次側ブリッジ回路の出力電圧(2次側電圧E2)の比に応じて、次式の関係が成立するように定めている。
(切替信号SEL)
制御部40において、スイッチング素子S1~S8の制御信号を生成するための具体的手法について以下に説明する。制御部40は、切替信号SEL(図示省略)を含む。制御部40は2つの動作モードを有する。第1動作では、第1仮想レグQ1で第1レグ11を制御し、第2仮想レグQ2で第2レグ12を制御し、第3仮想レグQ3で第3レグ21を制御し、第4仮想レグQ4で第4レグ22を制御する。対して、第2動作では、第1仮想レグQ1で第2レグ12を制御し、第2仮想レグQ2で第1レグ11を制御し、第3仮想レグQ3で第4レグ22を制御し、第4仮想レグQ4で第3レグ21を制御する。この第1動作および第2動作のどちらを実行するかを選択する信号が切替信号SELである。ここで、第1動作では、参考動作例と同様の動作を行うことになる。
(Switching signal SEL)
A specific method for generating control signals for the switching elements S1 to S8 in the
切替信号SELによって、第1動作と第2動作とを切り替えることによって、図13における参考動作例での1次側交流電圧Vac1、2次側交流電圧Vac2、および1次側交流電流Iac1の正負を部分的に反転(図11の参考動作例における矢印箇所の正負を反転)し、図13における実施形態1での1次側交流電圧Vac1、2次側交流電圧Vac2、および1次側交流電流Iac1の波形を作っている。
By switching between the first operation and the second operation using the switching signal SEL, the positive and negative values of the primary side AC voltage Vac1, the secondary side AC voltage Vac2, and the primary side AC current Iac1 in the reference operation example in FIG. 13 can be changed. Partially inverted (reversing the sign of the arrow in the reference operation example in FIG. 11), the primary side AC voltage Vac1, the secondary side AC voltage Vac2, and the primary side AC current Iac1 in
実際に切替信号SELを考慮した第1レグ11および第2レグ12は、図12のように制御されている。図5に対し図12では、各制御信号S1~S8の間隔が半周期ごとではなくなっている。これは、切替信号SELによって、例えば第1レグ11を制御するものが、第1仮想レグQ1から第2仮想レグQ2に変化し、第3レグ21を制御するものが、第3仮想レグQ3から第4仮想レグQ4に変化しているためである。
The
また、「S5電流」および「S7電流」を比較すると、電流が流れている状況でスイッチング素子がオフしている場合と、電流が0の状況でスイッチング素子がオフしている場合と、が交互にあることがわかる。そのため、ZCSできていないスイッチング素子が交互になっており、熱損失が分散することになる。したがって、熱分布が改善し、放熱効率が向上する。 Also, when comparing "S5 current" and "S7 current", it is found that the switching element is off when current is flowing, and the switching element is off when current is 0. You can see that there is. Therefore, the switching elements that are not ZCS are alternated, and heat loss is dispersed. Therefore, heat distribution is improved and heat dissipation efficiency is improved.
(制御部40のブロック図)
図14は、実施形態1に係るDC-DCコンバータ1における制御部40のブロック図を示す。図14に示すように、2次側電圧E2および2次側電流I2から出力電力Poutを算出する。当該出力電力Poutと、目標電力Pout*とから電力偏差ΔPoutを導出する。
(Block diagram of control unit 40)
FIG. 14 shows a block diagram of the
電力偏差ΔPoutに対しゲインKpをかけた値と、第2レグ間位相差φL2とを足し合わせ、制御第2レグ間位相差φL2*を得る。数2の関係から、制御第2レグ間位相差φL2*を用いて、制御第1レグ間位相差φL1を導出する。
The value obtained by multiplying the power deviation ΔPout by the gain Kp and the second inter-leg phase difference φL2 are added together to obtain the control second inter-leg phase difference φL2*. From the relationship of
PWM(Pulse Width Modulation)信号から第1仮想レグQ1、第2仮想レグQ2、第3仮想レグQ3、および第4仮想レグQ4を生成する。ここで、第2仮想レグQ2は、第1仮想レグQ1に対して、第1レグ間位相差φL1分だけ位相が遅れた信号であり、第4仮想レグQ4は、第3仮想レグQ3に対して、第2レグ間位相差φL2分だけ位相が遅れた信号である。 A first virtual leg Q1, a second virtual leg Q2, a third virtual leg Q3, and a fourth virtual leg Q4 are generated from a PWM (Pulse Width Modulation) signal. Here, the second virtual leg Q2 is a signal whose phase is delayed by the first inter-leg phase difference φL1 with respect to the first virtual leg Q1, and the fourth virtual leg Q4 is a signal whose phase is delayed with respect to the third virtual leg Q3. This is a signal whose phase is delayed by the phase difference φL2 between the second legs.
また、図14に示すように、第1仮想レグQ1、第2仮想レグQ2、および切替信号SELを論理演算することで、スイッチング素子S1~S4のオンオフが決定する。第3仮想レグQ3、第4仮想レグQ4、および切替信号SELを論理演算することで、スイッチング素子S5~S8のオンオフが決定する。 Further, as shown in FIG. 14, by performing a logical operation on the first virtual leg Q1, the second virtual leg Q2, and the switching signal SEL, the on/off state of the switching elements S1 to S4 is determined. By performing a logical operation on the third virtual leg Q3, the fourth virtual leg Q4, and the switching signal SEL, on/off of the switching elements S5 to S8 is determined.
図15は、第1仮想レグQ1、第2仮想レグQ2、および切替信号SELによって、第1レグ11および第2レグ12を制御するタイミングチャートの一例である。図12の制御信号S1および制御信号S3は、図15の制御信号S1および制御信号S3と同様に、図14に示すブロック図に従い、第1仮想レグQ1、第2仮想レグQ2、および切替信号SELより導出している。
FIG. 15 is an example of a timing chart for controlling the
また、第3仮想レグQ3、第4仮想レグQ4、および切替信号SELによって、第3レグ21および第4レグ22を制御するタイミングチャートは、図15において、第1仮想レグQ1を第3仮想レグQ3に、第2仮想レグQ2を第4仮想レグQ4に、制御信号S1を制御信号S5に、制御信号S3を制御信号S7に読み替えたものである。なお、制御信号S2、S4、S6、S8に関しては、それぞれ制御信号S1、S3、S5、S7の逆論理である。
Further, in FIG. 15, a timing chart for controlling the
(小括)
したがって、DC-DCコンバータ1において電力を伝送する際に、ZCSを行うスイッチング素子を定期的に入れ替えることで平準化し、DC-DCコンバータ1の出力を維持したまま、スイッチング素子S1~S8の発熱を平準化することができる。そのため、DC-DCコンバータ1を構成するスイッチング素子S1~S8の放熱効率が改善する。
(Brief Summary)
Therefore, when transmitting power in the DC-
(変形例)
実施形態1では、切替信号SELが1周期毎にオンオフしたが、これに限定されない。すなわち、切替信号SELは周期のN倍(Nは1以上の自然数)の期間にオンオフすればよい。
(Modified example)
In the first embodiment, the switching signal SEL is turned on and off every cycle, but the present invention is not limited to this. That is, the switching signal SEL only needs to be turned on and off during a period that is N times the period (N is a natural number of 1 or more).
〔まとめ〕
上記の課題を解決するために、本発明の態様1に係るDC-DCコンバータは、複数の1次側スイッチング素子と、各前記1次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第1レグと第2レグとを有した1次側ブリッジ回路と、複数の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第3レグと第4レグとを有した2次側ブリッジ回路と、トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、前記1次側スイッチング素子および前記2次側スイッチング素子を制御する制御部と、を備え、前記制御部は、前記第1レグを第1仮想レグ、前記第2レグを第2仮想レグ、前記第3レグを第3仮想レグ、前記第4レグを第4仮想レグと見なす第1動作と、前記第2レグを第1仮想レグ、前記第1レグを第2仮想レグ、前記第4レグを第3仮想レグ、前記第3レグを第4仮想レグと見なす第2動作とを、交互に実行するとともに、前記第1動作および前記第2動作を通じて、前記第1仮想レグ、第2仮想レグ、第3仮想レグ及び第4仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、前記仮想第1レグと前記仮想第2レグとの間に第1レグ間位相差を設け、前記仮想第3レグと前記仮想第4レグとの間に第2レグ間位相差を設け、前記第1レグ間位相差と前記第2レグ間位相差の比を、前記1次側ブリッジ回路の入力電圧と前記2次側ブリッジ回路の出力電圧の比に応じた値に定めて、各前記1次側スイッチング素子および各前記2次側スイッチング素子を制御する。
〔summary〕
In order to solve the above problems, the DC-DC converter according to
上記の構成によれば、第3レグおよび第4レグがZCSする場合と、ZCSしない場合と、を切り替えることによって、スイッチング素子における発熱を分散することができ、放熱効率が良い。 According to the above configuration, by switching between the case where the third leg and the fourth leg perform ZCS and the case where they do not perform ZCS, heat generation in the switching element can be dispersed, and heat radiation efficiency is good.
本発明の態様2に係るDC-DCコンバータは、上記態様1において、前記第1動作と前記第2動作とを1周期毎に切り替えてもよい。 In the DC-DC converter according to the second aspect of the present invention, in the first aspect, the first operation and the second operation may be switched every cycle.
上記の構成によれば、ZCSするレグを1周期毎で切り替えることができる。そのため、発熱を第3レグと第4レグとの間で均一化することができる。 According to the above configuration, the leg to be subjected to ZCS can be switched every cycle. Therefore, heat generation can be made uniform between the third leg and the fourth leg.
本発明の態様3に係るDC-DCコンバータは、上記態様1において、前記第1動作と前記第2動作とを前記周期のN倍の期間(Nは1以上の自然数)毎に切り替えてもよい。
In the DC-DC converter according to
上記の構成によれば、ZCSするレグを周期のN倍の期間で切り替えることができる。そのため、発熱を第3レグと第4レグとの間で均一化することができる。 According to the above configuration, the legs for ZCS can be switched in a period that is N times the period. Therefore, heat generation can be made uniform between the third leg and the fourth leg.
本発明の態様4に係るDC-DCコンバータは、上記態様1から3のいずれかにおいて、前記制御部は、さらに、前記仮想第1レグと前記仮想第3レグとの間にブリッジ間位相差を設け、前記ブリッジ間位相差の長さを、前記第1レグから前記第4レグまでの各レグにおけるデッドタイムの長さと等しいように定めてもよい。
In the DC-DC converter according to
上記の構成によれば、デッドタイムにおいて生じるスイッチング損失を低減することができる。 According to the above configuration, switching loss occurring during dead time can be reduced.
本発明の態様5に係るDC-DCコンバータは、上記態様1から4のいずれかにおいて、前記1次側ブリッジ回路の入力側から、前記2次側ブリッジ回路の出力側へと電力が伝送される場合に、前記第1動作においては、各前記1次側スイッチング素子、および前記第3レグの各前記2次側スイッチング素子は、それぞれに流れる電流が0のときにスイッチングし、前記第2動作においては、各前記1次側スイッチング素子、および前記第4レグの各前記2次側スイッチング素子は、それぞれに流れる電流が0のときにスイッチングしてもよい。
In the DC-DC converter according to
上記の構成によれば、第1動作においては、第1レグ・第2レグ・第3レグにおけるスイッチングで、第2動作においては、第1レグ・第2レグ・第4レグにおけるスイッチングで、スイッチング損失を0にすることができる。 According to the above configuration, in the first operation, switching is performed in the first leg, second leg, and third leg, and in the second operation, switching is performed in the first leg, second leg, and fourth leg. Loss can be reduced to 0.
本発明の態様6に係るDC-DCコンバータは、上記態様1から5のいずれかにおいて、前記2次側ブリッジ回路の1次側換算出力電圧は、前記1次側ブリッジ回路の入力電圧よりも高圧であってもよい。
In the DC-DC converter according to
上記の構成によれば、1次側ブリッジ回路よりも2次側ブリッジ回路の電圧を大きくすることができる。すなわち、DC-DCコンバータを昇圧動作させることができる。 According to the above configuration, the voltage of the secondary bridge circuit can be made higher than that of the primary bridge circuit. That is, the DC-DC converter can be operated to boost the voltage.
本発明の態様7に係るDC-DCコンバータは、上記態様1から6のいずれかにおいて、前記第1レグ間位相差をφL1、前記第2レグ間位相差をφL2、前記1次側ブリッジ回路の入力電圧をE1、前記2次側ブリッジ回路の出力電圧をE2、前記変換部の前記トランスの2次側に対する1次側の巻線比をnとしたとき、次式の関係が成立してもよい。
In the DC-DC converter according to
〔ソフトウェアによる実現例〕
DC-DCコンバータ1(以下、「装置」と呼ぶ)の機能は、当該装置としてコンピュータを機能させるためのプログラムであって、当該装置の各制御ブロック(特に制御部40に含まれる各部)としてコンピュータを機能させるためのプログラムにより実現することができる。
[Example of implementation using software]
The function of the DC-DC converter 1 (hereinafter referred to as "device") is a program for making a computer function as the device, and the function of the DC-DC converter 1 (hereinafter referred to as "device") is a program for making a computer function as the device. This can be realized by a program to make it function.
この場合、上記装置は、上記プログラムを実行するためのハードウェアとして、少なくとも1つの制御装置(例えばプロセッサ)と少なくとも1つの記憶装置(例えばメモリ)を有するコンピュータを備えている。この制御装置と記憶装置により上記プログラムを実行することにより、上記各実施形態で説明した各機能が実現される。 In this case, the device includes a computer having at least one control device (for example, a processor) and at least one storage device (for example, a memory) as hardware for executing the program. By executing the above program using this control device and storage device, each function described in each of the above embodiments is realized.
上記プログラムは、一時的ではなく、コンピュータ読み取り可能な、1または複数の記録媒体に記録されていてもよい。この記録媒体は、上記装置が備えていてもよいし、備えていなくてもよい。後者の場合、上記プログラムは、有線または無線の任意の伝送媒体を介して上記装置に供給されてもよい。 The above program may be recorded on one or more computer-readable recording media instead of temporary. This recording medium may or may not be included in the above device. In the latter case, the program may be supplied to the device via any transmission medium, wired or wireless.
また、上記各制御ブロックの機能の一部または全部は、論理回路により実現することも可能である。例えば、上記各制御ブロックとして機能する論理回路が形成された集積回路も本発明の範疇に含まれる。この他にも、例えば量子コンピュータにより上記各制御ブロックの機能を実現することも可能である。 Further, part or all of the functions of each of the control blocks described above can also be realized by a logic circuit. For example, an integrated circuit in which a logic circuit functioning as each of the control blocks described above is formed is also included in the scope of the present invention. In addition to this, it is also possible to realize the functions of each of the control blocks described above using, for example, a quantum computer.
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
[Additional notes]
The present invention is not limited to the embodiments described above, and various modifications can be made within the scope of the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. are also included within the technical scope of the present invention.
1 DC-DCコンバータ
10 1次側ブリッジ回路
11 第1レグ
12 第2レグ
20 2次側ブリッジ回路
21 第3レグ
22 第4レグ
30 変換部
40 制御部
D1~D8 還流ダイオード
Q1 第1仮想レグ
Q2 第2仮想レグ
Q3 第3仮想レグ
Q4 第4仮想レグ
SEL 切替信号
S1~S4 1次側スイッチング素子
S5~S8 2次側スイッチング素子
Tr トランス
1 DC-
Claims (7)
複数の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続される還流ダイオードと、を含み、第3レグと第4レグとを有した2次側ブリッジ回路と、
トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、
前記1次側スイッチング素子および前記2次側スイッチング素子を制御する制御部と、を備え、
前記制御部は、
前記第1レグを第1仮想レグ、前記第2レグを第2仮想レグ、前記第3レグを第3仮想レグ、前記第4レグを第4仮想レグと見なす第1動作と、
前記第2レグを第1仮想レグ、前記第1レグを第2仮想レグ、前記第4レグを第3仮想レグ、前記第3レグを第4仮想レグと見なす第2動作とを、交互に実行するとともに、
前記第1動作および前記第2動作を通じて、前記第1仮想レグ、第2仮想レグ、第3仮想レグ及び第4仮想レグにおいて、各スイッチング素子が半周期毎にスイッチングが行われ、
前記仮想第1レグと前記仮想第2レグとの間に第1レグ間位相差を設け、
前記仮想第3レグと前記仮想第4レグとの間に第2レグ間位相差を設け、
前記第1レグ間位相差と前記第2レグ間位相差の比を、前記1次側ブリッジ回路の入力電圧と前記2次側ブリッジ回路の出力電圧の比に応じた値に定めて、
各前記1次側スイッチング素子および各前記2次側スイッチング素子を制御することを特徴とする、DC-DCコンバータ。 A primary side bridge circuit including a plurality of primary side switching elements and free wheel diodes connected in parallel to each of the primary side switching elements, and having a first leg and a second leg;
A secondary side bridge circuit including a plurality of secondary side switching elements and a free wheel diode connected in parallel to each of the secondary side switching elements, and having a third leg and a fourth leg;
a conversion unit including a transformer and connected between the primary side bridge circuit and the secondary side bridge circuit;
A control unit that controls the primary side switching element and the secondary side switching element,
The control unit includes:
a first operation of regarding the first leg as a first virtual leg, the second leg as a second virtual leg, the third leg as a third virtual leg, and the fourth leg as a fourth virtual leg;
A second operation in which the second leg is regarded as a first virtual leg, the first leg as a second virtual leg, the fourth leg as a third virtual leg, and the third leg as a fourth virtual leg is alternately performed. At the same time,
Through the first operation and the second operation, each switching element is switched every half cycle in the first virtual leg, second virtual leg, third virtual leg, and fourth virtual leg,
providing a first inter-leg phase difference between the virtual first leg and the virtual second leg;
providing a second inter-leg phase difference between the virtual third leg and the virtual fourth leg,
setting the ratio of the first inter-leg phase difference to the second inter-leg phase difference to a value corresponding to the ratio of the input voltage of the primary side bridge circuit and the output voltage of the secondary side bridge circuit,
A DC-DC converter, characterized in that it controls each of the primary side switching elements and each of the secondary side switching elements.
前記仮想第1レグと前記仮想第3レグとの間にブリッジ間位相差を設け、
前記ブリッジ間位相差の長さを、前記第1レグから前記第4レグまでの各レグにおけるデッドタイムの長さと等しいように定めることを特徴とする、請求項1から3のいずれか1項に記載のDC-DCコンバータ。 The control unit further includes:
providing an inter-bridge phase difference between the virtual first leg and the virtual third leg;
4. The method according to claim 1, wherein the length of the inter-bridge phase difference is set to be equal to the length of dead time in each leg from the first leg to the fourth leg. The DC-DC converter described.
前記第1動作においては、各前記1次側スイッチング素子、および前記第3レグの各前記2次側スイッチング素子は、それぞれに流れる電流が0のときにスイッチングし、前記第2動作においては、各前記1次側スイッチング素子、および前記第4レグの各前記2次側スイッチング素子は、それぞれに流れる電流が0のときにスイッチングすることを特徴とする、請求項1から3のいずれか1項に記載のDC-DCコンバータ。 When power is transmitted from the input side of the primary side bridge circuit to the output side of the secondary side bridge circuit,
In the first operation, each of the primary side switching elements and each of the secondary side switching elements of the third leg switches when the current flowing therein is 0, and in the second operation, each of the secondary side switching elements of the third leg switches when the current flowing therein is 0. 4. The primary side switching element and each of the secondary side switching elements of the fourth leg switch when the current flowing through each of them is 0. The DC-DC converter described.
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Application Number | Priority Date | Filing Date | Title |
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