JP2023160795A - パワートランジスタ回路の動作方法 - Google Patents

Abstract

【課題】方法が開示される。【解決手段】方法は、電子回路内のパワートランジスタ回路（１）をスイッチオフするステップを含む。電子回路は、電源（２）と、負荷回路（３）と、電源（２）と負荷回路（３）との間に接続されているパワートランジスタ回路（１）と、を含む。パワートランジスタ回路（１）をスイッチオフするステップは、パワートランジスタ回路（１）内に含まれる少なくとも１つのパワートランジスタ（１０；１０１、１０ｎ）をアバランシェモードで動作させるステップを含み、その結果、パワートランジスタ回路（１）をスイッチオフするステップの前に電子回路内に蓄積されたエネルギーの少なくとも一部は、少なくとも１つのパワートランジスタ内で消費される。【選択図】図１

Description

この開示は、概して、パワートランジスタ回路の動作方法に関するものである。

１つまたは複数のパワートランジスタを含むパワートランジスタ回路は、さまざまな種類の電子回路の電子スイッチとして広く用いられている。（寄生）インダクタンスを含む電子回路において、パワートランジスタ回路をスイッチオフすること、すなわち、パワートランジスタ回路内の少なくとも１つのパワートランジスタをスイッチオフすることは、インダクタンス内に蓄積されたエネルギーに起因して、パワートランジスタ回路全体の電圧を増加させうる。

クランプ回路は、パワートランジスタ回路に並列に接続されてもよい。クランプ回路は、少なくとも１つのパワートランジスタの降伏電圧より低い電圧レベルに電圧をクランプし、インダクタンス内に蓄積されたエネルギーを消費するように構成される。しかしながら、クランプ回路は、全体回路のコストおよび複雑さを増加させる。

一例は、方法に関する。方法は、電子回路内のパワートランジスタ回路をスイッチオフするステップを含む。電子回路は、電源と、負荷回路と、電源と負荷回路との間に接続されているパワートランジスタ回路と、を含む。パワートランジスタ回路をスイッチオフするステップは、パワートランジスタ回路内に含まれる少なくとも１つのパワートランジスタをアバランシェモードで動作させるステップを含み、その結果、パワートランジスタ回路をスイッチオフするステップの前に電子回路内に蓄積されたエネルギーの少なくとも一部は、少なくとも１つのパワートランジスタ内で消費される。

以下、図面を参照して例が説明される。図面は、特定の原則を示すように機能し、これらの原則を理解するのに必要な態様のみが示される。図面は、縮尺通りではない。図面において、同一の参照符号は、類似の特徴を意味する。

電源と、負荷回路と、電源と負荷回路との間に接続されているパワートランジスタ回路と、を含む電子回路の回路図を示す。 パワートランジスタ回路をスイッチオフすることを示す信号図を示し、パワートランジスタ回路をスイッチオフすることは、パワートランジスタ回路内に含まれる少なくとも１つのパワートランジスタをアバランシェモードで動作させることを含む。 図１に示されるタイプに加えて電流センサを含む電子回路を示す。 過負荷状態の下で、図３に従う電子回路内のパワートランジスタ回路をスイッチオフすることを示す信号図を示す。 図３に示されるタイプに加えてパワートランジスタ回路に並列に接続される電力消費要素を含む電子回路を示す。 過負荷状態の下で、図５に従う電子回路内のパワートランジスタ回路をスイッチオフすることを示す信号図を示す。 パワートランジスタ回路のさまざまな例を示す。 パワートランジスタ回路のさまざまな例を示す。 パワートランジスタ回路のさまざまな例を示す。 パワートランジスタ回路のさまざまな例を示す。 パワートランジスタ回路のさまざまな例を示す。 パワートランジスタ回路のさまざまな例を示す。 パワートランジスタ回路のさまざまな例を示す。 パワートランジスタ回路のさまざまな例を示す。 パワートランジスタ回路を制御するように構成される制御回路の一例を示す。 一例に従う制御回路によって生成される駆動信号の信号図を示す。

以下の詳細な説明において、添付の図面が参照される。図面は、説明の一部を形成し、説明のために、本発明をどのように使用および実施できるかの例を示す。特に記載がない限り、本願明細書において記載されているさまざまな実施形態の特徴が互いに組み合わせられてもよいことを理解されたい。

図１は、一例に従う電子回路の回路図を示す。電子回路は、電源２と、負荷回路３と、電源２と負荷回路３との間に接続されているパワートランジスタ回路１と、を含む。電源２は、供給電圧Ｖ２を提供するように構成される。

一例によれば、供給電圧Ｖ２はＤＣ（直流）電圧であり、電源２はＤＣ電源である。ＤＣ電源２は、種々の方法で実施可能である。ＤＣ電源２の例は、バッテリー、ＰＶ（光電子）モジュール、または、送電網から受信した交流入力電圧を、例えば、ＤＣ供給電圧Ｖ２に変換するように構成されるパワーコンバータを含むが、これらに限定されるものではない。

他の例によれば、電源２はＡＣ（交流）電源であり、供給電圧Ｖ２は交流電圧である。ＡＣ電源は、例えば、送電網である。一例によれば、ＡＣ供給電圧Ｖ２の周波数は、１００Ｈｚ未満である。

電源２により提供される供給電圧Ｖ２の電圧レベル（供給電圧が直流電圧であるとき）または振幅（供給電圧がＡＣ電圧であるとき）は、負荷回路３の要件に依存する。一例によれば、供給電圧Ｖ２の電圧レベルまたは振幅は、例えば、１００Ｖと６０００Ｖとの間から、特に、４００Ｖと２０００Ｖとの間から選択される。

一例によれば、電源２と負荷回路３との間に接続されているパワートランジスタ回路１は、オン状態またはオフ状態のいずれにおいても動作する電子スイッチとして作用する。オン状態において、パワートランジスタ回路１は、電源２を負荷回路３に接続するので、負荷回路３の入力ノード３１、３２の間で受信される負荷電圧Ｖ３は、電源２により提供される電圧Ｖ２に実質的に等しい（パワートランジスタ回路１全体の電圧Ｖ１は、供給電圧Ｖ２および負荷電圧Ｖ３と比較してごくわずかである）。オフ状態において、パワートランジスタ回路１は、電源２と負荷回路３との間の接続を中断するので、負荷電圧Ｖ３はゼロであり、パワートランジスタ回路１全体の電圧Ｖ１は、供給電圧Ｖ２に実質的に等しい。

負荷回路３は、電源２により提供される供給電圧Ｖ２によって駆動可能な任意の種類の電気的負荷を含んでもよい。負荷回路３は、例えば、モータのような単一の負荷を含んでもよいし、または、複数の負荷を有するネットワークを含んでもよい。一例によれば、負荷回路３は、少なくとも１つのパワーコンバータを含み、このパワーコンバータは、パワートランジスタ回路１のオン状態において、電源２から供給電圧Ｖ２を受信し、それぞれの負荷を駆動するように構成されるＤＣ電圧またはＡＣ（交流）電圧を生成するように構成される。負荷回路３は、負荷回路３内に含まれるそれぞれの負荷をスイッチオンまたはスイッチオフするように構成される少なくとも１つの電子スイッチを含んでもよいことに留意されたい。一例によれば、パワートランジスタ回路１は、負荷回路３を電源に接続するため、または、電源２から負荷回路３を切断するためにのみ用いられる。したがって、パワートランジスタ回路１のオン状態では、電源２からパワートランジスタ回路１を通り負荷回路３へと流れる電流Ｉ１の電流レベルは、負荷回路３によって支配される。

一例によれば、電子回路は、パワートランジスタ回路１を駆動するように構成される制御回路５をさらに含み、パワートランジスタ回路を駆動することは、オン状態またはオフ状態でパワートランジスタ回路１を動作させることを含む。一例によれば、制御回路５は、パワートランジスタ回路１によって受信される駆動信号Ｓｄｒｖを生成するように構成される。駆動信号Ｓｄｒｖは、パワートランジスタ回路１をスイッチオンするオンレベルまたはパワートランジスタ回路１をスイッチオフするオフレベルを有することができる。

一例によれば、制御回路５は、パワートランジスタ回路１をスイッチオンまたはスイッチオフするべきかを決めるように構成される回路を含む。他の例によれば、制御回路５は、制御信号Ｓｃｔｒｌを受信し、制御信号Ｓｃｔｒｌは、パワートランジスタ回路１をスイッチオンすべきかまたはスイッチオフすべきかの情報を含む。この例では、制御回路５は、制御信号Ｓｃｔｒｌに基づいて駆動信号Ｓｄｒｖを生成するように構成される。

図１を参照すると、電子回路は、電源２、パワートランジスタ回路１および負荷回路３を互いに接続するためのインダクタ４１、４２、４３を含んでもよい。一例によれば、これらのインダクタは、電源２の第１のノード２１とパワートランジスタ回路１の第１のノード１１との間に接続される第１のインダクタ４１と、パワートランジスタ回路１の第２のノード１２と負荷回路３の第１のノード３１との間に接続される第２のインダクタ４２と、電源２の第２のノード２２と負荷回路３の第２のノード３２との間に接続される第３のインダクタ４３と、を含む。これらのインダクタは、例えば、ケーブル、コンダクタレールまたはこれらの組み合わせを含んでもよい。

必然的に、電源２、パワートランジスタ回路１および負荷回路３を接続するインダクタ４１、４２、４３は、寄生インダクタンスを有する。これらの寄生インダクタンスは、図１に従う電子回路において、インダクタ４４によって表現される。図１のインダクタ４４は、パワートランジスタ回路１がオン状態であるとき、エネルギーが磁気的に蓄積される電子回路における任意の寄生インダクタンスを表現し、この種のエネルギーは、パワートランジスタ回路１がスイッチオフするとき、消費される。例えば、全体の寄生インダクタンスは、２０ｍＨ（ミリヘンリー）未満、５ｍＨ未満、５００μＨ（マイクロヘンリー）未満、１００μＨ未満または１０μＨ未満さえである。

一例によれば、電源２がＡＣ電源である電子回路では、最大の全体の寄生インダクタンスは、５０μＨと２０ｍＨとの間にある。電源２がＤＣ電源である電子回路では、最大の全体の寄生インダクタンスは、例えば、０．５μＨと２０μＨとの間にある。

パワートランジスタ回路１は、少なくとも１つのパワートランジスタを含む。これは、以下、本願明細書において詳細に例を参照して説明される。図１に従う電子回路において、パワートランジスタ回路１をスイッチオフすることは、少なくとも１つのパワートランジスタをアバランシェモードで動作させることを含み、その結果、電子回路の寄生インダクタンス内に蓄積されたエネルギーの少なくとも一部は、少なくとも１つのパワートランジスタ内で消費される。これは、以下の図２を参照して説明される。

図２は、パワートランジスタ回路１がオン状態からオフ状態に変化する期間の間の駆動信号Ｓｄｒｖと、パワートランジスタ回路１全体の電圧Ｖ１と、パワートランジスタ回路１を通り負荷回路３への電流Ｉ１と、の信号図を示す。上記を参照すると、駆動信号Ｓｄｒｖがオンレベルを有するとき、パワートランジスタ回路１は、オン状態であり、駆動信号Ｓｄｒｖがオフレベルを有するとき、オフ状態である。単なる説明のために、図２に示される例では、駆動信号Ｓｄｒｖのオンレベルは、ハイ信号レベルによって表現され、駆動信号Ｓｄｒｖのオフレベルは、ロー信号レベルによって表現される。事実、駆動信号Ｓｄｒｖの大きさおよび符号は、パワートランジスタ回路の特定の実施態様に依存する。これは、以下、本願明細書においてさらに詳細に説明される。

図２を参照すると、第１の瞬間ｔ１の前に、パワートランジスタ回路１は、オン状態である。この動作状態において、パワートランジスタ回路１全体の電圧Ｖ１は、電源２により提供される供給電圧Ｖ２と比較して低い。パワートランジスタ回路１のオン状態において、パワートランジスタ回路１全体の電圧Ｖ１の電圧レベルは、パワートランジスタ回路１のオン抵抗が乗算された電流Ｉ１の電流レベルによって実質的に与えられる。パワートランジスタ回路１のオン抵抗は、オン状態のパワートランジスタ回路１の第１の回路ノード１１と第２の回路ノード１２との間の電気抵抗である。パワートランジスタ回路１のオン抵抗は、パワートランジスタ回路１の特定の実施態様およびパワートランジスタ回路１内に含まれるトランジスタデバイスのタイプに依存する。例えば、一例によれば、パワートランジスタ回路１のオン抵抗は、１ミリオーム（ｍΩ）と数１０ｍΩとの間の範囲である。

図２を参照すると、駆動信号Ｓｄｒｖは、第１の瞬間ｔ１１にオンレベルからオフレベルに変化するので、パワートランジスタ回路１はスイッチオフし、電源２と負荷回路３との間の電気接続は中断される。パワートランジスタ回路１のオン状態の間、エネルギーは、寄生インダクタンス内に磁気的に蓄積される。このエネルギーにより、パワートランジスタ回路１全体の電圧Ｖ１は、第１の瞬間ｔ１１の後増加し、電圧Ｖ１は、第２の瞬間ｔ１２にアバランシェ降伏レベルＶａｖｌに到達するまで増加する。アバランシェ降伏レベルＶａｖｌは、パワートランジスタ回路１内に含まれる少なくとも１つのパワートランジスタにおいてアバランシェ降伏が発生する電圧レベルである。電圧Ｖ１は、アバランシェ降伏レベルＶａｖｌにクランプされ、寄生インダクタンス４４内に蓄積されたエネルギーが消費されるまで、実質的に、この電圧レベルＶａｖｌのままである。エネルギーが消費された後、パワートランジスタ回路１を通る電流Ｉ１は、第３の瞬間ｔ１３にゼロに到達し、パワートランジスタ回路１全体の電圧Ｖ１は、電源２により提供される供給電圧Ｖ２の電圧レベルまで減少する。

パワートランジスタ回路１が、図２の第４の瞬間ｔ１４に示されるように、次回のためにスイッチオンするとき、パワートランジスタ回路１全体の電圧Ｖ１は、パワートランジスタ回路１のオン抵抗およびパワートランジスタ回路１を通る電流Ｉ１の電流レベルによって定義される電圧レベルまで再び減少する。

駆動信号Ｓｄｒｖがオンレベルからオフレベルに変化する第１の瞬間ｔ１１と、パワートランジスタ回路１がスイッチオフする瞬間と、の間に遅延時間が存在しうることに留意されたい。しかしながら、この種の遅延時間は、図２には示されない。

一例によれば、パワートランジスタ回路１は、低いスイッチング周波数、例えば、１Ｈｚ未満、１０^－１Ｈｚ未満または１０^－２Ｈｚ未満さえで動作する。一例によれば、低いスイッチング周波数でパワートランジスタ回路１を動作することは、パワートランジスタ回路１をスイッチオフすることと（スイッチオフした後に初めて）パワートランジスタ回路１を再びスイッチオンすることとの間の遅延時間、例えば、図２の瞬間ｔ１１とｔ１４との間の遅延時間が、少なくとも１秒（ｓ）、少なくとも１０ｓまたは少なくとも１００ｓであることを含む。

一例によれば、パワートランジスタ回路１は、バッテリーメインスイッチの一部であるかまたはバッテリーメインスイッチを形成する。「バッテリーメインスイッチ」は、自動車内の負荷回路とバッテリーとの間の電子スイッチである。バッテリーメインスイッチは、比較的長い期間、例えば、自動車が運転中に（間断なく）導通するように構成される。これは、数時間まで持続しうる。

他の例によれば、パワートランジスタ回路１は、電子ヒューズ（ｅヒューズ）の一部であるかまたはｅヒューズを形成する。これは、以下、本願明細書において図３および図４を参照してさらに説明される。

パワートランジスタ回路１をスイッチオフするときに電子回路の寄生インダクタンス４４内に蓄積されたエネルギーは、以下の通りに、スイッチオフするときの寄生インダクタ４４のインダクタンスおよび電流Ｉ１の電流レベルに依存する。
Ｅｐ＝１／２・Ｌｐ・Ｉｏｆｆ^２ （１）
ここで、Ｅｐは、蓄積されたエネルギーを意味し、Ｌｐは、寄生インダクタンス（これらの寄生インダクタンスを表現するインダクタ４４のインダクタンス）の合計を意味し、Ｉｏｆｆは、パワートランジスタ回路１をスイッチオフするときの負荷電流Ｉ１の電流レベルを意味する。アバランシェモードにおいて損傷を受けたりまたは破壊されたりせずに、少なくとも１つのパワートランジスタによって消費可能なエネルギーは、特定のタイプのパワートランジスタに依存し、通常、パワートランジスタのデータシートから取得可能である。一例によれば、１つのアバランシェイベントにおいて消費可能なエネルギーは、１００ｍＪ（ミリジュール）と４００ｍＪとの間にあり、特に２００ｍＪと４００ｍＪとの間にある。

図３は、図１に示される電子回路の変形を示す。図３に従う電子回路は、図１に従う電子回路に基づき、加えて電流センサ６を含み、電流センサ６は、パワートランジスタ回路１を通る電流Ｉ１を測定し、電流感知信号ＣＳを生成するように構成される。電流感知信号ＣＳは、パワートランジスタ回路１を通る電流Ｉ１の電流レベルを表現する。一例によれば、電流感知信号ＣＳの信号レベルは、電流Ｉ１の電流レベルに比例する。任意の種類の電流センサを用いて、電流Ｉ１を感知し、電流感知信号ＣＳを提供してもよい。電流センサ６の例は、誘導電流センサ、ホールセンサ、シャント抵抗などを含むが、これらに限定されるものではない。

制御回路５は、電流感知信号ＣＳを受信する。一例によれば、制御回路５は、電流感知信号ＣＳに基づいて、電流Ｉ１が過電流レベルに到達したことを検出すると、パワートランジスタ回路１をスイッチオフするように構成される。一例によれば、過電流レベルＩｏｃは、負荷回路３の正常動作状態の下で発生しうる電流Ｉ１の電流レベルより高いように選択される。過電流レベルＩｏｃは、過負荷状態の下で発生しうる。過負荷状態は、例えば、負荷回路３内の短絡から生じうる。

図４は、過負荷状態が発生する期間の間の、駆動信号Ｓｄｒｖと、パワートランジスタ回路１全体の電圧Ｖ１と、パワートランジスタ回路１を通る電流Ｉ１と、の信号図を示す。説明のため、パワートランジスタ回路１がオン状態であると仮定すると、第１の瞬間ｔ２１に障害が負荷回路３内で発生し、負荷電流Ｉ１を増加させる。この種の障害は、例えば、負荷回路３内の短絡を含んでもよい。

図４を参照すると、負荷回路３内の障害によって、負荷電流Ｉ１は、第１の瞬間ｔ２１の後増加するので、負荷電流Ｉ１は、第２の瞬間ｔ２２に過電流レベルＩｏｃに到達し、パワートランジスタ回路１は、第３の瞬間ｔ２３にスイッチオフする。第３の瞬間ｔ２３の後、パワートランジスタ回路１全体の電圧Ｖ１は、寄生インダクタンス４４内に蓄積されたエネルギーに起因して急速に増加し、第４の瞬間ｔ２４にアバランシェ降伏レベルＶａｖｌに到達する。

図４を参照すると、負荷電流Ｉ１が過電流レベルＩｏｃに到達する第２の瞬間ｔ２１と、パワートランジスタ回路１がスイッチオフする第３の瞬間ｔ２２と、の間に遅延時間Ｔｄ１が存在する。この遅延時間Ｔｄ１は、回避不能な遅延に起因し、この遅延は、負荷電流Ｉ１が過電流レベルＩｏｃに到達したことを検出し、負荷電流Ｉ１が過電流レベルＩｏｃに到達したことを検出すると、パワートランジスタ回路１をスイッチオフすることに関連して発生する。一例によれば、遅延時間Ｔｄ１が５００ナノ秒（ｎｓ）未満、２００ナノ秒未満または１００ナノ秒未満さえであるように、制御回路５およびパワートランジスタ回路１は実施される。

図４を参照すると、第４の瞬間ｔ２４の後、パワートランジスタ回路１全体の電圧Ｖ１は、アバランシェ降伏レベルＶａｖｌにクランプされる。第４の瞬間ｔ２３の後、負荷電流Ｉ１は、第５の瞬間ｔ２５にゼロに到達するまで減少するので、パワートランジスタ回路１全体の電圧Ｖ１は、電源２により提供される電圧Ｖ２の電圧レベルまで減少する。

図４に示されるシナリオにおいて、寄生インダクタンス内に蓄積され、パワートランジスタ回路１内で消費されるエネルギーはまた、式（１）によって与えられ、ここで、Ｉｏｆｆは、パワートランジスタ回路１がスイッチオフする第３の瞬間ｔ２３での負荷電流Ｉ１の電流レベルである。遅延時間Ｔｄ１に起因して、この電流レベルＩｏｆｆは、過電流レベルＩｏｃより高い。例えば、負荷電流Ｉ１を増加させる負荷回路３内の障害が、負荷回路内の短絡である場合、負荷電流の増加は、
ｄＩ１／ｄｔ＝Ｖ２／Ｌｐ （２）
によって与えられ、ここで、Ｖ２は、供給電圧Ｖ２の電圧レベルであり、Ｌｐは、寄生インダクタンスを意味する。この例では、スイッチオフするときの負荷電流Ｉ１の電流レベルＩｏｆｆは、
Ｉｏｆｆ＝Ｉｏｃ＋Ｖ２／Ｌｐ・Ｔｄ１ （３）
によって与えられる。したがって、寄生インダクタンスＬｐおよび遅延時間Ｔｄ１に基づいて、アバランシェモードにおいて少なくとも１つのパワートランジスタ内で消費可能なエネルギーを考慮すると、過電流レベルＩｏｃは、制御回路５内で最適に調節可能である。一例によれば、アバランシェモードにおいてパワートランジスタ回路１を通り流れる電流は、所定の閾値を超えるべきではない。この例では、過電流レベルＩｏｃを選択することは、所定の電流の閾値を超えないように、過電流レベルＩｏｃを選択することをさらに含む。

他の例によれば、パワートランジスタ回路１および制御回路５は、ｅヒューズとして動作する。この例では、制御回路５は、電流感知信号ＣＳと、過電流閾値を表現する信号と、を比較することに加えて、または、これの代わりに、（特定の期間にわたり電流感知信号ＣＳをモニタすることによって）負荷電流Ｉ１をモニタし、電流Ｉ１の時間特性に応じて、スイッチオフする。一例によれば、制御回路５は、Ｉ^２ｔ曲線に従ってパワートランジスタ回路１をスイッチオフする。これは、負荷電流と異なる電流閾値レベルとを比較することを含んでもよく、各電流閾値レベルは、異なる最大期間に関連付けられ、負荷電流Ｉ１が特定の閾値に到達し、特定の閾値に関連付けられた最大期間の間、流れ続けるときはいつでも、パワートランジスタ回路１はスイッチオフされる。

以下では、負荷電流Ｉ１に起因して、制御回路５によってパワートランジスタ回路１をスイッチオフすることは、電流誘導スイッチオフと呼ばれる。一例によれば、電流誘導スイッチオフの後、電力が消費され、パワートランジスタ回路１全体の電圧Ｖ１が供給電圧レベルＶ２に到達した後、制御回路５は、特定の遅延時間の後、パワートランジスタ回路１を再びスイッチオンするように構成される。他の例によれば、それぞれの制御信号Ｓ_ＣＴＲＬが制御回路５によって受信された場合にのみ、制御回路５は、パワートランジスタ回路１を再びスイッチオンするように構成される。

一例によれば、制御信号Ｓ_ＣＴＲＬは、ボタン、キーなどのユーザによる機械的作動に応答して、電子回路によって生成される。

図２に示されるシナリオおよび図４に示されるシナリオの両方において、電力がパワートランジスタ回路１内で消費される期間であるクランプ期間の持続期間Ｔｃｌａｍｐは、以下の通り、アバランシェ電圧レベルＶａｖｌ、スイッチオフするときの電流レベルＩｏｆｆおよび供給電圧Ｖ２の電圧レベルに依存する。
Ｔｃｌａｍｐ＝（Ｌｐ・Ｉｏｆｆ）／（Ｖａｖｌ－Ｖｂａｔ） （４）

図５は、図１に従う電子回路のさらなる変形を示す。図５に従う電子回路は、図１に従う電子回路に基づき、加えてパワートランジスタ回路１に並列に接続される電力消費要素７を含む。図３を参照して説明される電流センサ６は、オプションである。すなわち、パワートランジスタ回路１に並列の電力消費要素７を有する電子回路を実施することは、過電流シナリオを検出できるように、電流センサ６を用いて、制御回路５を実施することから独立している。

一例によれば、電力消費要素７は、ＭＯＶ（金属酸化物バリスタ）である。ＭＯＶは、閾値電圧を有し、ＭＯＶ全体の電圧が閾値電圧レベルに到達するとき、電力を導通し、消費するように構成される。図５に示される例において、ＭＯＶ７全体の電圧は、パワートランジスタ回路１全体の電圧Ｖ１と同一である。

しかしながら、ＭＯＶは、比較的遅い。すなわち、ＭＯＶ全体の電圧が閾値電圧レベルに到達する瞬間と、ＭＯＶが導通を開始し、ＭＯＶ全体の電圧を閾値電圧レベルによって与えられる電圧レベルにクランプする瞬間と、の間にかなりの遅延時間が存在する。特に、ＭＯＶ全体の増加する電圧が、寄生インダクタンス内に蓄積されたエネルギーに起因するアプリケーションでは、ＭＯＶ全体の電圧は、ＭＯＶが導通を開始する前に閾値電圧レベルより著しく高い電圧レベルに増加しうる。ＭＯＶの遅延時間は、例えば、１００ｎｓ（ナノ秒）と５００ｎｓとの間にある。

図５に従う電子回路において、ＭＯＶ７は、その閾値電圧レベルがパワートランジスタ回路１のアバランシェ降伏電圧レベルより低いように選択される。これは、図６に示され、図６は、パワートランジスタ回路１がスイッチオフされる期間の間の、駆動信号Ｓｄｒｖと、パワートランジスタ回路１全体の電圧Ｖ１と、パワートランジスタ回路１を通る電流Ｉ１と、の信号図を示す。

図６において、ｔ３１は、パワートランジスタ回路１がスイッチオフする第１の瞬間を意味し、電圧Ｖ１が、パワートランジスタ回路１内に含まれる少なくとも１つのパワートランジスタのアバランシェ降伏電圧レベルＶａｖｌに到達するまで、電圧Ｖ１は増加する。上記を参照すると、ＭＯＶ７の閾値電圧レベルＶｔｈは、アバランシェ降伏電圧レベルＶａｖｌより低い。しかしながら、ＭＯＶ７の遅いスイッチング挙動に起因して、パワートランジスタ回路およびＭＯＶ７全体の電圧Ｖ１は、閾値電圧レベルＶｔｈを超えて上昇し、ＭＯＶ７がスイッチオンし、閾値電圧レベルＶｔｈに電圧Ｖ１をクランプするまで、パワートランジスタ回路１によってアバランシェ降伏電圧レベルＶａｖｌにクランプされる。エネルギーが消費し、負荷電流Ｉ１が第３の瞬間ｔ３３にゼロに到達するまで、パワートランジスタ回路およびＭＯＶ７全体の電圧Ｖ１は、実質的に、閾値電圧レベルＶｔｈのままである。

一例によれば、ＭＯＶの閾値電圧レベルＶｔｈが、パワートランジスタ回路１のアバランシェ降伏電圧レベルの８０％と９５％との間から選択されるように、パワートランジスタ回路１およびＭＯＶは、互いに適合される。

パワートランジスタ回路１およびＭＯＶ７を有する並列回路において、パワートランジスタ回路１によって、電圧Ｖ１は、アバランシェ降伏電圧レベルＶａｖｌに確実にクランプされ、寄生インダクタンス４４内に以前蓄積されていたエネルギーの一部を確実に消費する。ＭＯＶがスイッチオンするとき、パワートランジスタ回路１全体の電圧Ｖ１は、アバランシェ降伏電圧レベルＶａｖｌ未満に降下するので、パワートランジスタ回路１は、アバランシェモードでもはや動作せず、寄生インダクタンス内に未だに蓄積されているエネルギーの残りは、ＭＯＶ７内で消費される。ＭＯＶ７がパワートランジスタ回路１より高い電力消費能力を有するように、ＭＯＶ７およびパワートランジスタ回路１は、互いに適合されてもよい。一例によれば、損傷を受けずにＭＯＶ７内で消費可能なエネルギーが、パワートランジスタ回路１内で消費可能なエネルギーの少なくとも１０倍であるように、ＭＯＶ７は選択される。

上記を参照すると、パワートランジスタ回路１は、種々の方法で実施可能である。パワートランジスタ回路１を実施するための異なる例は、以下で説明される。

図７に示される一例によれば、パワートランジスタ回路は、単一のパワートランジスタ、例えば、単一のパワーＭＯＳＦＥＴ１０を含む。パワーＭＯＳＦＥＴは、シリコン（Ｓｉ）ベースまたは炭化ケイ素（ＳｉＣ）ベースのパワーＭＯＳＦＥＴである。「Ｓｉベース」とは、アクティブ領域、例えば、パワーＭＯＳＦＥＴのソース、ドリフトおよびドレイン領域が単結晶シリコン半導体ボディ内に集積されることを含む。「ＳｉＣベース」とは、パワーＭＯＳＦＥＴのアクティブ領域がＳｉＣ半導体ボディ内に集積されることを含む。パワーＭＯＳＦＥＴ１０のアバランシェ降伏電圧レベルは、特定の実施態様に依存する。ＳｉベースのＭＯＳＦＥＴは、８００Ｖまでの定格電圧によって利用できる。ＳｉＣベースのパワーＭＯＳＦＥＴは、１．７ｋＶ（１７００Ｖ）までの定格電圧によって利用できる。「定格電圧」は、ＭＯＳＦＥＴがアバランシェモードで動作することなく確実に耐えることができる電圧である。アバランシェ降伏電圧レベルは、通常、定格電圧阻止能力より５％から１０％ほど高い。

一例によれば、パワートランジスタは、スーパージャンクショントランジスタである。スーパージャンクショントランジスタは、例えば、シリコン（Ｓｉ）ベースのトランジスタとして実施されるか、または、炭化ケイ素（ＳｉＣ）ベースのトランジスタとして実施される。さらに、スーパージャンクショントランジスタは、例えば、ＭＯＳＦＥＴまたはＪＦＥＴとして実施される。

図７を参照すると、パワーＭＯＳＦＥＴは、ゲートノードＧ、ドレインノードＤおよびソースノードＳを含み、さらに、ドレインノードＤとソースノードＳとの間のドレインソース経路を含む。ＭＯＳＦＥＴは、ゲートノードとソースノードとの間で受信される駆動電圧（ゲートソース電圧）に依存して、スイッチオンまたはスイッチオフする電圧制御デバイスである。一例によれば、ＭＯＳＦＥＴによって受信される駆動電圧は、制御回路５（図７に示されない）により提供される駆動信号Ｓｄｒｖである。

パワーＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴとして、または、ｐ型ＭＯＳＦＥＴとして実施可能であり、エンハンスメント（ノーマリオフ）デバイスとして、または、デプレッション（ノーマリオン）デバイスとして実施可能である。単なる説明のために、図７に示される回路符号は、ｎ型エンハンスメントＭＯＳＦＥＴを表現する。

パワーＭＯＳＦＥＴは、閾値電圧を有し、この閾値電圧は、ＭＯＳＦＥＴがオンレベルとオフレベルとの間で変化する駆動電圧（ゲートソース電圧）の電圧レベルを定義する。閾値電圧が正電圧レベルか負電圧レベルであるかは、ＭＯＳＦＥＴのタイプに依存する。ｎ型エンハンスメントＭＯＳＦＥＴにおいて、例えば、閾値電圧は、正の電圧である。さらに、駆動電圧が閾値電圧より高いとき、ｎ型エンハンスメントＭＯＳＦＥＴは、オン状態であり、駆動電圧が閾値電圧より低いとき、オフ状態である。ｐ型エンハンスメントＭＯＳＦＥＴにおいて、例えば、閾値電圧は、負電圧である。さらに、駆動電圧が負の閾値電圧より低いとき、ｐ型エンハンスメントＭＯＳＦＥＴは、オン状態であり、駆動電圧が負の閾値電圧より高いとき、オフ状態である。

図７を参照すると、負荷経路とも呼ばれてもよい、パワーＭＯＳＦＥＴのドレインソース経路は、パワートランジスタ回路１の第１のノード１１と第２のノード１２との間に接続される。パワーＭＯＳＦＥＴがオン状態であるとき、負荷経路は、負荷電流Ｉ１を導通する。

図８は、他の例に従うパワートランジスタ回路１を示す。この例では、パワートランジスタ回路１は、並列に接続される複数のパワーＭＯＳＦＥＴ１０_１、１０_ｎを含み、各々は、それぞれのゲートノードＧとそれぞれのソースノードＳとの間でＳｄｒｖとして駆動信号を受信する。「並列に接続される」とは、個々のＭＯＳＦＥＴ１０_１、１０_ｎのドレインソース経路が、パワートランジスタ回路１の第１の回路ノード１１と第２の回路ノード１２との間に並列に接続されることを含む。図８に示される例において、パワートランジスタ回路１は、２つのパワーＭＯＳＦＥＴを含む。しかしながら、これは、単なる一例である。任意の数のパワーＭＯＳＦＥＴを並列に接続することができる。

並列に接続されるパワーＭＯＳＦＥＴ１０_１、１０_ｎは、同じアバランシェ降伏電圧レベルを有するので、パワートランジスタ回路１をスイッチオフした後、パワーＭＯＳＦＥＴ１０_１、１０_ｎの各々は、アバランシェモードで動作し、消費される電力は、いくつかのパワーＭＯＳＦＥＴによって共有される。

必然的に、電力のアバランシェ降伏電圧レベルは、（わずかに）異なってもよい。したがって、並列ＭＯＳＦＥＴ１０_１、１０_ｎの負荷経路全体の電圧が増加するとき、ＭＯＳＦＥＴの１つは、アバランシェモードで動作を開始してもよく、同時に、並列回路内の１つまたは複数の他のＭＯＳＦＥＴは、依然として、阻止状態において動作してもよい。それにもかかわらず、以下の影響は、最初にアバランシェモードで動作を開始するＭＯＳＦＥＴが損傷を受けるかまたは破壊されることから保護する。アバランシェモードで動作するＭＯＳＦＥＴの消費する電力は、ＭＯＳＦＥＴの温度を増加させる。さらに、アバランシェ降伏電圧レベルは、温度に依存し、温度上昇とともに増加する。したがって、最初に、アバランシェモードで動作するＭＯＳＦＥＴの温度は、増加を開始するので、このＭＯＳＦＥＴのアバランシェ降伏電圧のレベルは増加し、ＭＯＳＦＥＴ並列回路全体の電圧は増加し、その他のＭＯＳＦＥＴの１つまたは複数は、アバランシェモードで動作を開始してもよい。

図９に示される他の例によれば、パワートランジスタ回路１は、ＪＦＥＴ（接合型電界効果トランジスタ）として実施される単一のパワートランジスタ１０を含み、ゲートノードＧとソースノードＳとの間の駆動電圧（ゲートソース電圧）として駆動信号を受信する。ＪＦＥＴは、ｎ型デバイスとして、または、ｐ型デバイスとして実施可能である。単なる説明のために、図９に示される回路符号は、ｎ型ＪＦＥＴを表現する。

ＪＦＥＴはノーマリオンデバイスであるので、駆動電圧（ゲートソース電圧）がゼロであるとき、ＪＦＥＴはオン状態である。ｎ型ＪＦＥＴは、負の閾値電圧を有し、駆動電圧が負の閾値電圧未満であるとき、オフ状態である。ｐ型ＪＦＥＴは、正の閾値電圧を有し、駆動電圧が正の閾値電圧を超えるとき、オフ状態である。

図１０に示される他の例によれば、パワートランジスタ回路１は、並列に接続される同じタイプのいくつかのＪＦＥＴ１０_１、１０_ｎを含み、各々は、駆動信号Ｓｄｒｖを駆動電圧として受信する。

図１１は、他の例に従うパワートランジスタ回路を示す。この例では、パワートランジスタ回路は、ノーマリオントランジスタとして実施されるパワートランジスタ１０と、ノーマリオフトランジスタとして実施されるさらなるトランジスタ１３と、を含む。一例によれば、パワートランジスタ１０は、ＪＦＥＴであり、さらなるトランジスタ１３は、エンハンスメントＭＯＳＦＥＴである。

ノーマリオントランジスタおよびノーマリオフトランジスタは、パワートランジスタ回路１の第１のノード１１と第２のノード１２との間に直列に接続される。すなわち、図１１に示される例では、ＪＦＥＴ１０のドレインソース経路は、エンハンスメントＭＯＳＦＥＴ１３のドレインソース経路に直列に接続され、ＪＦＥＴ１０およびＭＯＳＦＥＴ１３のドレインソース経路を含む直列回路は、パワートランジスタ回路１の第１の回路ノード１１と第２の回路ノード１２との間に接続される。

ノーマリオントランジスタ１０およびノーマリオフトランジスタ１３は、カスコード回路を形成し、ノーマリオフトランジスタ１３は、駆動電圧として駆動信号Ｓｄｒｖを受信し、ノーマリオントランジスタ１０の動作状態を支配する。後者は、ノーマリオントランジスタ１０およびノーマリオフトランジスタ１３を互いに接続することによって達成されるので、ノーマリオントランジスタ１０によって受信される駆動電圧は、ノーマリオフトランジスタ１３の負荷経路電圧に等しい。より詳しくは、図１１に示される例では、ＪＦＥＴ１０の動作状態は、そのゲートノードＧ１とそのソースノードＳ１との間で駆動信号Ｓｄｒｖを受信するＭＯＳＦＥＴ１３によって支配される。ＪＦＥＴ１０のゲートノードは、エンハンスメントＭＯＳＦＥＴ１３に接続されるので、ＪＦＥＴ１０のゲートソース電圧は、エンハンスメントトランジスタ１３のドレインソース電圧に等しい。単なる説明のために、図１１に示される例では、エンハンスメントトランジスタ１３は、ｎ型エンハンスメントトランジスタである。この例では、ＪＦＥＴ１０のゲートノードＧは、エンハンスメントトランジスタ１３のソースノードＳ１に接続され、エンハンスメントトランジスタ１３のドレインノードＤ１は、ＪＦＥＴ１０のソースノードＳに接続されている。

ＪＦＥＴ１０の閾値電圧は、負であるので、そのゲートソース電圧がゼロであるとき、ＪＦＥＴ１０はオン状態である。したがって、エンハンスメントＭＯＳＦＥＴ１３が駆動信号Ｓｄｒｖによってスイッチオンされるとき、ＪＦＥＴ１０はオン状態である。エンハンスメントトランジスタ１３がスイッチオフするとき、エンハンスメントトランジスタ１３のドレインソース電圧は増加するので、ＪＦＥＴ１０のゲートソース電圧は、負になり、ＪＦＥＴ１０は、そのゲートソース電圧がその閾値電圧レベル未満に落ちるとき、スイッチオフする。エンハンスメントＭＯＳＦＥＴ１３の電圧阻止能力は、ＪＦＥＴ１０の閾値電圧の大きさより高く、ＪＦＥＴ１０の電圧阻止能力よりはるかに小さくなりうる。一例によれば、エンハンスメントトランジスタ１３の電圧阻止能力は、１０Ｖと５０Ｖとの間から選択される。

上記を参照すると、ノーマリオントランジスタ１０の動作状態は、ノーマリオフトランジスタ１３によって支配されるので、駆動信号Ｓｄｒｖによって動作されるカスコード回路は、ノーマリオフデバイスのように作用する。アバランシェモードで動作し、電力を消費するように構成されるパワートランジスタは、カスコード回路におけるノーマリオントランジスタ１０である。

図１２は、図９に従うパワートランジスタ回路１のさらなる変形を示す。図１２に従うパワートランジスタ回路１は、複数のノーマリオントランジスタ１０_１、１０_ｎを含み、これらは、並列に接続されるそれらの負荷経路を有する。低電圧ノーマリオフトランジスタ１３は、ノーマリオントランジスタ１０_１、１０_ｎの各々によって受信される駆動電圧を制御する。単なる説明のために、ノーマリオフトランジスタ１３は、エンハンスメントＭＯＳＦＥＴであり、ノーマリオントランジスタ１０_１、１０_ｎは、図１２に示される例ではＪＦＥＴである。

図１３は、図１１に従うパワートランジスタ回路のさらなる変形を示す。図１３に従うパワートランジスタ回路は、並列に接続される図１１に示されるタイプの複数のカスコード回路を含む。これらのカスコード回路の各々は、パワートランジスタに直列に接続されるノーマリオンパワートランジスタ１０_１、１０_ｎ（図１３に示される例ではＪＦＥＴ）および低電圧ノーマリオフトランジスタ１３_１、１３_ｎ（図１３に示される例ではエンハンスメントＭＯＳＦＥＴ）を含む。エンハンスメントトランジスタ１３_１、１３_ｎは、各々同じ駆動信号Ｓｄｒｖを受信する。

図１１から図１３に示される例において、少なくとも１つのパワートランジスタ１０、１０_１－１０_ｎ全体の電圧の電圧レベルが、少なくとも１つのパワートランジスタのアバランシェ降伏電圧レベルに到達するように、パワートランジスタ回路１の第１の回路ノード１１と第２の回路ノード１２との間の電圧が増加するとき、少なくとも１つのパワートランジスタ１０、１０_１－１０_ｎは、アバランシェモードで動作する。一例によれば、電圧クランピング要素（図１１から図１３には示されない）は、少なくとも１つの（低電圧の）ノーマリオフトランジスタ１３の負荷経路に並列に接続される。電圧クランピング要素は、例えば、１つまたは複数のツェナーダイオードまたはＭＯＶを含んでもよい。電圧クランピング要素は、少なくとも１つのノーマリオフトランジスタ１３、１３_１－１３_ｎの負荷経路全体の電圧の電圧レベルが少なくとも１つのノーマリオフトランジスタ１３、１３_１－１３_ｎのアバランシェ降伏電圧レベル未満のままであるように、当該電圧をクランプするように構成され、その結果、少なくとも１つのノーマリオフトランジスタ１３、１３_１－１３_ｎは、アバランシェモードに入らない（一方、少なくとも１つのパワートランジスタ１０、１０_１－１０_ｎは、アバランシェモードで動作する）。

図７、図８および図１１から図１３に示される例の各々に従うパワートランジスタ回路１は、一方向に阻止するパワートランジスタ回路である。これは、第１の回路ノード１１と第２の回路ノード１２との間の電圧が、第１の極性を有するとき、パワートランジスタ回路１は、阻止するように構成され、第１の回路ノード１１と第２の回路ノード１２との間の電圧が、第１の極性の反対の第２の極性を有するとき、駆動信号Ｓｄｒｖから独立して導通することを含む。「第２の極性」は、図７から図８に従うパワートランジスタ１０、１０_１－１０_ｎ内のボディダイオードまたは低電圧ノーマリオフトランジスタ１３、１３_１－１３_ｎ内のボディダイオードを順バイアスさせ、その結果、これらのトランジスタは、それぞれの駆動信号Ｓｄｒｖから独立して導通する極性である。

しかしながら、パワートランジスタ回路１は、一方向に阻止するパワートランジスタ回路として実施されるものに限定されるものではなく、双方向に阻止するパワートランジスタ回路として実施されてもよい。双方向に阻止するパワートランジスタ回路１は、第１の回路ノード１１と第２の回路ノード１２との間の電圧の極性から独立して阻止するように構成されるパワートランジスタ回路である（電圧がアバランシェ降伏電圧レベルより低い限り）。

図１４は、双方向に阻止するパワートランジスタ回路１の一例を示す。この例では、パワートランジスタ回路１は、直列に接続される２つの双方向に阻止するノーマリオフトランジスタ１０_Ｉ、１０_ＩＩを含む。単なる説明のために、２つのノーマリオフトランジスタ１０_Ｉ、１０_ＩＩの各々は、エンハンスメントＭＯＳＦＥＴである。これらのＭＯＳＦＥＴ１０_Ｉ、１０_ＩＩの各々は、図１４に示される例においてそれぞれのダイオード記号によって表現されるボディダイオードを含む。２つのＭＯＳＦＥＴ１０_Ｉ、１０_ＩＩは、直列に接続されるので、ボディダイオードは、反直列に接続される。図１４を参照すると、これは、２つのＭＯＳＦＥＴ１０_Ｉ、１０_ＩＩのソースノードＳが接続されていることを含むことができる。一例によれば、図１４に図示したように、２つのＭＯＳＦＥＴ１０_Ｉ、１０_ＩＩの各々は、同じ駆動信号Ｓｄｒｖを受信する。

図１４に従うパワートランジスタ回路１は、２つのノーマリオフトランジスタ１０_Ｉ、１０_ＩＩのみを含むことに限定されるわけではないことに留意されたい。他の例（図示せず）によれば、双方向に阻止するパワートランジスタ回路は、並列に接続されるいくつかの第１のトランジスタおよび並列に接続されるいくつかの第２のトランジスタを含み、第１の並列回路内のボディダイオードおよび第２の並列回路内のボディダイオードが反直列構成であるように、第１のトランジスタを含む第１の並列回路は、第２のトランジスタを含む第２の並列回路に直列に接続される。

図１５は、制御回路５の一例を示す。図１５に示される例において、制御回路５は、論理回路５１、ドライバ５２およびゲート抵抗５３を含む。ドライバ５２は、駆動電圧Ｖｄｒｖに基づき、かつ、論理５１から受信する制御信号Ｓ５１に依存して、駆動信号Ｓｄｒｖを生成するように構成される。制御信号Ｓ５１は、例えば、論理信号であり、パワートランジスタ回路１がスイッチオンされるべきかまたはスイッチオフされるべきかを示す。ドライバ５２は、制御信号Ｓ５１に基づいて駆動信号Ｓｄｒｖを生成するように構成されるので、パワートランジスタ回路１は、パワートランジスタ回路１がスイッチオンされるべきであることを制御信号Ｓ５１が示すとき、スイッチオンし、パワートランジスタ回路１は、パワートランジスタ回路１がスイッチオフされるべきであることを制御信号Ｓ５１が示すとき、スイッチオフする。

ゲート抵抗５３は、ドライバ５２とパワートランジスタ回路１との間の回避不能な線抵抗に起因する。単なる説明のために、パワートランジスタ回路１は、図１５に示される例では、単一のパワーＭＯＳＦＥＴによって実施される。この場合、ゲート抵抗５３は、ドライバ５２とパワーＭＯＳＦＥＴ１０のゲートノードＧとの間の線抵抗に起因する。

必然的に、ＭＯＳＦＥＴでは、ゲートノードＧとドレインノードＤとの間にキャパシタンスが存在し、これは、通常、ゲートドレインキャパシタンスと呼ばれる。ＭＯＳＦＥＴがオフ状態であり、ＭＯＳＦＥＴ全体のドレインソース電圧が急速に増加するとき、ゲートドレインキャパシタンスに起因する、ドレインノードＤとゲートノードＧとの間の容量結合は、ゲートノードＧの電位を増加させ、その結果、ＭＯＳＦＥＴは、誤ってスイッチオンする場合がある。

図１６に示される一例に従って、１つまたは複数のｎ型エンハンスメントＭＯＳＦＥＴを含むパワートランジスタ回路１によって受信される駆動信号Ｓｄｒｖは、駆動信号のオフレベルが負電圧レベルであるように生成され、これは、ドレインソース電圧がアバランシェモードにおいて急速に増加するとき、パワーＭＯＳＦＥＴが誤ってスイッチオンするのを回避するのを助けることができる。一例によれば、駆動信号Ｓｄｒｖのオフレベルは、－２Ｖと－８Ｖとの間から選択されるので、オフレベルの大きさは、２Ｖと８Ｖとの間にある。

上述した態様のいくつかは、以下、番号をつけられた例を参照してまとめられる。

（例１）方法であって、方法は、電子回路内のパワートランジスタ回路をスイッチオフするステップを含み、電子回路は、電源と負荷回路との間に接続される電源、負荷回路およびパワートランジスタ回路を含み、パワートランジスタ回路をスイッチオフするステップは、パワートランジスタ回路内に含まれる少なくとも１つのパワートランジスタをアバランシェモードで動作させるステップを含み、その結果、パワートランジスタ回路をスイッチオフするステップの前に電子回路内に蓄積されたエネルギーの少なくとも一部は、少なくとも１つのパワートランジスタ内で消費される、方法。

（例２）少なくとも１つのパワートランジスタは、正確に１つのパワートランジスタを含む、例１の方法。

（例３）少なくとも１つのパワートランジスタは、２つ以上のパワートランジスタを含む、例１の方法。

（例４）少なくとも１つのパワートランジスタは、ノーマリオフトランジスタである、例１から３のいずれかの方法。

（例５）ノーマリオフトランジスタは、ＭＯＳＦＥＴである、例４の方法。

（例６）少なくとも１つのパワートランジスタは、ノーマリオントランジスタである、例１から３のいずれかの方法。

（例７）ノーマリオントランジスタは、ＪＦＥＴである、例６の方法。

（例８）少なくとも１つのパワートランジスタは、スーパージャンクショントランジスタである、例１から７のいずれかの方法。

（例９）少なくとも１つのパワートランジスタは、シリコンベースまたは炭化ケイ素ベースのパワートランジスタのうちの１つである、例１から８のいずれかの方法。

（例１０）パワートランジスタ回路は、電源に接続されている第１の回路ノードと、負荷回路に接続されている第２の回路ノードと、を含み、少なくとも１つのパワートランジスタは、負荷経路を含み、少なくとも１つのパワートランジスタの負荷経路は、第１の回路ノードと第２の回路ノードとの間に直接接続される、例１から９のいずれかの方法。

（例１１）パワートランジスタ回路は、電源に接続されている第１の回路ノードと、負荷回路に接続されている第２の回路ノードと、を含み、少なくとも１つのパワートランジスタは、カスコード回路内に含まれ、カスコード回路は、少なくとも１つのパワートランジスタに加えて、さらなるトランジスタを含み、カスコード回路は、第１の回路ノードと第２の回路ノードとの間に直接接続されている、例１から９のいずれかの方法。

（例１２）電子回路およびパワートランジスタ回路の両方は、少なくとも１つのパワートランジスタ全体の電圧を、少なくとも１つのパワートランジスタのアバランシェ降伏電圧レベルより低い電圧レベルにクランプするように構成されるクランプ回路を欠いている、例１から１１のいずれかの方法。

（例１３）電子回路は、パワートランジスタ回路に並列に接続されているクランプ要素を含み、少なくとも１つのパワートランジスタがアバランシェモードで動作していた後、クランプ要素は、導通し、パワートランジスタ回路全体の電圧を少なくとも１つのパワートランジスタのアバランシェ降伏電圧レベルより低い電圧レベルにクランプするように構成される、例１から１１のいずれかの方法。

（例１４）電源は、直流電圧を提供するように構成され、少なくとも１つのパワートランジスタは、アバランシェ降伏電圧レベルを有し、少なくとも１つのパワートランジスタは、少なくとも１つのパワートランジスタの負荷経路全体の電圧がアバランシェ降伏電圧レベルに到達するとき、アバランシェモードで動作し、少なくとも１つのパワートランジスタは、アバランシェ降伏電圧レベルが直流電圧の電圧レベルの１２０％と１５０％との間にあるように、直流電圧に適合される、例１から１３のいずれかの方法。

（例１５）パワートランジスタ回路をスイッチオフするステップは、少なくとも１つのパワートランジスタのゲートノードとソースノードとの間のオフレベルを有する駆動電圧を印加するステップを含み、オフレベルの極性は、少なくとも１つのパワートランジスタをスイッチオンするように構成されるオンレベルの極性の反対である、例１から１４のいずれかの方法。

（例１６）オフレベルの大きさは、２Ｖと８Ｖとの間にある、例１５の方法。

（例１７）パワートランジスタ回路をスイッチオフするステップは、駆動回路によって、少なくとも１つのパワートランジスタのゲートノードとソースノードとの間のオフレベルを有する駆動電圧を印加するステップを含み、駆動回路の出力とゲートノードとの間の抵抗は、１０オーム未満である、例１から１６のいずれかの方法。

（例１８）電子回路内の全体のインダクタンスは、２０ミリヘンリー未満である、例１から１７のいずれかの方法。

（例１９）パワートランジスタ回路のスイッチング周波数は、１Ｈｚ未満である、例１から１８のいずれかの方法。

（例２０）パワートランジスタ回路をスイッチオフすることと、パワートランジスタ回路を再びスイッチオンすることと、の間の時間遅延は、１秒より長い、例１から１９のいずれかの方法。

Claims (15)

1. 方法であって、
   前記方法は、電子回路内のパワートランジスタ回路（１）をスイッチオフするステップを含み、
   前記電子回路は、電源（２）と、負荷回路（３）と、前記電源（２）と前記負荷回路（３）との間に接続されている前記パワートランジスタ回路（１）と、を備え、
   前記パワートランジスタ回路（１）をスイッチオフするステップは、前記パワートランジスタ回路（１）内に含まれる少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）をアバランシェモードで動作させるステップを含み、その結果、前記パワートランジスタ回路（１）をスイッチオフするステップの前に前記電子回路内に蓄積されたエネルギーの少なくとも一部は、前記少なくとも１つのパワートランジスタ内で消費される、
   方法。
2. 前記少なくとも１つのパワートランジスタは、正確に１つのパワートランジスタ（１０）を備える、
   請求項１に記載の方法。
3. 前記少なくとも１つのパワートランジスタは、２つ以上のパワートランジスタ（１０_１、１０_ｎ）を備える、
   請求項１に記載の方法。
4. 前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）は、ノーマリオフトランジスタである、
   請求項１から３のいずれかに記載の方法。
5. 前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）は、ノーマリオントランジスタである、
   請求項１から３のいずれかに記載の方法。
6. 前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）は、スーパージャンクショントランジスタである、
   請求項１から５のいずれかに記載の方法。
7. 前記パワートランジスタ回路（１）は、前記電源（２）に接続されている第１の回路ノード（１１）と、前記負荷回路（３）に接続されている第２の回路ノード（１２）と、を備え、
   前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_２）は、負荷経路を備え、
   前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_２）の前記負荷経路は、前記第１の回路ノード（１１）と前記第２の回路ノード（１２）との間に直接接続されている、
   請求項１から６のいずれかに記載の方法。
8. 前記パワートランジスタ回路（１）は、前記電源（２）に接続されている第１の回路ノード（１１）と、前記負荷回路（３）に接続されている第２の回路ノード（１２）と、を備え、
   前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_２）は、カスコード回路内に含まれ、
   前記カスコード回路は、前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_２）に加えて、さらなるトランジスタ（１４；１４_１、１４_２）を備え、
   前記カスコード回路は、前記第１の回路ノード（１１）と前記第２の回路ノード（１２）との間に直接接続されている、
   請求項１から６のいずれかに記載の方法。
9. 前記電子回路および前記パワートランジスタ回路（１）の両方は、前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_２）全体の電圧を、前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_２）のアバランシェ降伏電圧レベルより低い電圧レベルにクランプするように構成されるクランプ回路を欠いている、
   請求項１から８のいずれかに記載の方法。
10. 前記電子回路は、前記パワートランジスタ回路（１）に並列に接続されているクランプ要素（７）を含み、
    前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_２）が前記アバランシェモードで動作していた後、前記クランプ要素（７）は、導通し、前記パワートランジスタ回路（１）全体の電圧（Ｖ１）を前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_２）のアバランシェ降伏電圧レベルより低い電圧レベルにクランプするように構成される、
    請求項１から８のいずれかに記載の方法。
11. 前記電源（２）は、直流電圧（Ｖ２）を提供するように構成され、
    前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）は、アバランシェ降伏電圧レベルを有し、前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）は、前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）の負荷経路全体の電圧（Ｖ１）が前記アバランシェ降伏電圧レベルに到達するとき、前記アバランシェモードで動作し、
    前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）は、前記アバランシェ降伏電圧レベルが前記直流電圧（Ｖ２）の電圧レベルの１２０％と１５０％との間にあるように、前記直流電圧（Ｖ２）に適合される、
    請求項１から１０のいずれかに記載の方法。
12. 前記パワートランジスタ回路（１）をスイッチオフするステップは、前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）のゲートノード（Ｇ）とソースノード（Ｓ）との間のオフレベルを有する駆動電圧（Ｓ５）を印加するステップを含み、
    前記オフレベルの極性は、前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）をスイッチオンするように構成されるオンレベルの極性の反対である、
    請求項１から１１のいずれかに記載の方法。
13. 前記パワートランジスタ回路（１）をスイッチオフするステップは、駆動回路（５２）によって、前記少なくとも１つのパワートランジスタ（１０；１０_１、１０_ｎ）のゲートノード（Ｇ）とソースノード（Ｓ）との間のオフレベルを有する駆動電圧（Ｓ５）を印加するステップを含み、
    前記駆動回路（５２）の出力と前記ゲートノード（Ｇ）との間の抵抗は、１０オーム未満である、
    請求項１から１２のいずれかに記載の方法。
14. 前記パワートランジスタ回路（１）のスイッチング周波数は、１Ｈｚ未満である、
    請求項１から１３のいずれかに記載の方法。
15. 前記パワートランジスタ回路（１）をスイッチオフすることと、前記パワートランジスタ回路（１）を再びスイッチオンすることと、の間の時間遅延は、１秒より長い、
    請求項１から１４のいずれかに記載の方法。

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