JP2023139733A - スイッチ装置およびスイッチ装置の制御方法 - Google Patents

Abstract

【課題】パケットの転送経路情報を保持するキャッシュのキャッシュミスを減らすことで、パケットの中継性能の低下を抑制する。【解決手段】スイッチ装置は、パケットの転送制御機能の少なくとも一部が仮想スイッチから転送制御回路にオフロードされたスイッチ装置であって、前記転送制御回路は、メモリに保持されたパケットの転送経路情報のうちの少なくともいずれかの転送経路情報を保持するキャッシュと、受信したパケットの転送経路を、前記キャッシュに保持された転送経路情報を使用して決定する経路制御部と、受信したパケットに対応する転送経路情報が前記キャッシュに保持されていない場合、前記対応する転送経路情報を含む複数の転送経路情報を前記メモリから読み出して前記キャッシュに格納するプリフェッチ制御部と、を有する。【選択図】図１

Description

本発明は、スイッチ装置およびスイッチ装置の制御方法に関する。

ハイブリッドＩＰ通信システムにおいて、ＩＰパケット通信装置のローカル構成管理装置は、ローカルＩＰパケット転送テーブルを生成し、生成したローカルＩＰパケット転送テーブルをキャッシュ情報として保持する（例えば、特許文献１参照）。また、ネットワークシステムに含まれるキャッシュサーバは、自動キャッシュ更新動作またはリンク先読み動作等を行うのに適した経路を求め、求めた経路を使用して自動キャッシュ更新動作またはリンク先読み動作等を行う（例えば、特許文献２参照）。自立ネットワークにおいてパケットのルーティングを制御するルーティング制御システムは、フォワーディング情報ベース（ＦＩＢ）を、ＲＡＭとデータパケットプロセッサのキャッシュとに記憶する（例えば、特許文献３参照）。

特開２０００－２４４５６５号公報 特開２００２－４４１３８号公報 特表２０１７－５１０１９７号公報

例えば、フォワーディング情報ベース（以下、ＦＩＢ）の一部をキャッシュに記憶する場合、ＦＩＢを取得する時間が削減可能である。しかしながら、取得したいＦＩＢがキャッシュに記憶されていない場合、キャッシュミスを判定した後にＲＡＭにアクセスしてＦＩＢが取得されるため、ＦＩＢの取得効率が低下し、パケットの中継性能が低下する。さらに、例えば、ＲＡＭへのアクセスが続くことで、ＦＩＢのアクセス要求を保持するリクエストキューが満杯になった場合、後続のパケットが破棄されるため、パケットの中継性能がさらに低下する。

１つの側面では、本発明は、パケットの転送経路情報を保持するキャッシュのキャッシュミスを減らすことで、パケットの中継性能の低下を抑制することを目的とする。

一つの観点によれば、スイッチ装置は、パケットの転送制御機能の少なくとも一部が仮想スイッチから転送制御回路にオフロードされたスイッチ装置であって、前記転送制御回路は、メモリに保持されたパケットの転送経路情報のうちの少なくともいずれかの転送経路情報を保持するキャッシュと、受信したパケットの転送経路を、前記キャッシュに保持された転送経路情報を使用して決定する経路制御部と、受信したパケットに対応する転送経路情報が前記キャッシュに保持されていない場合、前記対応する転送経路情報を含む複数の転送経路情報を前記メモリから読み出して前記キャッシュに格納するプリフェッチ制御部と、を有する。

パケットの転送経路情報を保持するキャッシュのキャッシュミスを減らすことで、パケットの中継性能の低下を抑制することができる。

一実施形態におけるスイッチ装置を含む情報処理装置の一例を示すブロック図である。 図１のスイッチ装置の動作の一例を示す動作シーケンス図である。 図１のスイッチ装置の動作の別の例を示す動作シーケンス図である。 別の実施形態におけるスイッチ装置を含む情報処理装置の一例を示すブロック図である。 図４のメモリおよびキャッシュに保持されるＦＩＢ情報の一例を示す説明図である。 図４の中継制御部の一例を示すブロック図である。 図６のパケット変換部の一例を示すブロック図である。 図６のプリフェッチ制御部の一例を示すブロック図である。 図８のプリフェッチ制御部の発行履歴キューの更新動作の一例を示す説明図である。 図６のメタテーブル生成部により生成されるメタテーブルの一例を示す説明図である。 図６のＦＩＢ制御部の一例を示すブロック図である。 図６の中継制御部の動作の一例を示す説明図である。 図６の中継制御部の動作の別の例を示す説明図である。

以下、図面を参照して、実施形態が説明される。

図１は、一実施形態におけるスイッチ装置を含む情報処理装置の一例を示す。図１に示すスイッチ装置３００は、サーバ１００に搭載されるＣＰＵ（Central Processing Unit）２００により実現される仮想スイッチ３１０および転送制御回路３２０を有する。

例えば、スイッチ装置３００は、ネットワークスイッチである。なお、サーバ１００は、情報処理装置の一例であり、ＣＰＵ２００は、演算処理装置の一例である。なお、他のコンピュータ装置が、サーバ１００の代わりに適用されてもよく、他のプロセッサが、ＣＰＵ２００の代わりに適用されてもよい。

スイッチ装置３００は、パケットＰＣＫＴの転送制御機能の少なくとも一部を仮想スイッチ３１０から転送制御回路３２０（すなわち、ハードウェア）にオフロードすることにより構築される。特に限定されないが、転送制御回路３２０は、サーバ１００に搭載されるＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）等のロジックデバイスにより実現される。

ＣＰＵ２００は、プログラムを実行することにより、仮想スイッチ３１０および仮想マシン２１０として動作可能である。例えば、仮想スイッチ３１０は、パケットＰＣＫＴの仮想マシン２１０等への転送を制御する機能のうち、パケットＰＣＫＴの転送経路の決定に使用される転送経路情報をメモリ４００に登録または更新する機能を有する。特に限定されないが、例えば、転送経路情報は、フォワーディング情報ベース（ＦＩＢ）でもよい。

例えば、メモリ４００は、サーバ１００に搭載されるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等である。例えば、転送経路情報は、パケットＰＣＫＴまたはパケットＰＣＫＴを受信する図示しないポートに対応して、メモリ４００およびキャッシュ３４０に保持される。

転送制御回路３２０は、プリフェッチ制御部３３０、キャッシュ３４０および経路制御部３５０を有する。プリフェッチ制御部３３０は、受信したパケットＰＣＫＴに対応する転送経路情報を含む複数の転送経路情報をメモリ４００から読み出す複数の読み出し要求を発行し、メモリ４００から転送される複数の転送経路情報をキャッシュ３４０に格納する。

例えば、プリフェッチ制御部３３０は、転送制御回路３２０が受信したパケットＰＣＫＴに対応する転送経路情報がキャッシュ３４０に保持されていない場合、複数の読み出し要求をメモリ４００に発行する。また、プリフェッチ制御部３３０は、転送制御回路３２０が受信したパケットＰＣＫＴに対応する転送経路情報がキャッシュ３４０に保持されている場合、複数の読み出し要求のメモリ４００への発行を抑止する。これにより、プリフェッチ制御部３３０による無駄なプリフェッチを抑制することができる。

キャッシュ３４０は、プリフェッチ制御部３３０がメモリ４００からプリフェッチした複数の転送経路情報および経路制御部３５０がメモリ４００から読み出した転送経路情報を保持する。そして、キャッシュ３４０は、メモリ４００に保持された複数の転送経路情報の少なくとも一部を保持する。

経路制御部３５０は、受信したパケットＰＣＫＴの転送経路をキャッシュ３４０に保持された転送経路情報を使用して決定する。経路制御部３５０は、受信したパケットＰＣＫＴに対応する転送経路情報がキャッシュ３４０に保持されていない場合、受信したパケットＰＣＫＴに対応する転送経路情報をメモリ４００から読み出す読み出し要求をメモリ４００に発行する。

例えば、受信したパケットＰＣＫＴに対応する転送経路情報が読み出し要求に応答してキャッシュ３４０に格納されるまで、キャッシュ３４０は、当該パケットＰＣＫＴに対応する転送経路情報に対してキャッシュミス状態である。経路制御部３５０は、当該パケットＰＣＫＴの転送経路を決定するときに、キャッシュ３４０がキャッシュミス状態の場合、メモリ４００に読み出し要求を発行する。

この実施形態では、プリフェッチ制御部３３０は、受信したパケットＰＣＫＴ以外のパケットＰＣＫＴに対応する転送経路情報をメモリ４００からプリフェッチしてキャッシュ３４０に格納する。これにより、経路制御部３５０がパケットＰＣＫＴの転送経路を決定するときにキャッシュ３４０がキャッシュミス状態である頻度を低減することができる。この結果、スイッチ装置３００によるパケットＰＣＫＴの中継性能の低下を抑制することができる。

図２は、図１のスイッチ装置３００の動作シーケンスの一例を示す。すなわち、図２は、スイッチ装置３００の制御方法の一例を示す。図２では、転送制御回路３２０が受信するパケットＰＣＫＴ１、ＰＣＫＴ２の転送経路の決定に使用される転送経路情報は、互いに同じであるとする。また、パケットＰＣＫＴ１、ＰＣＫＴ２の転送経路の決定に使用される転送経路情報は、パケットＰＣＫＴ１を受信する前に仮想スイッチ３１０からメモリ４００に登録または更新されているとする（図２（ａ））。

また、図２は、転送制御回路３２０がパケットＰＣＫＴ（ＰＣＫＴ１、ＰＣＫＴ２）を受信した場合のプリフェッチ制御部３３０の動作を示す。プリフェッチ制御部３３０は、例えば、サーバ１００の外部からのパケットＰＣＫＴ１の受信に基づいて、パケットＰＣＫＴ１に対応する転送経路情報がキャッシュ３４０に保持されていないことを判定する（キャッシュミス、図２（ｂ）、（ｃ））。

プリフェッチ制御部３３０は、キャッシュミスの判定に基づいて、パケットＰＣＫＴ１に対応する転送経路情報と、他の転送経路情報とをメモリ４００からキャッシュ３４０に転送するための複数のメモリアクセス要求ＭＲＥＱをメモリ４００に発行する（図２（ｄ））。メモリ４００は、複数のメモリアクセス要求ＭＲＥＱに応答して複数の転送経路情報をキャッシュ３４０に転送する（図２（ｅ））。メモリアクセス要求ＭＲＥＱは、読み出し要求の一例である。

このように、プリフェッチ制御部３３０は、受信したパケットＰＣＫＴ１に対応する転送経路情報に加えて、他の少なくとも１つの転送経路情報をプリフェッチする。これにより、パケットＰＣＫＴ１に対応する転送経路情報がキャッシュヒット状態になるだけでなく、他の少なくとも１つの転送経路情報をキャッシュヒット状態にすることができる。

なお、図２では、プリフェッチ制御部３３０は、複数のメモリアクセス要求ＭＲＥＱをメモリ４００に発行している。しかしながら、メモリ４００がバースト転送機能を有する場合、プリフェッチ制御部３３０は、バースト転送用の１つのメモリアクセス要求ＭＲＥＱをメモリ４００に発行してもよい。

なお、図２にはプリフェッチ制御部３３０による転送経路情報のプリフェッチ動作を示しているが、実際には、図１の経路制御部３５０は、受信したパケットＰＣＫＴ１の転送動作を実施する。経路制御部３５０は、受信したパケットＰＣＫＴ１に対応する転送経路情報がキャシュ３４０に格納されている場合、キャッシュ３４０から読み出した転送経路情報に基づいてパケットＰＣＫＴの転送経路を決定する。そして、経路制御部３５０は、決定した転送経路にパケットＰＣＫＴ１を転送する。

一方、受信したパケットＰＣＫＴ１に対応する転送経路情報がキャシュ３４０に格納されていない場合、経路制御部３５０は、受信したパケットＰＣＫＴ１に対応する転送経路情報をメモリ４００からキャッシュ３４０に転送させるメモリアクセス要求をメモリ４００に発行する。

この後、プリフェッチ制御部３３０は、例えば、サーバ１００の外部からのパケットＰＣＫＴ２の受信に基づいて、パケットＰＣＫＴ２に対応する転送経路情報がキャッシュ３４０に保持されていることを検出する（キャッシュヒット、図２（ｆ）、（ｇ））。このため、プリフェッチ制御部３３０は、パケットＰＣＫＴ２に対応する転送経路情報をメモリ４００からキャッシュ３４０に転送するためのメモリアクセス要求ＭＲＥＱを発行しない。これにより、プリフェッチ制御部３３０による無駄なプリフェッチを抑制することができる。

図３は、図１のスイッチ装置３００の動作シーケンスの別の例を示す。すなわち、図３は、スイッチ装置３００の制御方法の別の例を示す。図３においても、転送制御回路３２０が受信するパケットＰＣＫＴ１、ＰＣＫＴ２の転送経路の決定に使用される転送経路情報は、互いに同じであるとする。また、図３においても、パケットＰＣＫＴ１、ＰＣＫＴ２の転送経路の決定に使用される転送経路情報は、パケットＰＣＫＴ１を受信する前に仮想スイッチ３１０からメモリ４００に登録または更新されているとする（図３（ａ））。

図３は、転送制御回路３２０がパケットＰＣＫＴ（ＰＣＫＴ１、ＰＣＫＴ２）を受信した場合の経路制御部３５０の動作を示す。経路制御部３５０は、例えば、サーバ１００の外部からパケットＰＣＫＴ１を受信する（図３（ｂ））。経路制御部３５０は、受信したパケットＰＣＫＴ１に対応する転送経路情報がキャッシュ３４０に保持されていないことを検出する（キャッシュミス、図３（ｃ））。

このため、経路制御部３５０は、パケットＰＣＫＴ１に対応する転送経路情報をメモリ４００からキャッシュ３４０に転送するためのメモリアクセス要求ＭＲＥＱをメモリ４００に発行する（図３（ｄ））。メモリ４００は、メモリアクセス要求ＭＲＥＱに応答して、パケットＰＣＫＴ１に対応する転送経路情報をキャッシュ３４０に転送する（図３（ｅ））。

経路制御部３５０は、パケットＰＣＫＴ１に対応してメモリ４００からキャッシュ３４０に転送される転送経路情報を受信する（図３（ｆ））。そして、経路制御部３５０は、受信した転送経路情報に基づいて、パケットＰＣＫＴ１の転送経路を決定する。図３に示す例では、パケットＰＣＫＴ１の転送経路は、仮想マシン２１０のいずれかを含む。このため、経路制御部３５０は、仮想マシン２１０のいずれかにパケットＰＣＫＴ１を転送する（図３（ｇ））。なお、経路制御部３５０は、パケットＰＣＫＴ１に対応する転送経路情報がキャッシュ３４０に保持されていない場合、メモリアクセス要求ＭＲＥＱをメモリ４００に発行した後、パケットＰＣＫＴ１を保留またはキャンセルしてもよい。

この後、経路制御部３５０は、例えば、サーバ１００の外部からパケットＰＣＫＴ２を受信する（図３（ｈ））。経路制御部３５０は、受信したパケットＰＣＫＴ２に対応する転送経路情報がキャッシュ３４０に保持されていることを検出する（キャッシュヒット、図３（ｉ））。

このため、経路制御部３５０は、パケットＰＣＫＴ２に対応する転送経路情報をキャッシュ３４０から読み出す（図３（ｊ））。そして、経路制御部３５０は、キャッシュ３４０から読み出した転送経路情報に基づいて、パケットＰＣＫＴ２の転送経路を決定する。図３に示す例では、パケットＰＣＫＴ２の転送経路は、仮想マシン２１０のいずれかを含むため、経路制御部３５０は、仮想マシン２１０のいずれかにパケットＰＣＫＴ２を転送する（図３（ｋ））。

以上、この実施形態では、プリフェッチ制御部３３０は、受信したパケットＰＣＫＴに対応する転送経路情報に加えて、他の転送経路情報をメモリ４００からプリフェッチしてキャッシュ３４０に格納する。これにより、経路制御部３５０がパケットＰＣＫＴの転送経路を決定するときにキャッシュ３４０がキャッシュミス状態である頻度を低減することができる。

キャッシュ３４０のヒット率が向上するため、経路制御部３５０による転送経路情報の取得に掛かるレイテンシを短縮することができる。この結果、スイッチ装置３００によるパケットＰＣＫＴの中継性能の低下を抑制することができる。

また、プリフェッチ制御部３３０は、受信したパケットＰＣＫＴに対応する転送経路情報がキャッシュ３４０に保持されている場合、メモリ４００にメモリアクセス要求ＭＲＥＱを発行しない。これにより、プリフェッチ制御部３３０による無駄なプリフェッチを抑制することができる。

図４は、別の実施形態におけるスイッチ装置を含む情報処理装置の一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。図４に示すスイッチ装置３００Ａは、サーバ１００Ａに搭載されるＣＰＵ２００Ａが実行するプログラムにより実現される仮想スイッチ３１０Ａと、ハードウェアにより実現される中継制御部３２０Ａとを有する。

例えば、スイッチ装置３００は、ネットワークスイッチである。なお、サーバ１００Ａは、情報処理装置の一例であり、ＣＰＵ２００Ａは、演算処理装置の一例である。なお、他のコンピュータ装置が、サーバ１００Ａの代わりに適用されてもよく、他のプロセッサが、ＣＰＵ２００Ａの代わりに適用されてもよい。

仮想スイッチ３１０Ａは、ＣＰＵ２００Ａが実行するプログラムにより実現される。スイッチ装置３００Ａは、パケットＰＣＫＴの転送制御機能の少なくとも一部を、ソフトウェアで実現される仮想スイッチ３１０Ａからハードウェアで実現される中継制御部３２０Ａにオフロードすることにより構築される。特に限定されないが、中継制御部３２０Ａは、サーバ１００Ａに搭載されるＦＰＧＡまたはＡＳＩＣ等のロジックデバイスにより実現される。

特に限定されないが、例えば、スイッチ装置３００Ａは、分散仮想マルチレイヤスイッチのオープンソース実装であるＯＶＳ（Open vSwitch；登録商標）アクセラレーションとしてサーバ１００Ａに実装される。例えば、仮想スイッチ３１０Ａは、ＯＶＳ／ＤＰＤＫ（Data Plane Development Kit）を使用して構築されてもよい。ＤＰＤＫは、高速パケット処理用ライブラリである。

ＣＰＵ２００Ａは、プログラムを実行することにより、仮想スイッチ３１０Ａ、仮想マシン２１０および仮想ネットワークインタフェースカードＶＮＩＣとして動作可能である。以下では、仮想ネットワークインタフェースカードＶＮＩＣは、単にＶＮＩＣとも称される。

中継制御部３２０Ａは、プリフェッチ制御部３３０Ａ、キャッシュ３４０、ＦＩＢ（Forwarding Information Base）制御部３５０Ａおよび内部ポートＩＰＴを有し、外部ポートＥＰＴに接続される。なお、サーバ１００Ａは、複数の外部ポートＥＰＴを有してもよい。中継制御部３２０Ａの内部ポートＩＰＴは、仮想スイッチ３１０ＡのＶＮＩＣまたは仮想マシン２１０のＶＮＩＣに接続される。中継制御部３２０Ａは、転送制御回路の一例である。ＦＩＢ制御部３５０Ａは、経路制御部の一例である。

プリフェッチ制御部３３０Ａは、受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュ３４０に保持されていない場合、受信したパケットＰＣＫＴに対応するＦＩＢ情報を含む複数のＦＩＢ情報をメモリ４００から読み出す。プリフェッチ制御部３３０Ａは、メモリ４００から読み出された複数のＦＩＢ情報は、キャッシュ３４０に格納される。例えば、ＦＩＢ情報は、後述するＫＥＹ情報およびＡＣＴＩＯＮ情報を含む。ＦＩＢ情報については、図６で説明される。

ＦＩＢ制御部３５０Ａは、例えば、外部ポートＥＰＴまたは内部ポートＩＰＴを介して受信したパケットＰＣＫＴの転送経路をキャッシュ３４０に保持されたＦＩＢ情報を使用して決定する。ＦＩＢ制御部３５０Ａは、受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュ３４０に保持されていない場合、受信したパケットＰＣＫＴに対応するＦＩＢ情報をメモリ４００から読み出す。ＦＩＢ制御部３５０Ａは、メモリ４００から読み出したＦＩＢ情報を使用してパケットＰＣＫＴの転送経路を決定し、メモリ４００から読み出したＦＩＢ情報をキャッシュ３４０に格納する。

図５は、図４のメモリ４００およびキャッシュ３４０に保持されるＦＩＢ情報の一例を示す。メモリ４００およびキャッシュ３４０は、例えば、ＦＩＢ制御部３５０Ａが受信するパケットＰＣＫＴ毎にＦＩＢ情報を保持する複数の記憶領域を有する。

ＦＩＢ情報は、ＫＥＹ情報が格納されるＫＥＹ領域とＡＣＴＩＯＮ情報が格納されるＡＣＴＩＯＮ領域とを含む。ＫＥＹ情報は、パケットＰＣＫＴに依存しない共通部分と、パケットＰＣＫＴに固有の固有部分とを含む。例えば、固有部分には、パケットプロトコルまたはパケットタイプ等の情報が格納される。共通部分には、固有部分に格納されるパケットプロトコル等の情報に対応する情報が格納される。

ＡＣＴＩＯＮ情報は、コードＣＯＤＥおよび複数のデータ領域ＤＴ（ＤＴ１、ＤＴ２、...）を含む。例えば、コードＣＯＤＥは、図１１に示すマッチアクション部３５３Ａが選択可能なＡＣＴＩＯＮ情報の数に対応するビット数を有する。コードＣＯＤＥの各ビットは、複数のＡＣＴＩＯＮ情報のそれぞれに割り当てられる。各データ領域ＤＴには、コードＣＯＤＥにおいて、例えば"１"にセットされたビットに対応するＡＣＴＩＯＮ情報がそれぞれ格納される。特に限定されないが、複数のデータ領域ＤＴには、コードＣＯＤＥにおいて"１"にセットされたビット順にＡＣＴＩＯＮ情報が格納される。

これにより、コードＣＯＤＥのビット値により、有効なデータ領域ＤＴを検出することができ、有効なデータ領域ＤＴに入っているＡＣＴＩＯＮ情報の仕様を判別することができる。マッチアクション部３５３Ａが選択可能な複数のＡＣＴＩＯＮ情報は、パケットＰＣＫＴのヘッダに格納される転送制御情報またはパケットＰＣＫＴの転送先で使用するパケットＰＣＫＴの制御情報である。例えば、データ領域に格納されるＡＣＴＩＯＮ情報として、パケットＰＣＫＴの転送元アドレスの設定、パケットＰＣＫＴの転送先アドレスの設定またはパケットＰＣＫＴのドロップの指示等がある。

図６は、図４の中継制御部３２０Ａの一例を示す。中継制御部３２０Ａは、図４に示したプリフェッチ制御部３３０Ａ、キャッシュ３４０およびＦＩＢ制御部３５０Ａに加えて、パケット変換部３２１Ａ、メタテーブル生成部３２２ＡおよびレジスタＲＥＧ０を有する。

パケット変換部３２１Ａは、中継制御部３２０Ａが受信するパケットＰＣＫＴからパケットＰＣＫＴの識別に使用する論理ポート番号ＬＰＴ－ＩＤを生成し、生成した論理ポート番号ＬＰＴ－ＩＤをパケットＰＣＫＴとともにメタテーブル生成部３２２Ａに出力する。また、パケット変換部３２１Ａは、生成した論理ポート番号ＬＰＴ－ＩＤをプリフェッチ要求ＰＲＲＥＱ０としてプリフェッチ制御部３３０Ａに出力する。パケット変換部３２１Ａの例は、図７に示される。

メタテーブル生成部３２２Ａは、中継制御部３２０Ａが受信するパケットＰＣＫＴから例えば、パケットヘッダに格納する情報を抜き出して、パケットＰＣＫＴ毎にメタテーブルを生成する。メタテーブルには、論理ポート番号ＬＰＴ－ＩＤが含まれる。

メタテーブル生成部３２２Ａは、プリフェッチ制御部３３０Ａからマッチ情報ＰＲＭＣＨを受信した場合、受信するパケットＰＣＫＴに対応して生成したメタテーブルにマッチ情報ＰＲＭＣＨを格納する。また、メタテーブル生成部３２２Ａは、ＦＩＢ制御部３５０Ａから発行済み情報ＰＲＯＫを受信した場合、受信するパケットＰＣＫＴに対応して生成したメタテーブルに発行済み情報ＰＲＯＫを格納する。

そして、メタテーブル生成部３２２Ａは、生成したメタテーブルに含まれるメタテーブル情報ＭＴＩＮＦを、受信したパケットＰＣＫＴとともにＦＩＢ制御部３５０Ａに出力する。メタテーブル生成部３２２Ａにより生成されるメタテーブルＭＴＴＢＬについては、図１０で説明される。

ＦＩＢ制御部３５０Ａは、キャッシュ３４０またはメモリ４００において、受信したパケットＰＣＫＴに対応するＦＩＢ情報を保持している領域を示すアドレスを、メタテーブル情報ＭＴＩＮＦに基づいて計算する。

ＦＩＢ制御部３５０Ａは、受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュ３４０に保持されている場合、キャッシュ３４０からＦＩＢ情報を読み出す。ＦＩＢ制御部３５０Ａは、受信したパケットＰＣＫＴに対応するＦＩＢ情報がメモリ４００に保持されている場合、メモリ４００からＦＩＢ情報を読み出す。

そして、ＦＩＢ制御部３５０Ａは、読み出したＦＩＢ情報に含まれるＫＥＹ情報と、パケットＰＣＫＴに含まれるＫＥＹ情報とが一致するか否かを判定する。ＦＩＢ制御部３５０Ａは、ＫＥＹ情報が一致する場合、キャッシュ３４０またはメモリ４００から読み出したＡＣＴＩＯＮ情報にしたがって、パケットヘッダを生成し、生成したパケットヘッダを含むパケットＰＣＫＴを転送先に転送する。

また、ＦＩＢ制御部３５０Ａは、書き込みアクセス要求ＵＰＤＴをレジスタＲＥＧ０を介して仮想スイッチ３１０Ａ（ＣＰＵ２００Ａ）から受信した場合、メモリ４００およびキャッシュ３４０に保持されているＦＩＢ情報の更新処理を実施する。仮想スイッチ３１０Ａは、ＦＩＢ情報をメモリ４００に書き込む場合、書き込みアクセス要求ＵＰＤＴを示すデータをレジスタＲＥＧ０に書き込む（ＲＥＧ－ＷＲ）。

図７は、図６のパケット変換部３２１Ａの一例を示す。パケット変換部３２１Ａは、レジスタＲＥＧ１、ＲＥＧ２およびセレクタＳＥＬ１、ＳＥＬ２を有する。レジスタＲＥＧ１、ＲＥＧ２が保持する値は、図４の仮想スイッチ３１０Ａにより設定される。この場合、レジスタＲＥＧ１、ＲＥＧ２が保持する値は、図６のレジスタＲＥＧ０を介して設定されてもよい。

レジスタＲＥＧ１は、外部ポートＥＰＴおよび内部ポートＩＰＴのそれぞれに対応する物理ポートＩＤの生成に使用するオフセット値ＰＯＲＴ－ＩＤ－ＯＦＳＴを保持する。セレクタＳＥＬ１は、例えば、パケットＰＣＫＴを受信した外部ポートＥＰＴまたは内部ポートＩＰＴの識別番号にオフセット値ＰＯＲＴ－ＩＤ－ＯＦＳＴを加えることで物理ポートＩＤを生成し、生成した物理ポートＩＤをセレクタＳＥＬ２に出力する。すなわち、セレクタＳＥＬ１は、パケットＰＣＫＴを受信した外部ポートＥＰＴまたは内部ポートＩＰＴに対応する物理ポートＩＤ（番号で示される）を選択する。

レジスタＲＥＧ２は、物理ポートＩＤ毎に値ＰＯＲＴ－ＭＡＰｘ（ｘは０からｎ＋１のｎ個の整数のいずれか）を保持する。例えば、値ＰＯＲＴ－ＭＡＰｘのｘは、物理ポートＩＤの番号に対応する。

セレクタＳＥＬ２は、物理ポートＩＤの番号に対応する値ＰＯＲＴ－ＭＡＰｘを論理ポート番号ＬＰＴ－ＩＤとして図６のパケット変換部３２１Ａに出力する。また、セレクタＳＥＬ２は、論理ポート番号ＬＰＴ－ＩＤをプリフェッチ要求ＰＲＲＥＱ０としてプリフェッチ制御部３３０Ａに出力する。なお、論理ポート番号ＬＰＴ－ＩＤおよびプリフェッチ要求ＰＲＲＥＱ０は、中継制御部３２０Ａが受信したパケットＰＣＫＴのそれぞれに対応して割り当てられる。

論理ポート番号ＬＰＴ－ＩＤは、中継制御部３２０Ａが受信したパケットＰＣＫＴを識別するパケット識別情報の一例である。パケット変換部３２１Ａは、パケット識別情報を生成する識別情報生成部の一例である。

図８は、図６のプリフェッチ制御部３３０Ａの一例を示す。プリフェッチ制御部３３０Ａは、プリフェッチ判定部３３１Ａ、アドレス計算部３３２Ａ、発行履歴キュー３３３ＡおよびレジスタＲＥＧ３を有する。

プリフェッチ判定部３３１Ａは、図７のパケット変換部３２１Ａから発行されるプリフェッチ要求ＰＲＲＥＱ０（すなわち、論理ポート番号ＬＰＴ－ＩＤ）に基づいて発行履歴キュー３３３Ａを参照する。そして、プリフェッチ判定部３３１Ａは、メモリ４００からＦＩＢ情報をプリフェッチするか否かを判定する。発行履歴キュー３３３Ａは、アドレス計算部３３２Ａが過去に発行したプリフェッチ要求ＰＲＲＥＱ１の所定数を保持する。

プリフェッチ判定部３３１Ａは、受信したプリフェッチ要求ＰＲＲＥＱ０に対応するプリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されていない場合、プリフェッチ要求ＰＲＲＥＱ０をアドレス計算部３３２Ａに出力する。また、プリフェッチ判定部３３１Ａは、プリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されておらず、発行履歴キュー３３３Ａが満杯の場合、消去指示ＥＲＳを発行履歴キュー３３３Ａに出力する。発行履歴キュー３３３Ａは、消去指示ＥＲＳに基づいて、最古のプリフェッチ要求ＰＲＲＥＱ１を消去する。

プリフェッチ判定部３３１Ａは、受信したプリフェッチ要求ＰＲＲＥＱ０に対応するプリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されている場合、プリフェッチ要求ＰＲＲＥＱ０のアドレス計算部３３２Ａへの出力を抑止する。そして、プリフェッチ判定部３３１Ａは、マッチ情報ＰＲＭＣＨを出力する。プリフェッチ判定部３３１Ａは、受信したパケットＰＣＫＴに対応するプリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されている場合、プリフェッチ要求ＰＲＲＥＱ１のメモリ４００への発行を抑止する発行抑止部の一例である。

マッチ情報ＰＲＭＣＨは、中継制御部３２０Ａが受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュ３４０に保持されていること（すなわち、キャッシュヒット状態）を示す保持情報の一例である。例えば、論理値１のマッチ情報ＰＲＭＣＨは、プリフェッチ要求ＰＲＲＥＱ０に対応するデータがキャッシュヒット状態であることを示す。論理値０のマッチ情報ＰＲＭＣＨは、プリフェッチ要求ＰＲＲＥＱ０に対応するデータがキャッシュミス状態であることを示す。

マッチ情報ＰＲＭＣＨは、メタテーブルＭＴＴＢＬに格納される。例えば、論理値１のマッチ情報ＰＲＭＣＨは、受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュ３４０に保持されていることを示す（キャッシュヒット状態）。例えば、論理値０のマッチ情報ＰＲＭＣＨは、受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュ３４０に保持されていないことを示す（キャッシュミス状態）。

このように、プリフェッチ制御部３３０Ａは、発行履歴キュー３３３Ａに保持されているプリフェッチ要求ＰＲＲＥＱ１に基づいて、受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュヒット状態かキャッシュミス状態かを判定することができる。プリフェッチ制御部３３０Ａは、受信したパケットＰＣＫＴに対応するメタテーブルＭＴＴＢＬに、キャッシュヒット状態かキャッシュミス状態かを示すマッチ情報ＰＲＭＣＨを格納する。これにより、ＦＩＢ制御部３５０Ａは、メタテーブルＭＴＴＢＬに保持されたメタテーブル情報ＭＴＩＮＦを参照することで、キャッシュ３４０のキャッシュヒットまたはキャッシュミスを判定することができる。

アドレス計算部３３２Ａは、プリフェッチ判定部３３１Ａからのプリフェッチ要求ＰＲＲＥＱ０（すなわち、論理ポート番号ＬＰＴ－ＩＤ）をインデックスとしてベースアドレスＢＡＳＥ－ＡＤＲＳに加算する加算器ＡＤＤを有する。そして、アドレス計算部３３２Ａは、加算により得たアドレスを含むアクセス長ＬＥＮｍａｘ分のメモリ４００の記憶領域にアクセスするプリフェッチ要求ＰＲＲＥＱ１を発行する。

プリフェッチ要求ＰＲＲＥＱ１は、アクセス長ＬＥＮｍａｘに対応して複数回発行されてもよく、メモリ４００がバースト機能を有する場合、アクセス長ＬＥＮｍａｘに対応するバースト長が設定されてもよい。アドレス計算部３３２Ａは、プリフェッチ要求ＰＲＲＥＱ１を生成する要求生成部の一例である。

なお、アドレス計算部３３２Ａがプリフェッチ要求ＰＲＲＥＱ１を出力する場合、ＦＩＢ制御部３５０Ａは、メモリ４００にプリフェッチ要求を発行したことを示す発行済み情報ＰＲＯＫをメタテーブル生成部３２２Ａに出力する。例えば、論理値１の発行済み情報ＰＲＯＫは、メモリ４００にプリフェッチ要求を発行したことを示し、プリフェッチ要求に対応するデータが、この後にキャッシュヒット状態になることを示す。論理値０の発行済み情報ＰＲＯＫは、メモリ４００にプリフェッチ要求を発行していないことを示し、プリフェッチ要求に対応するデータがキャッシュミス状態であることを示す。

発行履歴キュー３３３Ａは、プリフェッチ要求ＰＲＲＥＱ１を保持する複数のエントリを有する。発行履歴キュー３３３Ａは、プリフェッチ要求ＰＲＲＥＱ１を保持するプリフェッチ要求保持部の一例である。上述したように、発行履歴キュー３３３Ａは、プリフェッチ判定部３３１Ａから消去指示ＥＲＳを受けた場合、最古のプリフェッチ要求ＰＲＲＥＱ１を消去する。発行履歴キュー３３３Ａの更新動作の例は、図９で説明される。

図９は、図８のプリフェッチ制御部３３０Ａの発行履歴キュー３３３Ａの更新動作の一例を示す。図９では、説明を分かりやすくするため、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）およびプリフェッチ要求ＰＲＲＥＱ１は、８桁の数字で示される。また、図９では、発行履歴キュー３３３Ａが４個のエントリを有し、エントリ番号が小さいほど、保持した時期が古いとする。特に限定されないが、発行履歴キュー３３３Ａは、例えば、１６個または３２個のエントリを有してもよい。

（例１）は、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されておらず、エントリに空きがある場合の動作を示す。（例２）は、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されており、エントリが満杯の場合の動作を示す。（例３）は、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されておらず、エントリが満杯の場合の動作を示す。

（例１）では、アドレス計算部３３２Ａは、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１を発行する。ＦＩＢ制御部３５０Ａは、プリフェッチ要求ＰＲＲＥＱ１が発行されたことを示す発行済み情報ＰＲＯＫをメタテーブル生成部３２２Ａに発行する。

プリフェッチ制御部３３０Ａは、発行履歴キュー３３３Ａの空いているエントリ３にプリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１（＝６６６６７７７７）を格納することで、新規登録する。

（例２）では、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１（＝２２２２３３３３）が発行履歴キュー３３３Ａのエントリ１に保持されている。この場合、アドレス計算部３３２Ａは、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１の発行を抑止する。プリフェッチ判定部３３１Ａは、マッチ情報ＰＲＭＣＨを発行する。

プリフェッチ制御部３３０Ａは、プリフェッチ要求ＰＲＲＥＱ１（＝４４４４５５５５、６６６６７７７７）を、エントリ２、３からエントリ１、２にシフトする。そして、発行履歴キュー３３３Ａは、空いたエントリ３にプリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１（＝２２２２３３３３）を格納することで、発行履歴を更新する。

（例３）では、アドレス計算部３３２Ａは、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１を発行する。ＦＩＢ制御部３５０Ａは、プリフェッチ要求ＰＲＲＥＱ１が発行されたことを示す発行済み情報ＰＲＯＫをメタテーブル生成部３２２Ａに発行する。

プリフェッチ制御部３３０Ａは、発行履歴キュー３３３Ａのエントリに空きがないため、エントリ０に保持している最古プリフェッチ要求ＰＲＲＥＱ１（＝０１２３４５６７）を発行履歴キュー３３３Ａから追い出す。そして、プリフェッチ制御部３３０Ａは、エントリ１、２、３に保持されているプリフェッチ要求ＰＲＲＥＱ１（＝４４４４５５５５、６６６６７７７７、２２２２３３３３）をエントリ０、１、２にシフトする。そして、発行履歴キュー３３３Ａは、空いたエントリ０にプリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）に対応するプリフェッチ要求ＰＲＲＥＱ１（＝８８８８９９９９）を格納することで、新規登録する。

図１０は、図６のメタテーブル生成部３２２Ａにより生成されるメタテーブルＭＴＴＢＬの一例を示す。メタテーブルＭＴＴＢＬは、メタテーブル生成部３２２ＡによりパケットＰＣＫＴ毎に生成される。各メタテーブルＭＴＴＢＬは、パケットプロトコルに依存しない共通部分と、パケットプロトコル毎に異なる固有部分とを含むｍ＋１個のエントリを有する。メタテーブルＭＴＴＢＬのサイズは、パケットＰＣＫＴに依存せずに固定である。

例えば、共通部分は、論理ポート番号ＬＰＴ－ＩＤが格納されるエントリと、発行済み情報ＰＲＯＫおよびマッチ情報ＰＲＭＣＨが格納されるエントリを含む。例えば、固有部分は、パケットプロトコル毎に情報が格納される複数のエントリを有する。

例えば、メタテーブル生成部３２２Ａは、仮想スイッチ３１０Ａが受信してパケット変換部３２１Ａにより変換されたパケットＰＣＫＴのパケットプロトコルに応じた情報をパケットＰＣＫＴから抽出する。ここで、メタテーブル生成部３２２Ａが生成するメタテーブルＭＴＴＢＬは、共通部分および固有部分の少なくともいずれかに、例えば、パケットプロトコルに対応するＫＥＹ情報を含む。

そして、メタテーブル生成部３２２Ａは、抽出した情報をメタテーブル情報ＭＴＩＮＦとしてメタテーブルＭＴＴＢＬに格納することで、メタテーブルＭＴＴＢＬを生成する。この際、メタテーブル生成部３２２Ａは、パケットプロトコルに固有な情報を、固有部分の予め決められた位置のエントリに格納する。そして、メタテーブル生成部３２２Ａは、生成したメタテーブルＭＴＴＢＬをＦＩＢ制御部３５０Ａに出力する。なお、ＦＩＢ制御部３５０Ａには、メタテーブルＭＴＴＢＬとともにパケットＰＣＫＴが転送される。

図１１は、図６のＦＩＢ制御部３５０Ａの一例を示す。ＦＩＢ制御部３５０Ａは、レジスタＲＥＧ３、アドレス計算部３５１Ａ、リクエストキュー３５２Ａ、セレクタＳＥＬ３、アービタＡＲＢ０、ＡＲＢ１、ＡＲＢ２およびマッチアクション部３５３Ａを有する。

レジスタＲＥＧ３は、キャッシュ３４０またはメモリ４００にアクセスするときのアクセス長ＬＥＮと、ベースアドレスＢＡＳＥ－ＡＤＲＳとを保持する。例えば、アクセス長ＬＥＮは、メタテーブル生成部３２２Ａから受信するメタテーブル情報ＭＴＩＮＦに基づいて、パケットＰＣＫＴ毎に設定される。

アドレス計算部３５１Ａは、アクセス長ＬＥＮがパケットＰＣＫＴ毎に固有であることを除き、図８に示したアドレス計算部３３２Ａと同一または同様の構成を有する。アドレス計算部３５１Ａの加算器ＡＤＤは、パケットＰＣＫＴに対応してメタテーブル生成部３２２Ａから受信するメタテーブル情報ＭＴＩＮＦに含まれる論理ポート番号ＬＰＴ－ＩＤをインデックスとしてベースアドレスＢＡＳＥ－ＡＤＲＳに加算する。

アドレス計算部３５１Ａは、キャッシュ３４０またはメモリ４００からＦＩＢ情報を読み出すために、加算により得たアドレスを含むアクセス長ＬＥＮ分のメモリアクセス要求ＲＥＱ０を発行する。メモリアクセス要求ＲＥＱ０は、メタテーブル情報ＭＴＩＮＦを含む。なお、メタテーブル生成部３２２Ａから受信するメタテーブル情報ＭＴＩＮＦに発行済み情報ＰＲＯＫまたはマッチ情報ＰＲＭＣＨが含まれる場合、メモリアクセス要求ＲＥＱ０は、発行済み情報ＰＲＯＫまたはマッチ情報ＰＲＭＣＨを含む。

リクエストキュー３５２Ａは、アドレス計算部３５１Ａが発行するメモリアクセス要求ＲＥＱ０を保持する複数のエントリを有する。メモリアクセス要求ＲＥＱ０は、メタテーブル情報ＭＴＩＮＦを含む。リクエストキュー３５２Ａは、エントリに保持したメモリアクセス要求ＲＥＱ０を、保持した順にメモリアクセス要求ＲＥＱ１としてセレクタＳＥＬ３に出力する。リクエストキュー３５２Ａは、メモリアクセス要求ＲＥＱ０に対応するメモリアクセス要求ＭＲＥＱに応答してメモリ４００から出力されるＦＩＢ情報に基づいて、保持している当該メモリアクセス要求ＲＥＱ０を消去する。

セレクタＳＥＬ３は、メモリアクセス要求ＲＥＱ１に発行済み情報ＰＲＯＫ＝１またはマッチ情報ＰＲＭＣＨ＝１が含まれる場合、メモリアクセス要求ＲＥＱ１をキャッシュ読み出しアクセス要求ＣＲＥＱＲとしてキャッシュ３４０に出力する。セレクタＳＥＬ３は、メモリアクセス要求ＲＥＱ１に発行済み情報ＰＲＯＫ＝０およびマッチ情報ＰＲＭＣＨ＝０が含まれる場合、メモリアクセス要求ＲＥＱ１をメモリ読み出しアクセス要求ＭＲＥＱ０ＲとしてアービタＡＲＢ０に出力する。

このように、ＦＩＢ制御部３５０Ａは、メモリアクセス要求ＲＥＱ１に含まれる発行済み情報ＰＲＯＫまたはマッチ情報ＰＲＭＣＨに基づいて、キャッシュ３４０がキャッシュヒット状態であるか否かを判定することができる。そして、ＦＩＢ制御部３５０Ａは、キャッシュ３４０がキャッシュヒット状態である場合、キャッシュ３４０に対するキャッシュ読み出しアクセス要求ＣＲＥＱＲを発行する。ＦＩＢ制御部３５０Ａは、キャッシュ３４０がキャッシュミス状態である場合、メモリ４００に対するメモリ読み出しアクセス要求ＭＲＥＱ０Ｒを発行する。メモリ読み出しアクセス要求ＭＲＥＱ０Ｒは、メモリ４００に対する読み出し要求の一例である。

アービタＡＲＢ０は、メモリ読み出しアクセス要求ＭＲＥＱ０Ｒ、プリフェッチ要求ＰＲＲＥＱ１およびＦＩＢ情報の更新データの書き込みアクセス要求ＵＰＤＴを調停する。アービタＡＲＢ０は、調停により選択したメモリ読み出しアクセス要求ＭＲＥＱ０Ｒ、プリフェッチ要求ＰＲＲＥＱ１または書き込みアクセス要求ＵＰＤＴに含まれる情報に基づいて、メモリアクセス要求ＭＲＥＱを生成し、メモリ４００に出力する。メモリアクセス要求ＭＲＥＱは、メモリ４００においてＦＩＢ情報を保持する記憶領域を示すアドレスを含む。メモリアクセス要求ＭＲＥＱは、メモリ４００に対する読み出し要求の一例である。また、アービタＡＲＢ０は、調停によりプリフェッチ要求ＰＲＲＥＱ１を選択した場合、発行済み情報ＰＲＯＫ＝１を図６のメタテーブル生成部３２２Ａに出力する。

メモリ読み出しアクセス要求ＭＲＥＱ０Ｒまたはプリフェッチ要求ＰＲＲＥＱ１に基づいてアービタＡＲＢ０が生成するメモリアクセス要求ＭＲＥＱは、メモリ４００からＦＩＢ情報を読み出す読み出し要求の一例である。書き込みアクセス要求ＵＰＤＴに基づいてアービタＡＲＢ０が生成するメモリアクセス要求ＭＲＥＱは、メモリ４００にＦＩＢ情報を書き込む書き込み要求の一例である。

アービタＡＲＢ１は、書き込みアクセス要求ＵＰＤＴに含まれるＦＩＢ情報およびメモリ４００から読み出されるＦＩＢ情報を調停する。アービタＡＲＢ１は、調停により選択したＦＩＢ情報をキャッシュ３４０に書き込むキャッシュ書き込みアクセス要求ＣＲＥＱＷを生成し、キャッシュ３４０に出力する。キャッシュ書き込みアクセス要求ＣＲＥＱＷは、書き込みアクセス要求ＵＰＤＴに含まれるＦＩＢ情報またはメモリ４００から読み出されるＦＩＢ情報をキャッシュ３４０に書き込む書き込み要求の一例である。

アービタＡＲＢ０、ＡＲＢ１は、ＦＩＢ情報を含む書き込みアクセス要求ＵＰＤＴを仮想スイッチ３１０Ａから受信した場合、ＦＩＢ情報をメモリ４００に格納するとともにキャッシュ３４０に格納する格納制御部の一例である。メモリ４００に格納するＦＩＢ情報（更新データまたは新規登録データ）をキャッシュ３４０にも格納することで、対応するＦＩＢ情報を予めヒット状態にすることができる。これにより、ＦＩＢ制御部３５０ＡによるＦＩＢ情報の取得に掛かるレイテンシを短縮することができる。

アービタＡＲＢ２は、メモリ４００から読み出されるＦＩＢ情報およびキャッシュ３４０から読み出されるＦＩＢ情報を調停する。アービタＡＲＢ２は、調停により選択したＦＩＢ情報のいずれかをマッチアクション部３５３Ａに出力する。

マッチアクション部３５３Ａは、ＦＩＢ制御部３５０Ａが受信したパケットＰＣＫＴに対応するメタテーブルＭＴＴＢＬに含まれるＫＥＹ情報と、キャッシュ３４０またはメモリ４００から読み出されたＦＩＢ情報に含まれるＫＥＹ情報とを比較する。ここで、ＫＥＹ情報の比較は、例えば、メタテーブルＭＴＴＢＬに含まれるパケットプロトコルに対応する所定のＫＥＹ情報について行われる。
マッチアクション部３５３Ａは、ＫＥＹ情報の比較により、パケットＰＣＫＴに含まれるＦＩＢ情報が正しいか否かを判定する。

マッチアクション部３５３Ａは、ＫＥＹ情報同士が一致する場合、パケットＰＣＫＴが有効であると判定し、ＦＩＢ情報に含まれるＡＣＴＩＯＮ情報にしたがって、パケットヘッダの生成動作等を実施する。そして、マッチアクション部３５３Ａは、生成したパケットヘッダを含むパケットＰＣＫＴを転送先に転送する。なお、マッチアクション部３５３Ａは、ＫＥＹ情報同士が一致しない場合、パケットＰＣＫＴの転送を抑止する。

図１２は、図６の中継制御部３２０Ａの動作の一例を示す。すなわち、図１２は、スイッチ装置３００Ａの制御方法の一例を示す。図１２に示す動作は、図９の（例１）に対応する動作であり、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）＝６６６６７７７７が発行履歴キュー３３３Ａに保持されておらず、エントリに空きがある場合の動作を示す。

プリフェッチ制御部３３０Ａは、発行履歴キュー３３３Ａに保持された過去のプリフェッチ要求ＰＲＲＥＱ１を参照して、プリフェッチ要求ＰＲＲＥＱ０＝６６６６７７７７のキャッシュミスを判定する。プリフェッチ制御部３３０Ａは、発行履歴キュー３３３Ａのエントリに空きがあるため、プリフェッチ要求ＰＲＲＥＱ０＝６６６６７７７７をエントリに格納する。そして、プリフェッチ制御部３３０Ａは、ＦＩＢ制御部３５０Ａを介して発行済み情報ＰＲＯＫをメタテーブル生成部３２２Ａに格納する。

発行済み情報ＰＲＯＫは、プリフェッチ要求ＰＲＲＥＱ０＝６６６６７７７７に対応するパケットＰＣＫＴに基づいてメタテーブル生成部３２２Ａが生成したメタテーブルＭＴＴＢＬに格納される。メタテーブル生成部３２２Ａは、生成したメタテーブルＭＴＴＢＬ（発行済み情報ＰＲＯＫを含む）をＦＩＢ制御部３５０Ａに出力する。ＦＩＢ制御部３５０Ａは、発行済み情報ＰＲＯＫを含むメタテーブルＭＴＴＢＬに基づいて、キャッシュ読み出しアクセス要求ＣＲＥＱＲをキャッシュ３４０に出力する。

アービタＡＲＢ０は、プリフェッチ要求ＰＲＲＥＱ１を調停により選択し、メモリアクセス要求ＭＲＥＱとしてメモリ４００に出力する。メモリ４００は、メモリアクセス要求ＭＲＥＱの応答ＲＳＰとしてＦＩＢ情報を出力する。アービタＡＲＢ１は、メモリ４００から読み出されるＦＩＢ情報を調停により選択し、選択したＦＩＢ情報をキャッシュ３４０に書き込む。これにより、中継制御部３２０Ａが受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュ３４０に書き込まれる。

なお、実際には、プリフェッチ制御部３３０Ａは、複数のプリフェッチ要求ＰＲＲＥＱ１（メモリアクセス要求ＭＲＥＱ）をメモリ４００に出力し、メモリ４００からの複数の応答ＲＳＰに対応する複数のＦＩＢ情報がキャッシュ３４０に格納される。また、複数のプリフェッチ要求ＰＲＲＥＱ１に対応する複数のプリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）が発行履歴キュー３３３Ａに格納される。

ここで、中継制御部３２０ＡがパケットＰＣＫＴを受信してからキャッシュ読み出しアクセス要求ＣＲＥＱＲを出力する時間は、中継制御部３２０ＡがパケットＰＣＫＴを受信してからキャッシュ書き込みアクセス要求ＣＲＥＱＷを出力する時間より長い。換言すれば、受信したパケットに対応してメモリ４００から読み出されるＦＩＢ情報は、キャッシュ読み出しアクセス要求ＣＲＥＱＲがキャッシュ３４０に出力される前にキャッシュ３４０に書き込まれる。そして、キャッシュ３４０は、キャッシュ読み出しアクセス要求ＣＲＥＱＲに対応するＦＩＢ情報に含まれるＫＥＹ情報およびＡＣＴＩＯＮ情報を出力する。

図１３は、図６の中継制御部３２０Ａの動作の別の例を示す。すなわち、図１３は、スイッチ装置３００Ａの制御方法の一例を示す。図１３に示す動作は、図９の（例２）に対応する動作であり、プリフェッチ要求ＰＲＲＥＱ０（ＬＰＴ－ＩＤ）＝２２２２３３３３が発行履歴キュー３３３Ａに保持され、エントリが満杯である場合の動作を示す。

プリフェッチ制御部３３０Ａは、発行履歴キュー３３３Ａに保持された過去のプリフェッチ要求ＰＲＲＥＱ１を参照して、プリフェッチ要求ＰＲＲＥＱ０＝２２２２３３３３のキャッシュヒット状態を判定する。プリフェッチ制御部３３０Ａは、プリフェッチ要求ＰＲＲＥＱ１＝２２２２３３３３を発行履歴キュー３３３Ａのエントリ１からエントリ３に移動する。そして、プリフェッチ制御部３３０Ａは、ＦＩＢ制御部３５０Ａを介してマッチ情報ＰＲＭＣＨをメタテーブル生成部３２２Ａに格納する。

マッチ情報ＰＲＭＣＨは、プリフェッチ要求ＰＲＲＥＱ０＝２２２２３３３３に対応するパケットＰＣＫＴに基づいてメタテーブル生成部３２２Ａが生成したメタテーブルＭＴＴＢＬに格納される。メタテーブル生成部３２２Ａは、生成したメタテーブルＭＴＴＢＬ（マッチ情報ＰＲＭＣＨを含む）をＦＩＢ制御部３５０Ａに出力する。ＦＩＢ制御部３５０Ａは、マッチ情報ＰＲＭＣＨを含むメタテーブルＭＴＴＢＬに基づいて、キャッシュ読み出しアクセス要求ＣＲＥＱＲをキャッシュ３４０に出力する。

そして、キャッシュ３４０は、キャッシュ読み出しアクセス要求ＣＲＥＱＲに対応するＦＩＢ情報に含まれるＫＥＹ情報およびＡＣＴＩＯＮ情報を出力する。なお、中継制御部３２０Ａが受信したパケットＰＣＫＴに対応するＦＩＢ情報は、キャッシュ３４０に既に保持されているため（キャッシュヒット状態）、メモリアクセス要求ＭＲＥＱは、メモリ４００に出力されない。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、プリフェッチ制御部３３０Ａは、受信したパケットＰＣＫＴに対応するＦＩＢ情報に加えて、他のＦＩＢ情報をメモリ４００からプリフェッチしてキャッシュ３４０に格納する。これにより、ＦＩＢ制御部３５０ＡがパケットＰＣＫＴの転送経路を決定するときにキャッシュ３４０がキャッシュミス状態である頻度を低減することができる。キャッシュ３４０のヒット率を向上できるため、ＦＩＢ制御部３５０ＡによるＦＩＢ情報の取得に掛かるレイテンシを短縮することができ、スイッチ装置３００ＡによるパケットＰＣＫＴの中継性能の低下を抑制することができる。

さらに、この実施形態では、プリフェッチ制御部３３０Ａは、受信したプリフェッチ要求ＰＲＲＥＱ０に対応するプリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されている場合、メモリ４００へのプリフェッチ要求ＰＲＲＥＱ１の発行を抑止する。これにより、アービタＡＲＢ０による無駄な調停動作を抑制することができ、メモリ４００およびキャッシュ３４０が無駄にアクセスされることを抑制することができる。この結果、ＦＩＢ制御部３５０ＡによるＦＩＢ情報の取得効率を向上することができ、ＦＩＢの取得に掛かるレイテンシを短縮することができる。

プリフェッチ制御部３３０Ａは、発行履歴キュー３３３Ａに保持されているプリフェッチ要求ＰＲＲＥＱ１に基づいて、受信したパケットＰＣＫＴに対応するＦＩＢ情報がキャッシュヒット状態かキャッシュミス状態かを判定することができる。

プリフェッチ制御部３３０Ａは、受信したプリフェッチ要求ＰＲＲＥＱ０に対応するプリフェッチ要求ＰＲＲＥＱ１が発行履歴キュー３３３Ａに保持されている場合、メタテーブルＭＴＴＢＬにマッチ情報ＰＲＭＣＨ＝１を格納する。ＦＩＢ制御部３５０Ａは、プリフェッチ制御部３３０Ａが出力したプリフェッチ要求ＰＲＲＥＱ１をアービタＡＲＢ０により選択した場合、メタテーブルＭＴＴＢＬに発行済み情報ＰＲＯＫ＝１を格納する。

これにより、ＦＩＢ制御部３５０Ａは、メタテーブルＭＴＴＢＬに保持されたメタテーブル情報ＭＴＩＮＦを参照することで、キャッシュ３４０のキャッシュヒットまたはキャッシュミスを判定することができる。そして、ＦＩＢ制御部３５０Ａは、判定結果に基づいて、キャッシュ３４０に対するキャッシュ読み出しアクセス要求ＣＲＥＱＲまたはメモリ４００に対するメモリ読み出しアクセス要求ＭＲＥＱ０Ｒを発行することができる。すなわち、メモリ４００からのＦＩＢ情報の読み出しを、プリフェッチ制御部３３０ＡとＦＩＢ制御部３５０Ａとの両方により実施することができる。

メモリ４００に格納するＦＩＢ情報（更新データまたは新規登録データ）をキャッシュ３４０にも格納することで、対応するＦＩＢ情報を予めヒット状態にすることができる。これにより、ＦＩＢ制御部３５０ＡによるＦＩＢ情報の取得に掛かるレイテンシをさらに短縮することができる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１００、１００Ａ サーバ
２００、２００Ａ ＣＰＵ
２１０ 仮想マシン
３００、３００Ａ スイッチ装置
３１０、３１０Ａ 仮想スイッチ
３２０ 転送制御回路
３２１Ａ パケット変換部
３２２Ａ メタテーブル生成部
３２０Ａ 中継制御部
３３０、３３０Ａ プリフェッチ制御部
３３１Ａ プリフェッチ判定部
３３２Ａ アドレス計算部
３３３Ａ 発行履歴キュー
３４０ キャッシュ
３５０ 経路制御部
３５１Ａ アドレス計算部
３５２Ａ リクエストキュー
３５３Ａ マッチアクション部
３５０Ａ ＦＩＢ制御部
４００ メモリ
ＡＤＤ 加算器
ＡＲＢ０、ＡＲＢ１、ＡＲＢ２ アービタ
ＣＲＥＱＲ キャッシュ読み出しアクセス要求
ＣＲＥＱＷ キャッシュ書き込みアクセス要求
ＥＲＳ 消去指示
ＬＥＮ アクセス長
ＬＰＴ－ＩＤ 論理ポート番号
ＭＲＥＱ メモリアクセス要求
ＭＲＥＱ０Ｒ メモリ読み出しアクセス要求
ＭＴＩＮＦ メタテーブル情報
ＰＣＫＴ パケット
ＰＲＭＣＨ マッチ情報
ＰＲＯＫ 発行済み情報
ＰＲＲＥＱ０、ＰＲＲＥＱ１ プリフェッチ要求
ＲＥＧ０、ＲＥＧ１、ＲＥＧ２、ＲＥＧ３ レジスタ
ＲＥＱ０、ＲＥＱ１ メモリアクセス要求
ＳＥＬ１、ＳＥＬ２、ＳＥＬ３ セレクタ
ＵＰＤＴ 書き込みアクセス要求

Claims (7)

1. パケットの転送制御機能の少なくとも一部が仮想スイッチから転送制御回路にオフロードされたスイッチ装置であって、
   前記転送制御回路は、
   メモリに保持されたパケットの転送経路情報のうちの少なくともいずれかの転送経路情報を保持するキャッシュと、
   受信したパケットの転送経路を、前記キャッシュに保持された転送経路情報を使用して決定する経路制御部と、
   受信したパケットに対応する転送経路情報が前記キャッシュに保持されていない場合、前記対応する転送経路情報を含む複数の転送経路情報を前記メモリから読み出して前記キャッシュに格納するプリフェッチ制御部と、
   を有するスイッチ装置。
2. 前記プリフェッチ制御部は、
   前記メモリから前記複数の転送経路情報を読み出すプリフェッチ要求を生成して前記メモリに発行する要求生成部と、
   前記要求生成部が生成したプリフェッチ要求を保持するプリフェッチ要求保持部と、
   前記受信したパケットに対応する転送経路情報に対応する読み出し要求が前記プリフェッチ要求保持部に保持されている場合、対応する読み出し要求の前記メモリへの発行を抑止する発行抑止部と、
   を有する請求項１に記載のスイッチ装置。
3. 前記転送制御回路は、
   受信したパケットを識別するパケット識別情報を生成する識別情報生成部と、
   受信したパケットに含まれる情報のうち前記経路制御部で使用する情報と、前記パケット識別情報とを含むメタテーブルをパケット毎に生成するメタテーブル生成部と、を有し、
   前記プリフェッチ制御部は、前記プリフェッチ要求保持部に保持された読み出し要求に対応するメタテーブルに、対応する転送経路情報が前記キャッシュに保持されていることを示す保持情報を格納する
   請求項２に記載のスイッチ装置。
4. 前記経路制御部は、
   受信したパケットに対応するメタテーブルに含まれる前記パケット識別情報に基づいて、受信したパケットの転送経路情報が保持された前記キャッシュの記憶領域を求め、
   受信したパケットに対応するメタテーブルに前記保持情報が格納されている場合、求めた前記キャッシュの記憶領域から転送経路情報を読み出す読み出し要求を前記キャッシュに発行し、
   受信したパケットに対応するメタテーブルに前記保持情報が格納されていない場合、受信したパケットに対応する転送経路情報を前記メモリから読み出す読み出し要求を前記メモリに発行し、前記メモリから読み出された転送経路情報を前記キャッシュに格納する
   請求項３に記載のスイッチ装置。
5. 前記プリフェッチ制御部は、前記メモリに読み出し要求を発行した場合、前記メモリに読み出し要求を発行したことを示す発行済み情報を前記メタテーブルに格納し、
   前記経路制御部は、
   受信したパケットに対応するメタテーブルに前記発行済み情報が格納されている場合、前記求めたキャッシュの記憶領域から転送経路情報を読み出す読み出し要求を前記キャッシュに発行する
   請求項４に記載のスイッチ装置。
6. 前記経路制御部は、
   前記メモリに保持された転送経路情報の更新データを前記仮想スイッチから受信した場合、受信した更新データを前記メモリに格納するとともに前記キャッシュに格納する格納制御部を有する請求項１ないし請求項５のいずれか１項に記載のスイッチ装置。
7. パケットの転送制御機能の少なくとも一部が仮想スイッチから転送制御回路にオフロードされたスイッチ装置の制御方法であって、
   前記転送制御回路が、
   受信したパケットの転送経路を、メモリに保持されたパケットの転送経路情報のうちの少なくともいずれかの転送経路情報を保持するキャッシュに保持された転送経路情報を使用して決定し、
   受信したパケットに対応する転送経路情報が前記キャッシュに保持されていない場合、前記対応する転送経路情報を含む複数の転送経路情報を前記メモリから読み出して前記キャッシュに格納する
   スイッチ装置の制御方法。

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