JP2023133850A - 演算処理装置および演算処理方法 - Google Patents

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Abstract

【課題】メモリアクセス命令に含まれるアドレスとメモリアクセス命令を保持するキューに保持されたアドレスとの衝突を判定する衝突判定部の回路規模を低減する。【解決手段】演算処理装置は、少なくとも１つのアドレスを含むメモリアクセス命令を保持するキューと、メモリアクセス命令に複数のアドレスが含まれる場合、前記複数のアドレスのビットを縮約して縮約アドレスを生成する縮約アドレス生成部と、前記縮約アドレスと前記キューに保持されたアドレスとの衝突を判定する衝突判定部と、前記衝突判定部による判定結果に基づいて、前記キューに保持されたメモリアクセス命令の処理を制御するアクセス制御部と、を有する。【選択図】図１

Description

本発明は、演算処理装置および演算処理方法に関する。
ＳＩＭＤ（Single Instruction Multiple Data）演算機能を有する演算処理装置では、複数のデータの演算を並列に実行することで処理性能が向上する。例えば、複数のデータの演算に使用する複数のデータはベクトルロード命令を使用してメモリから並列に読み出される。すなわち、ＳＩＭＤ演算機能を有する演算処理装置は、データ転送を効率化するアーキテクチャを有する。
例えば、この種の演算処理装置において、ベクトル演算の実行時にアドレスハザード状態のメモリアドレスが存在するかを決定するチェック命令を実行することで、アドレスの衝突を管理する手法が知られている（例えば、特許文献１参照）。また、ベクトルギャザー命令の実行において、１つのライン内のアドレスの重複数を求めてリクエストを統合し、複数のライン間のアドレスの重複数の積算値をスカラ演算部に通知する手法が知られている（例えば、特許文献２参照）。さらに、領域指定付きのベクトルスキャッター命令のアドレス範囲と後続のメモリアクセス命令のアドレスとの重複を検出した場合、後続のメモリアクセス命令をホールドする手法が知られている（例えば、特許文献３参照）。
特表２０１９－５１７０６０号公報 特開２０２０－５２８６２号公報 特開２００２－２４２０５号公報
ところで、命令をアウトオブオーダで実行する演算処理装置は、命令をインオーダでコミットさせる機構を有する。メモリアクセス命令をインオーダでコミットさせる場合、メモリアクセス命令に含まれるアドレスを保持するロードストアキューが設けられる場合がある。そして、ロードストアキューに保持されたアドレスと、後続または先行のメモリアクセス命令に含まれるアドレスとの衝突が判定され、判定結果に基づいてロードストアキューに保持されたメモリアクセス命令をコミットするか否かが決定される。
例えば、メモリアクセス命令が実行されると、そのアドレスがロードストアキューに格納され、また既に格納されている別のメモリアクセス命令のアドレスと比較される。ギャザー命令やスキャッター命令等の複数のアドレスを含むベクトルメモリアクセス命令の場合には、それぞれ複数のアドレスが、ロードストアキューに格納され、また比較される。
このため、ベクトルメモリアクセス命令を実行可能な演算処理装置では、複数のアドレスを並列に比較する複数の比較器が設けられることがある。複数の比較器を設けた場合、演算処理装置の回路規模が増大する。
１つの側面では、本発明は、メモリアクセス命令に含まれるアドレスとメモリアクセス命令を保持するキューに保持されたアドレスとの衝突を判定する衝突判定部の回路規模を低減することを目的とする。
一つの観点によれば、演算処理装置は、少なくとも１つのアドレスを含むメモリアクセス命令を保持するキューと、メモリアクセス命令に複数のアドレスが含まれる場合、前記複数のアドレスのビットを縮約して縮約アドレスを生成する縮約アドレス生成部と、前記縮約アドレスと前記キューに保持されたアドレスとの衝突を判定する衝突判定部と、前記衝突判定部による判定結果に基づいて、前記キューに保持されたメモリアクセス命令の処理を制御するアクセス制御部と、を有する。
メモリアクセス命令に含まれるアドレスとメモリアクセス命令を保持するキューに保持されたアドレスとの衝突を判定する衝突判定部の回路規模を低減することができる。
一実施形態における演算処理装置の要部の一例を示すブロック図である。 図１のペイロードの状態の変化の一例を示す説明図である。 図１の縮約アドレス生成部による縮約アドレスの生成方法の例を示す説明図である。 図３の縮約アドレスで示されるアドレス範囲の一例を示す説明図である。 図１の一致判定部の各一致判定回路によるアドレスの判定動作の一例を示す説明図である。 他の演算処理装置の一例を示すブロック図である。 別の実施形態における演算処理装置の一例を示すブロック図である。 図７のペイロードの一例と縮約アドレス生成部による縮約アドレスの生成方法の一例とを示す説明図である。 図７の一致判定回路の一例を示す回路図である。 別の実施形態における演算処理装置の要部の一例を示すブロック図である。 別の実施形態における演算処理装置の要部の一例を示すブロック図である。 別の実施形態における演算処理装置の要部の一例を示すブロック図である。 図１２の一致判定回路の動作の一例を示す説明図である。
以下、図面を参照して、実施形態が説明される。
図１は、一実施形態における演算処理装置の一例を示す。図１に示す演算処理装置１は、例えば、ＳＩＭＤ演算命令を実行可能なＣＰＵ（Central Processing Unit）等のプロセッサである。
演算処理装置１は、ロードストアキュー２、アクセス制御部８およびデータキャッシュ９を有する。ロードストアキュー２は、縮約アドレス生成部３、ペイロード４および一致判定部５を有する。なお、図１は、メモリアクセスに使用する要素の一部を示している。実際には、演算処理装置１は、図示しない命令キャッシュ、命令デコーダ、リザベーションステーション等のスケジューラ、レジスタファイル、ＳＩＭＤ演算命令を実行可能な演算器を含む演算ユニット等を有してもよい。
リザベーションステーション等のスケジューラを有する演算処理装置１は、命令デコーダがデコードした命令順（すなわち、プログラムに記述された命令順）と異なる順で命令を実行する場合がある。このため、ロード命令およびストア命令のインオーダ順でのコミットを保証するために、アドレスの衝突を検出するロードストアキュー２が設けられる。アドレスの衝突については、図２で説明される。ロード命令およびストア命令は、単一のアドレスまたは複数のアドレスを含む。
縮約アドレス生成部３は、ロード命令またはストア命令等のメモリアクセス命令ＭＡに複数のアドレスＡＤ（ＡＤ０－ＡＤ７）が含まれる場合、複数のアドレスＡＤを縮約して縮約アドレスＣＡＤを生成する。例えば、縮約アドレス生成部３は、スケジューラから発行されるベクトルロード命令またはベクトルストア命令に基づいて、ベクトルロード命令またはベクトルストア命令に含まれる複数のアドレスを縮約する。
例えば、ベクトルロード命令およびベクトルストア命令として、アドレスが昇順または降順で連続する連続アドレスベクトルロード命令および連続アドレスベクトルストア命令や、アドレスが等間隔であるストライドベクトルロード命令およびストライドベクトルストア命令がある。また、ベクトルロード命令として、任意の複数のアドレスが指定されるギャザー命令がある。ベクトルストア命令として、任意の複数のアドレスが指定されるスキャッター命令がある。
図１では、８個のアドレスＡＤ０－ＡＤ７が縮約される例が示されるが、縮約アドレス生成部３は、２個以上のアドレスＡＤを縮約可能であり、単一のアドレスＡＤを縮約アドレスＣＡＤとして出力することも可能である。例えば、縮約アドレス生成部３は、メモリアクセス命令ＭＡに対応して単一のアドレスＡＤを受信した場合、単一のアドレスＡＤを縮約アドレスＣＡＤとして出力してもよい。この場合、アドレスＡＤをペイロード４に転送する経路は省略されてもよい。
ペイロード４は、メモリアクセス命令ＭＡを保持する複数のエントリＥＮＴを含む。ペイロード４は、キューの一例である。例えば、エントリＥＮＴには、実行フラグ、ロード命令またはストア命令を示す命令コード、アドレスおよびデータがメモリアクセス命令ＭＡとして保持される。エントリＥＮＴに保持されるデータは、メモリアクセス命令ＭＡに含まれるストアデータまたはデータキャッシュ９から読み出されたロードデータである。図１では、簡単化のため、各エントリＥＮＴのアドレス領域のみが示される。ペイロード４の例は、図２に示される。
ペイロード４は、各エントリＥＮＴに保持しているアドレス（ＡＤまたはＣＡＤ）を一致判定部５に出力する。また、ペイロード４は、アクセス制御部８から指示されるエントリＥＮＴに保持しているメモリアクセス命令ＭＡをデータキャッシュ９に出力する。ペイロード４は、図示しないスケジューラおよびレジスタファイルから転送されるメモリアクセス命令ＭＡおよび縮約アドレス生成部３から出力される縮約アドレスＣＡＤを保持する。
縮約アドレス生成部３が生成した縮約アドレスＣＡＤをペイロード４に格納することで、縮約前の複数のアドレスＡＤをペイロード４に格納する場合に比べて、ペイロード４に格納可能なメモリアクセス命令ＭＡの数を増やすことができる。これにより、アクセス制御部８により処理を制御可能なメモリアクセス命令ＭＡの数を増やすことができ、演算処理装置１の処理性能を向上することができる。また、演算処理装置１の処理性能を変えない場合、ペイロード４のエントリＥＮＴの数を削減することが可能になり、演算処理装置１の回路規模を削減することができる。
一致判定部５は、ペイロード４のエントリＥＮＴにそれぞれ対応する複数の一致判定回路６を有する。各一致判定回路６は、ペイロード４からのアドレス（ＡＤまたはＣＡＤ）を縮約アドレス生成部３が生成した縮約アドレスＣＡＤと比較し、アドレスの衝突を検出した場合、衝突信号ＣＯＬを出力する。一致判定部５は、縮約アドレスＣＡＤとペイロード４に保持されたアドレスとの衝突を判定する衝突判定部の一例である。
アクセス制御部８は、ペイロード４に保持されたメモリアクセス命令ＭＡの処理を制御する。例えば、アクセス制御部８は、ペイロード４に保持されたメモリアクセス命令ＭＡに基づいてデータキャッシュ９のアクセスを制御する。また、アクセス制御部８は、一致判定部５から出力される衝突信号ＣＯＬに基づいて、ペイロード４に保持されたメモリアクセス命令ＭＡのコミット処理を制御する。
データキャッシュ９は、ロード命令に対応する読み出し要求の受信に基づいて、読み出し対象のデータＤＴをデータキャッシュ９内のデータアレイから読み出してレジスタファイルに出力する。データキャッシュ９は、ストア命令に対応する書き込み要求の受信に基づいて、データアレイに保持されたデータを書き込み対象のデータで更新する。データキャッシュ９は、アクセス対象のデータをデータアレイに保持していない場合（キャッシュミス）、下位のキャッシュまたはメインメモリ等のメモリからデータを読み出す。
なお、図１では、ロードストアキュー２は、ロード命令とストア命令とに共通に動作する例が示される。しかしながら、例えば、ロードストアキュー２は、ロード命令とストア命令とのそれぞれに対応して動作してもよい。この場合、ペイロード４は、ロード命令が格納される複数のエントリＥＮＴと、ストア命令が格納される複数のエントリＥＮＴとを有する。
そして、縮約アドレス生成部３は、ロード命令に含まれる複数のアドレスＡＤを受信した場合、生成した縮約アドレスＣＡＤをストア命令用のエントリＥＮＴにそれぞれ保持された複数のアドレスと比較して衝突を判定する。縮約アドレス生成部３は、ストア命令に含まれる複数のアドレスＡＤを受信した場合、生成した縮約アドレスＣＡＤをロード命令用のエントリＥＮＴにそれぞれ保持された複数のアドレスと比較して衝突を判定する。
図２は、図１のペイロード４の状態の変化の一例を示す。図２では、ペイロード４のエントリＥＮＴ１、ＥＮＴ２、ＥＮＴ３、ＥＮＴ４に２個のストア命令ＳＴ（ＳＴ１、ＳＴ２）と２個のロード命令ＬＤ（ＬＤ３、ＬＤ４）とがそれぞれ格納されている例が示される。例えば、ペイロード４は、リングバッファとして機能し、エントリＥＮＴの番号は、プログラムでの命令の記述順を示す。
実行フラグの"０"は、命令が実行されていないことを示す。実行フラグの"１"は、命令が実行されたことを示す。アドレスおよびデータの欄に示す数値の前に付した"０ｘ"は、数値が１６進数であることを示す。アドレスおよびデータの欄に示す符号ｎ／ａは、アドレスまたはデータが確定していないことを示す。網掛けのエントリＥＮＴは、状態が変化したことを示す。例えば、ペイロード４の制御は、図１のアクセス制御部８により実行される。
なお、図２では、簡単化のため、単一のアドレスを含むスカラストア命令ＳＴおよびスカラロード命令ＬＤがペイロード４に格納される例が示される。しかしながら、複数のアドレスを含むベクトルストア命令ＳＴおよびベクトルロード命令ＬＤがペイロード４に格納されてもよい。ベクトルストア命令ＳＴおよびベクトルロード命令ＬＤがペイロード４に格納される場合、エントリＥＮＴには、縮約アドレスＣＡＤが格納される。また、ベクトルストア命令ＳＴがペイロード４に格納される場合、複数のアドレスにそれぞれ対応する複数のデータが格納される。
状態１では、ストア命令ＳＴ１およびロード命令ＬＤ４が実行され、ストア命令ＳＴ２およびロード命令ＬＤ３は実行されていない。ストア命令ＳＴ２のアドレスが確定していないため、ストア命令ＳＴ２の後続のロード命令ＬＤ４により取得したデータ"０ｘ４５６"は、正しくない可能性がある。
次に、状態２において、ロード命令ＬＤ３が実行される。ロード命令ＬＤ３に含まれるアドレスは、縮約アドレスＣＡＤとして縮約アドレス生成部６２から出力される。一致判定部５は、命令の種別にかかわりなく、ロード命令ＬＤ３のアドレスとペイロード４に格納された全ての命令のアドレスとを比較する。
アクセス制御部８は、一致判定部５による比較結果のうち、ロード命令ＬＤ３のアドレスと、ペイロード４に格納された、ロード命令ＬＤ３に先行するストア命令ＳＴ１、ＳＴ２のアドレスの比較結果を参照する。そして、アクセス制御部８は、ロード命令ＬＤ３のアドレスとストア命令ＳＴ１のアドレスとの衝突を検出する。このため、アクセス制御部８は、ロード命令ＬＤ３の読み出し対象のデータを、データキャッシュ９から読み出すのではなく、エントリＥＮＴ１からフォワーディングすることを決定し、エントリＥＮＴ１に保持されたデータ"０ｘ１２３"をエントリＥＮＴ３に格納する。
次に、状態３において、縮約アドレス生成部３によりストア命令ＳＴ２のアドレスがエントリＥＮＴ２に格納された後、ストア命令ＳＴ２が実行される。そして、ストア命令ＳＴ２のアドレス"０ｘ１００"とデータ"０ｘ７８９"とがエントリＥＮＴ２に格納される。ストア命令ＳＴ２に含まれるアドレスは、縮約アドレスＣＡＤとして縮約アドレス生成部６２から出力される。
一致判定部５は、命令の種別にかかわりなく、ストア命令ＳＴ２のアドレスとペイロード４に格納された全ての命令のアドレスとを比較する。アクセス制御部８は、一致判定部５による比較結果のうち、ストア命令ＳＴ２のアドレスと、ペイロード４に格納された、ストア命令ＳＴ２より後続のロード命令ＬＤ３、ＬＤ４のアドレスの比較結果を参照する。そして、アクセス制御部８は、ストア命令ＳＴ２のアドレスとロード命令ＬＤ３のアドレスとの衝突を検出する。
状態４において、アクセス制御部８は、ストア命令ＳＴ２の後続のロード命令ＬＤ３、ＬＤ４の実行をキャンセルし、エントリＥＮＴ３、ＥＮＴ４から追い出す。これにより、状態２でエントリＥＮＴ１から誤ってフォワーディングされたロード命令ＬＤ３のデータ"０ｘ１２３"をキャンセルすることができる。キャンセルされたロード命令ＬＤ３、ＬＤ４は、その後、再発行される。
この実施形態では、一致判定部５は、縮約アドレス生成部３が生成した縮約アドレスＣＡＤをペイロード４に保持されたアドレスと比較するため、縮約前の複数のアドレスを比較に使用する場合に比べて、一致判定回路６の数を削減することができる。これにより、縮約前の複数のアドレスを比較に使用する場合に比べて、一致判定部５の回路規模を低減することができる。
また、縮約アドレスＣＡＤがペイロード４に格納されるため、縮約前の複数のアドレスをペイロード４に格納する場合に比べて、エントリＥＮＴの使用効率を向上することができ、ペイロード４に格納可能なメモリアクセス命令ＭＡの数を増やすことができる。これにより、アクセス制御部８により処理を制御可能なメモリアクセス命令ＭＡの数を増やすことができ、演算処理装置１の処理性能を向上することができる。
また、エントリＥＮＴの使用効率を向上しなくてよい場合、エントリＥＮＴの数を削減することができる。これにより、一致判定回路６の数をさらに削減することができ、一致判定部５の回路規模をさらに低減することができる。
図３は、図１の縮約アドレス生成部３による縮約アドレスの生成方法の例を示す。図３では、メモリアクセス命令ＭＡ１が、８個のアドレスＡＤ０－ＡＤ７を含むギャザー命令またはスキャッター命令である場合の例が示される。なお、簡単化のため、図３では、各アドレスＡＤ０－ＡＤ７が８ビットである例が示されるが、各アドレスＡＤ０－ＡＤ７のビット数は、８ビットに限定されない。図３以降で説明されるアドレスＡＤ０－ＡＤ７も８ビットに限定されない。
生成方法１では、縮約アドレス生成部３は、アドレスＡＤ０－ＡＤ７の各ビット位置において、ビット値が全て"０"の場合、縮約アドレスＣＡＤのビット値を"０"に設定し、ビット値が全て"１"の場合、縮約アドレスＣＡＤのビット値を"１"に設定する。また、縮約アドレス生成部３は、アドレスＡＤ０－ＡＤ７の各ビット位置において、"０"または"１"のビット値が混在する場合、縮約アドレスＣＡＤのビット値を不定値"Ｘ"に設定する。生成方法２では、縮約アドレス生成部３は、生成方法１の規則に加えて、縮約アドレスＣＡＤで不定値"Ｘ"を示すビット位置より下位のビットを不定値"Ｘ"に設定する。
このように、縮約アドレス生成部３は、生成方法１または生成方法２を使用して、"０"、"１"、"Ｘ"の３値論理で表現される縮約アドレスＣＡＤを生成することができる。なお、メモリアクセス命令ＭＡ１が、単一のアドレスＡＤを含む場合、縮約アドレス生成部３は、単一のアドレスＡＤを縮約アドレスＣＡＤとする。
これにより、メモリアクセス命令ＭＡが単一のアドレスＡＤを含むか複数のアドレスＡＤを含むかによらず、縮約アドレス生成部３が生成した縮約アドレスＣＡＤをペイロード４に格納することができる。したがって、単一のアドレスＡＤであるか縮約アドレスＣＡＤであるかに応じてペイロード４の格納方法を相違させる場合に比べて、ペイロード４にアドレスＡＤ、ＣＡＤを格納する制御を容易にすることができる。
但し、演算処理装置１は、２進数を扱うため、不定値"Ｘ"を使用することができない。このため、実際には、図８で説明されるように、縮約アドレス生成部３は、３値論理で表現される縮約アドレスＣＡＤを２進数で表現可能な形式に変換する。なお、縮約アドレス生成部３は、例えば、縮約アドレスＣＡＤにおいて、不定値"Ｘ"を値"００"に設定し、値"０"を値"０１"に設定し、値"１"を値"１０"に設定してもよい。
図４は、図３の縮約アドレスＣＡＤで示されるアドレス範囲の一例を示す。図４に例示するメモリアクセス命令ＭＡ１に含まれる８個のアドレスＡＤ０－ＡＤ７は、図３に示したアドレスＡＤ０－ＡＤ７と同じである。また、図４に例示する縮約アドレスＭＡ１．ＣＡＤは、図３の生成方法２に示した縮約アドレスＭＡ１．ＣＡＤと同じである。縮約アドレスＣＡＤが図３の生成方法２により生成される場合、一致判定部５は、図４に示す"１０１０００００"から"１０１１１１１１"の範囲のアドレスＡＤを縮約アドレスＭＡ１．ＣＡＤと衝突すると判定する。
縮約アドレスＣＡＤが図３の生成方法１により生成される場合、例えば、アドレスＭＡ１．ＡＤ０の最下位から２ビット目が"０"である"１０１１０００１"のアドレスＡＤは、縮約アドレスＭＡ１．ＣＡＤと衝突していないと判定される。このため、生成方法１では、生成方法２に比べて、縮約アドレスＣＡＤに含まれるアドレスＡＤの数を減らすことができ、衝突の判定精度を向上することができる。
図５は、図１の一致判定部５の各一致判定回路６によるアドレスの判定動作の一例を示す。一致判定回路６は、図１に示したように、縮約アドレス生成部３が生成した縮約アドレスＣＡＤの各ビットと、ペイロード４のエントリＥＮＴのいずれかに保持されたアドレスの各ビットとを比較する。ここで、ペイロード４のエントリＥＮＴのいずれかに保持されたアドレスは、単一のアドレスＡＤまたは縮約アドレスＣＡＤである。
例えば、一致判定回路６は、比較するビット値が"０"と"１"または"１"と"０"の場合、不一致を示す"０"をアンド回路ＡＮＤに出力する。一致判定回路６は、比較するビット値が"０"同士、"１"同士の場合、または、比較するビット値の少なくとも一方が不定値"Ｘ"の場合、一致を示す"１"をアンド回路ＡＮＤに出力する。
アンド回路ＡＮＤは、比較結果のビット値が全て"１"（全て一致）の場合、衝突信号ＣＯＬをアドレスの衝突を示す"１"に設定する。アンド回路ＡＮＤは、比較結果のビット値のいずれかが"０"（不一致）の場合、衝突信号ＣＯＬをアドレスが衝突していないことを示す"０"に設定する。図１のアクセス制御部８は、各一致判定回路６から出力される衝突信号ＣＯＬの論理値に基づいて、縮約アドレス生成部３が生成した縮約アドレスＣＡＤとペイロード４に保持されたアドレスとの衝突を判定する。そして、アクセス制御部８は、判定結果に基づいて、メモリアクセス命令ＭＡをコミットするか否かを決定し、キューに保持されたメモリアクセス命令ＭＡの処理を制御する。
図６は、他の演算処理装置の一例を示す。図６に示す演算処理装置１Ａは、図１の縮約アドレス生成部３を持たず、図１の一致判定部５およびアクセス制御部８の代わりに一致判定部５Ａおよびアクセス制御部８Ａを有する。
演算処理装置１Ａが縮約アドレス生成部３を持たない場合、一致判定部５Ａは、ベクトルロード命令ＬＤまたはベクトルストア命令ＳＴに含まれる複数のアドレスＡＤ０－ＡＤ７を直接受信する。そして、一致判定部５Ａは、受信したアドレスＡＤ０－ＡＤ７をペイロード４の各エントリＥＮＴに保持されたアドレスＡＤと比較する。このため、一致判定部５Ａは、アドレスＡＤ０－ＡＤ７の数とエントリＥＮＴの数との積に対応する数の一致判定回路６を有する。
アクセス制御部８Ａは、全ての一致判定回路６から出力される衝突信号ＣＯＬを受信し、受信した衝突信号ＣＯＬに基づいて、ペイロード４に保持されたメモリアクセス命令ＭＡのコミット処理を制御する。図６に示すように、縮約アドレス生成部３を持たない演算処理装置１Ａの一致判定部５Ａおよびアクセス制御部８Ａの回路規模は、図１の一致判定部５およびアクセス制御部８の回路規模より大きい。
なお、例えば、図１の縮約アドレス生成部３の回路規模は、アドレスＡＤ毎に一致判定回路６の２個分程度である。このため、図１の一致判定部５およびアクセス制御部８の回路規模の減少分は、縮約アドレス生成部３の回路規模の増加分に比べて十分に大きい。
以上、この実施形態では、一致判定部５は、縮約アドレス生成部３が生成した縮約アドレスＣＡＤをペイロード４に保持されたアドレスと比較する。このため、縮約前の複数のアドレスＡＤ０－ＡＤ７を比較に使用する場合に比べて、一致判定回路６の数を削減することができ、一致判定部５の回路規模を低減することができる。
縮約アドレスＣＡＤがペイロード４に格納されるため、縮約前の複数のアドレスをペイロード４に格納する場合に比べて、エントリＥＮＴの使用効率を向上することができ、ペイロード４に格納可能なメモリアクセス命令ＭＡの数を増やすことができる。これによりアクセス制御部８により処理を制御可能なメモリアクセス命令ＭＡの数を増やすことができ、演算処理装置１の処理性能を向上することができる。
縮約アドレス生成部３により単一のアドレスＡＤも縮約アドレスＣＡＤとすることで、メモリアクセス命令ＭＡに含まれるアドレスＡＤが単一か複数かによらず、縮約アドレス生成部３が生成した縮約アドレスＣＡＤをペイロード４に格納することができる。したがって、ペイロード４にアドレスＡＤ、ＣＡＤを格納する制御を容易にすることができる。
図７は、別の実施形態における演算処理装置の一例を示す。図１から図６と同様の要素については、詳細な説明は省略する。図７に示す演算処理装置１００は、図１の演算処理装置１と同様に、例えば、ＳＩＭＤ演算命令を実行可能なＣＰＵ等のプロセッサである。
演算処理装置１００は、命令キャッシュ１０、デコーダ２０、リザベーションステーション等のスケジューラ３０、レジスタファイル４０、複数のロードストア（ＬＤＳＴ）ユニット５０および複数の演算ユニット９０を有する。
命令キャッシュ１０は、メインメモリ等のメモリから転送される命令を保持し、保持している命令をデコーダ２０に出力する。例えば、命令キャッシュ１０は、１次命令キャッシュでもよい。命令キャッシュ１０に保持される命令は、演算命令およびメモリアクセス命令である。
例えば、演算命令は、整数演算命令、固定小数点演算命令および浮動小数点演算命令等を含む。例えば、メモリアクセス命令は、ロード命令およびストア命令等を含む。また、整数演算命令、固定小数点演算命令および浮動小数点演算命令の少なくともいずれかは、ＳＩＭＤ演算命令を含んでもよい。さらに、図１の演算処理装置１と同様に、ロード命令は、単一のアドレスを含むスカラロード命令に加えて、ベクトルロード命令ＬＤとして連続アドレスロード命令ＬＤおよびギャザー命令を含む。ストア命令は、単一のアドレスを含むスカラストア命令に加えて、ベクトルストア命令ＳＴとして連続アドレスストア命令ＳＴおよびスキャッター命令を含む。
デコーダ２０は、命令キャッシュ１０からインオーダで受信する命令をデコードし、デコードした命令をスケジューラ３０に出力する。なお、演算処理装置１００は、命令キャッシュ１０とデコーダ２０との間に命令キャッシュ１０から転送される複数の命令を蓄積する命令バッファを有してもよい。
デコーダ２０によりデコードされた命令に含まれる論理レジスタ番号は、例えば、リネームユニットによりレジスタファイル４０内の物理レジスタを識別する物理レジスタ番号に変換されてもよい。論理レジスタ番号は、プログラムに記述されるレジスタ番号である。リネームユニットの搭載により、演算処理装置１００は、プログラムで記述可能なレジスタの数より多い物理レジスタをレジスタファイル４０に搭載することができる。この結果、リネームユニットを設けない場合に比べて、レジスタが競合する頻度を低減することができ、命令の実行効率を向上することができる。
スケジューラ３０は、デコーダ２０から出力される演算命令を保持する複数のエントリを含む演算キューと、デコーダ２０から出力されるメモリアクセス命令を保持する複数のエントリを含むメモリアクセスキューとを有する。スケジューラ３０は、演算キューに保持した演算命令を実行可能な順にアウトオブオーダで演算ユニット９０のいずれかに発行する。また、スケジューラ３０は、メモリアクセスキューに保持した命令を実行可能な順にアウトオブオーダでロードストアユニット５０のいずれかに出力する。
複数のロードストアユニット５０の各々は、ロード命令およびストア命令を実行する。複数のロードストアユニット５０の各々は、複数のアドレス計算器５２を有する。また、複数のロードストアユニット５０は、複数のロードストアユニット５０に共通のロードストアキュー６０、アクセス制御部７０およびＬ１（Level 1）データキャッシュ８０を有する。ロードストアキュー６０は、複数のロードストアユニット５０の各々に対応する縮約アドレス生成部６２と、複数のロードストアユニット５０に共通のペイロード６４および一致判定部６６を有する。一致判定部６６は、複数の一致判定回路６７を有する。
複数のアドレス計算器５２の各々は、レジスタファイル４０から転送されるデータの加算処理等を実行することにより、メモリアクセス命令によるアクセス対象のアドレスを計算する。複数のアドレス計算器５２の各々は、計算により得たアドレスを、対応する縮約アドレス生成部６２およびペイロード６４に出力する。また、ロード命令であればＬ１データキャッシュ８０にアドレスＡＤを出力する。各ロードストアユニット５０に複数のアドレス計算器５２を設けることで、ベクトルロード命令またはベクトルストア命令に含まれる複数のアドレスを並列に計算することができる。
縮約アドレス生成部６２は、図１の縮約アドレス生成部３と同様に、ロード命令またはストア命令に含まれる複数のアドレスＡＤを縮約して縮約アドレスＣＡＤを生成する。縮約アドレスＣＡＤの生成方法の例は、図８に示される。ペイロード６４は、図１のペイロード４と同様に、メモリアクセス命令を保持する図示しない複数のエントリＥＮＴを含む。ペイロード６４は、キューの一例である。ペイロード６４の例は、図８に示される。
一致判定部６６は、図１の一致判定部５と同様に、ペイロード６４のエントリに複数の一致判定回路６７を有する。各一致判定回路６７は、ペイロード６４からのアドレスを縮約アドレス生成部６２が生成した縮約アドレスＣＡＤと比較し、比較結果に応じた衝突信号ＣＯＬを出力する。一致判定部６６は、縮約アドレスＣＡＤとペイロード４に保持されたアドレスとの衝突を判定する衝突判定部の一例である。一致判定回路６７は、衝突判定回路の一例である。
アクセス制御部７０は、図１のアクセス制御部８と同様に、衝突信号ＣＯＬに基づいてペイロード６４に保持されたメモリアクセス命令の処理を制御し、Ｌ１データキャッシュ８０のアクセスを制御する。Ｌ１データキャッシュ８０は、図１のデータキャッシュ９と同様の構成および機能を有する。
各演算ユニット９０は、演算命令を実行する。例えば、各演算ユニット９０は、固定小数点演算器、浮動小数点演算器および論理演算器を有する。
図８は、図７のペイロード６４の一例と縮約アドレス生成部６２による縮約アドレスの生成方法の一例とを示す。ペイロード６４は、メモリアクセス命令ＭＡを保持する複数のエントリＥＮＴ（ＥＮＴ１－ＥＮＴ６等）を含む。例えば、各エントリＥＮＴには、実行フラグ、命令種別（ロード命令ＬＤまたはストア命令ＳＴ）、キーアドレスＫＥＹ、データ、マスクベクトルＭＳＫおよび元のアドレスが保持される。元のアドレスは、各アドレス計算器５２が計算した、縮約前のアドレスである。この実施形態では、縮約アドレスＣＡＤは、キーアドレスＫＥＹおよびマスクベクトルＭＳＫとして表現される。
縮約アドレス生成部６２は、図１の縮約アドレス生成部３と同様に、"０"、"１"、不定値"Ｘ"で表現される３値論理を使用して縮約アドレスＣＡＤを生成する。但し、縮約アドレス生成部６２は、演算処理装置１００で扱う２進数によりアドレスの衝突を判定するために、縮約アドレスＣＡＤをキーアドレスＫＥＹおよびマスクベクトルＭＳＫとして表現する。
３値論理で表される縮約アドレスＣＡＤを２進数で表現可能な形式に変換することで、２進数を扱う演算処理装置１００において、一致判定部６６は、不定値"Ｘ"を含む縮約アドレスＣＡＤの衝突を判定することができる。換言すれば、演算処理装置１００のアーキテクチャを変更することなく、不定値"Ｘ"を含む縮約アドレスＣＡＤの衝突を判定することができる。
縮約アドレス生成部６２は、メモリアクセス命令ＭＡに含まれる複数のアドレスＡＤのいずれか１つをキーアドレスＫＥＹとして選択する。また、縮約アドレス生成部６２は、メモリアクセス命令ＭＡに含まれる複数のアドレスＡＤの各ビット位置でのビット値の排他的論理和ＸＯＲを算出し、マスクベクトルＭＳＫとする。図８では、メモリアクセス命令ＭＡ１に含まれる８個のアドレスＡＤ０－ＡＤ７からマスクベクトルＭＳＫを算出する例が示される。縮約アドレス生成部６２が生成した縮約アドレスＣＡＤ（ＫＥＹ、ＭＳＫ）は、一致判定部６６による判定に使用され、メモリアクセス命令ＭＡの情報とともにペイロード６４に格納される。
図９は、図７の一致判定回路６７の一例を示す。一致判定回路６７は、否定排他的論理和回路ＸＮＯＲ、オア回路ＯＲ１、ＯＲ２およびアンド回路ＡＮＤを有する。オア回路ＯＲ１は、第１論理和回路の一例であり、オア回路ＯＲ２は、第２論理和回路の一例である。アンド回路ＡＮＤは、論理積回路の一例である。
否定排他的論理和回路ＸＮＯＲは、ペイロード６４のエントリＥＮＴのいずれかに保持されたキーアドレスＫＥＹと、縮約アドレス生成部６２が生成するキーアドレスＫＥＹとのビット同士の否定排他的論理和を算出する。オア回路ＯＲ１は、ペイロード６４のエントリＥＮＴのいずれかに保持されたマスクベクトルＭＳＫと、縮約アドレス生成部６２が生成するマスクベクトルＭＳＫとのビット同士の論理和を算出する。
オア回路ＯＲ２は、否定排他的論理和回路ＥＮＯＲの出力とオア回路ＯＲ１の出力とのビット同士の論理和を算出する。アンド回路ＡＮＤは、オア回路ＯＲ２の出力の全ビットの論理積を算出し、算出結果を衝突信号ＣＯＬとして出力する。
一致判定回路６７は、図９の括弧内に例示するキーアドレスＫＥＹおよびマスクベクトルＭＳＫをペイロード６４および縮約アドレス生成部６２からそれぞれ受信した場合、アドレスの衝突を示す衝突信号ＣＯＬ（＝"１"）を出力する。このように、一致判定回路６７は、縮約アドレスＣＡＤがキーアドレスＫＥＹおよびマスクベクトルＭＳＫで表現される場合にも、アドレスの衝突を判定することができる。すなわち、一致判定回路６７は、３値論理で表現される縮約アドレスの衝突を判定することができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、一致判定部６６が縮約アドレスＣＡＤをペイロード６４に保持されたアドレスと比較するため、縮約前の複数のアドレスＡＤを比較に使用する場合に比べて、一致判定回路６７の数を削減することができ、一致判定部６６の回路規模を低減することができる。また、縮約アドレスＣＡＤをペイロード６４に格納することで、縮約前の複数のアドレスＡＤをペイロード６４に格納する場合に比べて多くのメモリアクセス命令ＭＡをペイロード６４に格納することができ、演算処理装置１００の処理性能を向上することができる。
さらに、この実施形態では、３値論理で表現される縮約アドレスＣＡＤを２進数で表現可能な形式に変換することで、２進数を扱う演算処理装置１００において、一致判定部６６は、不定値"Ｘ"を含む縮約アドレスＣＡＤの衝突を判定することができる。換言すれば、演算処理装置１００のアーキテクチャを変更することなく、不定値"Ｘ"を含む縮約アドレスＣＡＤの衝突を判定することができる。一致判定回路６７は、縮約アドレスＣＡＤがキーアドレスＫＥＹおよびマスクベクトルＭＳＫで表現される場合にも、アドレスの衝突を判定することができる。
図１０は、別の実施形態における演算処理装置の要部の一例を示す。上述した実施形態と同様の要素については、詳細な説明は省略する。図１０に示す演算処理装置１００Ａは、ロードストアキュー６０Ａ、アクセス制御部７０ＡおよびＬ１データキャッシュ８０を有する。ロードストアキュー６０Ａは、縮約アドレス生成部６２Ａ、ペイロード６４および一致判定部６６Ａを有する。一致判定部６６Ａは、衝突判定部の一例である。
縮約アドレス生成部６２Ａは、メモリアクセス命令ＭＡ（ロード命令またはストア命令）に含まれる複数のアドレスＡＤ（ＡＤ０－ＡＤ７）をグループ分けし、グループ分けした複数のアドレスグループ毎に縮約アドレスＣＡＤ０、ＣＡＤ１を生成する。縮約アドレスＣＡＤ０、ＣＡＤ１は、一致判定部６６Ａに出力され、ペイロード６４に格納される。
アドレスグループ毎に縮約アドレスＣＡＤ０、ＣＡＤ１を生成することで、アドレスＡＤをグループ分けせずに１つの縮約アドレスＣＡＤを生成する場合に比べて、縮約アドレスＣＡＤ０、ＣＡＤ１のそれぞれで示されるアドレスＡＤの範囲を狭くすることができる。これにより、各縮約アドレスＣＡＤ０、ＣＡＤ１に含まれるアドレスＡＤの数を減らすことができ、衝突の判定精度を向上することができる。
一致判定部６６Ａは、ペイロード６４のエントリＥＮＴにそれぞれ対応する数の複数の一致判定回路６７を、縮約アドレスＣＡＤ０、ＣＡＤ１毎に有する。各一致判定回路６７は、図９の一致判定回路６７と同じ構成および機能を有する。図１０の一致判定回路６７は、図１の一致判定回路６と同様に、ペイロード６４の対応するエントリＥＮＴが保持するアドレスを、対応する縮約アドレスＣＡＤ０またはＡＤ１と比較する。そして、一致判定回路６７は、比較結果に応じた衝突信号ＣＯＬをアクセス制御部７０Ａに出力する。
アクセス制御部７０Ａは、縮約アドレスＣＡＤ０、ＣＡＤ１毎の複数の衝突信号ＣＯＬに基づいてペイロード６４に保持されたメモリアクセス命令の処理を制御し、Ｌ１データキャッシュ８０のアクセスを制御する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、一致判定部６６Ａは、縮約アドレスＣＡＤをペイロード６４に保持されたアドレスと比較する。このため、縮約前の複数のアドレスＡＤを比較に使用する場合に比べて、一致判定回路６７の数を削減することができ、一致判定部６６Ａの回路規模を低減することができる。また、縮約アドレス生成部６２Ａは、生成した複数の縮約アドレスＣＡＤ０、ＣＡＤ１をペイロード６４に格納する。このため、縮約前の複数のアドレスＡＤをペイロード６４に格納する場合に比べて、ペイロード６４に格納可能なメモリアクセス命令の数を増やすことができる。これにより、演算処理装置１００Ａの処理性能を向上することができる。
さらに、この実施形態では、縮約アドレス生成部６２Ａは、複数の縮約アドレスＣＡＤ０、ＣＡＤ１を生成する。これにより、１つの縮約アドレスＣＡＤを生成する場合に比べて、縮約アドレスＣＡＤ０、ＣＡＤ１のそれぞれで示されるアドレスＡＤの範囲を狭くすることができる。したがって、各縮約アドレスＣＡＤ０、ＣＡＤ１に含まれるアドレスＡＤの数を減らすことができ、衝突の判定精度を向上することができる。この結果、例えば、実際にはアドレスＡＤが衝突していないロード命令ＬＤが、先行するストア命令ＳＴと衝突すると判定されてキャンセルされる頻度を低減することができ、演算処理装置１００Ａの処理性能の低下を抑制することができる。
図１１は、別の実施形態における演算処理装置の要部の一例を示す。上述した実施形態と同様の要素については、詳細な説明は省略する。図１１に示す演算処理装置１００Ｂは、図１０のロードストアキュー６０Ａの代わりにロードストアキュー６０Ｂを有することを除き、図１０の演算処理装置１００Ａの構成と同様である。
ロードストアキュー６０Ｂは、図１０のロードストアキュー６０Ａに縮約アドレス生成部６２を追加している。縮約アドレス生成部６２は、図８の縮約アドレス生成部６２と同じ構成および機能を有している。すなわち、縮約アドレス生成部６２は、メモリアクセス命令ＭＡ（ロード命令またはストア命令）に含まれる複数のアドレスＡＤ（ＡＤ０－ＡＤ７）を縮約して縮約アドレスＣＡＤを生成する。図１１の縮約アドレス生成部６２は、第１縮約アドレス生成部の一例であり、縮約アドレス生成部６２が生成する縮約アドレスＣＡＤは、第１縮約アドレスの一例である。縮約アドレス生成部６２Ａは、第２縮約アドレス生成部の一例であり、縮約アドレス生成部６２Ａが生成する縮約アドレスＣＡＤ０、ＣＡＤ１は、第２縮約アドレスの一例である。
縮約アドレス生成部６２が生成した縮約アドレスＣＡＤは、ペイロード６４に格納される。したがって、この実施形態では、ペイロード６４に格納される縮約アドレスＣＡＤの数を、図１０のペイロード６４に格納される縮約アドレスＣＡＤ０、ＣＡＤ１の数より減らすことができる。この結果、ペイロード６４に格納されるアドレスＡＤの数が相対的に増えるため、ペイロード６４に格納されるメモリアクセス命令の数を増やすことができ、演算処理装置１００Ｂの処理性能を向上することができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ペイロード６４に縮約アドレスＣＡＤが格納され、一致判定部６６Ａに縮約アドレスＣＡＤ０、ＣＡＤ１が出力される。これにより、一致判定部６６Ａによる衝突の判定精度を向上しつつ、縮約アドレスＣＡＤ０、ＣＡＤ１がペイロード６４に格納される場合に比べて、ペイロード６４に格納されるアドレスＡＤの数を増やすことができる。この結果、演算処理装置１００Ｂの処理性能を向上することができる。
なお、上記の例では、縮約アドレス生成部６２が生成した縮約アドレスＣＡＤは、１つの縮約アドレスになる場合で説明した。しかしながら、縮約アドレス生成部６２Ａが生成した縮約アドレスとは異なる数、または、異なるグループの分け方で分けられた複数グループ毎に複数の縮約アドレスを生成してもよい。また、縮約アドレス生成部６２Ａが生成した縮約アドレスも２つの例で説明しているが３つ以上あってもよい。
図１２は、別の実施形態における演算処理装置の要部の一例を示す。上述した実施形態と同様の要素については、詳細な説明は省略する。図１２に示す演算処理装置１００Ｃは、図７の演算処理装置１００、図１０の演算処理装置１００Ａまたは図１１の演算処理装置１００Ｂに、縮約アドレス生成部６２Ｃと一致判定回路６７Ｃとを追加している。図１２では、１つの一致判定回路６７Ｃが示されるが、実際には、一致判定回路６７Ｃは、ペイロード６４に含まれる図示しないエントリＥＮＴ毎に設けられる。そして、複数の一致判定回路６７と複数の一致判定回路６７Ｃとを含む一致判定部が設けられる。一致判定回路６７Ｃは、衝突判定回路の一例である。
縮約アドレス生成部６２Ｃは、メモリアクセス命令に含まれる複数のアドレスＡＤの範囲を示す縮約アドレスＣＡＤ２を生成する。縮約アドレス生成部６２Ｃが生成する縮約アドレスＣＡＤ２は、第４縮約アドレスの一例である。例えば、縮約アドレス生成部６２Ｃは、先頭アドレスＡＨ（＝Ａ０）と、先頭アドレスＡＨから最終アドレスＡＥまでの距離であるオフセットＯＦＳＡとを縮約アドレスＣＡＤ２として生成する。縮約アドレス生成部６２Ｃは、生成した縮約アドレスＣＡＤ２をペイロード６４に格納する。
例えば、ペイロード６４の図示しないエントリＥＮＴには、メモリアクセス命令ＭＡを示す情報と、過去の縮約アドレス生成部６２Ｃが生成した先頭アドレスＢＨおよびオフセットＯＦＳＢを含む縮約アドレスＣＡＤ２が格納される。すなわち、ペイロード６４の各エントリＥＮＴには、縮約アドレスＣＡＤ２または図７の縮約アドレス生成部６２により生成される縮約アドレスＣＡＤが格納される。なお、メモリアクセス命令ＭＡが単一のアドレスＡＤを含む場合、縮約規則にしたがって、単一のアドレスＡＤが先頭アドレスＡＨ（またはＢＨ）として設定され、オフセットＯＦＳＡ（またはＯＦＳＢ）は"０"に設定される。
一致判定回路６７Ｃは、加算器ＡＤＤａ、ＡＤＤｂ、比較器ＣＭＰａ、ＣＭＰｂ、オア回路ＯＲおよび反転回路ＮＯＴを有する。加算器ＡＤＤａは、縮約アドレス生成部６２Ｃから出力される先頭アドレスＡＨとオフセットＯＦＳＡと加算することで、最終アドレスＡＥを算出する。加算器ＡＤＤｂは、ペイロード６４Ｃの対応するエントリＥＮＴから出力される先頭アドレスＢＨとオフセットＯＦＳＡと加算することで、最終アドレスＢＥを算出する。
比較器ＣＭＰａは、最終アドレスＢＥと先頭アドレスＡＨとを比較して大小関係を判定する。例えば、比較器ＣＭＰａは、最終アドレスＢＥが先頭アドレスＡＨより小さい場合、"１"を出力し、最終アドレスＢＥが先頭アドレスＡＨ以上の場合、"０"を出力する。比較器ＣＭＰｂは、先頭アドレスＢＨと最終アドレスＡＥとを比較して大小関係を判定する。例えば、比較器ＣＭＰｂは、最終アドレスＡＥが先頭アドレスＢＨより小さい場合、"１"を出力し、最終アドレスＡＥが先頭アドレスＢＨ以上の場合、"０"を出力する。
オア回路ＯＲは、比較器ＣＭＰａ、ＣＭＰｂの出力の論理和を反転回路ＮＯＴに出力する。反転回路ＮＯＴは、オア回路ＯＲから出力される論理値を反転し、衝突信号ＣＯＬとして出力する。したがって、衝突信号ＣＯＬの論理は、式（１）で示される。
ＣＯＬ＝"ｎｏｔ（（ＡＥ＜ＢＨ）ｏｒ（ＢＥ＜ＡＨ））‥ （１）
なお、縮約アドレス生成部６２Ｃは、先頭アドレスＡＨと最終アドレスＡＥを縮約アドレスＣＡＤ２として生成してもよい。この場合、縮約アドレスＣＡＤ２のビット数が増えるが、一致判定回路６７Ｃは、加算器ＡＤＤａ、ＡＤＤｂを持たなくてもよい。メモリアクセス命令に含まれる複数のアドレスＡＤの範囲を示す縮約アドレスＣＡＤ２を生成することで、３値論理を使用して生成される縮約アドレスＣＡＤに比べて、衝突の判定精度を向上することができる。
図１３は、図１２の一致判定回路６７Ｃの動作の一例を示す。なお、この実施形態の一致判定部は、図９の一致判定回路６７と図１２の一致判定回路６７Ｃとを含む。図１３に示すように、衝突信号ＣＯＬは、先頭アドレスＡＨとオフセットＯＦＳＡとで示される縮約アドレスＣＡＤ２の範囲が、先頭アドレスＢＨとオフセットＯＦＳＢとで示される縮約アドレスＣＡＤ２の範囲と重ならない場合、"０"に設定される。衝突信号ＣＯＬは、先頭アドレスＡＨとオフセットＯＦＳＡとで示される縮約アドレスＣＡＤ２の範囲が、先頭アドレスＢＨとオフセットＯＦＳＢとで示される縮約アドレスＣＡＤ２の範囲と重なる場合、"１"に設定される。
図１２に示す演算処理装置１００Ｃでは、メモリアクセス命令ＭＡに含まれる複数のアドレスＡＤから３値論理で表現される縮約アドレスＣＡＤと、アドレスＡＤの範囲を示す縮約アドレスＣＡＤ２とが生成される。例えば、図７の縮約アドレス生成部６２は、複数のアドレスＡＤのビットを縮約して縮約アドレスＣＡＤを生成する。なお、図１０または図１１の縮約アドレス生成部６２Ａにより縮約アドレスＣＡＤが生成されてもよい。縮約アドレス生成部６２、６２Ａが生成する縮約アドレスＣＡＤは、第３縮約アドレスの一例である。また、図１２の縮約アドレス生成部６２Ｃは、複数のアドレスＡＤの範囲を示す縮約アドレスＣＡＤ２を生成する。
ここで、昇順または降順に変化しない複数のアドレスＡＤは、このままでは縮約アドレスＣＡＤ２への変換が困難である。このため、縮約アドレス生成部６２Ｃは、縮約アドレス生成部６２と同様に、まず、"０"、"１"、"Ｘ"の３値論理で表現される縮約アドレスＣＡＤを生成する。次に、縮約アドレス生成部６２Ｃは、生成した縮約アドレスＣＡＤの不定値"Ｘ"が"０"であるとしてアドレスＡＤの最小値を生成し、生成した縮約アドレスＣＡＤの不定値"Ｘ"が"１"であるとしてアドレスＡＤの最大値を生成する。そして、縮約アドレス生成部６２Ｃは、先頭アドレスＡＨおよびオフセットＯＦＳＢを含む縮約アドレスＣＡＤ２を生成する。なお、縮約アドレス生成部６２Ｃは、縮約アドレス生成部６２が生成する縮約アドレスＣＡＤの不定値"Ｘ"を"０"と"１"とに置き換えて、アドレスＡＤの最小値と最大値とを生成してもよい。
縮約アドレス生成部６２および縮約アドレス生成部６２Ｃを含むロードストアキューは、複数のアドレスＡＤが昇順または降順に変化しない場合、縮約アドレス生成部６２が生成した縮約アドレスＣＡＤをペイロード６４に格納する。ロードストアキューは、複数のアドレスＡＤが昇順または降順に変化する場合、縮約アドレス生成部６２Ｃが生成した縮約アドレスＣＡＤ２をペイロード６４に格納する。
一致判定回路６７、６７Ｃを含む一致判定部は、ペイロード６４のエントリに縮約アドレスＣＡＤが保持されている場合、保持されている縮約アドレスＣＡＤと縮約アドレス生成部６２が生成する縮約アドレスＣＡＤとの衝突を判定する。一致判定回路６７、６７Ｃを含む一致判定部は、ペイロード６４のエントリに縮約アドレスＣＡＤ２が保持されている場合、保持されている縮約アドレスＣＡＤ２と縮約アドレス生成部６２Ｃが生成する縮約アドレスＣＡＤ２との衝突を判定する。
このように、メモリアクセス命令ＭＡに含まれるアドレスＡＤが昇順または降順でない場合、縮約アドレス生成部６２により生成された縮約アドレスＣＡＤを使用してアドレスＡＤの衝突が判定される。メモリアクセス命令ＭＡに含まれるアドレスＡＤが昇順または降順の場合、縮約アドレス生成部６２Ｃにより生成された縮約アドレスＣＡＤ２を使用してアドレスＡＤの衝突が判定される。
例えば、アドレスＡＤが昇順または降順でないメモリアクセス命令ＭＡとして、ギャザー命令またはスキャッター命令がある。例えば、アドレスＡＤが昇順または降順のメモリアクセス命令ＭＡとして、ストライドアクセス命令等の連続アドレスロード命令ＬＤまたは連続アドレスベクトルストア命令ＳＴがある。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリアクセス命令ＭＡに含まれるアドレスＡＤが昇順または降順である場合に、縮約アドレスＣＡＤ２を使用してアドレスＡＤの衝突を判定することで、衝突の判定精度を向上することができる。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
１、１Ａ 演算処理装置
２、２Ａ ロードストアキュー
３ 縮約アドレス生成部
４ ペイロード
５、５Ａ 一致判定部
８、８Ａ アクセス制御部
９ データキャッシュ
１０ 命令キャッシュ
２０ デコーダ
３０ スケジューラ
４０ レジスタファイル
５０ ロードストアユニット
５２ アドレス計算器
６０、６０Ａ、６０Ｂ ロードストアキュー
６２、６２Ａ、６２Ｃ 縮約アドレス生成部
６４ ペイロード
６６、６６Ａ 一致判定部
６７、６７Ｃ 一致判定回路
７０、７０Ａ アクセス制御部
８０ Ｌ１データキャッシュ
９０ 演算ユニット
１００、１００Ａ、１００Ｂ、１００Ｃ 演算処理装置
ＡＤ（ＡＤ０－ＡＤ７） アドレス
ＡＥ 最終アドレス
ＡＨ 先頭アドレス
ＢＥ 最終アドレス
ＢＨ 先頭アドレス
ＣＡＤ、ＣＡＤ０、ＣＡＤ１、ＣＡＤ２ 縮約アドレス
ＣＯＬ 衝突信号
ＤＴ データ
ＥＮＴ エントリ
ＩＣＤ 命令コード
ＫＥＹ キーアドレス
ＬＤ ロード命令
ＭＡ メモリアクセス命令
ＭＳＫ マスクベクトル
ＯＦＳＡ、ＯＦＳＢ オフセット
ＳＴ ストア命令
ＳＴＤ ストアデータ

Claims (12)

  1. 少なくとも１つのアドレスを含むメモリアクセス命令を保持するキューと、
    メモリアクセス命令に複数のアドレスが含まれる場合、前記複数のアドレスのビットを縮約して縮約アドレスを生成する縮約アドレス生成部と、
    前記縮約アドレスと前記キューに保持されたアドレスとの衝突を判定する衝突判定部と、
    前記衝突判定部による判定結果に基づいて、前記キューに保持されたメモリアクセス命令の処理を制御するアクセス制御部と、
    を有する演算処理装置。
  2. 前記縮約アドレス生成部は、生成した縮約アドレスを前記キューに格納する
    請求項１に記載の演算処理装置。
  3. 前記縮約アドレス生成部は、メモリアクセス命令に含まれる複数のアドレスおよびメモリアクセス命令に含まれる単一のアドレスを縮約規則にしたがって縮約して前記縮約アドレスを生成する
    請求項１または請求項２に記載の演算処理装置。
  4. 前記縮約アドレス生成部は、前記メモリアクセス命令に含まれる複数のアドレスをグループ分けした複数のアドレスグループ毎に前記縮約アドレスを生成し、
    前記衝突判定部は、前記複数のアドレスグループの縮約アドレスと前記キューに保持されたアドレスとの衝突をそれぞれ判定する
    請求項１ないし請求項３のいずれか１項に記載の演算処理装置。
  5. 前記縮約アドレス生成部は、
    前記複数のアドレスグループとは異なる数、または、異なるグループの分け方で分けられた複数グループ毎に前記複数のアドレスのビットを縮約する第１縮約アドレス生成部と、
    前記複数のアドレスグループ毎に複数のアドレスのビットを縮約する第２縮約アドレス生成部と、を有し、
    前記第１縮約アドレス生成部が生成した第１縮約アドレスを前記キューに格納し、
    前記第２縮約アドレス生成部が生成した第２縮約アドレスを前記衝突判定部に出力する
    請求項４に記載の演算処理装置。
  6. 前記縮約アドレス生成部は、メモリアクセス命令に含まれる複数のアドレスの範囲を示す縮約アドレスを生成し、
    前記衝突判定部は、前記縮約アドレスで示される範囲に含まれるアドレスと前記キューに保持されたアドレスとの衝突を判定する
    請求項１ないし請求項３のいずれか１項に記載の演算処理装置。
  7. 前記縮約アドレス生成部は、
    前記複数のアドレスのビットを縮約した第３縮約アドレスと、複数のアドレスの範囲を示す第４縮約アドレスとを生成し、
    生成した第３縮約アドレスおよび第４縮約アドレスの一方、もしくは、両方を前記キューに保持し、
    前記衝突判定部は、
    前記キューに第３縮約アドレスが保持されている場合、前記キューに保持された第３縮約アドレスと、前記縮約アドレス生成部が生成した第３縮約アドレスとの衝突を判定し、
    前記キューに第４縮約アドレスが保持されている場合、前記キューに保持された第４縮約アドレスと、前記縮約アドレス生成部が生成した第４縮約アドレスとの衝突を判定する
    請求項６に記載の演算処理装置。
  8. 前記縮約アドレス生成部は、前記複数のアドレスの各ビット位置において、ビット値が全て"０"、全て"１"または不定を示す３値論理で表現される縮約アドレスを生成する
    請求項２ないし請求項７のいずれか１項に記載の演算処理装置。
  9. 前記縮約アドレス生成部は、不定を示すビット位置より下位のビットを不定として縮約アドレスを生成する
    請求項８に記載の演算処理装置。
  10. 前記縮約アドレス生成部は、前記複数のアドレスのいずれかを示すキーアドレスと、前記複数のアドレスの各ビット位置のビット値の排他的論理和で表現されたマスクベクトルとを縮約アドレスとして生成する
    請求項８または請求項９に記載の演算処理装置。
  11. 前記衝突判定部は、縮約アドレスと前記キューに保持された複数のアドレスとの衝突をそれぞれ判定する複数の衝突判定回路を有し、
    前記複数の衝突判定回路の各々は、
    前記縮約アドレスと前記キューに保持された縮約アドレスとに含まれるキーアドレスのビット同士の否定排他的論理和を算出する否定排他的論理和回路と、
    前記縮約アドレスと前記キューに保持された縮約アドレスとに含まれるマスクベクトルのビット同士の論理和を算出する第１論理和回路と、
    前記否定排他的論理和回路の出力と前記第１論理和回路の出力とのビット同士の論理和を算出する第２論理和回路と、
    前記第２論理和回路の出力の全ビットの論理積を算出する論理積回路と、を有し、
    前記論理積回路の出力が"１"の場合、アドレスの衝突を検出する
    請求項１０に記載の演算処理装置。
  12. 少なくとも１つのアドレスを含むメモリアクセス命令を保持するキューを有する演算処理装置の演算処理方法であって、
    前記演算処理装置が有する縮約アドレス生成部が、メモリアクセス命令に複数のアドレスが含まれる場合、前記複数のアドレスのビットを縮約して縮約アドレスを生成し、
    前記演算処理装置が有する衝突判定部が、前記縮約アドレスと前記キューに保持されたアドレスとの衝突を判定し、
    前記演算処理装置が有するアクセス制御部が、前記衝突判定部による判定結果に基づいて、前記キューに保持されたメモリアクセス命令の処理を制御する
    演算処理方法。
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