JP2023112427A - メモリシステム - Google Patents

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Abstract

Figure 2023112427000001
【課題】複数のリンクが利用される場合に消費電力を低減するメモリシステムを提供する。
【解決手段】メモリシステムは、第１コントローラ１３ー１、第２コントローラ１３－２ア及び第３コントローラ１４を備える。第１コントローラは、第１ホストとメモリシステムとの間の第１リンクを動作状態と低消費電力状態の何れかに設定する。第２コントローラは、第２ホストとメモリシステムとの間の第２リンクを動作状態と低消費電力状態のいずれかに設定する。第３コントローラは、第１リンク及び第２リンクのいずれかを介したパケットの伝送が予測される場合、ビジー信号を第１コントローラ及び第２コントローラに送出する。第１コントローラは、第１リンクが低消費電力状態であり、且つ、第３コントローラに伝送されるデータを含むパケットが第１リンクを介して受信されていない場合、ビジー信号を無効化することによって、第１リンクを低消費電力状態に維持する。
【選択図】図４

Description

本発明の実施形態は、メモリシステムに関する。
情報処理装置とデバイスとを接続するためのインタフェース規格の１つとして、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）規格が知られている。ＰＣＩｅ規格に準拠したインタフェースにより、情報処理装置とデバイスとはリンクと称される伝送経路を介して接続される。リンク上では、パケットを用いてデータが伝送される。パケットを用いて伝送されるデータは、例えば、情報処理装置からデバイスへの要求、デバイスから情報処理装置への応答、または、ユーザデータを含む。
ＰＣＩｅ規格では、デバイスが動作状態であってもリンクを低消費電力状態に設定可能な機能が規定されている。この機能は、Ａｃｔｉｖｅ Ｓｔａｔｅ Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ（ＡＳＰＭ）と称される。
リンクを介したパケット伝送が特定の期間無い場合、デバイスは、ＡＳＰＭ機能により、リンクを通常動作状態から低消費電力状態に遷移させる。ＰＣＩｅ規格において、通常動作状態は、例えば、リンクパワーステートＬ０として規定される。また、低消費電力状態は、例えば、リンクパワーステートＬ１として規定される。
リンクが低消費電力状態から通常動作状態に戻る場合、例えば、数マイクロ秒（μｓ）の遅延が発生する。この遅延によって、リンクを介したパケット伝送のパフォーマンスは低下し得る。そのため、リンクを介したパケットの伝送が予測される場合、デバイスでは、リンクが低消費電力状態に遷移しないようにするための制御が行われる。
また、デバイスは、ＰＣＩｅ規格に準拠したインタフェースのポートを複数備えることがある。例えば、２つのポートを備えるデバイスは、２つのリンクを介して、２つの情報処理装置それぞれとの間でパケット伝送を行うことができる。
米国特許第１０５０３２３９号明細書 米国特許第１０５０３２３９号明細書 米国特許出願公開第２００６／０２７７３４４号明細書 特開２０１３－１１８６３０号公報 米国特許第７５３９８８３号明細書
実施形態の一つは、パケット伝送のための複数のリンクが利用される場合に消費電力を低減できるメモリシステムを提供する。
実施形態によれば、メモリシステムは、シリアルインタフェースを介して複数のホストそれぞれに接続可能である。メモリシステムは、不揮発性メモリ、第１コントローラ、第２コントローラ、および第３コントローラを具備する。第１コントローラは、第１ホストとメモリシステムとの間の第１リンクを、動作状態と、動作状態よりも消費電力が低い低消費電力状態のいずれかに設定する。第２コントローラは、第２ホストとメモリシステムとの間の第２リンクを、動作状態と低消費電力状態のいずれかに設定する。第３コントローラは、第１リンクおよび第２リンクを介して受信されるパケットに含まれるデータを用いて不揮発性メモリに対する要求を処理する。第３コントローラは、第１リンクと第２リンクのいずれかを介したパケットの伝送が予測される場合、第１コントローラと第２コントローラとにビジー信号を送出する。第１コントローラは、第１リンクが低消費電力状態であり、且つ第３コントローラに伝送されるデータを含むパケットが第１リンクを介して受信されていない場合、ビジー信号を無効化することによって、第１リンクを低消費電力状態に維持する。第１コントローラは、第１リンクが動作状態であり、且つ第３コントローラに伝送されるデータを含むパケットが第１リンクを介して受信されていない場合、ビジー信号を無効化することによって、第１リンクを介して伝送されるパケットが第１期間無いことに応じ、第１リンクを低消費電力状態に遷移させる。
実施形態に係るメモリシステムを含む情報処理システムの構成の例を示すブロック図。 第１比較例に係るメモリシステムにおける、ホストとのリンクが通常動作状態（リンクパワーステートＬ０）に維持される動作の例を示す図。 第２比較例に係るメモリシステムにおける、２つのホストそれぞれとのリンクが通常動作状態に維持される動作の例を示す図。 同実施形態のメモリシステムにおけるリンクパワーステートを制御する構成の例を示すブロック図。 同実施形態のメモリシステムにおける、一方のリンクが低消費電力状態から通常動作状態に遷移し、他方のリンクが低消費電力状態（リンクパワーステートＬ１）に維持される動作の例を示す図。 同実施形態のメモリシステムにおける、一方のリンクが通常動作状態に維持され、他方のリンクが通常動作状態から低消費電力状態に遷移する動作の例を示す図。
以下、実施の形態について図面を参照して説明する。
まず図１を参照して、実施形態に係るメモリシステムを含む情報処理システム１の構成を説明する。情報処理システム１は、第１ホストデバイス２－１と、第２ホストデバイス２－２と、メモリシステム３とを含む。以下では、第１ホストデバイス２－１を、第１ホスト２－１と称する。第２ホストデバイス２－２を、第２ホスト２－２と称する。また、第１ホスト２－１、第２ホスト２－２を区別しない場合には、これらをホスト２と称する。なお、情報処理システム１は、３つ以上のホスト２を含んでいてもよい。
第１ホスト２－１および第２ホスト２－２それぞれは、大量且つ多様なユーザデータをメモリシステム３に保存するストレージサーバであってもよいし、パーソナルコンピュータであってもよい。
メモリシステム３は、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリにユーザデータを書き込み、不揮発性メモリからユーザデータを読み出すように構成された半導体ストレージデバイスである。メモリシステム３はストレージデバイスとも称される。メモリシステム３は、例えばソリッドステートドライブ（ＳＳＤ）として実現される。
メモリシステム３は、第１ホスト２－１および第２ホスト２－２のストレージとして使用され得る。メモリシステム３は、第１ホスト２－１および第２ホスト２－２それぞれに接続される。
第１ホスト２－１および第２ホスト２－２それぞれとメモリシステム３とを接続するためのインタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等の規格に準拠する。
第１ホスト２－１はＰＣＩｅ ＰＨＹ２１－１を備える。第２ホスト２－２はＰＣＩｅ ＰＨＹ２１－２を備える。ＰＣＩｅ ＰＨＹ２１－１，２１－２は、ＰＣＩｅ規格で規定された物理レイヤに相当する回路である。ＰＣＩｅ ＰＨＹ２１－１，２１－２は、ＰＣＩｅ規格に準拠した物理的な接続形式を有する。
メモリシステム３は、例えば、コントローラ４、ＮＡＮＤ型フラッシュメモリ５、およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）６を備える。
ＮＡＮＤ型フラッシュメモリ５は、１つ以上のメモリチップを含む。各メモリチップは、複数のブロックを含む。１つのブロックは、データ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。複数のブロックのそれぞれは、複数のページを含む。複数のページのそれぞれは、単一のワード線に接続された複数のメモリセルを含む。１つのページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。
各ブロックに対するプログラム／イレーズサイクル数（Ｐ／Ｅサイクル数）には上限があり、最大Ｐ／Ｅサイクル数と称される。あるブロックの１回のＰ／Ｅサイクルは、このブロック内のすべてのメモリセルを消去状態にするための消去動作と、このブロックのページそれぞれにデータを書き込む書き込み動作とを含む。
ＤＲＡＭ６は揮発性のメモリである。ＤＲＡＭ６等のＲＡＭには、例えば、ファームウェア（ＦＷ）の格納領域、論理物理アドレス変換テーブルのキャッシュ領域が設けられる。
コントローラ４は、ＳｏＣのような回路によって実現され得る。コントローラ４はＳＲＡＭを内蔵していてもよい。この場合、メモリシステム３にＤＲＡＭ６が設けられていなくてもよい。また、ＤＲＡＭ６がコントローラ４に内蔵されていてもよい。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして機能する。
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能してもよい。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、および（２）ページ単位のデータ読み出し動作／データ書き込み動作とブロック単位のデータ消去動作との差異を隠蔽するための処理、が含まれる。ブロック管理には、不良ブロックの管理、ウェアレベリング、およびガベージコレクションが含まれる。
論理アドレスは、メモリシステム３の記憶領域をアドレス指定するために、ホスト２によって使用される。論理アドレスは、例えば論理ブロックアドレス（ＬＢＡ）である。
論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングの管理は、例えば、論理物理アドレス変換テーブルを用いて実行される。コントローラ４は、論理物理アドレス変換テーブルを使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを特定の管理サイズ単位で管理する。ある論理アドレスに対応する物理アドレスは、この論理アドレスのユーザデータが書き込まれたＮＡＮＤ型フラッシュメモリ５内の物理記憶位置を示す。論理物理アドレス変換テーブルは、メモリシステム３の起動時にＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。
１つのページへのデータ書き込みは、１回のＰ／Ｅサイクル当たり１回のみ可能である。このため、コントローラ４は、ある論理アドレスに対応する更新ユーザデータを、この論理アドレスに対応する以前のユーザデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ４は、この論理アドレスをこの別の物理記憶位置に関連付けるように論理物理アドレス変換テーブルを更新することにより、以前のユーザデータを無効化する。
コントローラ４は、例えば、ホストインタフェース（ホストＩ／Ｆ）１１、ＣＰＵ１５、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１６、およびＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１７を含む。これらホストＩ／Ｆ１１、ＣＰＵ１５、ＮＡＮＤ Ｉ／Ｆ１６、およびＤＲＡＭ Ｉ／Ｆ１７は、バス１０を介して接続されていてもよい。
ＣＰＵ１５は、ホストＩ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１６およびＤＲＡＭ Ｉ／Ｆ１７を制御するように構成されたプロセッサである。ＣＰＵ１５はＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされたＦＷを実行することによって、様々な処理を行う。ＦＷは、ＣＰＵ１５に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１５は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１５の動作は、ＣＰＵ１５によって実行されるＦＷによって制御される。
ＮＡＮＤ Ｉ／Ｆ１６は、コントローラ４とＮＡＮＤ型フラッシュメモリ５とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１６は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。
ＮＡＮＤ Ｉ／Ｆ１６は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１６は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤ型フラッシュメモリ５内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ５全体に対するアクセスを広帯域化することができる。
ＤＲＡＭ Ｉ／Ｆ１７は、ＤＲＡＭ６へのアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。
ホストＩ／Ｆ１１は、メモリシステム３と複数のホスト２－１，２－２それぞれとの間の通信を行うインタフェースとして機能する回路である。ホストＩ／Ｆ１１は、第１ホスト２－１および第２ホスト２－２それぞれからパケットを受信するための回路を含む。パケットは、例えば、ＰＣＩｅ規格に準拠したパケットである。受信されるパケットは、様々なコマンド、例えば、入出力（Ｉ／Ｏ）コマンド、各種制御コマンドを含む。
また、ホストＩ／Ｆ１１は、第１ホスト２－１および第２ホスト２－２それぞれにパケットを送信するための回路を含む。送信されるパケットは、例えば、コマンドに対する応答やユーザデータを含む。
ホストＩ／Ｆ１１は、例えば、ＰＣＩｅ ＰＨＹ１２－１，１２－２、ＰＣＩｅリンクコントローラ１３－１，１３－２、およびＮＶＭｅコントローラ１４を備える。
ＰＣＩｅ ＰＨＹ１２－１，１２－２は、ＰＣＩｅ規格で規定された物理レイヤに相当する回路である。ＰＣＩｅ ＰＨＹ１２－１，１２－２は、例えば、ＰＣＩｅ規格に準拠した物理的な接続形式を有する。
ＰＣＩｅ ＰＨＹ１２－１は、シリアルインタフェースを介して、例えば、第１ホスト２－１のＰＣＩｅ ＰＨＹ２１－１と接続される。このシリアルインタフェースは、ＰＣＩｅ ＰＨＹ１２－１とＰＣＩｅ ＰＨＹ２１－１とを相互接続可能なリンク３１（以下、第１リンク３１と称する）を含む。ＰＣＩｅ ＰＨＹ１２－１およびＰＣＩｅ ＰＨＹ２１－１は、第１リンク３１を介してデータを物理的に送受信するインタフェース動作を行う。
ＰＣＩｅ ＰＨＹ１２－２は、シリアルインタフェースを介して、例えば、第２ホスト２－２のＰＣＩｅ ＰＨＹ２１－２と接続される。このシリアルインタフェースは、ＰＣＩｅ ＰＨＹ１２－２とＰＣＩｅ ＰＨＹ２１－２とを相互接続可能なリンク３２（以下、第２リンク３２と称する）を含む。ＰＣＩｅ ＰＨＹ１２－２およびＰＣＩｅ ＰＨＹ２１－２は、第２リンク３２を介してデータを物理的に送受信するインタフェース動作を行う。第１リンク３１および第２リンク３２それぞれでは、パケットの形態でデータが伝送される。
ＰＣＩｅリンクコントローラ１３－１は、第１リンク３１を管理し、ＰＣＩｅ ＰＨＹ１２－１とＮＶＭｅコントローラ１４との間でデータをやり取りするための処理を行う回路である。より具体的には、ＰＣＩｅリンクコントローラ１３－１は、第１リンク３１およびＰＣＩｅ ＰＨＹ１２－１を介して第１ホスト２－１からパケットを受信する。ＰＣＩｅリンクコントローラ１３－１は、パケットを処理して、例えば、ＮＶＭｅコントローラ１４に送出されるべきデータを取得する。ＰＣＩｅリンクコントローラ１３－１は、取得されたデータをＮＶＭｅコントローラ１４に送出する。ＮＶＭｅコントローラ１４に送出されるべきデータは、例えば、ＮＡＮＤ型フラッシュメモリ５へのアクセスに関連するデータである。より詳しくは、ＮＶＭｅコントローラ１４に送出されるべきデータは、例えば、ＮＡＮＤ型フラッシュメモリ５に対する書き込み要求、読み出し要求、およびＶｅｎｄｏｒ Ｄｅｆｉｎｅｄ Ｍｅｓｓａｇｅ（ＶＤＭ）である。
ＰＣＩｅリンクコントローラ１３－２は、第２リンク３２を管理し、ＰＣＩｅ ＰＨＹ１２－２とＮＶＭｅコントローラ１４との間でデータをやり取りするための処理を行う回路である。より具体的には、ＰＣＩｅリンクコントローラ１３－２は、第２リンク３２およびＰＣＩｅ ＰＨＹ１２－２を介して第２ホスト２－２からパケットを受信する。ＰＣＩｅリンクコントローラ１３－２は、パケットを処理して、例えば、ＮＶＭｅコントローラ１４に送出されるべきデータを取得する。ＰＣＩｅリンクコントローラ１３－２は、取得されたデータをＮＶＭｅコントローラ１４に送出する。
ＮＶＭｅコントローラ１４は、ＮＡＮＤ型フラッシュメモリ５に対する書き込み要求、読み出し要求、またはＶＤＭのようなトランザクションを処理する回路である。ＮＶＭｅコントローラ１４は、ＰＣＩｅ ＰＨＹ１２－１およびＰＣＩｅリンクコントローラ１３－１を介して受信したデータに含まれる要求に応じた動作と、ＰＣＩｅ ＰＨＹ１２－２およびＰＣＩｅリンクコントローラ１３－２を介して受信したデータに含まれる要求に応じた動作と、ＰＣＩｅ ＰＨＹ１２－１およびＰＣＩｅリンクコントローラ１３－１を介して要求に対する応答を含むデータを送信するための動作と、ＰＣＩｅ ＰＨＹ１２－２およびＰＣＩｅリンクコントローラ１３－２を介して要求に対する応答を含むデータを送信するための動作とを行う。ＮＶＭｅコントローラ１４による動作は、例えば、ＮＶＭｅ規格に準拠する。
このように、ＰＣＩｅ ＰＨＹ１２－１、ＰＣＩｅリンクコントローラ１３－１、およびＮＶＭｅコントローラ１４は、第１ホスト２－１とメモリシステム３との間のデータ伝送を制御する。また、ＰＣＩｅ ＰＨＹ１２－２、ＰＣＩｅリンクコントローラ１３－２、およびＮＶＭｅコントローラ１４は、第２ホスト２－２とメモリシステム３との間のデータ伝送を制御する。つまり、メモリシステム３は、第１ホスト２－１とデータ伝送を行うためのポート（以下、ポート０とも称する）と、第２ホスト２－２とデータ伝送を行うためのポート（以下、ポート１とも称する）とを備えている。
なお、コントローラ４内の各部の機能は、コントローラ４内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１５がＦＷを実行することによって実現されてもよい。
ここで、リンクに対して設定されるリンクパワーステートについて説明する。リンクパワーステートは、リンクに対して設定される電力状態である。リンクパワーステートは、例えば、ＰＣＩｅ規格で規定されたＡＳＰＭ機能によって設定される。ＡＳＰＭ機能は、デバイス（例えば、メモリシステム３）が動作状態であってもリンクを低消費電力状態に設定可能な機能である。リンクパワーステートとして、例えば、リンクパワーステートＬ０とリンクパワーステートＬ１がある。リンクパワーステートＬ０は、通常動作状態（アクティブ状態）である。リンクパワーステートＬ１は、低消費電力状態（インアクティブ状態）である。リンクパワーステートＬ１は、ＡＳＰＭ Ｌ１とも称される。
リンクパワーステートＬ１に遷移したリンクがリンクパワーステートＬ０に戻る場合、例えば、数マイクロ秒の遅延（ｅｘｉｔ ｌａｔｅｎｃｙ）が発生する。この遅延によって、リンクを介したパケット伝送のパフォーマンスは低下し得る。そのため、デバイスでは、リンクを介したパケットの伝送が予測される場合、リンクがリンクパワーステートＬ１に遷移しないようにするための制御が行われる。
リンクパワーステートの制御例について、第１および第２比較例を用いて説明する。
（第１比較例）
第１比較例に係るメモリシステムは、１つのホストとのデータ伝送を行う。
図２は、第１比較例のメモリシステム３Ａにおいて、ホスト２Ａとのリンク３１ＡがリンクパワーステートＬ０（通常動作状態）に維持される動作の例を示す。
メモリシステム３Ａは、１つのホスト２Ａと接続するための１つのポートを有する。具体的には、メモリシステム３Ａは、ＰＣＩｅ ＰＨＹ１２Ａ、ＰＣＩｅリンクコントローラ１３Ａ、およびＮＶＭｅコントローラ１４Ａを備える。
ＰＣＩｅ ＰＨＹ１２Ａは、シリアルインタフェースを介して、ホスト２ＡのＰＣＩｅ ＰＨＹ２１Ａに接続される。このシリアルインタフェースは、ＰＣＩｅ ＰＨＹ１２ＡとＰＣＩｅ ＰＨＹ２１Ａとを相互接続可能なリンク３１Ａを含む。
ＰＣＩｅリンクコントローラ１３Ａは、ＰＣＩｅ ＰＨＹ１２ＡとＰＣＩｅ ＰＨＹ２１Ａとのリンク３１Ａを管理し、ＰＣＩｅ ＰＨＹ１２ＡとＮＶＭｅコントローラ１４Ａとの間でデータをやり取りするための処理を行う。
ＮＶＭｅコントローラ１４Ａは、ＰＣＩｅ ＰＨＹ１２ＡおよびＰＣＩｅリンクコントローラ１３Ａを介して受信したデータに含まれるコマンドに応じた動作と、ＰＣＩｅ ＰＨＹ１２ＡおよびＰＣＩｅリンクコントローラ１３Ａを介してコマンドに対する応答を含むデータを送信するための動作とを行う。
このように、ＰＣＩｅ ＰＨＹ１２Ａ、ＰＣＩｅリンクコントローラ１３Ａ、およびＮＶＭｅコントローラ１４Ａは、ホスト２Ａとメモリシステム３Ａとの間のデータ伝送を制御する。
ここで、メモリシステム３Ａにおいてリンクパワーステートを制御する構成について説明する。
ＰＣＩｅリンクコントローラ１３Ａは、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａを備える。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａは、ＡＳＰＭ機能を有する回路である。ＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａは、ＡＳＰＭ機能により、リンク３１Ａのリンクパワーステートを制御する。より具体的には、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａは、リンク３１ＡがリンクパワーステートＬ０に設定されている場合、リンク３１Ａを介して伝送されるパケットが無い状態が継続した時間を計測するタイマとして機能し得る。計測された時間が閾値を上回った場合（すなわち、タイマが満了した場合）、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａは、リンク３１ＡをリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させる。これにより、リンク３１Ａは低消費電力状態になる。
ＮＶＭｅコントローラ１４Ａは、リンク３１Ａを介したパケットの伝送が予測される場合、ビジー（ｂｕｓｙ）信号をＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａに送出する。ビジー信号は、ＮＶＭｅコントローラ１４Ａがビジー状態であることを示す。ビジー状態であるＮＶＭｅコントローラ１４Ａは、リンク３１Ａを介したパケットの伝送を予測している。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａは、リンク３１ＡがリンクパワーステートＬ１に設定されている間に、ＮＶＭｅコントローラ１４Ａによってビジー信号が送出された場合、リンク３１ＡをリンクパワーステートＬ０に遷移させる。また、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａは、リンク３１ＡがリンクパワーステートＬ０に設定され、且つＮＶＭｅコントローラ１４Ａによってビジー信号が送出されている間（すなわち、ビジー信号がアクティブである間）、リンク３１Ａを介したパケット伝送が行われていない状態が継続した時間を計測しない。したがって、ＮＶＭｅコントローラ１４Ａによってビジー信号が送出されている間、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａが、リンク３１ＡをリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させることはない。
このようなビジー信号に応じたＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａの動作により、リンク３１Ａを介したパケットの伝送が予測される場合に、リンク３１ＡはリンクパワーステートＬ０からリンクパワーステートＬ１に遷移しない。そのため、ビジー信号を受信している間のＡＳＰＭ Ｌ１タイマ／コントローラ１３１Ａの動作では、リンクパワーステートＬ０に設定されたリンク３１ＡがリンクパワーステートＬ１に遷移し、リンクパワーステートＬ１に設定されたリンク３１ＡがリンクパワーステートＬ０に戻る動作は発生しない。よって、リンクパワーステートＬ１からリンクパワーステートＬ０への遷移による遅延は発生しない。したがって、リンク３１Ａを介したパケットの伝送が予測される場合に、リンク３１Ａを介したパケット伝送におけるパフォーマンスの低下を防止できる。
（第２比較例）
第２比較例に係るメモリシステムは、２つのホストそれぞれとのデータ伝送を行う。
図３は、第２比較例に係るメモリシステム３Ｂにおける、ホスト２－１Ｂとのリンク３１Ｂとホスト２－２Ｂとのリンク３１ＢのいずれもがリンクパワーステートＬ０（通常動作状態）に維持される動作の例を示す。
メモリシステム３Ｂは、２つのホスト２－１Ｂおよび２－２Ｂとそれぞれ接続するための２つのポートを有する。具体的には、メモリシステム３Ｂは、ＰＣＩｅ ＰＨＹ１２－１Ｂおよび１２－２Ｂ、ＰＣＩｅリンクコントローラ１３－１Ｂおよび１３－２Ｂ、並びにＮＶＭｅコントローラ１４Ｂを備える。
ＰＣＩｅ ＰＨＹ１２－１Ｂは、シリアルインタフェースを介して、ホスト２－１ＢのＰＣＩｅ ＰＨＹ２１－１Ｂに接続される。このシリアルインタフェースは、ＰＣＩｅ ＰＨＹ１２－１ＢとＰＣＩｅ ＰＨＹ２１－１Ｂとを相互接続可能なリンク３１Ｂ（以下、第１リンク３１Ｂと称する）を含む。
ＰＣＩｅ ＰＨＹ１２－２Ｂは、シリアルインタフェースを介して、ホスト２－２ＢのＰＣＩｅ ＰＨＹ２１－２Ｂに接続される。このシリアルインタフェースは、ＰＣＩｅ ＰＨＹ１２－２ＢとＰＣＩｅ ＰＨＹ２１－２Ｂとを相互接続可能なリンク３２Ｂ（以下、第２リンク３２Ｂと称する）を含む。
ＰＣＩｅリンクコントローラ１３－１Ｂは、第１リンク３１Ｂを管理し、ＰＣＩｅ ＰＨＹ１２－１ＢとＮＶＭｅコントローラ１４Ｂとの間でデータをやり取りするための処理を行う。
ＰＣＩｅリンクコントローラ１３－２Ｂは、第２リンク３２Ｂを管理し、ＰＣＩｅ ＰＨＹ１２－２ＢとＮＶＭｅコントローラ１４Ｂとの間でデータをやり取りするための処理を行う。
ＮＶＭｅコントローラ１４Ｂは、ＰＣＩｅ ＰＨＹ１２－１ＢおよびＰＣＩｅリンクコントローラ１３－１Ｂと、ＰＣＩｅ ＰＨＹ１２－２ＢおよびＰＣＩｅリンクコントローラ１３－２Ｂのいずれかを介して受信したデータに含まれるコマンドに応じた動作と、ＰＣＩｅ ＰＨＹ１２－１ＢおよびＰＣＩｅリンクコントローラ１３－１Ｂと、ＰＣＩｅ ＰＨＹ１２－２ＢおよびＰＣＩｅリンクコントローラ１３－２Ｂのいずれかを介してコマンドに対する応答を含むデータを送信するための動作とを行う。
このように、ＰＣＩｅ ＰＨＹ１２－１Ｂ、ＰＣＩｅリンクコントローラ１３－１Ｂ、およびＮＶＭｅコントローラ１４Ｂは、ホスト２－１Ｂとメモリシステム３Ｂとの間のデータ伝送を制御する。ＰＣＩｅ ＰＨＹ１２－２Ｂ、ＰＣＩｅリンクコントローラ１３－２Ｂ、およびＮＶＭｅコントローラ１４Ｂは、ホスト２－２Ｂとメモリシステム３Ｂとの間のデータ伝送を制御する。
ここで、メモリシステム３Ｂにおいてリンクパワーステートを制御する構成について説明する。
ＰＣＩｅリンクコントローラ１３－１Ｂは、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂを備える。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂは、第１リンク３１Ｂのリンクパワーステートを制御するＡＳＰＭ機能を有する回路である。より具体的には、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂは、第１リンク３１ＢがリンクパワーステートＬ０に設定されている場合、第１リンク３１Ｂを介して伝送されるパケットが無い状態が継続した時間を計測するタイマとして機能し得る。計測された時間が閾値を上回った場合、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂは、第１リンク３１ＢのリンクパワーステートをリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させる。これにより、第１リンク３１Ｂは低消費電力状態になる。
ＰＣＩｅリンクコントローラ１３－２Ｂは、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂを備える。ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂは、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂと同様にして、第２リンク３２Ｂのリンクパワーステートを制御する。
ＮＶＭｅコントローラ１４Ｂは、リンク３１Ｂまたは３２Ｂを介したパケットの伝送が予測される場合、ビジー信号をＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１ＢとＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂの両方に送出する。ビジー信号は、ＮＶＭｅコントローラ１４Ｂがビジー状態であることを示す。ビジー状態であるＮＶＭｅコントローラ１４Ｂは、リンク３１Ｂまたは３２Ｂを介したパケットの伝送を予測している。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂは、第１リンク３１ＢがリンクパワーステートＬ１に設定されている間に、ＮＶＭｅコントローラ１４Ｂによってビジー信号が送出された場合、第１リンク３１ＢをリンクパワーステートＬ０に遷移させる。また、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂは、第１リンク３１ＢがリンクパワーステートＬ０に設定され、且つＮＶＭｅコントローラ１４Ｂによってビジー信号が送出されている間、第１リンク３１Ｂを介したパケット伝送が行われていない状態が継続した時間を計測しない。したがって、ＮＶＭｅコントローラ１４Ｂによってビジー信号が送出されている間、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂが、第１リンク３１ＢをリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させることはない。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂは、第２リンク３２ＢがリンクパワーステートＬ１に設定されている間に、ＮＶＭｅコントローラ１４Ｂによってビジー信号が送出された場合、第２リンク３２ＢをリンクパワーステートＬ０に遷移させる。また、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂは、第２リンク３２ＢがリンクパワーステートＬ０に設定され、且つＮＶＭｅコントローラ１４Ｂによってビジー信号が送出されている間、第２リンク３２Ｂを介したパケット伝送が行われていない状態が継続した時間を計測しない。したがって、ＮＶＭｅコントローラ１４Ｂによってビジー信号が送出されている間、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂが、第２リンク３２ＢをリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させることはない。
このようなビジー信号に応じたＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂおよび１３１－２Ｂの動作により、リンク３１Ｂまたは３２Ｂを介したパケットの伝送が予測される場合に、リンク３１Ｂおよび３２ＢはいずれもリンクパワーステートＬ０からリンクパワーステートＬ１に遷移しない。そのため、ビジー信号に応じたＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１Ｂの動作では、リンクパワーステートＬ０に設定されたリンク３１ＢがリンクパワーステートＬ１に遷移して、リンクパワーステートＬ０に戻る動作は発生しない。また、ビジー信号に応じたＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂの動作では、リンクパワーステートＬ０に設定されたリンク３２ＢがリンクパワーステートＬ１に遷移して、リンクパワーステートＬ０に戻る動作は発生しない。よって、リンクパワーステートＬ１からリンクパワーステートＬ０への遷移による遅延は発生しない。したがって、リンク３１Ｂまたは３２Ｂを介したパケットの伝送が予測される場合に、リンク３１Ｂまたは３２Ｂを介したパケット伝送におけるパフォーマンスの低下を防止できる。
なお、ＮＶＭｅコントローラ１４Ｂは、発生が予測されるパケット伝送が第１リンク３１Ｂと第２リンク３２Ｂのいずれを介したものであるかを判別しないように構成されている。そのため、ＮＶＭｅコントローラ１４Ｂは、発生が予測されるパケット伝送が第１リンク３１Ｂと第２リンク３２Ｂのいずれか一方を介するものであったとしても、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１ＢとＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂの両方にビジー信号を送出する。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１ＢとＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂの両方にビジー信号が送出されるので、メモリシステム３Ｂでは、発生が予測されるパケット伝送が２つのリンク３１Ｂおよび３２Ｂの一方のリンクを介するものであり、且つ他方のリンクを介するものでない場合に、一方のリンクだけでなく他方のリンクも、リンクパワーステートＬ０からリンクパワーステートＬ１に遷移しない。
例えば、発生が予測されるパケット伝送が第１リンク３１Ｂを介するものであり、且つ第２リンク３２Ｂを介するものでない場合、ビジー信号に応じたＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２Ｂの動作によって、第２リンク３２Ｂを介して伝送されるパケットが特定の期間無いにも関わらず、第２リンク３２ＢはリンクパワーステートＬ０からリンクパワーステートＬ１に遷移しない。そのため、第２リンク３２ＢがリンクパワーステートＬ１に遷移することによる消費電力の低減が得られない。
これに対して、本実施形態のメモリシステム３では、２つのホスト２－１および２－２それぞれからＮＶＭｅコントローラ１４に伝送されるデータを含むパケットが検出されたか否かに応じて、ＮＶＭｅコントローラ１４から送出されたビジー信号を有効化または無効化する回路（以下、ビジー信号制御回路と称する）が、２つのＰＣＩｅリンクコントローラ１３－１および１３－２それぞれに設けられる。メモリシステム３では、ビジー信号制御回路によって有効化または無効化されたビジー信号に基づいて、２つのリンク３１および３２それぞれのリンクパワーステートが制御される。これにより、メモリシステム３では、発生が予測されるパケット伝送が２つのリンク３１および３２の一方のリンクを介するものであり、且つ他方のリンクを介するものでない場合、その他方のリンクがリンクパワーステートＬ０からリンクパワーステートＬ１に遷移し得る。したがって、その他方のリンクがリンクパワーステートＬ１に遷移することによって消費電力を低減できる。
図４を参照して、本実施形態のメモリシステム３においてリンクパワーステートを制御する構成の例を具体的に説明する。
ＰＣＩｅリンクコントローラ１３－１は、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１とビジー信号制御回路１３２－１とを含む。ＰＣＩｅリンクコントローラ１３－２は、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２とビジー信号制御回路１３２－２とを含む。
ＮＶＭｅコントローラ１４は、リンク３１および３２のいずれかを介したパケットの伝送が予測される場合、ＰＣＩｅリンクコントローラ１３－１とＰＣＩｅリンクコントローラ１３－２とにビジー信号を送出する。なお、ビジー信号を送出することを、ビジー信号をアクティブにするとも云う。また、ビジー信号を送出しないことを、ビジー信号をインアクティブにするとも云う。例えば、ＮＶＭｅコントローラ１４は、ホスト２－１および２－２から受け付けた全ての要求に対する処理が完了していない場合（例えば、要求に対する応答を全て返していない場合）、ビジー信号を送出する。ＮＶＭｅコントローラ１４によって送出されたビジー信号は、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１および１３１－２ではなく、ビジー信号制御回路１３２－１および１３２－２によって受信される。ビジー信号は、ＮＶＭｅコントローラ１４がビジー状態であることを示す。ビジー状態であるＮＶＭｅコントローラ１４は、リンク３１および３２のいずれかを介したパケットの伝送を予測している。
ＮＶＭｅコントローラ１４は、例えば、第１ホスト２－１から第１リンク３１を介して伝送されたパケットに含まれるデータをＰＣＩｅリンクコントローラ１３－１から受け取った場合に、あるいは第２ホスト２－２から第２リンク３２を介して伝送されたパケットに含まれるデータをＰＣＩｅリンクコントローラ１３－２から受け取った場合に、リンク３１および３２のいずれかを介したパケットの伝送を予測する。なお、ＮＶＭｅコントローラ１４では、発生が予測されるパケット伝送が第１リンク３１と第２リンク３２のいずれを介したものであるかは判別されない。
ＮＶＭｅコントローラ１４は、リンク３１を介したパケットの伝送およびリンク３２を介したパケットの伝送のいずれもが予測されない場合、ＰＣＩｅリンクコントローラ１３－１およびＰＣＩｅリンクコントローラ１３－２のいずれもにビジー信号を送出しない。例えば、ＮＶＭｅコントローラ１４は、ホスト２－１および２－２から受け付けた全ての要求に対する処理が完了した場合（例えば、要求に対する応答を全て返した場合）、ビジー信号の送出を終了する。すなわち、ビジー信号をアクティブからインアクティブにする。
ビジー信号制御回路１３２－１は、第１ホスト２－１から第１リンク３１を介してＮＶＭｅコントローラ１４に伝送されるデータを含むパケットが検出されたか否かに応じて、ＮＶＭｅコントローラ１４によって送出されたビジー信号を有効化または無効化する回路である。以下では、第１ホスト２－１と第２ホスト２－２のいずれかからＮＶＭｅコントローラ１４に伝送されるデータを含むパケットを、対象パケットとも称する。
ビジー信号制御回路１３２－１は対象パケットを検出する。より具体的には、ビジー信号制御回路１３２－１は、ＰＣＩｅリンクコントローラ１３－１が第１リンク３１およびＰＣＩｅ ＰＨＹ１２－１を介してパケットを受信した場合に、例えば、そのパケットがＮＶＭｅコントローラ１４に送出されるべきデータを含むか否かを判定する。パケットがＮＶＭｅコントローラ１４に送出されるべきデータを含んでいる場合、ビジー信号制御回路１３２－１は、そのパケットを対象パケットとして検出する。
あるいは、ビジー信号制御回路１３２－１は、ＰＣＩｅリンクコントローラ１３－１がパケットを受信した場合に、そのパケットがＮＡＮＤ型フラッシュメモリ５へのアクセスに関連するデータを含むか否かを判定してもよい。この場合、ビジー信号制御回路１３２－１は、ＮＡＮＤ型フラッシュメモリ５へのアクセスに関連するデータを含むパケットを対象パケットとして検出する。
ＮＡＮＤ型フラッシュメモリ５へのアクセスに関連するデータは、例えば、第１リンク３１を介したパケット伝送を後に発生させるタイプのデータである。第１リンク３１を介したパケット伝送を後に発生させるタイプのデータは、例えば、ＮＡＮＤ型フラッシュメモリ５に対する書き込み要求、読み出し要求、またはＶＤＭである。ビジー信号制御回路１３２－１は、第１リンク３１を介したパケット伝送を後に発生させるタイプのデータを含むパケットを、対象パケットとして検出してもよい。この場合、ビジー信号制御回路１３２－１は、第１リンク３１を介したパケット伝送が後に発生する場合のみにビジー信号を有効化できる。
ビジー信号制御回路１３２－１は対象パケットを検出した場合、ビジー信号を有効化する。つまり、対象パケットを検出した場合、ビジー信号制御回路１３２－１は、ＮＶＭｅコントローラ１４によって送出されたビジー信号をそのままＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１に送出する。
より詳しくは、ビジー信号制御回路１３２－１は、対象パケットを検出した後に、ＮＶＭｅコントローラ１４によって送出されるビジー信号がインアクティブからアクティブに変化した場合、ビジー信号を有効化するように動作する。また、ビジー信号制御回路１３２－１は対象パケットを検出した場合に、ＮＶＭｅコントローラ１４によって送出されるビジー信号が既にアクティブである場合にも、ビジー信号を有効化するように動作する。その後、ビジー信号がアクティブからインアクティブに変化したならば、ビジー信号制御回路１３２－１は状態をリセットする。状態がリセットされたビジー信号制御回路１３２－１は、ビジー信号を無効化するように動作する。
一方、対象パケットを検出していない場合、ビジー信号制御回路１３２－１はビジー信号を無効化する。つまり、対象パケットを検出していない場合、ビジー信号制御回路１３２－１は、ＮＶＭｅコントローラ１４によって送出されたビジー信号をＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１に送出しない。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、ＡＳＰＭ機能を有する回路である。ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、ＡＳＰＭ機能により、第１リンク３１のリンクパワーステートを制御する。
具体的には、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、第１リンク３１がリンクパワーステートＬ０に設定されている場合、第１リンク３１を介して伝送されるパケットが無い状態が継続した時間を計測するタイマとして機能し得る。計測された時間が閾値を上回った場合、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、第１リンク３１をリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させる。これにより、第１リンク３１は低消費電力状態になる。
なお、第１リンク３１を低消費電力状態にすることは、第１リンク３１の管理および制御を行うメモリシステム３内の構成の少なくとも一部が低消費電力状態で動作することを含む。また、第１リンク３１を通常動作状態にすることは、第１リンク３１の管理および制御を行うメモリシステム３内の構成が通常動作状態で動作することを含む。第１リンク３１の管理および制御を行うメモリシステム３内の構成は、例えば、ＰＣＩｅ ＰＨＹ１２－１とＰＣＩｅリンクコントローラ１３－１である。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、第１リンク３１がリンクパワーステートＬ１に設定されている間に、ビジー信号制御回路１３２－１からビジー信号を受け取った場合、第１リンク３１をリンクパワーステートＬ０に遷移させる。なお、第１リンク３１がリンクパワーステートＬ１に設定されている間に、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１がビジー信号を受け取らなければ、第１リンク３１はリンクパワーステートＬ１に維持される。ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、ＮＶＭｅコントローラ１４がビジー信号を送出していないか、あるいはＮＶＭｅコントローラ１４によって送出されたビジー信号をビジー制御回路１３２－１が無効化している場合に、ビジー信号を受け取らない。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、第１リンク３１がリンクパワーステートＬ０に設定され、且つビジー信号制御回路１３２－１からビジー信号を受け取っている間、第１リンク３１を介したパケット伝送が行われていない状態が継続した時間を計測しない。したがって、ビジー信号制御回路１３２－１によってビジー信号が送出されている間、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１が、第１リンク３１をリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させることはない。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、第１リンク３１がリンクパワーステートＬ０に設定され、且つビジー信号制御回路１３２－１からビジー信号を受け取っていない間、第１リンク３１を介して伝送されるパケットが無い状態が継続した時間を計測する。計測された時間が閾値を上回った場合、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、第１リンク３１をリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させる。これにより、ＮＶＭｅコントローラ１４がビジー信号を送出していない場合だけでなく、ＮＶＭｅコントローラ１４によって送出されたビジー信号を、ビジー信号制御回路１３２－１が無効化している場合にも、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、第１リンク３１を介して伝送されるパケットが無い状態が継続した時間が閾値を上回ったならば、第１リンク３１をリンクパワーステートＬ１に遷移させることができる。
したがって、ビジー信号制御回路１３２－１によって対象パケットが検出されていない場合に、すなわち、発生が予測されるパケット伝送が第２リンク３２を介するものであり、且つ第１リンク３１を介するものでない場合に、第１リンク３１がリンクパワーステートＬ１である期間を延ばすこと、および第１リンク３１がリンクパワーステートＬ１に遷移する可能性を高めることができる。これにより、複数のリンク３１および３２が利用される場合に消費電力を低減できる。
なお、ＰＣＩｅリンクコントローラ１３－２内のビジー信号制御回路１３２－２およびＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２と、ＮＶＭｅコントローラ１４とによる第２リンク３２に対する動作は、前述したＰＣＩｅリンクコントローラ１３－１内のビジー信号制御回路１３２－１およびＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１と、ＮＶＭｅコントローラ１４とによる第１リンク３１に対する動作と同様である。
図５および図６を参照して、メモリシステム３において、２つのリンク３１および３２のリンクパワーステートが制御される具体的な例を説明する。
図５は、第１リンク３１（ポート０）がリンクパワーステートＬ１からリンクパワーステートＬ０に遷移し、第２リンク３２（ポート１）がリンクパワーステートＬ１に維持される動作の例を示す。この動作の開始時点において、第１リンク３１と第２リンク３２とは共にリンクパワーステートＬ１に設定されている（図５中の（１））。なお、この開始時点において、ＮＶＭｅコントローラ１４によって送出されるビジー信号は、アクティブであってもよいし、インアクティブであってもよい。
第１ホスト２－１は、メモリシステム３に送信されるべきデータが生じたことに応じて、第１リンク３１をリンクパワーステートＬ０に遷移させるための遷移シーケンスを実行する（図５中の（２））。この遷移シーケンスは、例えば、第１ホスト２－１とメモリシステム３との間のクロック信号の同期のような、第１リンク３１を利用可能にするためのトレーニング処理を含む。
ＰＣＩｅリンクコントローラ１３－１は、遷移シーケンスが実行されたことによって、第１リンク３１をリンクパワーステートＬ０に遷移させる（図５中の（３））。
第１ホスト２－１は、第１リンク３１がリンクパワーステートＬ０に遷移した後、メモリシステム３に送信されるべきデータを含むパケットを、第１リンク３１を介してメモリシステム３に送信する（図５中の（４））。
ＰＣＩｅリンクコントローラ１３－１は、ＰＣＩｅ ＰＨＹ１２－１を介してパケットを受信する。ＰＣＩｅリンクコントローラ１３－１は、受信したパケットを処理して、例えば、ＮＶＭｅコントローラ１４に送出されるべきデータを取得する。ＰＣＩｅリンクコントローラ１３－１は、取得されたデータをＮＶＭｅコントローラ１４に送出する。
ビジー信号制御回路１３２－１は、第１ホスト２－１から第１リンク３１を介してＮＶＭｅコントローラ１４に伝送されるデータを含むパケット（対象パケット）を検出する（図５中の（５））。ビジー信号制御回路１３２－１は、例えば、ＰＣＩｅリンクコントローラ１３－１によって受信されたパケットが、ＮＶＭｅコントローラ１４に送出されるべきデータを含む場合、そのパケットを対象パケットとして検出する。
ＮＶＭｅコントローラ１４は、ＰＣＩｅリンクコントローラ１３－１によって送出されたパケット内のデータを受け取る。ＮＶＭｅコントローラ１４は、受け取ったデータに基づいて、リンク３１または３２を介したパケットの伝送が予測されるか否かを判定する。ここでは、リンク３１または３２を介したパケットの伝送が予測される場合を想定する。この場合、ＮＶＭｅコントローラ１４はビジー信号をアクティブにする（図５中の（６））。なお、ビジー信号が既にアクティブであった場合、ＮＶＭｅコントローラ１４はビジー信号をアクティブに維持する。アクティブであるビジー信号は、ビジー信号制御回路１３２－１とビジー信号制御回路１３２－２とによって受信される。
ビジー信号制御回路１３２－１は、対象パケットを検出したので、ＮＶＭｅコントローラ１４から受信したビジー信号を有効化する（図５中の（７－１））。つまり、ビジー信号制御回路１３２－１は、ビジー信号をＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１に送出する。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、ビジー信号を受信しているので、第１リンク３１をリンクパワーステートＬ０に維持する（図５中の（８－１））。
このように、ビジー信号制御回路１３２－１は対象パケットを検出した場合にビジー信号を有効化するので、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１の動作によって、第１リンク３１はリンクパワーステートＬ１に遷移しない。したがって、第１リンク３１をリンクパワーステートＬ１からリンクパワーステートＬ０に戻すことによる遅延を防止できる。
一方、ビジー信号制御回路１３２－２は、対象パケットを検出していないので、ＮＶＭｅコントローラ１４から受信したビジー信号を無効化する（図５中の（７－２））。つまり、ビジー信号制御回路１３２－２は、ビジー信号をＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２に送出しない。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２は、ビジー信号を受信していないので、第２リンク３２をリンクパワーステートＬ１に維持する（図５中の（８－２））。
このように、ビジー信号制御回路１３２－２は対象パケットを検出していない場合にビジー信号を無効化するので、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２の動作によって、第２リンク３２はリンクパワーステートＬ０に遷移しない。つまり、第２リンク３２はリンクパワーステートＬ１に維持される。したがって、リンク３１または３２を介したパケットの伝送を予測したＮＶＭｅコントローラ１４がビジー信号を送出することによる、第２リンク３２のリンクパワーステートＬ０への遷移することを防止できる。よって、ビジー信号を無効化するビジー信号制御回路１３２－２が設けられない場合と比較して、第２リンク３２がリンクパワーステートＬ１に維持される期間を延ばすことができる。これにより、消費電力を低減できる。
図６は、第１リンク３１がリンクパワーステートＬ０に維持され、第２リンク３２がリンクパワーステートＬ０からリンクパワーステートＬ１に遷移する動作の例を示す。この動作の開始時点において、第１リンク３１と第２リンク３２とは共にリンクパワーステートＬ０に設定され、ＮＶＭｅコントローラ１４によって送出されるビジー信号はインアクティブである（図６中の（１））。
第１ホスト２－１は、メモリシステム３に送信されるべきデータを含むパケットを、第１リンク３１を介してメモリシステム３に送信する（図６中の（２））。
ＰＣＩｅリンクコントローラ１３－１は、ＰＣＩｅ ＰＨＹ１２－１を介してパケットを受信する。ＰＣＩｅリンクコントローラ１３－１は、受信したパケットを処理して、例えば、ＮＶＭｅコントローラ１４に送出されるべきデータを取得する。ＰＣＩｅリンクコントローラ１３－１は、取得されたデータをＮＶＭｅコントローラ１４に送出する。
ビジー信号制御回路１３２－１は、第１ホスト２－１から第１リンク３１を介してＮＶＭｅコントローラ１４に伝送されるデータを含むパケット（対象パケット）を検出する（図６中の（３））。ビジー信号制御回路１３２－１は、例えば、ＰＣＩｅリンクコントローラ１３－１によって受信されたパケットが、ＮＶＭｅコントローラ１４に送出されるべきデータを含む場合、そのパケットを対象パケットとして検出する。
ＮＶＭｅコントローラ１４は、ＰＣＩｅリンクコントローラ１３－１によって送出されたパケット内のデータを受け取る。ＮＶＭｅコントローラ１４は、受け取ったデータに基づいて、リンク３１または３２を介したパケットの伝送が予測されるか否かを判定する。ここでは、リンク３１または３２を介したパケットの伝送が予測される場合を想定する。この場合、ＮＶＭｅコントローラ１４はビジー信号をアクティブにする（図６中の（４））。アクティブにされたビジー信号は、ビジー信号制御回路１３２－１とビジー信号制御回路１３２－２とによって受信される。
ビジー信号制御回路１３２－１は、対象パケットを検出したので、ＮＶＭｅコントローラ１４から受信したビジー信号を有効化する（図６中の（５－１））。つまり、ビジー信号制御回路１３２－１は、ビジー信号をＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１に送出する。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１は、ビジー信号を受信しているので、第１リンク３１をリンクパワーステートＬ０に維持する（図６中の（６－１））。
このように、ビジー信号制御回路１３２－１は対象パケットを検出した場合にビジー信号を有効化するので、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－１の動作によって、第１リンク３１はリンクパワーステートＬ１に遷移しない。したがって、第１リンク３１をリンクパワーステートＬ１からリンクパワーステートＬ０に戻すことによる遅延を防止できる。
一方、ビジー信号制御回路１３２－２は、対象パケットを検出していないので、ＮＶＭｅコントローラ１４から受信したビジー信号を無効化する（図６中の（５－２））。つまり、ビジー信号制御回路１３２－２は、ビジー信号をＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２に送出しない。
ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２は、ビジー信号を受信していないので、第２リンク３２を介して伝送されるパケットが無い状態が継続した時間の計測を維持する。そして、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２は、計測された時間が閾値を上回った場合、第２リンク３２をリンクパワーステートＬ０からリンクパワーステートＬ１に遷移させる（図６中の（６－２））。
このように、ビジー信号制御回路１３２－２は対象パケットを検出していない場合にビジー信号を無効化するので、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２は、第２リンク３２をリンクパワーステートＬ１に遷移させ得る。つまり、ＮＶＭｅコントローラ１４がリンク３１または３２を介したパケット伝送を予測して、ビジー信号を送出した場合にも、ＡＳＰＭ Ｌ１タイマ／コントローラ１３１－２は、第２リンク３２をリンクパワーステートＬ１に遷移させ得る。よって、ビジー信号を無効化するビジー信号制御回路１３２－２が設けられない場合と比較して、第２リンク３２がリンクパワーステートＬ１に遷移する可能性が高まるので、消費電力を低減できる。
以上説明したように、本実施形態によれば、パケット伝送のための複数のリンクが利用される場合に消費電力を低減できる。ＰＣＩｅリンクコントローラ１３－１は、第１ホスト２－１とメモリシステム３との間の第１リンク３１を、動作状態と、動作状態よりも消費電力が低い低消費電力状態のいずれかに設定する。ＰＣＩｅリンクコントローラ１３－２は、第２ホスト２－２とメモリシステム３との間の第２リンク３２を、動作状態と低消費電力状態のいずれかに設定する。ＮＶＭｅコントローラ１４は、第１リンク３１および第２リンク３２を介して受信されるパケットに含まれるデータを用いて不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ５）に対する要求を処理する。ＮＶＭｅコントローラ１４は、第１リンク３１と第２リンク３２のいずれかを介したパケットの伝送が予測される場合、ＰＣＩｅリンクコントローラ１３－１とＰＣＩｅリンクコントローラ１３－２とにビジー信号を送出する。ＰＣＩｅリンクコントローラ１３－１は、第１リンク３１が低消費電力状態であり、且つＮＶＭｅコントローラ１４に伝送されるデータを含むパケットが第１リンク３１を介して受信されていない場合、ビジー信号を無効化することによって、第１リンク３１を低消費電力状態に維持する。ＰＣＩｅリンクコントローラ１３－１は、第１リンク３１が動作状態であり、且つＮＶＭｅコントローラ１４に伝送されるデータを含むパケットが第１リンク３１を介して受信されていない場合、ビジー信号を無効化することによって、第１リンク３１を介して伝送されるパケットが第１期間無いことに応じ、第１リンク３１を低消費電力状態に遷移させる。
上記構成により、例えば、第２リンク３２を介したパケットの伝送が予測される場合に、動作状態に設定するためのビジー信号を、ＮＶＭｅコントローラ１４がＰＣＩｅリンクコントローラ１３－１に送出しても、ＰＣＩｅリンクコントローラ１３－１（より詳しくは、ビジー信号制御回路１３２－１）はビジー信号を無効化する。そのため、第１リンク３１が低消費電力状態である期間を延ばすこと、および第１リンク３１が低消費電力状態に遷移する可能性を高めることができる。したがって、パケット伝送のための複数のリンクが利用される場合に消費電力を低減できる。
本実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…情報処理システム、２－１…第１ホスト、２－２…第２ホスト、２１－１，２１－２…ＰＣＩｅ ＰＨＹ、３…メモリシステム、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、１１…ホストＩ／Ｆ、１２－１，１２－２…ＰＣＩｅ ＰＨＹ、１３－１，１３－２…ＰＣＩｅリンクコントローラ、１４…ＮＶＭｅコントローラ、１５…ＣＰＵ、１６…ＮＡＮＤ Ｉ／Ｆ、１７…ＤＲＡＭ Ｉ／Ｆ、１３１－１，１３１－２…ＡＳＰＭ Ｌ１タイマ／コントローラ、１３２－１，１３２－２…ビジー信号制御回路、３１…第１リンク、３２…第２リンク。

Claims (9)

  1. シリアルインタフェースを介して複数のホストそれぞれに接続可能なメモリシステムであって、
    不揮発性メモリと、
    第１ホストと前記メモリシステムとの間の第１リンクを、動作状態と、前記動作状態よりも消費電力が低い低消費電力状態のいずれかに設定する第１コントローラと、
    第２ホストと前記メモリシステムとの間の第２リンクを、前記動作状態と前記低消費電力状態のいずれかに設定する第２コントローラと、
    前記第１リンクおよび前記第２リンクを介して受信されるパケットに含まれるデータを用いて前記不揮発性メモリに対する要求を処理し、
    前記第１リンクと前記第２リンクのいずれかを介したパケットの伝送が予測される場合、前記第１コントローラと前記第２コントローラとにビジー信号を送出する第３コントローラと
    を具備し、
    前記第１コントローラは、
    前記第１リンクが前記低消費電力状態であり、且つ前記第３コントローラに伝送されるデータを含むパケットが前記第１リンクを介して受信されていない場合、前記ビジー信号を無効化することによって、前記第１リンクを前記低消費電力状態に維持し、
    前記第１リンクが前記動作状態であり、且つ前記第３コントローラに伝送されるデータを含むパケットが前記第１リンクを介して受信されていない場合、前記ビジー信号を無効化することによって、前記第１リンクを介して伝送されるパケットが第１期間無いことに応じ、前記第１リンクを前記低消費電力状態に遷移させる
    メモリシステム。
  2. 前記第２コントローラは、
    前記第２リンクが前記低消費電力状態であり、且つ前記第３コントローラに伝送されるデータを含むパケットが前記第２リンクを介して受信された場合、前記ビジー信号に応じ、前記第２リンクを前記低消費電力状態から前記動作状態に遷移させる
    請求項１に記載のメモリシステム。
  3. 前記第２コントローラは、前記第２リンクが前記動作状態であり、且つ前記第３コントローラに伝送されるデータを含むパケットが前記第２リンクを介して受信された場合、前記ビジー信号を有効化して、前記第２リンクを前記動作状態に維持する
    請求項１または請求項２に記載のメモリシステム。
  4. 前記第１コントローラは、前記第１リンクが前記動作状態であり、且つ前記第３コントローラによる前記ビジー信号の送出が終了した場合、前記第１リンクを介して伝送されるパケットが前記第１期間無いことに応じ、前記第１リンクを前記低消費電力状態に遷移させる
    請求項１乃至請求項３のいずれか一項に記載のメモリシステム。
  5. 前記第１コントローラは、前記第３コントローラに伝送されるデータを含むパケットが前記第１リンクを介して受信された場合に前記ビジー信号を有効化し、前記第３コントローラに伝送されるデータを含むパケットが前記第１リンクを介して受信されていない場合に前記ビジー信号を無効化する回路を含む
    請求項１乃至請求項４のいずれか一項に記載のメモリシステム。
  6. 前記第１コントローラは、前記第３コントローラに伝送される第１データを含むパケットを前記第１リンクを介して受信した場合、前記第１データを前記第３コントローラに送出し、
    前記第２コントローラは、前記第３コントローラに伝送される第２データを含むパケットを前記第２リンクを介して受信した場合、前記第２データを前記第３コントローラに送出し、
    前記第３コントローラは、前記第１データと前記第２データのいずれかを受信したことに応じて、前記ビジー信号を前記第１コントローラと前記第２コントローラとに送出する
    請求項１乃至請求項５のいずれか一項に記載のメモリシステム。
  7. 前記第３コントローラは、
    前記第１ホストまたは前記第２ホストから受け付けた全ての要求に対する応答を、前記第１ホストまたは前記第２ホストに返していない場合、前記ビジー信号を前記第１コントローラおよび前記第２コントローラへ送出し、
    前記第１ホストまたは前記第２ホストから受け付けた全ての要求に対する応答を、前記第１ホストまたは前記第２ホストに返した場合、前記ビジー信号の前記第１コントローラおよび前記第２コントローラへの送出を終了する
    請求項６に記載のメモリシステム。
  8. 前記第１データと前記第２データそれぞれは、前記不揮発性メモリに対する書き込み要求、読み出し要求、およびＶｅｎｄｏｒ Ｄｅｆｉｎｅｄ Ｍｅｓｓａｇｅ（ＶＤＭ）のいずれかを含む
    請求項６または請求項７に記載のメモリシステム。
  9. 前記シリアルインタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ規格に準拠したシリアルインタフェースである請求項１乃至請求項８のいずれか一項に記載のメモリシステム。
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