JP2023090214A - 半導体装置、半導体記憶装置、及び半導体装置の製造方法 - Google Patents

半導体装置、半導体記憶装置、及び半導体装置の製造方法 Download PDF

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Kiwamu Sakuma
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睦 岡嶋
Mutsumi Okajima
和展 松尾
Kazunori Matsuo
将也 戸田
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Abstract

【課題】トランジスタ特性の優れた半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の電極から第２の電極に向かう第１の方向に垂直な面において、第１の電極に囲まれる第１の領域を含む酸化物半導体層と、酸化物半導体層に対向するゲート電極と、ゲート絶縁層と、ゲート電極と第１の電極との間に設けられた第１の絶縁層と、ゲート電極と第２の電極との間に設けられた第２の絶縁層と、を備え、第１の方向に平行な断面における、第１の電極の第１の部分と、第１の電極の第２の部分との間の、第２の方向の第１の最大距離は、上記断面における、第１の絶縁層の第３の部分と、第１の絶縁層の第４の部分との間の、第２の方向の最小距離よりも大きい。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体記憶装置、及び半導体装置の製造方法に関する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルのスイッチングトランジスタに適用することが可能である。
特開２０１９－１６９４９０号公報
本発明が解決しようとする課題は、トランジスタ特性の優れた半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極から前記第２の電極に向かう第１の方向に垂直な面において、前記第１の電極に囲まれる第１の領域を含む酸化物半導体層と、前記第１の方向において、前記第１の電極と前記第２の電極との間に設けられ、前記酸化物半導体層に対向するゲート電極と、前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、前記ゲート電極と前記第１の電極との間に設けられた第１の絶縁層と、前記ゲート電極と前記第２の電極との間に設けられた第２の絶縁層と、を備える。前記第１の方向に平行な断面において、前記第１の電極は第１の部分と第２の部分とを含み、前記第１の方向に垂直な第２の方向において前記第１の部分と前記第２の部分との間に前記第１の領域が設けられる。前記断面において、前記第１の絶縁層は第３の部分と第４の部分とを含み、前記第２の方向において前記第３の部分と前記第４の部分との間に前記酸化物半導体層が設けられる。前記第２の方向における前記第１の部分と前記第２の部分との間の第１の最大距離は、前記第２の方向における前記第３の部分と前記第４の部分との間の最小距離よりも大きい。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第２の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第２の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第２の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第２の例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の第２の例を示す模式断面図。 比較例の半導体装置の模式断面図。 第１の実施形態の第１の変形例の半導体装置の模式断面図。 第１の実施形態の第２の変形例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の変形例の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体記憶装置の等価回路図。 第４の実施形態の半導体記憶装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置及び半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ－Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体装置及び半導体記憶装置を構成する部材の厚さ、部材間の距離、結晶粒径等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の電極から第２の電極に向かう第１の方向に垂直な面において、第１の電極に囲まれる第１の領域を含む酸化物半導体層と、酸化物半導体層に対向するゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、ゲート電極と第１の電極との間に設けられた第１の絶縁層と、ゲート電極と第２の電極との間に設けられた第２の絶縁層と、を備える。そして、第１の方向に平行な断面において、第１の電極は第１の部分と第２の部分とを含み、第１の方向に垂直な第２の方向において第１の部分と第２の部分との間に第１の領域が設けられる。また、当該断面において、第１の絶縁層は第３の部分と第４の部分とを含み、第２の方向において第３の部分と第４の部分との間に酸化物半導体層が設けられる。第２の方向における第１の部分と第２の部分との間の第１の最大距離は、第２の方向における第３の部分と第４の部分との間の最小距離よりも大きい。
図１、図２、及び図３は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面図である。図３は、図１のＢＢ’断面図である。図１において、上下方向を第１の方向と称する。図１において、左右方向を第２の方向と称する。第２の方向は、第１の方向に垂直である。
第１の実施形態の半導体装置は、トランジスタ１００である。トランジスタ１００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ１００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ１００は、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ１００は、いわゆる縦型トランジスタである。
トランジスタ１００は、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。下部電極１２は、第１の部分１２ａ及び第２の部分１２ｂを含む。酸化物半導体層１６は、下部領域１６ａを含む。下部絶縁層２４は、第３の部分２４ａ及び第４の部分２４ｂを含む。上部絶縁層２６は、第５の部分２６ａ及び第６の部分２６ｂを含む。
シリコン基板１０は、基板の一例である。下部電極１２は、第１の電極の一例である。上部電極１４は、第２の電極の一例である。下部絶縁層２４は、第１の絶縁層の一例である。上部絶縁層２６は、第２の絶縁層の一例である。下部領域１６ａは第１の領域の一例である。
シリコン基板１０は、例えば、単結晶シリコンである。基板は、シリコン基板に限定されない。基板は、例えば、シリコン基板以外の半導体基板であっても構わない。基板は、例えば、絶縁基板であっても構わない。
下部電極１２は、シリコン基板１０の上に設けられる。シリコン基板１０と下部電極１２との間には、基板絶縁層２２が設けられる。
下部電極１２は、トランジスタ１００のソース電極又はドレイン電極として機能する。
下部電極１２は、導電体である。下部電極１２は、例えば、酸化物導電体又は金属を含む。下部電極１２は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。下部電極１２は、例えば、酸化インジウムスズである。下部電極１２は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む金属である。
下部電極１２は、例えば、複数の導電体の積層構造を有していても構わない。
上部電極１４は、シリコン基板１０の上に設けられる。上部電極１４は、下部電極１２の上に設けられる。シリコン基板１０と上部電極１４との間に、下部電極１２が設けられる。下部電極１２から上部電極１４に向かう方向は第１の方向である。
上部電極１４は、トランジスタ１００のソース電極又はドレイン電極として機能する。
上部電極１４は、導電体である。上部電極１４は、例えば、酸化物導電体又は金属を含む。上部電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。上部電極１４は、例えば、酸化インジウムスズである。上部電極１４は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む金属である。
上部電極１４は、例えば、複数の導電体の積層構造を有していても構わない。
下部電極１２と上部電極１４とは、例えば、同一の材料で形成される。下部電極１２及び上部電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。下部電極１２及び上部電極１４は、例えば、酸化インジウムスズである。
酸化物半導体層１６は、シリコン基板１０の上に設けられる。酸化物半導体層１６は、下部電極１２と上部電極１４との間に設けられる。酸化物半導体層１６は、例えば、下部電極１２に接する。酸化物半導体層１６は、例えば、上部電極１４に接する。
酸化物半導体層１６には、トランジスタ１００のオン動作時に、電流経路となるチャネルが形成される。
酸化物半導体層１６は、酸化物半導体である。酸化物半導体層１６は、例えば、アモルファスである。
酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）を含む。酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む。
酸化物半導体層１６は、例えば、チタン（Ｔｉ）、亜鉛（Ｚｎ）、及びタングステン（Ｗ）からなる群から選ばれる少なくとも一つの元素を含む。酸化物半導体層１６は、例えば、酸化チタン、酸化亜鉛、又は酸化タングステンを含む。
酸化物半導体層１６は、例えば、下部電極１２の化学組成、及び、上部電極１４の化学組成と異なる化学組成を有する。
酸化物半導体層１６は、下部領域１６ａを含む。図３に示すように、下部領域１６ａは第１の方向に垂直な面において、下部電極１２に囲まれる。
酸化物半導体層１６は、酸素空孔を含む。酸化物半導体層１６の中の酸素空孔は、ドナーとして機能する。
酸化物半導体層１６の第１の方向に平行な断面において、酸化物半導体層１６の中の第１の位置（図１中のＰ１）における第２の方向の酸化物半導体層１６の第１の幅（図１中のｗ１）は、酸化物半導体層１６の中の第１の位置Ｐ１よりも上部電極１４に近い第２の位置（図１中のＰ２）における第２の方向の酸化物半導体層１６の第２の幅（図１中のｗ２）よりも小さい。
酸化物半導体層１６の第２の方向の幅は、例えば、上部電極１４から下部電極１２に向かって小さくなる。酸化物半導体層１６の側面は、順テーパ形状を有する。
酸化物半導体層１６の第１の方向の長さは、例えば、８０ｎｍ以上２００ｎｍ以下である。酸化物半導体層１６の第２の方向の幅は、例えば、２０ｎｍ以上１００ｎｍ以下である。
ゲート電極１８は、その第１の方向における位置座標が下部電極１２と上部電極１４それぞれの第１の方向における位置座標の間の値となるように設けられる。ゲート電極１８は、酸化物半導体層１６に対向する。
図２に示すように、ゲート電極１８は、酸化物半導体層１６を囲んで設けられる。ゲート電極１８は、酸化物半導体層１６の周囲に設けられる。
ゲート電極１８は、例えば、金属、金属化合物、又は半導体である。ゲート電極１８は、例えば、タングステン（Ｗ）を含む。
ゲート電極１８の第１の方向の長さは、例えば、２０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁層２０は、酸化物半導体層１６とゲート電極１８との間に設けられる。ゲート絶縁層２０は、酸化物半導体層１６を囲んで設けられる。
ゲート絶縁層２０は、例えば、酸化物又は酸窒化物である。ゲート絶縁層２０は、例えば、酸化シリコン又は酸化アルミニウムを含む。ゲート絶縁層２０の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
基板絶縁層２２は、シリコン基板１０と下部電極１２との間に設けられる。基板絶縁層２２は、例えば、酸化物、窒化物、又は酸窒化物である。基板絶縁層２２は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。基板絶縁層２２は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンである。
下部絶縁層２４は、下部電極１２の上に設けられる。下部絶縁層２４は、ゲート電極１８と下部電極１２との間に設けられる。
下部絶縁層２４は、酸化物半導体層１６を囲む。下部絶縁層２４は、ゲート絶縁層２０を囲む。下部絶縁層２４と酸化物半導体層１６との間に、ゲート絶縁層２０が設けられる。
下部絶縁層２４は、例えば、酸化物、窒化物、又は酸窒化物である。下部絶縁層２４は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。下部絶縁層２４は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。下部絶縁層２４は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
上部絶縁層２６は、ゲート電極１８の上に設けられる。上部絶縁層２６は、ゲート電極１８と上部電極１４との間に設けられる。
上部絶縁層２６は、酸化物半導体層１６を囲む。上部絶縁層２６は、ゲート絶縁層２０を囲む。上部絶縁層２６と酸化物半導体層１６との間に、ゲート絶縁層２０が設けられる。
上部絶縁層２６は、例えば、酸化物、窒化物、又は酸窒化物である。上部絶縁層２６は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。上部絶縁層２６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。上部絶縁層２６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
第１の方向に平行で酸化物半導体層１６を含む断面における、下部電極１２の第１の部分１２ａと、下部電極１２の第２の部分１２ｂとの間の、第２の方向の第１の最大距離（図１中のｄ１）は、上記断面における、下部絶縁層２４の第３の部分２４ａと、下部絶縁層２４の第４の部分２４ｂとの間の、第２の方向の最小距離（図１中のｄ２）よりも大きい。
図１は、第１の方向に平行で酸化物半導体層１６を含む断面の一例である。第２の方向において、第１の部分１２ａと第２の部分１２ｂとの間に、酸化物半導体層１６の下部領域１６ａが設けられる。また、第２の方向において、第３の部分２４ａと第４の部分２４ｂとの間に、酸化物半導体層１６が設けられる。
第１の最大距離ｄ１は、例えば、最小距離ｄ２の１．２倍以上２倍以下である。
また、例えば、第１の最大距離ｄ１は、上記断面における、上部絶縁層２６の第５の部分２６ａと、上部絶縁層２６の第６の部分２６ｂとの間の、第２の方向の第２の最大距離（図１中のｄ３）よりも大きい。第２の方向において、第５の部分２６ａと第６の部分２６ｂとの間に、酸化物半導体層１６が設けられる。
第１の最大距離ｄ１は、例えば、第２の最大距離ｄ３の１．１倍以上１．５倍以下である。
次に、第１の実施形態の半導体装置の製造方法の第１の例について説明する。
第１の実施形態の半導体装置の製造方法の第１の例は、第１の導電膜、第１の絶縁膜、導電層、及び第２の絶縁膜を、第１の方向に積層し、第２の絶縁膜、導電層、第１の絶縁膜を貫通し、第１の導電膜に達するホールを形成し、ホールの底に露出した第１の導電膜をエッチングし、第１の方向に垂直な第２の方向に広がる凹部を形成し、凹部及びホールの内部に酸化物半導体膜を形成し、第２の導電膜を形成する。さらに、凹部を形成する前に、ホールの内部に、第３の絶縁膜を形成し、凹部を形成する前に、第３の絶縁膜の底部をエッチングし、第１の導電膜を露出させる。さらに、第３の絶縁膜を形成した後、第１の導電膜を露出させる前に、ホールの内部に保護膜を形成し、凹部を形成した後、酸化物半導体膜を形成する前に、保護膜を除去する。
図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、及び図１３は、第１の実施形態の半導体記憶装置の製造方法の第１の例を示す模式断面図である。図４～図１３は、それぞれ、図１に対応する断面を示す。図４～図１３は、トランジスタ１００の製造方法の第１の例を示す図である。
最初に、シリコン基板１０の上に、第１の酸化シリコン膜３１、第１の酸化インジウムスズ膜３２、第２の酸化シリコン膜３３、タングステン層３４、及び第３の酸化シリコン膜３５を、この順に第１の方向に積層する（図４）。第１の酸化インジウムスズ膜３２は、第１の導電膜の一例である。第２の酸化シリコン膜３３は、第１の絶縁膜の一例である。タングステン層３４は、導電層の一例である。第３の酸化シリコン膜３５は、第２の絶縁膜の一例である。第１の酸化シリコン膜３１、第１の酸化インジウムスズ膜３２、第２の酸化シリコン膜３３、タングステン層３４、及び第３の酸化シリコン膜３５は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
第１の酸化シリコン膜３１は、最終的に基板絶縁層２２となる。第１の酸化インジウムスズ膜３２の一部は、最終的に下部電極１２となる。第２の酸化シリコン膜３３の一部は、最終的に下部絶縁層２４となる。タングステン層３４の一部は、最終的にゲート電極１８となる。第３の酸化シリコン膜３５の一部は、最終的に上部絶縁層２６となる。
次に、第３の酸化シリコン膜３５の表面から、第３の酸化シリコン膜３５、タングステン層３４、第２の酸化シリコン膜３３を貫通し、第１の酸化インジウムスズ膜３２に達する開口部３６を形成する（図５）。開口部３６は、ホールの一例である。開口部３６は、第１の酸化インジウムスズ膜３２に向かって穴径が小さくなる順テーパ形状を有する。開口部３６は、例えば、リソグラフィ法、及び、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いて形成する。
次に、開口部３６の内部に、第４の酸化シリコン膜３７を形成する（図６）。第４の酸化シリコン膜３７は、第３の絶縁膜の一例である。第４の酸化シリコン膜３７は、例えば、ＣＶＤ法により形成する。第４の酸化シリコン膜３７の一部は、最終的にゲート絶縁層２０となる。
次に、開口部３６の内部に、アモルファスシリコン膜３８を形成する（図７）。アモルファスシリコン膜３８は、保護膜の一例である。アモルファスシリコン膜３８は、第４の酸化シリコン膜３７の上に形成する。アモルファスシリコン膜３８は、例えば、ＣＶＤ法により形成する。
次に、開口部３６の底部のアモルファスシリコン膜３８をエッチングし、第４の酸化シリコン膜３７を露出させる（図８）。アモルファスシリコン膜３８は、例えば、ＲＩＥ法を用いてエッチングする。
次に、開口部３６の底部の第４の酸化シリコン膜３７をエッチングし、第１の酸化インジウムスズ膜３２を露出させる（図９）。第４の酸化シリコン膜３７は、例えば、ＲＩＥ法を用いてエッチングする。
アモルファスシリコン膜３８は、開口部３６の底部の第４の酸化シリコン膜３７をエッチングする際に、開口部３６の側面の第４の酸化シリコン膜３７がエッチングされることを防止する。
次に、開口部３６の底に露出した第１の酸化インジウムスズ膜３２をエッチングし、第１の方向に垂直な第２の方向に広がる凹部４０を形成する（図１０）。凹部４０を形成する際に、例えば、等方性エッチングを行う。凹部４０を形成する際に、例えば、第１の酸化インジウムスズ膜３２を等方的にエッチングする。第１の酸化インジウムスズ膜３２のエッチングには、ドライエッチング法又はウェットエッチング法を用いる。
凹部４０を形成する際に、例えば、塩素又はアンモニアを含むプラズマ雰囲気中でエッチングする。塩素又はアンモニアを含むプラズマ雰囲気中でエッチングすることにより、例えば、第２の酸化シリコン膜３３や第４の酸化シリコン膜３７がエッチングされることを抑制できる。
アモルファスシリコン膜３８は、凹部４０を形成する際に、開口部３６の側面の第４の酸化シリコン膜３７がエッチングされることを防止する。
次に、アモルファスシリコン膜３８を除去する。アモルファスシリコン膜３８は、例えば、ドライエッチング法を用いて除去する。次に、開口部３６を酸化物半導体膜４１で埋め込む（図１１）。酸化物半導体膜４１の一部は、酸化物半導体層１６となる。凹部４０を埋め込んだ酸化物半導体膜４１は、酸化物半導体層１６の下部領域１６ａとなる。
酸化物半導体膜４１は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。酸化物半導体膜４１は、例えば、ＣＶＤ法で形成する。
次に、酸化物半導体膜４１の上部を除去し、第３の酸化シリコン膜３５の表面を露出させる（図１２）。酸化物半導体膜４１は、例えば、ＲＩＥ法を用いてエッチングし、除去する。
次に、第２の酸化インジウムスズ膜４２を形成する（図１３）。第２の酸化インジウムスズ膜４２は、第２の導電膜の一例である。第２の酸化インジウムスズ膜４２は、例えば、ＣＶＤ法により形成する。第２の酸化インジウムスズ膜４２は、最終的に上部電極１４となる。
以上の製造方法により、図１、図２、及び図３に示すトランジスタ１００が製造される。
次に、第１の実施形態の半導体装置の製造方法の第２の例について説明する。
第１の実施形態の半導体装置の製造方法の第２の例は、第１の導電膜、第１の絶縁膜、絶縁層、及び第２の絶縁膜を、第１の方向に積層し、第２の絶縁膜、絶縁層、第１の絶縁膜を貫通し、第１の導電膜に達するホールを形成し、ホールの底に露出した第１の導電膜をエッチングし、第１の方向に垂直な第２の方向に広がる凹部を形成し、凹部及びホールの内部に酸化物半導体膜を形成し、第２の導電膜を形成し、絶縁層を除去し、絶縁層を除去した領域に、導電層を形成する。さらに、凹部を形成する前に、ホールの内部に、第３の絶縁膜を形成し、凹部を形成する前に、第３の絶縁膜の底部をエッチングし、第１の導電膜を露出させる。さらに、第３の絶縁膜を形成した後、第１の導電膜を露出させる前に、ホールの内部に保護膜を形成し、凹部を形成した後、酸化物半導体膜を形成する前に、保護膜を除去する。
図１４、図１５、図１６、図１７、及び図１８は、第１の実施形態の半導体記憶装置の製造方法の第２の例を示す模式断面図である。図１４～図１８は、それぞれ、図１に対応する断面を示す。図１４～図１８は、トランジスタ１００の製造方法の第２の例を示す図である。
最初に、シリコン基板１０の上に、第１の酸化シリコン膜３１、第１の酸化インジウムスズ膜３２、第２の酸化シリコン膜３３、窒化シリコン層４４、及び第３の酸化シリコン膜３５を、この順に第１の方向に積層する（図１４）。第１の酸化インジウムスズ膜３２は、第１の導電膜の一例である。第２の酸化シリコン膜３３は、第１の絶縁膜の一例である。窒化シリコン層４４は、絶縁層の一例である。第３の酸化シリコン膜３５は、第２の絶縁膜の一例である。第１の酸化シリコン膜３１、第１の酸化インジウムスズ膜３２、第２の酸化シリコン膜３３、窒化シリコン層４４、及び第３の酸化シリコン膜３５は、例えば、ＣＶＤ法により形成する。
第１の酸化シリコン膜３１は、最終的に基板絶縁層２２となる。第１の酸化インジウムスズ膜３２の一部は、最終的に下部電極１２となる。第２の酸化シリコン膜３３の一部は、最終的に下部絶縁層２４となる。第３の酸化シリコン膜３５の一部は、最終的に上部絶縁層２６となる。
次に、第３の酸化シリコン膜３５の表面から、第３の酸化シリコン膜３５、窒化シリコン層４４、第２の酸化シリコン膜３３を貫通し、第１の酸化インジウムスズ膜３２に達する開口部３６を形成する（図１５）。開口部３６は、ホールの一例である。開口部３６は、第１の酸化インジウムスズ膜３２に向かって穴径が小さくなる順テーパ形状を有する。開口部３６は、例えば、リソグラフィ法、及び、ＲＩＥ法を用いて形成する。
その後、第１の実施形態の半導体記憶装置の製造方法の第１の例において、図６～図１３で示す方法と同様の方法で、図１６の構造を形成する。
次に、例えば、図示しない開口部を用いて、窒化シリコン層４４を選択的に除去する（図１７）。窒化シリコン層４４は、例えば、ウェットエッチング法を用いて除去する。
次に、窒化シリコン層４４を除去した領域に、タングステン層４５を形成する（図１８）。タングステン層４５は、導電層の一例である。タングステン層４５は、例えば、ＣＶＤ法により形成する。タングステン層４５は、最終的にゲート電極１８となる。
以上の製造方法により、図１、図２、及び図３に示すトランジスタ１００が製造される。
以下、第１の実施形態の半導体装置の作用及び効果について説明する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、ＤＲＡＭのメモリセルのスイッチングトランジスタに適用することが検討されている。
例えば、縦型の酸化物半導体トランジスタは、トランジスタ構造の上下非対称性に起因して、トランジスタ特性に非対称性が生じる場合がある。例えば、オン電流の流れる方向に依存して、オン電流の大きさに差異が生じる場合がある。
例えば、ＤＲＡＭのメモリセルのスイッチングトランジスタのトランジスタ特性に非対称性が生じると、ＤＲＡＭの動作特性が劣化する。したがって、トランジスタ特性の非対称性が低減された酸化物半導体トランジスタの実現が期待される。
図１９は、比較例の半導体装置の模式断面図である。図１９は、第１の実施形態の半導体装置の図１に対応する図である。
比較例の半導体装置は、トランジスタ９００である。トランジスタ９００は、酸化物半導体トランジスタである。トランジスタ９００は、酸化物半導体層１６は、下部領域１６ａを含まない点で、第１の実施形態のトランジスタ１００と異なる。
比較例のトランジスタ９００では、酸化物半導体層１６の側面は、順テーパ形状を有する。このため、酸化物半導体層１６と下部電極１２の接触面積は、酸化物半導体層１６と上部電極１４の接触面積よりも小さくなる。したがって、例えば、単位接触面積当たりの抵抗が等しい場合、酸化物半導体層１６と下部電極１２のコンタクト抵抗は、酸化物半導体層１６と上部電極１４のコンタクト抵抗よりも大きくなる。
酸化物半導体層１６と下部電極１２のコンタクト抵抗と、酸化物半導体層１６と上部電極１４のコンタクト抵抗とが異なることにより、トランジスタ特性の非対称性が問題となる。例えば、オン電流の非対称性が問題となる。オン電流の非対称性とは、上部電極１４から下部電極１２に向けて電流を流す場合と、下部電極１２から上部電極１４に向けて電流を流す場合とで、オン電流の大きさに差が生じることを意味する。
第１の実施形態のトランジスタ１００は、酸化物半導体層１６が第２の方向に広がる下部領域１６ａを含む。このため、酸化物半導体層１６と下部電極１２の接触面積は、比較例のトランジスタ９００に比べ、大きくなる。したがって、酸化物半導体層１６と下部電極１２のコンタクト抵抗と、酸化物半導体層１６と上部電極１４のコンタクト抵抗との差は小さくなる。よって、第１の実施形態のトランジスタ１００は、比較例のトランジスタ９００に比べ、トランジスタ特性の非対称性が低減される。
図１において、酸化物半導体層１６と下部電極１２のコンタクト抵抗と、酸化物半導体層１６と上部電極１４のコンタクト抵抗との差を小さくする観点から、第１の最大距離ｄ１は、最小距離ｄ２の１．２倍以上２倍以下であることが好ましい。
図１において、酸化物半導体層１６と下部電極１２のコンタクト抵抗と、酸化物半導体層１６と上部電極１４のコンタクト抵抗との差を小さくする観点から、第１の最大距離ｄ１は、第２の最大距離ｄ３の１．１倍以上１．５倍以下であることが好ましい。
トランジスタ特性の非対称性を低減する観点から、下部電極１２と上部電極１４とは、同一の材料で形成されることが好ましい。
（第１の変形例）
図２０は、第１の実施形態の第１の変形例の半導体装置の模式断面図である。図２０は、第１の実施形態の図１に対応する図である。
第１の実施形態の第１の変形例のトランジスタ１０１は、酸化物半導体層１６の下部領域１６ａが空洞１６ａｘを含む点で、第１の実施形態のトランジスタ１００と異なる。
トランジスタ１０１は、下部領域１６ａが空洞１６ａｘを含むことで、例えば、下部領域１６ａの熱膨張又は熱収縮によって生じる応力が緩和される。したがって、例えば、酸化物半導体層１６と下部電極１２のコンタクト抵抗の変動が抑制され、トランジスタ１０１の信頼性が向上する。
また、トランジスタ１０１は、下部領域１６ａが空洞１６ａｘを含むことで、例えば、下部領域１６ａの中の酸素が、空洞１６ａｘへ拡散する。したがって、例えば、酸化物半導体層１６の中の酸素空孔濃度が高くなり、酸化物半導体層１６と下部電極１２のコンタクト抵抗が低減される。
（第２の変形例）
図２１は、第１の実施形態の第２の変形例の半導体装置の模式断面図である。図２１は、第１の実施形態の図１に対応する図である。
第１の実施形態の第２の変形例のトランジスタ１０２は、コア絶縁層４６を含む点で、第１の実施形態のトランジスタ１００と異なる。コア絶縁層４６は、第１の方向に垂直な面において、酸化物半導体層１６に囲まれる。コア絶縁層４６は、例えば、ゲート電極１８を含み、第１の方向に垂直な断面において、酸化物半導体層１６に囲まれる。
コア絶縁層４６は、例えば、酸化物、窒化物、又は酸窒化物である。コア絶縁層４６は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。コア絶縁層４６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。コア絶縁層４６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
以上、第１の実施形態及び変形例によれば、トランジスタ特性の非対称性が低減される半導体装置が実現される。
（第２の実施形態）
第２の実施形態の半導体装置は、第２の絶縁層と酸化物半導体層との間のゲート絶縁層の第２の方向における厚さは、第１の絶縁層と酸化物半導体層との間のゲート絶縁層の第２の方向における厚さよりも薄い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図２２は、第２の実施形態の半導体装置の模式断面図である。図２２は、第１の実施形態の図１に対応する図である。
第２の実施形態の半導体装置は、トランジスタ２００である。トランジスタ２００は、酸化物半導体トランジスタである。トランジスタ２００は、いわゆるＳＧＴである。トランジスタ２００は、いわゆる縦型トランジスタである。
トランジスタ２００は、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。下部電極１２は、第１の部分１２ａ及び第２の部分１２ｂを含む。酸化物半導体層１６は、下部領域１６ａを含む。下部絶縁層２４は、第３の部分２４ａ及び第４の部分２４ｂを含む。上部絶縁層２６は、第５の部分２６ａ及び第６の部分２６ｂを含む。
上部絶縁層２６と酸化物半導体層１６との間のゲート絶縁層２０の第２の方向における厚さは、下部絶縁層２４と酸化物半導体層１６との間のゲート絶縁層２０の第２の方向における厚さよりも薄い。
第２の実施形態のトランジスタ２００では、上部絶縁層２６と酸化物半導体層１６との間のゲート絶縁層２０の厚さが薄い。このため、酸化物半導体層１６と上部電極１４の接触面積が、例えば、第１の実施形態のトランジスタ１００と比べ大きくなる。したがって、酸化物半導体層１６と上部電極１４のコンタクト抵抗が低減し、トランジスタ２００のオン抵抗が低減する。
（変形例）
図２３は、第２の実施形態の変形例の半導体装置の模式断面図である。図２３は、第２の実施形態の図２２に対応する図である。
第２の実施形態の変形例のトランジスタ２０１は、上部絶縁層２６の少なくとも一部が酸化物半導体層１６に接する点で、第２の実施形態のトランジスタ２００と異なる。
以上、第２の実施形態及び変形例によれば、トランジスタ特性の非対称性が低減される半導体装置が実現される。
（第３の実施形態）
第３の実施形態の半導体装置は、酸化物半導体層の第１の方向に平行な断面において、酸化物半導体層の中の第１の位置における第１の方向に垂直な第２の方向の第１の幅は、酸化物半導体層の中の第１の位置よりも第２の電極に近い第２の位置における第２の方向の第２の幅と等しい点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図２４は、第３の実施形態の半導体装置の模式断面図である。図２４は、第１の実施形態の図１に対応する図である。
第３の実施形態の半導体装置は、トランジスタ３００である。トランジスタ３００は、酸化物半導体トランジスタである。トランジスタ３００は、いわゆるＳＧＴである。トランジスタ３００は、いわゆる縦型トランジスタである。
トランジスタ３００は、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。下部電極１２は、第１の部分１２ａ及び第２の部分１２ｂを含む。酸化物半導体層１６は、下部領域１６ａを含む。下部絶縁層２４は、第３の部分２４ａ及び第４の部分２４ｂを含む。上部絶縁層２６は、第５の部分２６ａ及び第６の部分２６ｂを含む。
酸化物半導体層１６の第１の方向に平行な断面において、酸化物半導体層１６の中の第１の位置（図２４中のＰ１）における第１の方向に垂直な第２の方向の酸化物半導体層１６の第１の幅（図２４中のｗ１）は、酸化物半導体層１６の中の第１の位置Ｐ１よりも上部電極１４に近い第２の位置（図２４中のＰ２）における第２の方向の酸化物半導体層１６の第２の幅（図２４中のｗ２）と等しい。
酸化物半導体層１６の第２の方向の幅は、例えば、上部電極１４から下部電極１２に向かって同一である。酸化物半導体層１６の側面は、テーパ形状を有しない。
例えば、単位接触面積当たりの抵抗が、酸化物半導体層１６と下部電極１２との間の方が、酸化物半導体層１６と上部電極１４との間よりも大きい場合を考える。例えば、下部電極１２と上部電極１４の材料が異なる場合、単位接触面積当たりの抵抗が、酸化物半導体層１６と下部電極１２との間の方が、酸化物半導体層１６と上部電極１４の間よりも大きくなる場合が考えられる。この場合、酸化物半導体層１６と下部電極１２の接触面積が、酸化物半導体層１６と上部電極１４の接触面積と等しいと、酸化物半導体層１６と下部電極１２のコンタクト抵抗は、酸化物半導体層１６と上部電極１４のコンタクト抵抗よりも大きくなる。
第３の実施形態のトランジスタ３００によれば、酸化物半導体層１６が第２の方向に広がる下部領域１６ａを含む。このため、酸化物半導体層１６と下部電極１２の接触面積は、酸化物半導体層１６と上部電極１４の接触面積に比べ、大きくなる。したがって、酸化物半導体層１６と下部電極１２のコンタクト抵抗と、酸化物半導体層１６と上部電極１４のコンタクト抵抗の差は小さくなる。よって、第３の実施形態のトランジスタ３００は、トランジスタ特性の非対称性が低減される。
以上、第３の実施形態によれば、トランジスタ特性の非対称性が低減される半導体装置が実現される。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の電極から第２の電極に向かう第１の方向に垂直な面において、第１の電極に囲まれる第１の領域を含む酸化物半導体層と、第１の方向において、酸化物半導体層に対向するゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、ゲート電極と第１の電極との間に設けられた第１の絶縁層と、ゲート電極と第２の電極との間に設けられた第２の絶縁層と、第１の電極又は第２の電極に電気的に接続されたキャパシタと、を備える。そして、第１の方向に平行な断面において、第１の電極は第１の部分と第２の部分とを含み、第１の方向に垂直な第２の方向において第１の部分と第２の部分との間に第１の領域が設けられる。また、当該断面において、第１の絶縁層は第３の部分と第４の部分とを含み、第２の方向において第３の部分と第４の部分との間に酸化物半導体層が設けられる。第２の方向における第１の部分と第２の部分との間の第１の最大距離は、第２の方向における第３の部分と第４の部分との間の最小距離よりも大きい。
第４の実施形態の半導体記憶装置は、半導体メモリ４００である。第４の実施形態の半導体記憶装置は、ＤＲＡＭである。半導体メモリ４００は、第１の実施形態のトランジスタ１００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。
以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２５は、第４の実施形態の半導体記憶装置の等価回路図である。図２５は、メモリセルＭＣが１個の場合を例示しているが、メモリセルＭＣは、例えばアレイ状に複数設けられていても構わない。
半導体メモリ４００は、メモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬを備える。メモリセルＭＣは、スイッチングトランジスタＴＲ及びキャパシタＣＡを含む。図２５で、破線で囲まれた領域がメモリセルＭＣである。
ワード線ＷＬは、スイッチングトランジスタＴＲのゲート電極に電気的に接続される。ビット線ＢＬは、スイッチングトランジスタＴＲのソース・ドレイン電極の一方に電気的に接続される。キャパシタＣＡの一方の電極は、スイッチングトランジスタＴＲのソース・ドレイン電極の他方に電気的に接続される。キャパシタＣＡの他方の電極は、プレート線ＰＬに接続される。
メモリセルＭＣは、キャパシタＣＡに電荷を蓄積することで、データを記憶する。データの書き込み及び読出しは、スイッチングトランジスタＴＲをオン動作させることにより行う。
例えば、ビット線ＢＬに所望の電圧を印加した状態でスイッチングトランジスタＴＲをオン動作させ、メモリセルＭＣへのデータの書き込みを行う。
また、例えば、スイッチングトランジスタＴＲをオン動作させ、キャパシタに蓄積された電荷量に応じたビット線ＢＬの電圧変化を検知し、メモリセルＭＣのデータの読み出しを行う。
図２６は、第４の実施形態の半導体記憶装置の模式断面図である。図２６は、半導体メモリ４００のメモリセルＭＣの断面を示す。
半導体メモリ４００は、シリコン基板１０、スイッチングトランジスタＴＲ、キャパシタＣＡ、下部層間絶縁層５０、及び上部層間絶縁層５２を含む。
スイッチングトランジスタＴＲは、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。下部電極１２は、第１の部分１２ａ及び第２の部分１２ｂを含む。酸化物半導体層１６は、下部領域１６ａを含む。下部絶縁層２４は、第３の部分２４ａ及び第４の部分２４ｂを含む。上部絶縁層２６は、第５の部分２６ａ及び第６の部分２６ｂを含む。
下部電極１２は、第１の電極の一例である。上部電極１４は、第２の電極の一例である。下部絶縁層２４は、第１の絶縁層の一例である。上部絶縁層２６は、第２の絶縁層の一例である。下部領域１６ａは第１の領域の一例である。
スイッチングトランジスタＴＲは、第１の実施形態のトランジスタ１００と同様の構造を有する。
キャパシタＣＡは、シリコン基板１０とスイッチングトランジスタＴＲとの間に設けられる。キャパシタＣＡは、シリコン基板１０と下部電極１２との間に設けられる。キャパシタＣＡは、下部電極１２に電気的に接続される。
キャパシタＣＡは、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１は、下部電極１２に電気的に接続される。セル電極７１は、例えば、下部電極１２に接する。
セル電極７１及びプレート電極７２は、例えば、窒化チタンである。キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
ゲート電極１８は、例えば、図示しないワード線ＷＬに電気的に接続される。上部電極１４は、例えば、図示しないビット線ＢＬに電気的に接続される。プレート電極７２は、例えば、図示しないプレート線ＰＬに接続される。
半導体メモリ４００は、オフ動作時のチャネルリーク電流が極めて小さい酸化物半導体トランジスタをスイッチングトランジスタＴＲに適用する。したがって、電荷保持特性に優れたＤＲＡＭが実現する。
また、半導体メモリ４００のスイッチングトランジスタＴＲは、トランジスタ特性の非対称性が低減される。よって、半導体メモリ４００の動作特性が向上する。
第１ないし第３の実施形態においては、ゲート電極１８が酸化物半導体層１６を囲んで設けられるトランジスタを例に説明したが、本発明の実施形態のトランジスタは、ゲート電極が酸化物半導体層を囲まないトランジスタであっても構わない。例えば、本発明の実施形態のトランジスタは、酸化物半導体層が２本のゲート電極に挟まれるトランジスタであっても構わない。
第１の実施形態の製造方法では、開口部３６の内部に、アモルファスシリコン膜３８を保護膜として形成する場合を例に説明したが、保護膜の形成を省略することも可能である。
第１の実施形態の製造方法では、開口部３６の内部に、第４の酸化シリコン膜３７を形成した後に、凹部４０を形成する場合を例に説明したが、第４の酸化シリコン膜３７を形成する前に凹部４０を形成することも可能である。
第４の実施形態においては、第１の実施形態のトランジスタが適用される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、第２又は第３の実施形態のトランジスタが適用される半導体メモリであっても構わない。
第４の実施形態においては、セル電極が下部電極１２に電気的に接続される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、セル電極が上部電極１４に電気的に接続される半導体メモリであっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ 下部電極（第１の電極）
１２ａ 第１の部分
１２ｂ 第２の部分
１４ 上部電極（第２の電極）
１６ 酸化物半導体層
１６ａ 下部領域（第１の領域）
１６ａｘ 空洞
１８ ゲート電極
２０ ゲート絶縁層
２４ 下部絶縁層（第１の絶縁層）
２４ａ 第３の部分
２４ｂ 第４の部分
２６ 上部絶縁層（第２の絶縁層）
２６ａ 第５の部分
２６ｂ 第６の部分
３２ 第１の酸化インジウムスズ膜（第１の導電膜）
３３ 第２の酸化シリコン膜（第１の絶縁膜）
３４ タングステン層（導電層）
３５ 第３の酸化シリコン膜（第２の絶縁膜）
３６ 開口部（ホール）
３７ 第４の酸化シリコン膜（第３の絶縁膜）
３８ アモルファスシリコン膜（保護膜）
４０ 凹部
４１ 酸化物半導体膜
４２ 第２の酸化インジウムスズ膜（第２の導電膜）
１００ トランジスタ（半導体装置）
２００ トランジスタ（半導体装置）
３００ トランジスタ（半導体装置）
４００ 半導体メモリ（半導体記憶装置）
ＣＡ キャパシタ
Ｐ１ 第１の位置
Ｐ２ 第２の位置
ｄ１ 第１の最大距離
ｄ２ 最小距離
ｄ３ 第２の最大距離
ｗ１ 第１の幅
ｗ２ 第２の幅

Claims (26)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極から前記第２の電極に向かう第１の方向に垂直な面において、前記第１の電極に囲まれる第１の領域を含む酸化物半導体層と、
    前記酸化物半導体層に対向するゲート電極と、
    前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記ゲート電極と前記第１の電極との間に設けられた第１の絶縁層と、
    前記ゲート電極と前記第２の電極との間に設けられた第２の絶縁層と、
    を備え、
    前記第１の方向に平行な断面において、前記第１の電極は第１の部分と第２の部分とを含み、前記第１の方向に垂直な第２の方向において前記第１の部分と前記第２の部分との間に前記第１の領域が設けられ、
    前記断面において、前記第１の絶縁層は第３の部分と第４の部分とを含み、前記第２の方向において前記第３の部分と前記第４の部分との間に前記酸化物半導体層が設けられ、
    前記第２の方向における前記第１の部分と前記第２の部分との間の第１の最大距離は、前記第２の方向における前記第３の部分と前記第４の部分との間の最小距離よりも大きい、半導体装置。
  2. 前記第１の最大距離は、前記最小距離の１．２倍以上である請求項１記載の半導体装置。
  3. 前記断面において、前記第２の絶縁層は第５の部分と第６の部分とを含み、前記第２の方向において前記第５の部分と前記第６の部分の間に前記酸化物半導体層が設けられ、記第２の方向における前記第５の部分と前記第６の部分との間の第２の最大距離は、前記第１の最大距離よりも小さい、請求項１又は請求項２記載の半導体装置。
  4. 前記ゲート電極は、前記酸化物半導体層を囲む請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記酸化物半導体層の前記断面において、前記酸化物半導体層の中の第１の位置における前記第２の方向の第１の幅は、前記酸化物半導体層の中の前記第１の位置よりも前記第２の電極に近い第２の位置における前記第２の方向の第２の幅よりも小さい請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の領域は空洞を含む請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の電極と前記第２の電極とは、同一の材料を含む請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第１の電極は、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第２の絶縁層と前記酸化物半導体層との間の前記ゲート絶縁層の前記第２の方向における厚さは、前記第１の絶縁層と前記酸化物半導体層との間の前記ゲート絶縁層の前記第２の方向における厚さよりも薄い、請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第２の絶縁層は、前記酸化物半導体層に接する請求項９記載の半導体装置。
  11. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極から前記第２の電極に向かう第１の方向に垂直な面において、前記第１の電極に囲まれる第１の領域を含む酸化物半導体層と、
    前記酸化物半導体層に対向するゲート電極と、
    前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記ゲート電極と前記第１の電極との間に設けられた第１の絶縁層と、
    前記ゲート電極と前記第２の電極との間に設けられた第２の絶縁層と、
    前記第１の電極又は前記第２の電極に電気的に接続されたキャパシタと、
    を備え、
    前記第１の方向に平行な断面において、前記第１の電極は第１の部分と第２の部分とを含み、前記第１の方向に垂直な第２の方向において前記第１の部分と前記第２の部分との間に前記第１の領域が設けられ、
    前記断面において、前記第１の絶縁層は第３の部分と第４の部分とを含み、前記第２の方向において前記第３の部分と前記第４の部分との間に前記酸化物半導体層が設けられ、
    前記第２の方向における前記第１の部分と前記第２の部分との間の第１の最大距離は、前記第２の方向における前記第３の部分と前記第４の部分との間の最小距離よりも大きい、半導体記憶装置。
  12. 前記第１の最大距離は、前記最小距離の１．２倍以上である請求項１１記載の半導体記憶装置。
  13. 前記断面において、前記第２の絶縁層は第５の部分と第６の部分とを含み、前記第２の方向において前記第５の部分と前記第６の部分の間に前記酸化物半導体層が設けられ、記第２の方向における前記第５の部分と前記第６の部分との間の第２の最大距離は、前記第１の最大距離よりも小さい、請求項１１又は請求項１２記載の半導体記憶装置。
  14. 前記ゲート電極は、前記酸化物半導体層を囲む請求項１１ないし請求項１３いずれか一項記載の半導体記憶装置。
  15. 前記酸化物半導体層の前記断面において、前記酸化物半導体層の中の第１の位置における前記第２の方向の第１の幅は、前記酸化物半導体層の中の前記第１の位置よりも前記第２の電極に近い第２の位置における前記第２の方向の第２の幅よりも小さい請求項１１ないし請求項１４いずれか一項記載の半導体記憶装置。
  16. 前記第１の領域は空洞を含む請求項１１ないし請求項１５いずれか一項記載の半導体記憶装置。
  17. 前記第１の電極と前記第２の電極とは、同一の材料を含む請求項１１ないし請求項１６いずれか一項記載の半導体記憶装置。
  18. 前記第１の電極は、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む請求項１１ないし請求項１７いずれか一項記載の半導体記憶装置。
  19. 前記第２の絶縁層と前記酸化物半導体層との間の前記ゲート絶縁層の前記第２の方向における厚さは、前記第１の絶縁層と前記酸化物半導体層との間の前記ゲート絶縁層の前記第２の方向における厚さよりも薄い、請求項１１ないし請求項１８いずれか一項記載の半導体記憶装置。
  20. 前記第２の絶縁層は、前記酸化物半導体層に接する請求項１９記載の半導体記憶装置。
  21. 第１の導電膜、第１の絶縁膜、導電層、及び第２の絶縁膜を、第１の方向に積層し、
    前記第２の絶縁膜、前記導電層、前記第１の絶縁膜を貫通し、前記第１の導電膜に達するホールを形成し、
    前記ホールの底に露出した前記第１の導電膜をエッチングし、前記第１の方向に垂直な第２の方向に広がる凹部を形成し、
    前記凹部及び前記ホールの内部に酸化物半導体膜を形成し、
    第２の導電膜を形成する、半導体装置の製造方法。
  22. 前記凹部を形成する前に、前記ホールの内部に、第３の絶縁膜を形成し、
    前記凹部を形成する前に、前記第３の絶縁膜の底部をエッチングし、前記第１の導電膜を露出させる請求項２１記載の半導体装置の製造方法。
  23. 前記第３の絶縁膜を形成した後、前記第１の導電膜を露出させる前に、前記ホールの内部に保護膜を形成し、
    前記凹部を形成した後、前記酸化物半導体膜を形成する前に、前記保護膜を除去する請求項２２記載の半導体装置の製造方法。
  24. 前記凹部を形成する際に、等方性エッチングを行う請求項２１ないし請求項２３いずれか一項記載の製造方法。
  25. 前記第１の導電膜は、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含み、
    前記凹部を形成する際に、塩素又はアンモニアを含むプラズマ雰囲気中でエッチングを行う請求項２１ないし請求項２４いずれか一項記載の半導体装置の製造方法。
  26. 前記ホールは、順テーパ形状を有する請求項２１ないし請求項２５いずれか一項記載の半導体装置の製造方法。
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