JP2023087561A - メモリシステム - Google Patents

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Abstract

【課題】不揮発性メモリの状態を正確に把握し、メモリ容量を低減すること。【解決手段】メモリシステムは、不揮発性メモリと、カウンタを含み、前記不揮発性メモリへの書き込み動作及び読み出し動作を制御し、前記不揮発性メモリの疲弊情報を取得するメモリコントローラと、を備える。前記メモリコントローラは、前記疲弊情報に基づいて前記カウンタを更新し、所定の確率でトリガを生成し、前記トリガに基づいて前記カウンタの情報を不揮発的に記憶する不揮発化処理を実行する。【選択図】図３

Description

本開示の一実施形態は不揮発性メモリを備えるメモリシステムに関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している（特許文献１～３）。このようなメモリシステムとして、例えば、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
米国特許第８０８６７８７号明細書 米国特許第９２９８６０６号明細書 米国特許出願公開第２０２０／０２２５８５０号明細書
本開示は、把握している不揮発性メモリの状態の正確さを損なうことなく、コストを低減することを目的とする。
一実施形態に係るメモリシステムは、不揮発性メモリと、カウンタを含み、前記不揮発性メモリへの書き込み動作及び読み出し動作を制御し、前記不揮発性メモリの疲弊情報を取得するメモリコントローラと、を備える。前記メモリコントローラは、前記疲弊情報に基づいて前記カウンタを更新し、所定の確率でトリガを生成し、前記トリガに基づいて前記カウンタの情報を不揮発的に記憶する不揮発化処理を実行する。
一実施形態に係るメモリシステムの構成を示すブロック図である。 一実施形態に係るメモリシステムにおける疲弊管理部の構成を示す図である。 一実施形態に係るメモリシステムの不揮発化処理を示すフローチャートである。 一実施形態に係るメモリシステムの不揮発化処理を示すフローチャートである。 一実施形態に係るメモリシステムの不揮発化処理を示すフローチャートである。
以下、実施形態にかかるメモリシステムについて、図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する構成要素について、同一符号が付されており、必要な場合にのみ重複する説明が行われる。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術思想は、後述する構成要素の材質、形状、構造、配置等に限定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
以下の各実施形態は、技術的な矛盾が生じない限り、互いに組み合わせることができる。
［１．第１実施形態］
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステム１は、例えば、メモリコントローラ１０と、半導体記憶装置としての不揮発性メモリ２０と、を含む。メモリコントローラ１０は不揮発性メモリ２０を制御する。本実施形態において、メモリコントローラ１０は、不揮発性メモリ２０の読み出し動作及び書き込み動作などの制御を行う機能を有する。
不揮発性メモリの読み出し動作及び書き込み動作に対する耐性は有限である。したがって、ある特定のメモリセルに対して所定の回数の読み出し動作及び書き込み動作が実行されると当該メモリセルの電気特性が劣化する。メモリセルの電気特性が劣化すると、当該メモリセルはデータを記憶する機能を失う。以下の実施形態において、不揮発性メモリのメモリセルの電気特性が劣化することを「疲弊」という。当該疲弊の程度（当該電気特性の劣化の程度）を「疲弊度」という。メモリセルの電気特性の劣化は、例えば当該メモリセルへの書き込み動作及び読み出し動作が実行された回数に依存する。したがって、この場合、これらの動作が実行された回数を「疲弊情報」という。以下の実施形態では、書き込み動作及び読み出し動作がページ単位で実行されるため、上記の疲弊、疲弊度、及び疲弊情報の用語はページを対象として用いられる。
「疲弊情報」の定義は、不揮発性メモリの種類によって異なる。例えば、書き込み動作及び読み出し動作の両方で同程度に疲弊する不揮発性メモリの場合、対象のページについて書き込み動作及び読み出し動作が実行された回数が疲弊情報になり得る。読み出し動作では疲弊せず、書き込み動作でのみ疲弊する不揮発性メモリの場合、対象のページについて書き込み動作が実行された回数のみが疲弊情報になり得る。書き込み動作では疲弊せず、読み出し動作でのみ疲弊する不揮発性メモリの場合、対象のページについて読み出し動作が実行された回数のみが疲弊情報になり得る。書き込み動作及び読み出し動作に加えて、消去動作によって疲弊する不揮発性メモリの場合、上記の書き込み動作及び読み出し動作に加えて、対象のページについて消去動作が実行された回数が疲弊情報になり得る。
例えば、対象のページに設けられたメモリセルが、当該ページに隣接するページに対する読み出し動作及び書き込み動作によって疲弊する場合、対象のページに対する書き込み動作及び読み出し動作が実行された回数に加えて、隣接するページに対する書き込み動作及び読み出し動作が実行された回数が疲弊情報になり得る。
不揮発性メモリでは、対象のページに設けられたメモリセルの疲弊によって、当該メモリセルがデータを記憶できなくなる、又は当該メモリセルに記憶されたデータが消失する可能性がある。したがって、メモリセルの疲弊度を追跡及び管理することが好ましい。
［１－１．メモリシステム１の全体構成］
図１は、一実施形態に係るメモリシステムの構成を説明するためのブロック図である。図１に示すように、メモリシステム（Memory System）１は、メモリコントローラ（Memory Controller）１０、複数のメモリセルを含む不揮発性メモリ（NVM）２０、電源喪失保護回路（PLP Manager）３０、及び予備電源（Battery）４０を備える。電源喪失保護回路３０及び予備電源４０は、メモリコントローラ１０に接続されている。メモリシステム１は、中央演算処理装置（ＣＰＵ）９０と接続可能であり、ＣＰＵ９０の主記憶装置として機能する。ＣＰＵ９０は、例えば、パーソナルコンピュータ、携帯端末（例えば、タブレットコンピュータ又はスマートフォン）、撮像装置などの電子機器に搭載される。電子機器は情報処理装置とも称される。また、情報処理装置が、メモリシステム１とＣＰＵ９０とを含んでもよい。ＣＰＵ９０は、書き込み要求および読み出し要求をメモリシステム１に送信する。図１では、ＣＰＵ９０が１つである構成が例示されているが、ＣＰＵ９０は複数設けられていてもよく、複数のＣＰＵ９０が互いに接続されていてもよい。また、ＣＰＵ９０は、グラフィックスプロセッシングユニット（ＧＰＵ）又はアクセラレータなどの他の演算処理装置に置き換えられてもよい。
なお、メモリシステム１は外部記憶装置であってもよい。この場合、図１のＣＰＵ９０はホストコンピュータに置き換えられてもよい。この場合、メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等であってもよく、ＳＳＤ（Solid State Drive）等であってもよい。
不揮発性メモリ２０は、複数のメモリチップ２１を含む。メモリコントローラ１０は複数のメモリチップ２１の各々を制御する。具体的には、メモリコントローラ１０は、メモリチップ２１の各々に対してデータの書き込み動作及び読み出し動作を実行する。複数のメモリチップ２１の各々は、バスを介してメモリコントローラ１０に接続されている。各々のメモリチップ２１は、複数のブロック２２を含む。各々のブロック２２は複数のページ２３を含む。本実施形態では、上記の書き込み動作及び読み出し動作はページ２３単位で実行される。したがって、以下の疲弊情報の管理等はページ単位で行われる。
詳細は後述するが、不揮発性メモリ２０の一部の領域（一部のブロック２２又は一部のページ２３）は、疲弊管理部１４のカウンタの情報を不揮発化処理する際に、当該情報の記憶先として使用される。当該領域を「カウンタ格納領域２４」という。つまり、カウンタ格納領域２４には、疲弊管理部１４のカウンタの情報が格納される。
上記のメモリチップ２１、ブロック２２、及びページ２３は、メモリの階層構造又はグループ化の一例を示すものであって、本発明の一実施形態は上記の構成に限定されない。上記の書き込み動作及び読み出し動作に加えて、消去動作がページ単位で実行されてもよい。書き込み動作、読み出し動作、及び消去動作の各々が同じ単位（メモリチップ２１、ブロック２２、又はページ２３）で実行されてもよく、各々のうち少なくとも１つが異なる単位で実行されてもよい。書き込み動作、読み出し動作、及び消去動作はメモリセル単位で実行されてもよい。
不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＳＣＭ（Storage Class Memory）である。ＳＣＭとして、３次元構造のＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、クロスポイント型メモリ、相変化メモリ（Phase Change Memory；PCM）、磁気抵抗メモリ（Magnetoresistive Random Access Memory；MRAM）、抵抗変化型メモリ（Resistance Random Access Memory；ReRAM）、強誘電体メモリ（Ferroelectric Random Access Memory；FeRAM）、酸化物半導体メモリ（Oxide Semiconductor Random Access Memory；OSRAM）などの半導体記憶装置が用いられる。不揮発性メモリ２０が半導体記憶装置であることは必須ではない。半導体記憶装置以外の種々の記憶媒体に対しても本実施形態を適用することができる。
不揮発性メモリ２０のメモリチップ２１では、複数のメモリセルがアレイ状に配置されている。各メモリセルは、２値または多値（３以上の値）を記録可能である。メモリチップ２１には、複数のメモリセルに接続されたワードライン及びビットラインが設けられている。例えば、メモリチップ２１を特定するチップアドレス、ワードラインアドレス、及びビットラインアドレス等を含む物理アドレスによって、メモリセル（又は、ページ）の位置が指定される。
不揮発性メモリ２０に用いられるＳＣＭは、ＤＲＡＭ（Dynamic Random Access Memory）等のような主記憶メモリとストレージ（ＮＡＮＤ型フラッシュメモリなど）との中間に位置するメモリである。具体的には、速度、コスト、及び寿命の点において、ＳＣＭはＤＲＡＭとＮＡＮＤ型フラッシュメモリとの中間に位置する。つまり、ＳＣＭのアクセス回数はＤＲＡＭとは異なり実質無制限ではないため、メモリセルの疲弊度を管理する必要がある。ＳＣＭにおけるアクセス粒度は、ＤＲＡＭと同程度に小さい事が期待されている。例えば、ＤＲＡＭの読み出し単位または書き込み単位は３２Ｂ、６４Ｂ程度である。一方、ＮＡＮＤ型フラッシュメモリの読み出し単位または書き込み単位は４ＫＢ程度である。
メモリコントローラ１０は、ＣＰＵ９０からの書き込み要求に従って不揮発性メモリ２０への書き込み動作を制御し、ＣＰＵ９０からの読み出し要求に従って不揮発性メモリ２０からの読み出し動作を制御する。
メモリコントローラ１０は、例えばＳｏＣ（System-On-a-Chip）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の動作の一部又は全部はハードウエアによって実現されるが、ＣＰＵ（Central Processing Unit）がファームウエアを実行することによって実現されてもよい。
メモリコントローラ１０は、ホストインタフェース（Host I/F）１１、コマンド処理部（Command Processor）１２、ＮＶＭ制御部（NVM Controller）１３、疲弊管理部（Wear Manager）１４、及びＲＡＭ１５を備える。これらの機能ブロックは内部バス１９で相互に接続されている。
ホストインタフェース１１は、ホストとして機能するＣＰＵ９０から書き込み要求及び読み出し要求を受信する。書き込み要求は、ライトコマンド、ライトアドレス、及びライトデータを含む。読み出し要求は、リードコマンド及びリードアドレスを含む。ホストインタフェース１１は、受信した書き込み要求又は読み出し要求をコマンド処理部１２に転送する。ホストインタフェース１１は、不揮発性メモリ２０から読み出されたユーザデータ、コマンド処理部１２の応答などをＣＰＵ９０へ送信する。
コマンド処理部１２は、ホストインタフェース１１を介してＣＰＵ９０から受信したコマンドに応じた制御を実行する。例えば、コマンド処理部１２は、ＣＰＵ９０から書き込み要求を受信した場合、ライトコマンドに応じて論理アドレスに該当するライトアドレスを物理アドレスへ変換する。この変換によって、不揮発性メモリ２０における物理アドレスが決定される。コマンド処理部１２は、当該物理アドレスに対してライトデータの書き込み動作を実行する。上記論理アドレスとして、例えばＬＢＡ（Logical Block Addressing）が用いられる。上記物理アドレスは、データが記憶されているページの、不揮発性メモリ２０における物理的な位置を示す。コマンド処理部１２は、ＣＰＵ９０から受信したライトデータ及び上記の変換によって決定された物理アドレスをＮＶＭ制御部１３及び疲弊管理部１４に出力する。
コマンド処理部１２は、ＣＰＵ９０から読み出し要求を受信した場合、論理アドレスに該当するリードアドレスを物理アドレスへ変換する。この変換によって、不揮発性メモリ２０における物理アドレスが決定される。コマンド処理部１２は、当該物理アドレスに対してデータの読み出し動作を実行する。コマンド処理部１２は、上記の変換によって決定された物理アドレスをＮＶＭ制御部１３及び疲弊管理部１４に出力する。
ＮＶＭ制御部１３は、コマンド処理部１２から入力されたアクセスの種別（書き込み動作又は読み出し動作）及び上記の物理アドレスに基づいて不揮発性メモリ２０にアクセスし、不揮発性メモリ２０に対する読み出し動作又は書き込み動作の制御を実行する。ＮＶＭ制御部１３は、ＥＣＣ（Error Check and Correct；ECC）回路を備えてもよい。ＥＣＣ回路は、コマンド処理部１２から転送されたデータに対して、誤り訂正の符号化処理を実施し、パリティを生成する。ＥＣＣ回路は、データ及びパリティを含む符号語を不揮発性メモリ２０へ出力する。ＥＣＣ回路は、不揮発性メモリ２０から読み出された符号語を用いて誤り訂正の復号化処理を実行し、復号されたデータをコマンド処理部１２に転送する。
疲弊管理部１４は、不揮発性メモリ２０の物理アドレス及び当該物理アドレスに配置されたページの疲弊情報を不揮発性メモリ２０から取得し、管理する。例えば、本実施形態では、疲弊管理部１４は、所定の物理アドレスに配置されたページに対する書き込み動作及び読み出し動作が実行された回数（以下「書き込み回数」及び「読み出し回数」という）を管理する。疲弊管理部１４は、特定のページに対する書き込み回数及び読み出し回数を、当該ページの物理アドレスとともにＲＡＭ１５に格納する。つまり、ＲＡＭ１５は、ページの疲弊情報が格納されるカウンタとしての機能を有する。ＲＡＭ１５を「疲弊カウンタ」という場合がある。疲弊管理部１４は、書き込み動作及び読み出し動作の実行に応じて疲弊カウンタを更新することで、書き込み回数及び読み出し回数を管理する。換言すると、疲弊管理部１４は、疲弊情報に基づいて疲弊カウンタを更新する。当該疲弊カウンタは、ページの物理アドレスと当該ページに対する書き込み回数と読み出し回数とを関連付けて管理する。
疲弊管理部１４は、ページに対する書き込み動作または読み出し動作が実行されると、所定の確率でトリガを生成する。当該トリガに基づいて、疲弊管理部１４は、上記の疲弊カウンタの情報を、例えば、不揮発性メモリ２０の一部（以下の「カウンタ格納領域２４」）に記憶する。この処理を「不揮発化処理」という場合がある。つまり、不揮発化処理は、上記トリガに基づいて、揮発的に記憶された疲弊カウンタの情報を不揮発的に記憶する処理である。疲弊管理部１４の機能及び不揮発化処理の詳細は後述する。
不揮発化処理によって疲弊カウンタの情報を記憶するメモリは、書き込み動作または読み出し動作が実行されたページ２３と同じブロック２２に属するページ２３であってもよく、異なるブロック２２に属するページ２３であってもよい。後者の場合、疲弊カウンタの情報を記憶するメモリは、書き込み動作または読み出し動作が実行されたページ２３と同じメモリチップ２１かつ異なるブロック２２に属するページ２３であってもよく、異なるメモリチップ２１に属するページ２３であってもよい。
ＲＡＭ１５は、例えばデータバッファとして使用される。上記のように、ＲＡＭ１５は、疲弊カウンタとして機能し、疲弊管理部１４によって管理される書き込み回数及び物理アドレスを揮発的に記憶する。ＲＡＭ１５をキャッシュメモリという場合がある。さらに、ＲＡＭ１５は、メモリコントローラ１０がＣＰＵ９０から受信したデータを不揮発性メモリ２０へ記憶させるまでに一時的に保持する。ＲＡＭ１５は、不揮発性メモリ２０から読み出したデータをＣＰＵ９０へ送信するまでの間に一時的に保持する。ＲＡＭ１５として、例えば、ＳＲＡＭ（Static Random Access Memory）又はＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリを用いることができる。本実施形態では、ＲＡＭ１５がメモリコントローラ１０に設けられた構成を例示したが、この構成に限定されない。ＲＡＭ１５は、メモリコントローラ１０の外部に設けられてもよい。
電源喪失保護回路３０は、不揮発性メモリ２０に供給される外部からの電力が遮断されたこと（以下、「電源断」という）を検知する。電源断のうち、外部からの電力が意図せず、不正に遮断されることを「不正電源断」という。電源喪失保護回路３０は、不正電源断を検知すると、予備電源４０からの電力を不揮発性メモリ２０に供給する。上記の不揮発化処理は、上記のトリガとは別に、不正電源断を検知した場合に行われてもよい。
［１－２．疲弊管理部１４の構成］
図２を用いて、疲弊管理部１４の詳細な構成を説明する。図２に示すように、疲弊管理部１４は、乱数生成器（R Generator）１４１、比較器（Comparator）１４２、及びカウンタ（Counter）を含む。乱数生成器１４１は、規則性のないランダムな値を生成する。乱数生成器１４１は、疲弊管理部１４がＲＡＭ１５の疲弊カウンタを更新する処理に基づいて乱数Ｒを生成する。比較器１４２は、乱数生成器１４１によって生成された乱数Ｒが所定の集合Ｓに含まれるか否かを判定する。当該乱数Ｒが所定の集合Ｓに含まれると判定された場合、比較器１４２は、不揮発化処理を実行するためのトリガを生成する。つまり、乱数生成器１４１によって生成される乱数Ｒの範囲と、比較器１４２において規定される所定の集合Ｓの範囲と、によって所定の確率でトリガが生成される。
本実施形態において、比較器１４２が上記の判定を行う所定の集合Ｓは、ＣＰＵ９０からの要求の種別、メモリコントローラ１０の動作の種別、各種履歴情報、及び疲弊情報等によらず一定の集合である。具体的には、比較器１４２は、メモリコントローラ１０の動作が書き込み動作又は読み出し動作であるかによらず、上記乱数Ｒが同じ集合Ｓに含まれるか否かを判定する。
ただし、上記の集合Ｓは、ＣＰＵ９０からの要求の種別、メモリコントローラ１０の動作の種別、各種履歴情報、及び疲弊情報等に依存して異なる集合であってもよい。つまり、比較器１４２は、メモリコントローラ１０の動作が書き込み動作又は読み出し動作であるかに依存して、上記乱数Ｒが異なる集合Ｓに含まれるか否かを判定してもよい。又は、比較器１４２は、不揮発性メモリ２０の動作履歴（例えば、書き込み回数の上限値（エンデュランス）に対する現在の書き込み回数の割合）に依存して異なる集合Ｓに上記乱数Ｒが含まれるか否かを判定してもよい。
本実施形態では、所定の確率でトリガを生成する方法として、上記のように乱数生成器１４１及び比較器１４２を用いる構成を例示したが、この構成に限定されない。所定の確率でトリガを生成することができれば、上記以外の構成を採用してもよい。
［１－３．ウェアレベリング処理について］
メモリコントローラ１０は、ＣＰＵ９０からの書き込み要求及び読み出し要求に従って不揮発性メモリ２０への書き込み動作を実行するが、一部のページに集中して書き込み動作及び読み出し動作の実行が繰り返される場合がある。不揮発性メモリ２０は、特定のページに集中して書き込み動作及び読み出し動作を繰り返し実行すると疲弊し、メモリセルとしての機能を失う場合がある。
そのような問題を回避するために、メモリコントローラ１０は、ウェアレベリング処理を行う。ウェアレベリング処理とは、論理アドレスと物理アドレスとの対応関係を変更する処理である。当該対応関係が変更されることによって、ＣＰＵ９０からの書き込み要求及び読み出し要求が論理アドレスによって指定される一部のページに集中した場合であっても、書き込み動作及び読み出し動作が異なる物理アドレスのページに対して行われる。そのため、一部のページに設けられたメモリセルへの疲弊の集中を抑制することができる。
例えば、ウェアレベリング処理における論理アドレス及び物理アドレスは、ページ単位で指定される。そのため、ウェアレベリング処理では、ページ単位で書き込み回数及び読み出し回数が管理され、ページ単位で論理アドレスと物理アドレスとの対応関係の変更が行われる。ただし、上記の処理は複数のページ単位で行われてもよく、ブロック単位で行われてもよい。また、上記のように論理アドレスと物理アドレスとの対応関係の変更に加えて、又はその代わりに、データの移動が行われてもよい。
上記のウェアレベリング処理の前に、当該ウェアレベリング処理の実行要否を決定するウェアレベリングの前処理が行われる。当該ウェアレベリングの前処理では、疲弊カウンタの状況又はその他の疲弊に関する履歴情報に応じて、ウェアレベリング処理を実行する必要があるか否かを判断する。例えば、データの書き込み動作及び読み出し動作が行われるページの物理アドレスに対する書き込み回数及び読み出し回数に偏りがない場合、ウェアレベリング処理を実行する必要はないと判断され、ウェアレベリング処理は実行されずに次工程の処理が行われる。一方、上記の偏りがある場合、ウェアレベリング処理が実行される。上記のウェアレベリングの前処理は、ＲＡＭ１５の疲弊カウンタの更新処理に基づいて行われる。
上記の構成において、不揮発性メモリ２０の容量に比べて、疲弊カウンタとして使用されるキャッシュメモリ（ＲＡＭ１５）の容量は十分に小さい。当該キャッシュメモリの容量に比べて、不正電源断の際に不揮発化されるデータの容量は十分に小さい。不正電源断の際にも疲弊情報が消失しないようにするためには、不揮発化処理を頻繁に実行する必要があり、不揮発性メモリ２０に対するアクセスが増大することによってメモリ帯域が圧迫される。したがって、このようなメモリへのアクセス回数を抑制しつつ、正確な疲弊情報を保持する必要がある。
さらに、ウェアレベリング処理において、特定のページに対する書き込み回数及び読み出し回数が所定の回数に達した場合にのみ不揮発化処理を行う場合、当該所定の回数の直前で不正電源断が発生する現象が続くと、そのページに対する疲弊情報が正しく更新されない。
本実施形態に係るメモリシステム１によると、疲弊カウンタの更新が行われる度に不揮発化処理が実行されるのではなく、疲弊カウンタの更新に対して所定の確率で発生したトリガに基づいて不揮発化処理が実行される。そのため、不揮発性メモリ２０へのアクセス回数が抑制される。さらに、所定の確率で不揮発化処理が行われるので、上記のように特定の現象が発生した場合であっても、疲弊情報が正しく更新されないという問題を抑制することができる。その結果、当該メモリシステム１は、不揮発性メモリ２０の状態を正確に把握することができる。その結果、疲弊情報を不揮発化する頻度を低くすることができるため、メモリ帯域幅の消費を小さくすることができる。つまり、消費するメモリ帯域幅のためのメモリチップを低減することができるため、コストを低減することができる。
［１－４．ウェアレベリング処理及び不揮発化処理の動作フロー］
図３を用いて、不揮発化処理の動作について説明する。図３は、一実施形態に係るメモリシステムの不揮発化処理を示すフローチャートである。
図３に示すように、まず、ＣＰＵ９０からメモリシステム１に書き込み要求又は読み出し要求（Write/Read request）が送信される（ステップＳ３０１）。
書き込み要求に含まれるライトアドレス（論理アドレス）又は読み出し要求に含まれるリードアドレス（論理アドレス）が物理アドレスに変換され、当該物理アドレスに対応する疲弊カウンタが更新される（ステップＳ３０２）。具体的には、当該物理アドレスに対応するカウンタが１インクリメントされる（Counter +1）。
疲弊カウンタが更新されると、ウェアレベリングの前処理（Pre-Wear Leveling）が実行される（ステップＳ３０３）。具体的には、上記物理アドレスに対応する疲弊カウンタの値が所定のしきい値に達しているか否かを判定する。当該カウンタの値が、所定のしきい値に達していれば後述するウェアレベリング処理を実行し、当該しきい値に達していなければウェアレベリング処理を実行しない。図３に示す動作フローは、ウェアレベリング処理が実行される場合の動作フローである。
上記ウェアレベリングの前処理が実行されると、所定の確率で疲弊カウンタの不揮発化処理が実行される（ステップＳ３０４～Ｓ３０６）。
具体的には、まず、乱数Ｒの生成（Generating R）が行われる（Ｓ３０４）。つまり、上記ウェアレベリングの前処理の実行に続いて乱数生成器１４１（図２参照）が乱数Ｒを生成する。続いて、生成された乱数Ｒが所定の集合Ｓに含まれているか否かの判定（Ｒ∈Ｓ？）が行われる（Ｓ３０５）。
生成される乱数Ｒ及び集合Ｓによって、不揮発化処理が実行される確率が決定される。例えば、当該確率を１／１２８と設定する場合、乱数Ｒが生成される数値範囲が０～１０２３の整数に設定され、集合Ｓが０～７の整数に設定される。もちろん、乱数Ｒ及び集合Ｓのそれぞれの範囲は、上記の範囲に限定されない。例えば、乱数Ｒが生成される数値範囲が０～１０２３の整数に設定され、集合Ｓが０及び１２８の倍数の集合であってもよい。
生成された乱数Ｒが集合Ｓに属する場合（Ｓ３０５の「Ｙｅｓ」）、不揮発化処理（Making counter persistent）が実行される（Ｓ３０６）。一方、生成された乱数Ｒが集合Ｓに属しない場合（Ｓ３０５の「Ｎｏ」）、不揮発化処理は実行されず、ウェアレベリング処理（Wear Leveling）が実行される（ステップＳ３０７）。
上記のように、本実施形態では、ウェアレベリングの前処理（Ｓ３０３）とウェアレベリング処理（Ｓ３０７）との間で乱数Ｒの生成（Ｓ３０４）～不揮発化処理（Ｓ３０６）のステップが行われる動作フローを例示したが、この動作フローに限定されない。例えば、Ｓ３０４～Ｓ３０６のステップは、疲弊カウンタの更新（Ｓ３０２）とウェアレベリングの前処理（Ｓ３０３）との間で行われてもよい。又は、Ｓ３０４～Ｓ３０６のステップは、ウェアレベリング処理（Ｓ３０７）の後に行われてもよい。また、本実施形態では、Ｓ３０４～Ｓ３０６のステップが連続する構成を例示したが、Ｓ３０４～Ｓ３０６の順序が維持されていれば、これらのステップは連続していなくてもよく、これらのステップの間に他の処理が行われてもよい。
上記のように、本実施形態では、ＣＰＵ９０からの書き込み要求又は読み出し要求によらず、つまり、メモリコントローラ１０の動作が書き込み動作又は読み出し動作であるかによらず、比較器１４２は、乱数Ｒが同じ集合Ｓに含まれるか否かを判定する。ただし、上記の動作は、ＣＰＵ９０からの書き込み要求に対してのみ実行されてもよく、ＣＰＵ９０からの読み出し要求に対してのみ実行されてもよい。
［２．第２実施形態］
図４を用いて、第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステムの構成は、第１実施形態に係るメモリシステムの構成と同じなので、その説明を省略する。第２実施形態では、発生するイベントの種類に応じて、不揮発化処理のトリガが発生する確率が異なる。その一例として、疲弊情報が書き込み回数及び読み出し回数の両方を含む場合であって、書き込み動作に対する疲弊度と読み出し動作に対する疲弊度とが異なる場合の動作フローについて説明する。
［２－１．ウェアレベリング処理及び不揮発化処理の動作フロー］
図４に示すように、まず、ＣＰＵ９０からメモリシステム１に書き込み要求又は読み出し要求（Write/Read request）が送信される（ステップＳ４０１）。
メモリシステム１は、ＣＰＵ９０から送信された信号が書き込み要求か読み出し要求かを判定する（ステップＳ４０２）。ＣＰＵ９０から送信された信号が読み出し要求であれば（Ｓ４０２の「Ｒｅａｄ」）、読み出し動作用フロー（ステップＳ４１１～Ｓ４１４）に進む。一方、ＣＰＵ９０から送信された信号が書き込み要求であれば（Ｓ４０２の「Ｗｒｉｔｅ」）、書き込み動作用フロー（ステップＳ４２１～Ｓ４２４）に進む。
読み出し動作用フローのＳ４１１～Ｓ４１３は、図３のＳ３０２～Ｓ３０４と同じなので、説明を省略する。書き込み動作用フローのＳ４２１～Ｓ４２３は、読み出し動作用フローのＳ４１１～Ｓ４１３と類似しているが、Ｓ４１１では１インクリメントされるのに対して、Ｓ４２１では１０００インクリメントされている。例えば、書き込み動作に対する疲弊度が読み出し動作に対する疲弊度の１０００倍である場合に、上記のようにインクリメントの数を調整することで、疲弊度をカウンタの数値に反映させることができる。読み出し動作用フロー及び書き込み動作用フローの各々において、乱数Ｒの生成（Ｓ４１３、Ｓ４２３）の後に、集合Ｓが選択される（Ｓ４１４、Ｓ４２４）。読み出し動作用フローの場合、集合Ｓ１として“０”～“Ｎ－１”の整数（Ｎは２以上の自然数）が選択され（Ｓ４１４）、書き込み動作用フローの場合、集合Ｓ２として“０”～“１０００×Ｎ－１”の整数が選択される（Ｓ４２４）。
本実施形態では、ＣＰＵ９０から送信された要求に応じてフローが分岐する構成を例示したが、この構成に限定されない。例えば、乱数Ｒの生成が行われた後に、書き込み動作又は読み出し動作に応じて、集合Ｓ１又は集合Ｓ２が選択されてもよい。
読み出し動作用フローの場合、集合Ｓの選択（Ｓ４１４）の後に、Ｓ４１３において生成された乱数Ｒが、選択された集合Ｓ１に含まれているか否かの判定（Ｒ∈Ｓ？）が行われる（ステップＳ４３１）。書き込み動作用フローの場合、集合Ｓの選択（Ｓ４２４）の後に、Ｓ４２３において生成された乱数Ｒが、選択された集合Ｓ２に含まれているか否かの判定（Ｒ∈Ｓ？）が行われる（Ｓ４３１）。ステップＳ４３１～Ｓ４３３は、図３のＳ３０５～Ｓ３０７と同じなので、説明を省略する。
上記のように、書き込み動作用フローにおける集合Ｓ２に含まれる整数の数は、読み出し動作用フローにおける集合Ｓ１に含まれる整数の数の１０００倍である。したがって、書き込み要求に対して不揮発化処理が実行される確率は、読み出し要求に対して不揮発化処理が実行される確率の１０００倍である。
例えば、書き込み動作に対する疲弊度が読み出し動作に対する疲弊度より大きい場合、上記のように不揮発化処理が実行される確率をそれぞれの動作に応じて変更することで、より適切なタイミングで不揮発化処理を実行することができる。つまり、発生するイベントよって対象ページの疲弊度が異なる場合、当該イベントの種類によって不揮発化処理が実行される確率を変更することで、より適切なタイミングで不揮発化処理を実行することができる。
上記のように、本実施形態では、ＣＰＵ９０からの書き込み要求又は読み出し要求に依存して、つまり、メモリコントローラ１０の動作が書き込み動作又は読み出し動作であるかに依存して、比較器１４２は、乱数Ｒが異なる集合Ｓ１又は集合Ｓ２に含まれるか否かを判定する。本実施形態では、読み出し動作が実行された場合よりも書き込み動作が実行された場合の方が、不揮発化処理が実行される確率が高い構成を例示したが、書き込み動作が実行された場合よりも読み出し動作が実行された場合の方が、不揮発化処理が実行される確率が高くてもよい。
［３．第３実施形態］
図５を用いて、第３実施形態に係るメモリシステムについて説明する。第３実施形態に係るメモリシステムの構成は、第１実施形態に係るメモリシステムの構成と同じなので、その説明を省略する。第３実施形態では、対象のページに含まれるメモリセルの寿命に応じて不揮発化処理が実行される確率が異なる。その一例として、対象ページの書き込み回数の上限値（エンデュランス）に対する書き込み回数の割合が所定のしきい値を超えた場合に、不揮発化処理が実行される確率を変更する動作フローについて説明する。
上記のエンデュランスは、メモリセルの疲弊度のうち、メモリセルの信頼性が保証される限界値である。本実施形態では、エンデュランスが書き込み回数の上限値である構成を例示するが、エンデュランスは、読み出し回数の上限値であってもよく、消去回数の上限値であってもよい。疲弊管理部１４がページ毎にエンデュランスを特定することができればいいため、ページ毎にエンデュランスが設けられていてもよく、複数のページ毎に所定のエンデュランスが対応付けられていてもよい。エンデュランスは、予め静的に設定されていてもよく、例えば、メモリシステムの動作履歴又はその他の要因に応じて、疲弊管理部１４によって動的に変更されてもよい。
［３－１．ウェアレベリング処理及び不揮発化処理の動作フロー］
図５におけるステップＳ５０１～Ｓ５０４は、図３におけるＳ３０１～Ｓ３０４と同じなので、説明を省略する。Ｓ５０４で乱数Ｒが生成されると、書き込み動作が実行される対象のページについて、エンデュランスに対する現在の書き込み回数の割合が算出され、当該割合がしきい値Ｅｔｈと比較（Endurance > Eth?）される（ステップＳ５０５）。例えば、しきい値Ｅｔｈが９０％である場合、対象ページに対する現在の書き込み回数がエンデュランスの９０％を超えているか否かが判定される。
上記の書き込み回数は、疲弊カウンタの値であってもよく、メモリコントローラ１０が書き込み動作を実行した履歴情報であってもよい。
上記の割合がしきい値Ｅｔｈ以下の場合（Ｓ５０５の「Ｎｏ」）、集合Ｓ１が選択される（ステップＳ５０６）。一方、上記の割合がしきい値Ｅｔｈを超えている場合（Ｓ５０５の「Ｙｅｓ」）、集合Ｓ３が選択される（ステップＳ５０７）。集合Ｓ１は、“０”～“Ｎ－１”の整数（Ｎは２以上の自然数）である。集合Ｓ３は、“０”～“Ｍ－１”の整数（Ｍは３以上の自然数）である。なお、ＭはＮより大きい。つまり、集合Ｓ３に含まれる整数の数は、集合Ｓ１に含まれる整数の数より大きい。
上記のように、集合Ｓ１又は集合Ｓ３が選択されると、Ｓ５０４において生成された乱数Ｒが、選択された集合に含まれているか否かの判定が行われる（ステップＳ５０８）。ステップＳ５０８～Ｓ５１０は、図３のＳ３０５～Ｓ３０７と同じなので、説明を省略する。
上記のように、集合Ｓ３に含まれる整数の数は、集合Ｓ１に含まれる整数の数のＭ／Ｎ倍である。したがって、書き込み要求に対して不揮発化処理が実行される確率は、読み出し要求に対して不揮発化処理が実行される確率のＭ／Ｎ倍である。つまり、本実施形態では、対象のページに対する書き込み回数によって、経時的に不揮発化処理が実行される確率を変更することができる。
書き込み回数が予想寿命に近づいているページでは、寿命の予想をより精確に行う必要があるため、不正電源断によって最新の疲弊情報が消失することによる影響は大きい。したがって、上記のように、不揮発化処理が実行される頻度を高くすることで予想された寿命より、寿命が早く訪れる確率を低減することができる。
上記のように、本実施形態では、不揮発性メモリ２０の動作履歴（対象ページのエンデュランスに対する書き込み回数の割合）に依存して、比較器１４２は異なる集合Ｓ１又は集合Ｓ３に乱数Ｒが含まれるか否かを判定する。本実施形態では、不揮発性メモリ２０に対する書き込み動作の履歴に基づいて集合が選択される構成を例示したが、この構成に限定されない。例えば、集合の選択が不揮発性メモリ２０に対する読み出し動作の履歴に基づいて行われてもよい。
本実施形態では、不揮発化処理が発生する確率を変更する回数が１回である動作フローを例示したが、このフローに限定されない。当該確率は複数回変更されてもよい。例えば、しきい値が複数設けられており、当該複数のしきい値毎に上記確率が変更されてもよい。
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の疲弊管理回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１：メモリシステム、 １０：メモリコントローラ、 １１：ホストインタフェース、 １２：コマンド処理部、 １３：制御部、 １４：疲弊管理部、 １５：ＲＡＭ、 １９：内部バス、 ２０：不揮発性メモリ、 ２１：メモリチップ、 ２２：ブロック、 ２３：ページ、 ２４：カウンタ格納領域、 ３０：電源喪失保護回路、 ４０：予備電源、 ９０：ＣＰＵ、 １４１：乱数生成器、 １４２：比較器、 Ｒ：乱数、 Ｓ：集合

Claims (10)

  1. 不揮発性メモリと、
    カウンタを含み、前記不揮発性メモリへの書き込み動作及び読み出し動作を制御し、前記不揮発性メモリの疲弊情報を取得するメモリコントローラと、を備え、
    前記メモリコントローラは、
    前記疲弊情報に基づいて前記カウンタを更新し、
    所定の確率でトリガを生成し、
    前記トリガに基づいて前記カウンタの情報を不揮発的に記憶する不揮発化処理を実行するメモリシステム。
  2. 前記メモリコントローラは、前記疲弊情報を揮発的に記憶するキャッシュメモリをさらに含む、請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、前記不揮発化処理によって前記不揮発性メモリの一部の領域に前記カウンタの情報を不揮発的に記憶する、請求項１又は２に記載のメモリシステム。
  4. 前記メモリコントローラは、
    前記カウンタの更新処理に基づいて乱数を生成する乱数生成器と、
    前記乱数生成器によって生成された乱数が所定の集合に含まれるか否かを判定する比較器と、を備え、
    前記比較器によって、前記乱数生成器によって生成された乱数が前記集合に含まれると判定された場合に、前記不揮発化処理を実行する、請求項１乃至３のいずれか一に記載のメモリシステム。
  5. 前記比較器は、前記メモリコントローラの動作が前記書き込み動作又は前記読み出し動作であるか、によらず同じ前記集合に前記乱数が含まれるか否かを判定する、請求項４に記載のメモリシステム。
  6. 前記比較器は、前記メモリコントローラの動作が前記書き込み動作又は前記読み出し動作であるか、に依存して異なる前記集合に前記乱数が含まれるか否かを判定する、請求項４に記載のメモリシステム。
  7. 前記比較器は、前記不揮発性メモリの動作履歴に依存して異なる前記集合に前記乱数が含まれるか否かを判定する、請求項４に記載のメモリシステム。
  8. 前記不揮発性メモリへの電源が遮断されたことを検知する電源喪失保護回路をさらに備え、
    前記電源喪失保護回路は、前記不揮発性メモリへの電源が遮断されたことを検知すると、前記不揮発化処理を実行する、請求項１乃至７のいずれか一に記載のメモリシステム。
  9. 前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、相変化メモリ（ＰＣＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、及び酸化物半導体メモリ（ＯＳＲＡＭ）のうち、少なくともいずれか一のメモリを含む、請求項１乃至８のいずれか一のメモリシステム。
  10. 前記メモリコントローラは、
    前記疲弊情報に基づいて前記カウンタを更新した後、かつ、前記乱数生成器による乱数の生成の前に、前記疲弊情報に基づいて前記不揮発性メモリ内のデータの移動を行うウェアレベリング処理を実行するか否かを判定する前処理を実行し、
    前記不揮発化処理の後に前記ウェアレベリング処理を実行する、請求項４に記載のメモリシステム。
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