JP2023084349A

JP2023084349A - Photoelectric conversion device, circuit board and instrument

Info

Publication number: JP2023084349A
Application number: JP2021198475A
Authority: JP
Inventors: 拓也皆川; Takuya Minagawa
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2021-12-07
Filing date: 2021-12-07
Publication date: 2023-06-19

Abstract

To provide a technique capable of properly arranging wiring in a plurality of signal processing circuits formed by division exposure.SOLUTION: A circuit board comprises a first signal processing circuit and a second signal processing circuit. Each of the first signal processing circuit and the second signal processing circuit includes: an input unit which is connected via wiring to each of a first block and a second block; and a switching circuit which has an output unit that outputs a signal input from any of the plurality of blocks to the wiring. In the first signal processing circuit, the first block is activated and the second block is not activated. In the second signal processing circuit, the second block is not activated and the first block is activated. The switching circuit outputs from the output unit the signal input to the input unit from the activated block in the first block and the second block.SELECTED DRAWING: Figure 1

Description

本発明は、光電変換装置、回路基板、機器に関する。 The present invention relates to photoelectric conversion devices, circuit boards, and equipment.

特許文献１には、露光装置の露光範囲より大きな撮像装置を製造する際に、各半導体基板に対して複数回の露光を行う分割露光を用いる技術が開示されている。 Japanese Patent Application Laid-Open No. 2002-200001 discloses a technique using divisional exposure, in which each semiconductor substrate is exposed a plurality of times when manufacturing an imaging device having a larger exposure range than the exposure device.

特許文献２には、複数回の分割露光で形成された複数の信号処理回路の最上位層に対して、信号処理回路ごとに独立したパターンを一括露光により積層する技術が開示されている。これによれば、信号処理回路を製造するための製造コストを削減することができる。 Japanese Patent Application Laid-Open No. 2002-200001 discloses a technique of stacking independent patterns for each signal processing circuit by collective exposure on the uppermost layer of a plurality of signal processing circuits formed by a plurality of divided exposures. According to this, the manufacturing cost for manufacturing the signal processing circuit can be reduced.

特許第２９０２５０６号公報Japanese Patent No. 2902506 特開２０１７－１８３６５８号公報JP 2017-183658 A

しかしながら、分割露光を用いて複数の信号処理回路を形成する場合には、一般的に、複数の信号処理回路はそれぞれ、分割露光で形成された箇所において同一のパターンの配線および同一の回路素子（トランジスタ）を有する。このため、各信号処理回路において、信号の伝達または処理をするために用いられない配線および回路素子が存在しており、信号処理回路におけるスペースが圧迫されている。従って、配線同士を近接して配置する必要性が生じて、配線が配置できない可能性や、配線間で互いに干渉してノイズが発生する可能性がある。 However, in the case of forming a plurality of signal processing circuits using divided exposure, in general, the plurality of signal processing circuits each have the same pattern of wiring and the same circuit element ( transistor). Therefore, in each signal processing circuit, wiring and circuit elements that are not used for signal transmission or processing exist, and the space in the signal processing circuit is pressed. Therefore, it becomes necessary to arrange the wirings close to each other, and there is a possibility that the wirings cannot be arranged or that the wirings interfere with each other to generate noise.

そこで、本発明は、分割露光により形成される複数の信号処理回路において、配線を適切に配置可能にする技術を提供することを目的とする。 SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a technique for appropriately arranging wiring in a plurality of signal processing circuits formed by divisional exposure.

本発明の１つの態様は、
画素信号を出力する複数の画素を有する画素基板と、前記画素信号を処理する回路基板とが積層された光電変換装置であって、
前記回路基板は、第１の信号処理回路と第２の信号処理回路を有し、
前記第１の信号処理回路および前記第２の信号処理回路はそれぞれ、
第１のブロックと第２のブロックとを含む複数のブロックと、
前記第１のブロックに接続する第１の経路を形成する配線と、
前記第２のブロックに接続する第２の経路を形成する配線と、
第３の経路を形成する配線と、
前記第１の経路と前記第２の経路とに接続された入力部と、前記第３の経路に接続された出力部を有する切替回路と、
を有し、
前記第１の信号処理回路では、前記第１のブロックが活性化されており、前記第２のブロックが活性化されておらず、
前記第２の信号処理回路では、前記第２のブロックが活性化されておらず、前記第１のブロックが活性化されており、
前記切替回路は、前記第１のブロックと前記第２のブロックのうち活性化されたブロッ
クから前記第１の経路または前記第２の経路を介して前記入力部に入力される信号を、前記出力部から前記第３の経路に出力する、
ことを特徴とする光電変換装置である。 One aspect of the present invention is
A photoelectric conversion device in which a pixel substrate having a plurality of pixels for outputting pixel signals and a circuit substrate for processing the pixel signals are laminated,
The circuit board has a first signal processing circuit and a second signal processing circuit,
each of the first signal processing circuit and the second signal processing circuit,
a plurality of blocks including a first block and a second block;
wiring forming a first path connected to the first block;
wiring forming a second path connecting to the second block;
wiring forming a third path;
a switching circuit having an input connected to the first path and the second path, and an output connected to the third path;
has
in the first signal processing circuit, the first block is activated and the second block is not activated;
in the second signal processing circuit, the second block is not activated and the first block is activated;
The switching circuit converts a signal input to the input section through the first path or the second path from an activated block out of the first block and the second block to the output. output from the unit to the third path;
A photoelectric conversion device characterized by:

本発明の１つの態様は、
画素信号を出力する複数の画素を有する画素基板とともに積層される回路基板であり、かつ、前記画素信号を処理する回路基板であって、
第１の信号処理回路と第２の信号処理回路を有し、
前記第１の信号処理回路および前記第２の信号処理回路はそれぞれ、
第１のブロックと第２のブロックとを含む複数のブロックと、
前記第１のブロックに接続する第１の経路を形成する配線と、
前記第２のブロックに接続する第２の経路を形成する配線と、
第３の経路を形成する配線と、
前記第１の経路と前記第２の経路とに接続された入力部と、前記第３の経路に接続された出力部を有する切替回路と、
を有し、
前記第１の信号処理回路では、前記第１のブロックが活性化されており、前記第２のブロックが活性化されておらず、
前記第２の信号処理回路では、前記第２のブロックが活性化されておらず、前記第１のブロックが活性化されており、
前記切替回路は、前記第１のブロックと前記第２のブロックのうち活性化されたブロックから前記第１の経路または前記第２の経路を介して前記入力部に入力される信号を、前記出力部から前記第３の経路に出力する、
ことを特徴とする回路基板である。 One aspect of the present invention is
A circuit board stacked together with a pixel substrate having a plurality of pixels that output pixel signals, and a circuit board that processes the pixel signals,
Having a first signal processing circuit and a second signal processing circuit,
each of the first signal processing circuit and the second signal processing circuit,
a plurality of blocks including a first block and a second block;
wiring forming a first path connected to the first block;
wiring forming a second path connecting to the second block;
wiring forming a third path;
a switching circuit having an input connected to the first path and the second path, and an output connected to the third path;
has
in the first signal processing circuit, the first block is activated and the second block is not activated;
in the second signal processing circuit, the second block is not activated and the first block is activated;
The switching circuit converts a signal input to the input section through the first path or the second path from an activated block out of the first block and the second block to the output. output from the unit to the third path;
A circuit board characterized by:

本発明によれば、分割露光により形成される複数の信号処理回路において、配線を適切に配置可能になる。 According to the present invention, wiring can be appropriately arranged in a plurality of signal processing circuits formed by divisional exposure.

実施形態１に係る信号処理回路の回路構成図である。2 is a circuit configuration diagram of a signal processing circuit according to Embodiment 1; FIG. 実施形態１に係る光電変換装置の構成図である。1 is a configuration diagram of a photoelectric conversion device according to Embodiment 1. FIG. 実施形態１に係る信号配線を説明する図である。4 is a diagram illustrating signal wiring according to the first embodiment; FIG. 実施形態１に係る選択信号の供給を説明する図である。FIG. 4 is a diagram illustrating supply of a selection signal according to the first embodiment; FIG. 実施形態１に係る切替回路を説明する図である。4 is a diagram illustrating a switching circuit according to the first embodiment; FIG. 実施形態１に係る切替回路およびバッファ回路の配置位置を示す図である。FIG. 2 is a diagram showing arrangement positions of a switching circuit and a buffer circuit according to the first embodiment; 比較例に係る信号処理回路の回路構成図である。FIG. 3 is a circuit configuration diagram of a signal processing circuit according to a comparative example; 実施形態２に係る信号処理回路の回路構成図である。8 is a circuit configuration diagram of a signal processing circuit according to Embodiment 2; FIG. 実施形態３に係る機器を示す構成図である。FIG. 11 is a configuration diagram showing a device according to Embodiment 3;

以下に述べる各実施形態では、光電変換装置の一例として、撮像装置を中心に説明する。ただし、各実施形態は、撮像装置に限られるものではなく、光電変換装置の他の例にも適用可能である。例えば、測距装置（焦点検出やＴＯＦ（ＴｉｍｅＯｆＦｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。また、以下では、「接続する」とは、「物理的に繋げる（接合する）」と「電気的に接続する」という２つの意味を含むものとして用いる。 In each embodiment described below, an imaging device will be mainly described as an example of a photoelectric conversion device. However, each embodiment is not limited to an imaging device, and can be applied to other examples of photoelectric conversion devices. For example, there are a distance measuring device (a device for distance measurement using focus detection or TOF (Time Of Flight)), a photometric device (a device for measuring the amount of incident light, etc.), and the like. In addition, hereinafter, the term “connect” is used to include two meanings of “physically connecting (bonding)” and “electrically connecting”.

＜実施形態１＞
図１、図２Ａ、図２Ｂを参照しながら、実施形態１に係る光電変換装置（チップ）につ
いて説明する。図２Ａは、積層構造を有する光電変換装置を示している。光電変換装置では、画素基板２０１と回路基板２０２とが積層されている。画素基板２０１は、複数の画素が配置された基板である。回路基板２０２は、画素信号を処理する回路が設けられた基板である。画素基板２０１は一括露光により形成されており、回路基板２０２は分割露光によって形成されている。なお、回路基板２０２の上層領域２１０（図２Ｂ参照）は、一括露光によって形成されていてもよい。 <Embodiment 1>
A photoelectric conversion device (chip) according to Embodiment 1 will be described with reference to FIGS. 1, 2A, and 2B. FIG. 2A shows a photoelectric conversion device having a laminated structure. In the photoelectric conversion device, a pixel substrate 201 and a circuit substrate 202 are laminated. The pixel substrate 201 is a substrate on which a plurality of pixels are arranged. The circuit board 202 is a board provided with circuits for processing pixel signals. The pixel substrate 201 is formed by batch exposure, and the circuit board 202 is formed by divisional exposure. Note that the upper layer region 210 (see FIG. 2B) of the circuit board 202 may be formed by collective exposure.

画素基板２０１は、２次元状に配置された複数の画素２０３を有する。画素２０３では、入射された光が、電気信号である画素信号に変換される。 The pixel substrate 201 has a plurality of pixels 203 arranged two-dimensionally. The pixel 203 converts incident light into a pixel signal, which is an electrical signal.

回路基板２０２には、複数の配線層が配置されている。積層方向（画素基板２０１と回路基板２０２とが積層される方向）において画素２０３に近い配線層を使った配線を「上層配線」と呼び、画素２０３から遠い配線層を使った配線を「下層配線」と呼ぶ。実施形態１では、回路基板２０２には、上層配線２０５、下層配線２０４が配置されている。 A plurality of wiring layers are arranged on the circuit board 202 . Wiring using a wiring layer closer to the pixel 203 in the stacking direction (the direction in which the pixel substrate 201 and the circuit board 202 are stacked) is called "upper layer wiring", and wiring using a wiring layer farther from the pixel 203 is called "lower layer wiring". ”. In the first embodiment, upper layer wiring 205 and lower layer wiring 204 are arranged on the circuit board 202 .

回路素子２０６には、上層配線２０５および下層配線２０４を介して、画素２０３から出力される画素信号が到達する。回路素子２０６において、画素信号を用いた様々な信号処理が行われる。 A pixel signal output from the pixel 203 reaches the circuit element 206 via the upper layer wiring 205 and the lower layer wiring 204 . Various signal processing using pixel signals is performed in the circuit element 206 .

回路基板２０２の下層配線２０４が配置される領域には、第１の信号処理回路１０１と第２の信号処理回路１０２がそれぞれ個別に分割露光によって形成されている。第１の信号処理回路１０１における下層配線２０４の配線パターンおよび回路素子２０６（回路要素）は、第２の信号処理回路１０２における下層配線２０４の配線パターンおよび回路素子２０６と同一である。第１の信号処理回路１０１と第２の信号処理回路１０２は、上層配線２０５により互いに接続されている。 A first signal processing circuit 101 and a second signal processing circuit 102 are individually formed by divisional exposure in a region where the lower wiring 204 of the circuit board 202 is arranged. The wiring pattern of the lower wiring 204 and circuit elements 206 (circuit elements) in the first signal processing circuit 101 are the same as the wiring pattern of the lower wiring 204 and the circuit elements 206 in the second signal processing circuit 102 . The first signal processing circuit 101 and the second signal processing circuit 102 are connected to each other by an upper layer wiring 205 .

図２Ｂは、図２Ａに示す光電変換装置の断面構成を示す。回路基板２０２における上層領域２１０が、上層配線２０５を配置可能な領域を示す。下層領域２０９が、下層配線２０４を配置可能な領域を示す。なお、第１の信号処理回路１０１および第２の信号処理回路１０２のそれぞれは、下層領域２０９に相当する。 FIG. 2B shows a cross-sectional configuration of the photoelectric conversion device shown in FIG. 2A. An upper layer area 210 on the circuit board 202 indicates an area where the upper layer wiring 205 can be arranged. A lower layer region 209 indicates a region where the lower layer wiring 204 can be arranged. Note that each of the first signal processing circuit 101 and the second signal processing circuit 102 corresponds to the lower layer region 209 .

［信号処理回路の回路構成］
図１を参照して、第１の信号処理回路１０１と第２の信号処理回路１０２の回路構成について説明する。第１の信号処理回路１０１は、切替回路１０３，１０４を有する。また、第１の信号処理回路１０１は、機能ブロックＡ１１１、機能ブロックＢ１１２、機能ブロックＣ１１３、機能ブロックＤ１１４、機能ブロックＥ１１５を有する。第２の信号処理回路１０２は、切替回路１０５，１０６を有する。また、第２の信号処理回路１０２は、機能ブロックＡ１１１、機能ブロックＢ１１６、機能ブロックＣ１１７、機能ブロックＤ１１８、機能ブロックＥ１１９を有する。 [Circuit Configuration of Signal Processing Circuit]
The circuit configurations of the first signal processing circuit 101 and the second signal processing circuit 102 will be described with reference to FIG. The first signal processing circuit 101 has switching circuits 103 and 104 . The first signal processing circuit 101 also has a functional block A111, a functional block B112, a functional block C113, a functional block D114, and a functional block E115. The second signal processing circuit 102 has switching circuits 105 and 106 . The second signal processing circuit 102 also has a functional block A111, a functional block B116, a functional block C117, a functional block D118, and a functional block E119.

機能ブロックＢ１１２は、機能ブロックＢ１１６と同様の機能を有する。機能ブロックＣ１１３は、機能ブロックＣ１１７と同様の機能を有する。機能ブロックＤ１１４は、機能ブロックＤ１１８と同様の機能を有する。機能ブロックＥ１１５は、機能ブロックＥ１１９は同様の機能を有する。なお、各機能ブロックは、図２Ａにおける少なくとも１つの回路素子２０６を含む回路（回路ブロック）であり得る。また、同様の機能を有する２つの機能ブロックは、例えば、互いに同一のパターンの配線、および同一の回路素子を内部に有する。 Functional block B112 has the same function as functional block B116. Functional block C113 has the same function as functional block C117. Functional block D114 has the same function as functional block D118. Functional block E115 has a similar function to functional block E119. Note that each functional block can be a circuit (circuit block) that includes at least one circuit element 206 in FIG. 2A. Also, two functional blocks having similar functions have, for example, the same wiring pattern and the same circuit elements inside.

なお、実施形態１では、第１の信号処理回路１０１と第２の信号処理回路１０２とに、全く同一の回路素子２０６（トランジスタ）と同一のパターンの配線が形成されているも
のとする。しかし、第１の信号処理回路１０１と第２の信号処理回路１０２とに、互いに異なる回路素子２０６または互いに異なるパターンの配線が形成されていてもよい。 In the first embodiment, the first signal processing circuit 101 and the second signal processing circuit 102 are formed with completely the same circuit element 206 (transistor) and the same wiring pattern. However, the first signal processing circuit 101 and the second signal processing circuit 102 may have different circuit elements 206 or different wiring patterns.

（機能ブロックおよび経路）
機能ブロックＡ１１１は、信号接続部１２５を通じて、画素基板２０１から画素信号を受け取る。なお、信号接続部１２５は、画素基板２０１と回路基板２０２とを接続する導電部材である。信号接続部１２５は、例えば、銅（Ｃｕ）によって形成される。機能ブロックＡ１１１は、画像信号に対してデジタル変換を行う列回路を有する。機能ブロックＡ１１１は、また、デジタルデータ処理を実行することもできる。なお、機能ブロックＡ１１１は、他の機能ブロックから信号（制御信号）を受け取り、列回路における動作およびデジタルデータ処理の動作を変更することができる。 (Functional blocks and pathways)
The functional block A111 receives pixel signals from the pixel substrate 201 through the signal connection section 125 . Note that the signal connection portion 125 is a conductive member that connects the pixel substrate 201 and the circuit substrate 202 . The signal connection portion 125 is made of copper (Cu), for example. The functional block A111 has a column circuit that performs digital conversion on the image signal. Functional block A111 may also perform digital data processing. Note that the functional block A111 can receive signals (control signals) from other functional blocks to change operations in the column circuit and digital data processing.

第１の信号処理回路１０１において機能ブロックＢ１１２は、「活性状態」の機能ブロックである。第１の信号処理回路１０１において、機能ブロックＣ１１３、機能ブロックＤ１１４、および機能ブロックＥ１１５は、「非活性状態」（活性状態ではない）の機能ブロックである。 In the first signal processing circuit 101, the functional block B112 is an "active state" functional block. In the first signal processing circuit 101, functional block C113, functional block D114, and functional block E115 are functional blocks in an "inactive state" (not active state).

第２の信号処理回路１０２において、機能ブロックＣ１１７、機能ブロックＤ１１８、および機能ブロックＥ１１９は、「活性状態」の機能ブロックである。第２の信号処理回路１０２において、機能ブロックＢ１１６は、「非活性状態」の機能ブロックである。 In the second signal processing circuit 102, functional block C117, functional block D118, and functional block E119 are "active state" functional blocks. In the second signal processing circuit 102, the functional block B116 is an "inactive state" functional block.

「活性状態」とは、機能ブロックが活性化された状態（機能ブロックが有効な状態）であり、適切な電源に接続され、機能ブロックにおいて処理（動作）が行われている状態（実行されている状態）である。 "Active state" means a state in which a functional block is activated (a state in which the functional block is enabled), is connected to an appropriate power supply, and is in a state in which processing (operation) is being performed in the functional block (executed state). state).

「非活性状態」とは、機能ブロックが活性化されていない状態（機能ブロックが無効な状態）であり、機能ブロックにおいて処理（動作）が行われない状態である。「非活性状態」は、例えば、機能ブロックに電源接続をしないことや、機能ブロックの電源とグランドを同電位にして電位差をなくすことなどで実現できる。実施形態１では、「非活性状態」は、機能ブロックに電源接続がされていないために、当該機能ブロックにおいて処理が行われていない状態であるとして説明する。 The "inactive state" is a state in which a functional block is not activated (a state in which the functional block is disabled), and no processing (operation) is performed in the functional block. The "inactive state" can be realized, for example, by not connecting the power supply to the functional block, or by setting the power supply and the ground of the functional block to the same potential to eliminate the potential difference. In the first embodiment, the "inactive state" is described as a state in which no processing is performed in the functional block because the functional block is not connected to the power source.

また、活性状態の機能ブロックの出力部と接続され、機能ブロックの処理に応じてパルス（１または０のパルス）が発生している経路（配線）のことを、「活性経路」と呼ぶ。実施形態１では、経路１２３は「活性経路」である。なお、以下では、経路とは、配線やバッファにより形成される道であって、電気が通過可能な道であるとする。なお、下記で、特段の言及がない限り、経路は、配線のみにより形成される道であるとする。 A path (wiring) that is connected to the output portion of an active functional block and generates a pulse (pulse of 1 or 0) according to the processing of the functional block is called an "active path". In Embodiment 1, pathway 123 is the "active pathway." It should be noted that hereinafter, a path is a path formed by wiring and buffers, and is a path through which electricity can pass. In the following, unless otherwise specified, the route is assumed to be a path formed only by wiring.

非活性状態の機能ブロックの出力部と接続され、パルス（１または０のパルス）が発生していない経路（配線）を「非活性経路」と呼ぶ。実施形態１では、経路１２４は、「非活性経路」である。なお、活性経路１２３および非活性経路１２４は、図２Ａおよび図２Ｂの下層配線２０４に相当する。 A path (wiring) that is connected to the output of an inactive functional block and in which no pulse (pulse of 1 or 0) is generated is called an "inactive path." In Embodiment 1, pathway 124 is a "non-active pathway." Note that the active path 123 and the inactive path 124 correspond to the lower layer wiring 204 in FIGS. 2A and 2B.

第１の信号処理回路１０１は、信号配線１２２を介して、第２の信号処理回路１０２と接続される。信号配線１２２は、図３に示すように、第１の信号処理回路１０１と第２の信号処理回路１０２の結合部付近において、信号配線１２２に直接接続される配線３０１および配線３０２より太く形成されている。これによって、信号配線１２２の電気抵抗を低くすることができる。なお、信号配線１２２は、上層配線２０５の一部である。 The first signal processing circuit 101 is connected to the second signal processing circuit 102 via signal wiring 122 . As shown in FIG. 3, the signal wiring 122 is formed thicker than the wirings 301 and 302 directly connected to the signal wiring 122 in the vicinity of the coupling portion between the first signal processing circuit 101 and the second signal processing circuit 102 . ing. Thereby, the electric resistance of the signal wiring 122 can be lowered. Note that the signal wiring 122 is part of the upper layer wiring 205 .

（切替回路）
切替回路１０３～１０６のそれぞれは、入力部（入力端子）と出力部（出力端子）を有する。切替回路１０３～１０６のそれぞれでは、入力部に対して２つの経路（配線）が接合され、出力部に対して１つの経路（配線）が接合される。また、切替回路１０３～１０６（切替回路１０３～１０６の制御端子）には、選択信号が入力される。切替回路１０３～１０６のそれぞれは、入力部と機能ブロックを接続する（結ぶ）２つの経路のいずれかを選択信号に基づき選択して、選択した経路から入力部に入力される信号を出力部から出力する。なお、切替回路１０３～１０６のそれぞれは、入力部と接続する２つの機能ブロックのいずれかを選択信号に基づき選択して、選択した機能ブロックから入力部に入力される信号を出力部から出力しているともいえる。 (switching circuit)
Each of the switching circuits 103 to 106 has an input section (input terminal) and an output section (output terminal). In each of the switching circuits 103 to 106, two paths (wiring) are connected to the input section and one path (wiring) is connected to the output section. A selection signal is input to the switching circuits 103 to 106 (control terminals of the switching circuits 103 to 106). Each of the switching circuits 103 to 106 selects one of two paths connecting (connecting) the input section and the functional block based on the selection signal, and transmits the signal input from the selected path to the input section from the output section. Output. Each of the switching circuits 103 to 106 selects one of the two functional blocks connected to the input section based on the selection signal, and outputs the signal input from the selected functional block to the input section from the output section. It can be said that there is

切替回路１０３には、選択信号１０７が入力される。切替回路１０３の入力部は、活性経路１２３を介して機能ブロックＢ１１２に接続し、非活性経路１２４を介して機能ブロックＣ１１３に接続する。切替回路１０３の出力部は、経路１２０を介して、機能ブロックＥ１１５に接続する。 A selection signal 107 is input to the switching circuit 103 . The input of switching circuit 103 connects to functional block B 112 via active path 123 and connects to functional block C 113 via inactive path 124 . The output of switching circuit 103 is connected via path 120 to functional block E115.

切替回路１０４には、選択信号１０８が入力される。切替回路１０４の入力部は、活性経路１２３を介して機能ブロックＢ１１２に接続し、非活性経路１２４を介して機能ブロックＣ１１３に接続する。切替回路１０４の出力部は、経路１２０を介して、機能ブロックＤ１１４に接続する。 A selection signal 108 is input to the switching circuit 104 . The input of switching circuit 104 connects to functional block B 112 via active path 123 and connects to functional block C 113 via inactive path 124 . The output of switching circuit 104 connects via path 120 to functional block D114.

さらに、切替回路１０３の出力部および切替回路１０４の出力部は、経路１２０および信号配線１２２を介して、第２の信号処理回路１０２の機能ブロックＣ１１７に接続する。 Furthermore, the output section of the switching circuit 103 and the output section of the switching circuit 104 are connected to the functional block C117 of the second signal processing circuit 102 via the path 120 and the signal wiring 122 .

切替回路１０５には、選択信号１０９が入力される。切替回路１０５の入力部は、非活性経路１２４を介して機能ブロックＢ１１６に接続し、活性経路１２３を介して機能ブロックＣ１１７に接続する。切替回路１０５の出力部は、経路１２１を介して、機能ブロックＥ１１９に接続する。 A selection signal 109 is input to the switching circuit 105 . The input of switching circuit 105 connects to functional block B 116 via inactive path 124 and to functional block C 117 via active path 123 . The output of switching circuit 105 is connected via path 121 to functional block E119.

切替回路１０６には、選択信号１１０が入力される。切替回路１０６の入力部は、非活性経路１２４を介して機能ブロックＢ１１６に接続し、活性経路１２３を介して機能ブロックＣ１１７に接続する。切替回路１０６の出力部は、経路１２１を介して、機能ブロックＤ１１８に接続する。 A selection signal 110 is input to the switching circuit 106 . The input of switching circuit 106 connects to functional block B 116 via inactive path 124 and to functional block C 117 via active path 123 . The output of switching circuit 106 is connected via path 121 to functional block D118.

選択信号１０７～１１０は、活性経路を選択するための信号である。選択信号１０７～１１０は、配線パターンを変えることにより回路構成を変更可能な上層配線２０５から供給される。実施形態１では、選択信号１０７と選択信号１０８は、Ｌｏｗレベルの信号であり、選択信号１０９と選択信号１１０は、Ｈｉｇｈレベルの信号である。Ｌｏｗレベルの信号が入力された切替回路は、入力部と機能ブロックＢとを接続する（結ぶ）経路を活性経路として選択して、機能ブロックＢと接続する経路から入力された信号を、出力部から出力する。一方で、Ｈｉｇｈレベルの信号が入力された切替回路は、機能ブロックＣと接続する経路を活性経路として選択して、機能ブロックＣと接続する経路から入力された信号を、出力部から出力する。 Selection signals 107 to 110 are signals for selecting active paths. The selection signals 107 to 110 are supplied from an upper layer wiring 205 whose circuit configuration can be changed by changing the wiring pattern. In the first embodiment, the selection signals 107 and 108 are Low level signals, and the selection signals 109 and 110 are High level signals. The switching circuit to which the low-level signal is input selects the path connecting (connecting) the input section and the functional block B as an active path, and outputs the signal input from the path connecting to the functional block B to the output section. Output from On the other hand, the switching circuit to which the High level signal is input selects the path connected to the functional block C as an active path, and outputs the signal input from the path connected to the functional block C from the output section.

例えば、選択信号１０７～１１０の供給は、図４に示すような、上層配線２０５の領域に配置される電源配線４０１またはグランド配線４０２を用いて実現できる。図４は、上層配線２０５の領域を積層方向から見た図である。図４において、領域４０３は、第１の信号処理回路１０１上に配置された（第１の信号処理回路１０１の積層方向に配置された）上層配線２０５の領域である。領域４０４は、第２の信号処理回路１０２上に配置された上層配線２０５の領域である。 For example, the selection signals 107 to 110 can be supplied using a power supply wiring 401 or a ground wiring 402 arranged in the area of the upper layer wiring 205 as shown in FIG. FIG. 4 is a view of the area of the upper layer wiring 205 viewed from the stacking direction. In FIG. 4, a region 403 is the region of the upper wiring 205 arranged on the first signal processing circuit 101 (arranged in the stacking direction of the first signal processing circuit 101). A region 404 is a region of the upper wiring 205 arranged on the second signal processing circuit 102 .

上層配線２０５の領域において、領域４０３と領域４０４の両方を跨ぐように、電源配線４０１とグランド配線４０２が配置されている。図４に示すように、領域４０３と領域４０４とには、互いに異なるパターンの配線が形成（構成）可能である。 A power supply wiring 401 and a ground wiring 402 are arranged so as to straddle both the area 403 and the area 404 in the area of the upper layer wiring 205 . As shown in FIG. 4, it is possible to form (constitute) different wiring patterns in the regions 403 and 404 .

Ｌｏｗレベルの信号である選択信号１０７および選択信号１０８は、グランド配線４０２（グランド）から入力される。つまり、切替回路１０３および切替回路１０４は、グランド配線４０２に接続する。Ｈｉｇｈレベルの信号である選択信号１０９および選択信号１１０は、電源配線４０１（電源）から入力される。つまり、切替回路１０５および切替回路１０６は、電源配線４０１に接続する。 The selection signal 107 and the selection signal 108, which are Low level signals, are input from the ground wiring 402 (ground). That is, the switching circuit 103 and the switching circuit 104 are connected to the ground wiring 402 . The selection signal 109 and the selection signal 110, which are High level signals, are input from the power supply wiring 401 (power supply). That is, the switching circuit 105 and the switching circuit 106 are connected to the power wiring 401 .

また、切替回路１０３～１０６は、例えば、図５Ａに示すような、マルチプレクサ回路５０３である。 Also, the switching circuits 103 to 106 are, for example, a multiplexer circuit 503 as shown in FIG. 5A.

マルチプレクサ回路５０３では、選択信号５０９の信号レベル（値）によって処理が変化する。選択信号５０９の信号レベルがＬｏｗレベルの場合には、マルチプレクサ回路５０３は、機能ブロックＢから入力される信号を出力信号５０４として出力する。一方、選択信号５０９の信号レベルがＨｉｇｈレベルの場合には、マルチプレクサ回路５０３は、機能ブロックＣから入力される信号を出力信号５０４として出力する。 In the multiplexer circuit 503 , the processing changes depending on the signal level (value) of the selection signal 509 . When the signal level of the selection signal 509 is Low level, the multiplexer circuit 503 outputs the signal input from the functional block B as the output signal 504 . On the other hand, when the signal level of the selection signal 509 is High level, the multiplexer circuit 503 outputs the signal input from the functional block C as the output signal 504 .

具体的には、第１の信号処理回路１０１の切替回路１０３，１０４には、機能ブロックＢ１１２から活性経路１２３を介して信号から入力される。このため、切替回路１０３，１０４にＬｏｗレベルの選択信号５０９（つまり、選択信号１０７，１０８）が入力されると、経路１２０には、機能ブロックＢ１１２から出力された信号が出力信号５０４として伝搬する。 Specifically, signals are input to the switching circuits 103 and 104 of the first signal processing circuit 101 from the functional block B 112 via the active path 123 . Therefore, when a low-level selection signal 509 (that is, selection signals 107 and 108) is input to the switching circuits 103 and 104, the signal output from the functional block B112 propagates through the path 120 as the output signal 504. .

また、第２の信号処理回路１０２の切替回路１０５，１０６には、機能ブロックＣ１１７から活性経路１２３を介して信号から入力される。このため、切替回路１０５，１０６にＨｉｇｈレベルの選択信号５０９（つまり、選択信号１０９，１１０）が入力されると、経路１２１には、機能ブロックＣ１１７から出力された信号が出力信号５０４として伝搬する。 Also, signals are input to the switching circuits 105 and 106 of the second signal processing circuit 102 from the functional block C117 via the active path 123 . Therefore, when a high-level selection signal 509 (that is, selection signals 109 and 110) is input to switching circuits 105 and 106, the signal output from functional block C117 propagates through path 121 as output signal 504. .

なお、切替回路１０３～１０６は、図５Ｂに示すような、インバーター回路５０６とトランスミッションゲート回路５０５の組み合わせによって実現されてもよい。また、切替回路１０３～１０６は、図５Ｃに示すような、ＰＭＯＳパストランジスタ回路５０７とＮＭＯＳパストランジスタ回路５０８との組み合わせによって実現されてもよい。 Note that the switching circuits 103 to 106 may be implemented by a combination of an inverter circuit 506 and a transmission gate circuit 505 as shown in FIG. 5B. Alternatively, the switching circuits 103-106 may be implemented by a combination of a PMOS pass transistor circuit 507 and an NMOS pass transistor circuit 508 as shown in FIG. 5C.

（切替回路およびバッファ回路の配置位置）
図６Ａおよび図６Ｂは、切替回路の配置位置と、バッファ回路（バッファ）の配置位置（挿入位置）を示す。以下では、第１の信号処理回路１０１の機能ブロックと切替回路を参照して説明を行う。なお、第２の信号処理回路１０２でも、第１の信号処理回路１０１と同様の位置に切替回路およびバッファ回路が配置される。まず、切替回路１０３および切替回路１０４の配置位置の例を説明する。 (Placement position of switching circuit and buffer circuit)
6A and 6B show the arrangement position of the switching circuit and the arrangement position (insertion position) of the buffer circuit (buffer). The following description will be made with reference to the functional blocks and switching circuit of the first signal processing circuit 101 . In the second signal processing circuit 102 as well, switching circuits and buffer circuits are arranged at the same positions as in the first signal processing circuit 101 . First, an example of arrangement positions of the switching circuit 103 and the switching circuit 104 will be described.

１つ目の配置例として、切替回路１０３と機能ブロックＢ１１２を接続する経路、または切替回路１０３と機能ブロックＣ１１３を接続する経路が、切替回路１０３と機能ブロックＥ１１５を接続する経路より短くなる位置に、切替回路１０３が配置される。そして、切替回路１０４と機能ブロックＢ１１２を接続する経路、または切替回路１０４と機能ブロックＣ１１３を接続する経路が、切替回路１０４と機能ブロックＤ１１４を接続する経路より短くなる位置に、切替回路１０４が配置される。 As a first arrangement example, the path connecting the switching circuit 103 and the functional block B112 or the path connecting the switching circuit 103 and the functional block C113 is positioned at a position shorter than the path connecting the switching circuit 103 and the functional block E115. , a switching circuit 103 is arranged. The switching circuit 104 is placed at a position where the path connecting the switching circuit 104 and the functional block B112 or the path connecting the switching circuit 104 and the functional block C113 is shorter than the path connecting the switching circuit 104 and the functional block D114. be done.

つまり、切替回路１０３に接続する活性経路１２３または非活性経路１２４が、切替回路１０３と機能ブロックＥ１１５を接続する経路（経路１２０の一部）より短くなる位置に、切替回路１０３が配置される。そして、切替回路１０４に接続する活性経路１２３または非活性経路１２４が、切替回路１０４と機能ブロックＤ１１４とを接続する経路より短くなる位置に、切替回路１０４が配置される。なお、切替回路１０３に接続する活性経路１２３「および」非活性経路１２４が、切替回路１０３と機能ブロックＥ１１５を接続する経路より短くなる位置に、切替回路１０３が配置されてもよい。そして、切替回路１０４に接続する活性経路１２３「および」非活性経路１２４が、切替回路１０４と機能ブロックＤ１１４とを接続する経路より短くなる位置に、切替回路１０４が配置されてもよい。 In other words, the switching circuit 103 is arranged at a position where the active path 123 or the inactive path 124 connected to the switching circuit 103 is shorter than the path (part of the path 120) connecting the switching circuit 103 and the functional block E115. The switching circuit 104 is arranged at a position where the active path 123 or the inactive path 124 connecting to the switching circuit 104 is shorter than the path connecting the switching circuit 104 and the functional block D114. The switching circuit 103 may be arranged at a position where the active path 123 and the inactive path 124 connecting to the switching circuit 103 are shorter than the path connecting the switching circuit 103 and the functional block E115. The switching circuit 104 may be arranged at a position where the active path 123 and the inactive path 124 connecting to the switching circuit 104 are shorter than the path connecting the switching circuit 104 and the functional block D114.

１つ目の配置例によれば、第１の信号処理回路１０１における総配線長を短くすることができ、さらに、機能ブロックＤ１１４や機能ブロックＥ１１５の近くにおいて、配線が密集する可能性を低減することができる。 According to the first layout example, the total wiring length in the first signal processing circuit 101 can be shortened, and the possibility of wiring congestion near the functional block D114 and the functional block E115 is reduced. be able to.

なお、切替回路１０３は、機能ブロックＥ１１５よりも、機能ブロックＢ１１２または／および機能ブロックＣ１１３の方に近い位置に配置されてもよい。そして、切替回路１０４は、機能ブロックＤ１１４よりも、機能ブロックＢ１１２または／および機能ブロックＣ１１３の方に近い位置に配置されてもよい。つまり、切替回路１０３の入力部に接続する機能ブロック（機能ブロックＢ１１２または／および機能ブロックＣ１１３）と切替回路１０３の距離（最短距離；間隔）は、機能ブロックＥ１１５と切替回路１０３の距離よりも短くてもよい。そして、切替回路１０４の入力部に接続する機能ブロック（機能ブロックＢ１１２または／および機能ブロックＣ１１３）と切替回路１０４の距離は、機能ブロックＤ１１４と切替回路１０４の距離よりも短くてもよい。これによっても、第１の信号処理回路１０１における総配線長を短くすることができ、さらに、機能ブロックＤ１１４や機能ブロックＥ１１５の近くにおいて、配線が密集する可能性を低減することができる。 Note that the switching circuit 103 may be arranged at a position closer to the functional block B112 and/or the functional block C113 than to the functional block E115. The switching circuit 104 may be arranged closer to the functional block B112 and/or the functional block C113 than to the functional block D114. That is, the distance (shortest distance; interval) between the functional block (functional block B112 or/and functional block C113) connected to the input portion of the switching circuit 103 and the switching circuit 103 is shorter than the distance between the functional block E115 and the switching circuit 103. may The distance between the functional block (functional block B112 and/or functional block C113) connected to the input section of the switching circuit 104 and the switching circuit 104 may be shorter than the distance between the functional block D114 and the switching circuit 104. This also makes it possible to shorten the total wiring length in the first signal processing circuit 101, and further reduce the possibility of the wiring being congested near the functional block D114 and the functional block E115.

２つ目の配置例として、領域の配線パターンの密度に基づき、切替回路１０３と切替回路１０４を配置する例を説明する。まず、図６Ｂにおいて破線で示した領域６０３と領域６０４内における配線の密度を比較する。領域６０４よりも、領域６０３の方が配線の密度が低い。このため、切替回路１０３および切替回路１０４はともに領域６０３（領域６０４以外の領域）に配置される。 As a second arrangement example, an example in which the switching circuits 103 and 104 are arranged based on the wiring pattern density of the area will be described. First, the wiring densities in regions 603 and 604 indicated by broken lines in FIG. 6B are compared. The wiring density is lower in the region 603 than in the region 604 . Therefore, both the switching circuit 103 and the switching circuit 104 are arranged in the region 603 (region other than the region 604).

このように、切替回路１０３，１０４ともに配線の密度が低い領域に配置されることにより、配線同士が近接するのを防止することが可能になる。このため、配線間で干渉しあうことで生じるノイズを抑制できる。 By arranging both the switching circuits 103 and 104 in a region having a low wiring density in this way, it is possible to prevent the wirings from coming close to each other. Therefore, noise caused by interference between wirings can be suppressed.

なお、領域６０４は、例えば、２つの結線部分６０５を含む領域（２つの結線部分６０５の間の領域）であり得る。結線部分６０５とは、第１の信号処理回路１０１における機能ブロックに向かう経路（配線）と第２の信号処理回路１０２に向かう経路に経路１２０が分岐する部分（位置）である。結線部分６０５は、一般的にはビアによって形成される。また、例えば、領域６０４は、機能ブロックＡ１１１と、機能ブロックＤ１１４および機能ブロックＥ１１５とによって挟まれている領域であってもよい。これらの場合には、領域６０３は、領域６０４以外であって、領域６０４よりも配線の密度の低い領域である。さらに、例えば、配線の密度によらず、領域６０３は、２本の活性経路１２３および２本の非活性経路１２４の計４本の経路のうち互いに最も離れた２本の経路の最短距離を所定の距離以上にすることができる領域であってもよい。 Note that the region 604 can be, for example, a region including two connection portions 605 (a region between the two connection portions 605). A connection portion 605 is a portion (position) where the path 120 branches into a path (wiring) directed to a functional block in the first signal processing circuit 101 and a path directed to the second signal processing circuit 102 . Connections 605 are typically formed by vias. Also, for example, the area 604 may be an area sandwiched between the functional block A111 and the functional blocks D114 and E115. In these cases, the region 603 is a region other than the region 604 and has a lower wiring density than the region 604 . Furthermore, for example, regardless of the wiring density, the region 603 defines the shortest distance between two of the total four paths, ie, the two active paths 123 and the two inactive paths 124, which are the farthest from each other. It may be a region that can be at least a distance of .

続いて、バッファ回路（バッファ）の配置について説明する。上記では説明をしていないが、実際のレイアウトでは、遅延値の調整や信号なまりの改善のため配線にバッファ回路が挿入されることがある。 Next, the arrangement of buffer circuits (buffers) will be described. Although not described above, in an actual layout, a buffer circuit may be inserted in wiring to adjust delay values and improve signal rounding.

切替回路１０３，１０４の出力信号の信号なまり（波形なまり）を改善するために、経路１２０において１または複数のバッファ回路６０１が挿入される。つまり、切替回路１０３と機能ブロックＥ１１５を接続する経路において１または複数のバッファ回路６０１が挿入される。そして、切替回路１０４と機能ブロックＤ１１４を接続する経路において１または複数のバッファ回路６０１が挿入される。 One or more buffer circuits 601 are inserted in path 120 to improve signal rounding (waveform rounding) of the output signals of switching circuits 103 and 104 . That is, one or more buffer circuits 601 are inserted in the path connecting the switching circuit 103 and the functional block E115. One or more buffer circuits 601 are inserted in the path connecting the switching circuit 104 and the functional block D114.

また、遅延値の調整のためには、切替回路１０３，１０４と機能ブロックＢ１１２，Ｃ１１３との間の複数の経路の少なくともいずれかに、１または複数のバッファ回路６０２が挿入される。つまり、活性経路１２３および非活性経路１２４の少なくともいずれかにおいて、１つまたは複数のバッファ回路６０２が挿入される。図６Ａの例では、切替回路１０３と機能ブロックＢ１１２の間の経路と、切替回路１０４と機能ブロックＣ１１３の間の経路とに、バッファ回路６０２が挿入されている。 In order to adjust the delay value, one or more buffer circuits 602 are inserted in at least one of the paths between the switching circuits 103 and 104 and the functional blocks B112 and C113. That is, one or more buffer circuits 602 are inserted in at least one of active path 123 and inactive path 124 . In the example of FIG. 6A, a buffer circuit 602 is inserted in the path between the switching circuit 103 and the functional block B112 and the path between the switching circuit 104 and the functional block C113.

このように、切替回路を用いることにより２つの配線（入力）を１つの配線（出力）にまとめることができる。このため、第１の信号処理回路１０１および第２の信号処理回路１０２において、余分なバッファの挿入を防ぐことと、総配線長の増加を防ぐことができる。 Thus, by using the switching circuit, two wirings (input) can be integrated into one wiring (output). Therefore, in the first signal processing circuit 101 and the second signal processing circuit 102, insertion of extra buffers and an increase in total wiring length can be prevented.

［比較例］
図７を用いて、実施形態１との比較例として、一般的な分割露光により形成された信号処理回路７００，７０１の回路構成に関して説明する。 [Comparative example]
As a comparative example with the first embodiment, the circuit configurations of signal processing circuits 700 and 701 formed by general divided exposure will be described with reference to FIG.

信号処理回路７００と信号処理回路７０１は、互いに同一の機能ブロックと互いに同一のパターンの配線を有している。機能ブロックＢ７０２，７０９および機能ブロックＣ７０３，７１０は、クロック出力を生成するタイミングジェネレータである。機能ブロックＤ７０４，７１１は、ＲＡＭＰ回路である。機能ブロックＥ７０５，７１２は、電流源である。 The signal processing circuits 700 and 701 have the same functional blocks and the same wiring patterns. Functional block B 702, 709 and functional block C 703, 710 are timing generators that produce clock outputs. Functional blocks D704 and 711 are RAMP circuits. Functional blocks E705, 712 are current sources.

機能ブロックＢ７０２は、経路７０６を介して、機能ブロックＣ７１０に接続する。一方で、機能ブロックＢ７０９には、接続先が存在しない。また、機能ブロックＣ７０３は、経路７０７を介して、機能ブロックＤ７０４と機能ブロックＥ７０５に接続する。機能ブロックＣ７１０は、経路７１４を介して、機能ブロックＤ７１１と機能ブロックＥ７１２に接続する。 Function block B 702 connects to function block C 710 via path 706 . On the other hand, the function block B709 has no connection destination. Function block C 703 is also connected to function block D 704 and function block E 705 via path 707 . Function block C 710 connects to function block D 711 and function block E 712 via path 714 .

ここで、機能ブロックＣ７０３、機能ブロックＤ７０４、機能ブロックＥ７０５、および機能ブロックＢ７０９は、非活性状態の機能ブロックである。このため、経路７０７と経路７１３は、非活性経路である。つまり、非活性経路７０７は、信号処理回路７００にとって冗長（不要）な経路である。さらに、非活性経路７１３は、信号処理回路７０１にとって冗長な経路である。 Here, functional block C703, functional block D704, functional block E705, and functional block B709 are inactive functional blocks. Thus, pathways 707 and 713 are inactive pathways. In other words, the inactive path 707 is a redundant (unnecessary) path for the signal processing circuit 700 . Furthermore, inactive path 713 is a redundant path for signal processing circuit 701 .

これに対して、実施形態１によれば、切替回路によって冗長な経路の配線長を短くできる。このため、光電変換装置（チップ）内での配線混雑を解消できる。さらに、配線が密集する領域７０８，７１５における配線間隔を広げることができるので、配線間容量の発生を防止できる。このため、信号送信の遅延（タイミングのズレ）が改善されるので、配置するバッファ回路の数を減らすことができる。この結果、光電変換装置における消費電力が削減できる。 In contrast, according to the first embodiment, the wiring length of the redundant path can be shortened by the switching circuit. Therefore, wiring congestion in the photoelectric conversion device (chip) can be eliminated. Furthermore, since the wiring interval in the regions 708 and 715 where the wiring is densely packed can be widened, the generation of inter-wiring capacitance can be prevented. Therefore, signal transmission delay (timing deviation) is improved, and the number of buffer circuits to be arranged can be reduced. As a result, power consumption in the photoelectric conversion device can be reduced.

＜実施形態２＞
図８を参照して、実施形態２に係る光電変換装置の説明をする。実施形態２に係る光電変換装置は、図１に示すような第１の信号処理回路１０１と第２の信号処理回路１０２の代わりに、図８に示すような第１の信号処理回路８０１と第２の信号処理回路８０２を有する。なお、実施形態２に係る光電変換装置は、他の構成については、実施形態１に係る光電変換装置と同様の構成を有する。 <Embodiment 2>
A photoelectric conversion device according to the second embodiment will be described with reference to FIG. The photoelectric conversion device according to the second embodiment includes a first signal processing circuit 801 and a second signal processing circuit 801 as shown in FIG. 8 instead of the first signal processing circuit 101 and the second signal processing circuit 102 as shown in FIG. 2 signal processing circuits 802 . Note that the photoelectric conversion device according to the second embodiment has other configurations similar to those of the photoelectric conversion device according to the first embodiment.

以下では、第１の信号処理回路８０１と、第２の信号処理回路８０２の構成について説明する。なお、以下では、実施形態２（図８）と実施形態１（図１）との差分についてのみ説明し、同一の構成についての説明は省略する。 The configurations of the first signal processing circuit 801 and the second signal processing circuit 802 are described below. In the following, only the difference between the second embodiment (FIG. 8) and the first embodiment (FIG. 1) will be explained, and the explanation of the same configuration will be omitted.

第１の信号処理回路８０１は、切替回路１０３，１０４、機能ブロックＡ１１１、機能ブロックＢ１１２、機能ブロックＣ１１３、機能ブロックＤ８１４、機能ブロックＥ８１５、機能ブロックＦ８１６、機能ブロックＧ８１７を有する。 The first signal processing circuit 801 has switching circuits 103 and 104, functional block A111, functional block B112, functional block C113, functional block D814, functional block E815, functional block F816, and functional block G817.

第２の信号処理回路８０２は、切替回路１０５，１０６、機能ブロックＡ１１１、機能ブロックＢ１１６、機能ブロックＣ１１７、機能ブロックＤ８２０、機能ブロックＥ８２１、機能ブロックＦ８２２、機能ブロックＧ８２３を有する。 The second signal processing circuit 802 has switching circuits 105 and 106, functional block A111, functional block B116, functional block C117, functional block D820, functional block E821, functional block F822, and functional block G823.

なお、第１の信号処理回路８０１の機能ブロックＡ１１１は、第２の信号処理回路８０２の機能ブロックＡ１１１に、画素信号や制御信号などの信号を出力することができる。 Note that the functional block A111 of the first signal processing circuit 801 can output signals such as pixel signals and control signals to the functional block A111 of the second signal processing circuit 802 .

機能ブロックＤ８１４は、機能ブロックＤ８２０と同様の機能を有する。機能ブロックＥ８１５は、機能ブロックＥ８２１と同様の機能を有する。さらに、機能ブロックＦ８１６は、機能ブロックＦ８２２と同様の機能を有する。機能ブロックＧ８１７は、機能ブロックＧ８２３と同様の機能を有する。 Functional block D814 has the same functionality as functional block D820. Functional block E815 has the same function as functional block E821. Furthermore, functional block F816 has the same function as functional block F822. Functional block G817 has the same function as functional block G823.

第１の信号処理回路８０１において、機能ブロックＣ１１３、機能ブロックＤ８１４、および機能ブロックＦ８１６は、非活性状態である。第２の信号処理回路において、機能ブロックＢ１１６、機能ブロックＥ８２１、および機能ブロックＧ８２３は、非活性状態である。 In the first signal processing circuit 801, functional block C113, functional block D814 and functional block F816 are inactive. In the second signal processing circuit, functional block B116, functional block E821 and functional block G823 are inactive.

切替回路１０３の入力部には、機能ブロックＢ１１２と機能ブロックＣ１１３とが接続される。切替回路１０３の出力部には、経路８２６を介して、機能ブロックＦ８１６と機能ブロックＧ８１７が接続される。切替回路１０４の入力部には、機能ブロックＢ１１２と機能ブロックＣ１１３とが接続される。切替回路１０４の出力部には、経路８２６を介して、機能ブロックＤ８１４と機能ブロックＥ８１５が接続される。 The input section of the switching circuit 103 is connected to the functional block B112 and the functional block C113. The output section of the switching circuit 103 is connected via a path 826 to the functional block F816 and the functional block G817. The input section of the switching circuit 104 is connected to the functional block B112 and the functional block C113. The output section of the switching circuit 104 is connected via a path 826 to the functional block D814 and the functional block E815.

切替回路１０５の入力部には、機能ブロックＢ１１６と機能ブロックＣ１１７とが接続される。切替回路１０５の出力部には、経路８２７を介して、機能ブロックＦ８２２と機能ブロックＧ８２３が接続される。切替回路１０６の入力部には、機能ブロックＢ１１６と機能ブロックＣ１１７とが接続される。切替回路１０６の出力部には、経路８２７を介して、機能ブロックＤ８２０と機能ブロックＥ８２１が接続される。 The input section of the switching circuit 105 is connected to the functional block B116 and the functional block C117. The output section of the switching circuit 105 is connected via a path 827 to the functional block F822 and the functional block G823. The input section of the switching circuit 106 is connected to the functional block B116 and the functional block C117. The output section of the switching circuit 106 is connected via a path 827 to the functional block D820 and the functional block E821.

実施形態２では、機能ブロックＢ１１２から出力される信号は、活性経路１２３に入力される。このため、第１の信号処理回路１０１の切替回路１０３，１０４が接続された経路８２６には、機能ブロックＢ１１２から出力された信号が伝搬される。 In the second embodiment, the signal output from functional block B 112 is input to active path 123 . Therefore, the signal output from the functional block B112 is propagated to the path 826 to which the switching circuits 103 and 104 of the first signal processing circuit 101 are connected.

また、機能ブロックＣ１１７から出力される信号は活性経路１２３に入力される。この
ため、第１の信号処理回路８０２の切替回路１０５，１０６が接続された経路８２７には、機能ブロックＣ１１７から出力された信号が伝搬する。 Also, the signal output from the functional block C117 is input to the active path 123. FIG. Therefore, the signal output from the functional block C117 propagates through the path 827 to which the switching circuits 105 and 106 of the first signal processing circuit 802 are connected.

このように、２つの切替回路のそれぞれが互いに異なる２つの機能ブロックに接続している場合であっても、実施形態１と同様に総配線長を低減し、かつ、配線の密集を防ぐことができる。つまり、信号処理回路において、適切に配線を配置することができる。 As described above, even when the two switching circuits are connected to two different functional blocks, the total wiring length can be reduced and the wiring congestion can be prevented as in the first embodiment. can. That is, wiring can be appropriately arranged in the signal processing circuit.

＜実施形態３＞
実施形態３には、実施形態１，２のいずれも適用可能である。図９は本実施形態の半導体装置９３０を備えた機器９１９１を説明する模式図である。半導体装置９３０は、実施形態１，２で説明した光電変換装置のいずれか、あるいは複数の実施形態を組み合わせた光電変換装置とすることができる。半導体装置９３０を備える機器９１９１について詳細に説明する。半導体装置９３０は、上述のように、半導体層１０を有する半導体デバイス９１０のほかに、半導体デバイス９１０を収容するパッケージ９２０を含むことができる。パッケージ９２０は、半導体デバイス９１０が固定された基体と、半導体デバイス９１０に対向するガラスなどの蓋体と、を含むことができる。パッケージ９２０は、さらに、基体に設けられた端子と半導体デバイス９１０に設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材を含むことができる。 <Embodiment 3>
Either of the first and second embodiments can be applied to the third embodiment. FIG. 9 is a schematic diagram illustrating a device 9191 including the semiconductor device 930 of this embodiment. The semiconductor device 930 can be any of the photoelectric conversion devices described in Embodiments 1 and 2, or a photoelectric conversion device obtained by combining a plurality of embodiments. A device 9191 including the semiconductor device 930 will be described in detail. Semiconductor device 930 may include semiconductor device 910 having semiconductor layer 10 as described above, as well as package 920 that houses semiconductor device 910 . The package 920 can include a base to which the semiconductor device 910 is fixed, and a lid such as glass facing the semiconductor device 910 . The package 920 can further include bonding members such as bonding wires and bumps that connect the terminals provided on the substrate and the terminals provided on the semiconductor device 910 .

機器９１９１は、光学装置９４０、制御装置９５０、処理装置９６０、表示装置９７０、記憶装置９８０、機械装置９９０の少なくともいずれかを備えることができる。光学装置９４０は、半導体装置９３０に対応する。光学装置９４０は、例えばレンズやシャッター、ミラーである。制御装置９５０は、半導体装置９３０を制御する。制御装置９５０は、例えばＡＳＩＣなどの半導体装置である。 The device 9191 may comprise an optical device 940 , a control device 950 , a processing device 960 , a display device 970 , a storage device 980 and/or a mechanical device 990 . Optical device 940 corresponds to semiconductor device 930 . The optical device 940 is, for example, a lens, a shutter, and a mirror. The control device 950 controls the semiconductor device 930 . The control device 950 is, for example, a semiconductor device such as an ASIC.

処理装置９６０は、半導体装置９３０から出力された信号を処理する。処理装置９６０は、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置９７０は、半導体装置９３０で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置９８０は、半導体装置９３０で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置９８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。 The processing device 960 processes signals output from the semiconductor device 930 . The processing device 960 is a semiconductor device such as a CPU or ASIC for configuring an AFE (analog front end) or DFE (digital front end). A display device 970 is an EL display device or a liquid crystal display device that displays information (image) obtained by the semiconductor device 930 . A storage device 980 is a magnetic device or a semiconductor device that stores information (images) obtained by the semiconductor device 930 . The storage device 980 is volatile memory such as SRAM or DRAM, or non-volatile memory such as flash memory or hard disk drive.

機械装置９９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器９１９１では、半導体装置９３０から出力された信号を表示装置９７０に表示したり、機器９１９１が備える通信装置（不図示）によって外部に送信したりする。そのために、機器９１９１は、半導体装置９３０が有する記憶回路や演算回路とは別に、記憶装置９８０や処理装置９６０をさらに備えることが好ましい。機械装置９９０は、半導体装置９３０から出力された信号に基づいて制御されてもよい。 Mechanical device 990 has a moving part or propulsion part such as a motor or an engine. The device 9191 displays a signal output from the semiconductor device 930 on a display device 970 or transmits the signal to the outside by a communication device (not shown) included in the device 9191 . Therefore, the device 9191 preferably further includes a memory device 980 and a processing device 960 in addition to the memory circuit and arithmetic circuit included in the semiconductor device 930 . Mechanical device 990 may be controlled based on the signal output from semiconductor device 930 .

また、機器９１９１は、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置９９０はズーミングや合焦、シャッター動作のために光学装置９４０の部品を駆動することができる。あるいは、カメラにおける機械装置９９０は防振動作のために半導体装置９３０を移動することができる。 In addition, the device 9191 is suitable for electronic devices such as information terminals (for example, smartphones and wearable terminals) and cameras (for example, interchangeable lens cameras, compact cameras, video cameras, surveillance cameras) that have a photographing function. A mechanical device 990 in the camera can drive components of the optical device 940 for zooming, focusing and shuttering. Alternatively, a mechanical device 990 in the camera can move the semiconductor device 930 for anti-vibration operation.

また、機器９１９１は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置９９０は移動装置として用いられうる。輸送機器としての機器９１９１は、半導体装置９３０を輸送するものや、撮影機能により運転（操縦）の補助および／または
自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置９６０は、半導体装置９３０で得られた情報に基づいて移動装置としての機械装置９９０を操作するための処理を行うことができる。あるいは、機器９１９１は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。 Also, the equipment 9191 may be transportation equipment such as a vehicle, a ship, or an aircraft. Mechanical device 990 in transportation equipment can be used as a mobile device. The equipment 9191 as a transportation equipment is suitable for transporting the semiconductor device 930 or for assisting and/or automating driving (steering) by an imaging function. A processing device 960 for driving (piloting) assistance and/or automation can perform processing for operating a mechanical device 990 as a mobile device based on information obtained by the semiconductor device 930 . Alternatively, the device 9191 may be a medical device such as an endoscope, a measuring device such as a distance measuring sensor, an analytical device such as an electron microscope, an office device such as a copier, or an industrial device such as a robot.

上述した実施形態３によれば、良好な画素特性を得ることが可能となる。従って、半導体装置９３０の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。 According to the third embodiment described above, it is possible to obtain good pixel characteristics. Therefore, the value of the semiconductor device 930 can be increased. Increasing the value here means adding functions, improving performance, improving characteristics, improving reliability, improving manufacturing yields, reducing environmental impact, reducing costs, downsizing, and weight reduction. Applicable.

従って、実施形態３に係る半導体装置９３０を機器９１９１に用いれば、機器の価値をも向上することができる。例えば、半導体装置９３０を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、実施形態３に係る半導体装置９３０を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、半導体装置９３０で得られた情報を用いて輸送機器の運転支援および／または自動運転を行う輸送機器に半導体装置９３０は好適である。 Therefore, if the semiconductor device 930 according to the third embodiment is used in the equipment 9191, the value of the equipment can be improved. For example, when the semiconductor device 930 is mounted on a transportation device, excellent performance can be obtained when photographing the exterior of the transportation device or measuring the external environment. Therefore, in manufacturing and selling transportation equipment, it is advantageous to decide to mount the semiconductor device 930 according to the third embodiment on the transportation equipment in order to improve the performance of the transportation equipment itself. In particular, the semiconductor device 930 is suitable for transportation equipment that uses information obtained by the semiconductor device 930 to assist in driving and/or automatically drive the transportation equipment.

以上、説明した各実施例形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示しているといえる。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。 Each of the embodiments described above can be modified as appropriate without departing from the technical concept. In addition, the contents disclosed in this specification include not only what is described in this specification, but also all matters that can be grasped from this specification and the drawings attached to this specification. The disclosure herein also includes the complement of the concepts described herein. That is, for example, if there is a statement to the effect that "A is greater than B" in the present specification, even if the statement to the effect that "A is not greater than B" is omitted, the present specification will still state that "A is greater than B It can be said that it is disclosing that it is not large. This is because the statement "A is greater than B" presupposes consideration of the case "A is not greater than B."

２０１：画素基板、２０２：回路基板、
１０１：第１の信号処理回路、１０２：第２の信号処理回路、
１１２，１１６：機能ブロックＢ、
１１３，１１７：機能ブロックＣ、
１１４，１１８：機能ブロックＤ、
１０３～１０６：切替回路 201: pixel substrate, 202: circuit substrate,
101: first signal processing circuit, 102: second signal processing circuit,
112, 116: functional block B,
113, 117: functional block C,
114, 118: function block D,
103 to 106: switching circuit

Claims

A photoelectric conversion device in which a pixel substrate having a plurality of pixels for outputting pixel signals and a circuit substrate for processing the pixel signals are laminated,
The circuit board has a first signal processing circuit and a second signal processing circuit,
each of the first signal processing circuit and the second signal processing circuit,
a plurality of blocks including a first block and a second block;
wiring forming a first path connected to the first block;
wiring forming a second path connecting to the second block;
wiring forming a third path;
a switching circuit having an input connected to the first path and the second path, and an output connected to the third path;
has
in the first signal processing circuit, the first block is activated and the second block is not activated;
in the second signal processing circuit, the second block is not activated and the first block is activated;
The switching circuit converts a signal input to the input section through the first path or the second path from an activated block out of the first block and the second block to the output. output from the unit to the third path;
A photoelectric conversion device characterized by:

The activated block is a block in a state of executing processing,
The inactive block is a block in a state of not executing a process,
2. The photoelectric conversion device according to claim 1, wherein:

The circuit element of the first signal processing circuit is the same as the circuit element of the second signal processing circuit,
The wiring pattern of the first signal processing circuit is the same as the wiring pattern of the second signal processing circuit.
3. The photoelectric conversion device according to claim 1, wherein:

the plurality of blocks includes a third block;
the output of the switching circuit is connected to the third block via the third path;
4. The photoelectric conversion device according to any one of claims 1 to 3, characterized in that:

The switching circuit is arranged at a position where the first path connecting the input section and the first block is shorter than the path connecting the output section and the third block.
5. The photoelectric conversion device according to claim 4, characterized in that:

The switching circuit is arranged at a position where the second path connecting the input section and the second block is shorter than the path connecting the output section and the third block.
6. The photoelectric conversion device according to claim 4, wherein:

the distance between the switching circuit and the first block is shorter than the distance between the switching circuit and the third block;
7. The photoelectric conversion device according to any one of claims 4 to 6, characterized in that:

the distance between the switching circuit and the second block is shorter than the distance between the switching circuit and the third block;
8. The photoelectric conversion device according to any one of claims 4 to 7, characterized in that:

a buffer is arranged on a path connecting the output section of the switching circuit and the third block;
9. The photoelectric conversion device according to any one of claims 4 to 8, characterized in that:

A buffer is arranged in at least one of the first path and the second path;
The photoelectric conversion device according to any one of claims 1 to 9, characterized in that:

The circuit board further has an upper layer wiring for outputting a signal to the switching circuit,
The switching circuit selects one of the first path and the second path based on the signal output from the upper layer wiring, and switches the signal input from the selected path to the input unit to the output from the output unit to the third path;
The photoelectric conversion device according to any one of claims 1 to 10, characterized in that:

The switching circuit is a multiplexer circuit,
The photoelectric conversion device according to any one of claims 1 to 11, characterized in that:

The switching circuit is a circuit combining an inverter circuit and a transmission gate circuit, or a circuit combining a PMOS pass transistor circuit and an NMOS pass transistor circuit,
The photoelectric conversion device according to any one of claims 1 to 11, characterized in that:

A circuit board stacked together with a pixel substrate having a plurality of pixels that output pixel signals, and a circuit board that processes the pixel signals,
Having a first signal processing circuit and a second signal processing circuit,
each of the first signal processing circuit and the second signal processing circuit,
a plurality of blocks including a first block and a second block;
wiring forming a first path connected to the first block;
wiring forming a second path connecting to the second block;
wiring forming a third path;
a switching circuit having an input connected to the first path and the second path, and an output connected to the third path;
has
in the first signal processing circuit, the first block is activated and the second block is not activated;
in the second signal processing circuit, the second block is not activated and the first block is activated;
The switching circuit converts a signal input to the input section through the first path or the second path from an activated block out of the first block and the second block to the output. output from the unit to the third path;
A circuit board characterized by:

A device comprising the photoelectric conversion device according to any one of claims 1 to 13,
an optical device corresponding to the photoelectric conversion device;
a control device that controls the photoelectric conversion device;
a processing device for processing a signal output from the photoelectric conversion device;
a display device for displaying information obtained by the photoelectric conversion device;
a storage device for storing information obtained by the photoelectric conversion device; and
and/or a mechanical device that operates based on the information obtained by the photoelectric conversion device.