JP2023074327A - 低雑音増幅回路 - Google Patents
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Abstract
【課題】低雑音化、高出力化、低歪化を図った低雑音増幅回路を提供する。【解決手段】低雑音増幅回路1は、カスコード接続された電界効果型トランジスタ2、3を備えている。電界効果型トランジスタ2は、ソース接地され、ゲートに高周波信号が入力される入力端子4が接続される。電界効果型トランジスタ3は、ゲート接地され、ドレインが増幅された高周波信号が出力される出力端子6に接続されている。電界効果型トランジスタ3のゲートは、コンデンサC1を介して接地されている。コンデンサC2が、電界効果型トランジスタ3のドレイン・ゲート間に接続される。【選択図】図1
Description
本発明は、低雑音増幅回路に関する。
従来、高周波信号を増幅する低雑音増幅回路として、例えば、特許文献1に示すものが提案されている。特許文献1の低雑音増幅回路10は、図8に示すように、カスコード接続された電界効果型トランジスタ2、3を備える。電界効果型トランジスタ2は、ソースが接地された、いわゆるソース接地アンプを構成している。電界効果型トランジスタ3は、ゲートが接地された、いわゆるゲート接地アンプを構成している。
移動体通信の通信基地局に用いられる低雑音増幅回路は、低雑音化、高出力化および低歪化が強く求められる。特に低雑音化は非常に重要であり、いわゆる第5世代通信規格に対応した3.2ギガヘルツから4.7ギガヘルツの周波数帯で雑音指数1.0dB以下という非常に低雑音の増幅回路が要求される。
しかしながら、従来の低雑音増幅回路は、低雑音化、高出力化、低歪化の特性全てを満たすことができない、という問題があった。低雑音増幅回路10が搭載された半導体チップが外部端子とワイヤーやバンプで接続された半導体装置においては、図8のゲート接地アンプを構成する電界効果型トランジスタ3のゲートを接地する際にはワイヤーやバンプなどによりインダクタンス成分Lが発生してしまう。このインダクタンス成分Lは、高出力化、低歪化の妨げとなる。
本発明は、上述した事情に鑑みてなされたものであり、その目的は、低雑音化、高出力化、低歪化を図った低雑音増幅回路を提供することにある。
前述した目的を達成するために、本発明に係る低雑音増幅回路は、下記[1]を特徴としている。
[1]
外部端子がワイヤー又はバンプに接続される半導体チップに搭載され、高周波信号を増幅する低雑音増幅回路において、
ソース又はエミッタが接地された第1のトランジスタと、
前記第1のトランジスタのゲート又はベースに接続され、前記高周波信号が入力される入力端子と、
第1のコンデンサ素子と、
ソース又はエミッタが前記第1のトランジスタのドレイン又はコレクタに接続され、ゲート又はベースが前記第1のコンデンサ素子を介して接地された第2のトランジスタと、
前記第2のトランジスタのドレイン又はコレクタに接続され、増幅された前記高周波信号が出力される出力端子と、
前記第2のトランジスタのドレイン・ゲート間又はコレクタ・ベース間に接続された第2のコンデンサ素子と、を備えた
低雑音増幅回路であること。
[1]
外部端子がワイヤー又はバンプに接続される半導体チップに搭載され、高周波信号を増幅する低雑音増幅回路において、
ソース又はエミッタが接地された第1のトランジスタと、
前記第1のトランジスタのゲート又はベースに接続され、前記高周波信号が入力される入力端子と、
第1のコンデンサ素子と、
ソース又はエミッタが前記第1のトランジスタのドレイン又はコレクタに接続され、ゲート又はベースが前記第1のコンデンサ素子を介して接地された第2のトランジスタと、
前記第2のトランジスタのドレイン又はコレクタに接続され、増幅された前記高周波信号が出力される出力端子と、
前記第2のトランジスタのドレイン・ゲート間又はコレクタ・ベース間に接続された第2のコンデンサ素子と、を備えた
低雑音増幅回路であること。
本発明によれば、低雑音化、高出力化、低歪化を図った低雑音増幅回路を提供することができる。
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態(以下、「実施形態」という。)を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
本実施形態の低雑音増幅回路1は、高周波信号を増幅する回路である。図1に示す低雑音増幅回路1は、カスコード接続された電界効果型トランジスタ2、3を備える。電界効果型トランジスタ2(第1のトランジスタ)は、ソースが接地された、いわゆるソース接地アンプを構成している。電界効果型トランジスタ2のゲートには、高周波信号を入力する入力端子4が接続される。電界効果型トランジスタ2のドレインは、後述する電界効果型トランジスタ3のソース・ドレインを介して抵抗Rの一端に接続されている。この抵抗Rの他端には電源電圧VDDが供給されている。
電界効果型トランジスタ3(第2のトランジスタ)は、ゲートが接地された、いわゆるゲート接地アンプを構成している。電界効果型トランジスタ3のゲートには、バイアス電圧を入力するバイアス端子5が接続されている。また、電界効果型トランジスタ3のゲートは、コンデンサC1、ワイヤーやバンプなどのインダクタンス成分Lを介して接地されている。電界効果型トランジスタ3は、ソースが電界効果型トランジスタ2のドレインに接続され、ドレインが抵抗Rの一端と、増幅された高周波信号を出力する出力端子6とに接続されている。
以上の構成の低雑音増幅回路1の動作について簡単に説明する。入力端子4に入力される高周波信号の電圧が高くなると、電界効果型トランジスタ2、3、抵抗Rに流れる電流Iが増え、電界効果型トランジスタ3のソース電位が下がる。電界効果型トランジスタ3のソース電位が下がると、電界効果型トランジスタ3のゲート・ソース電圧VGSが高くなり、電界効果型トランジスタ2、3、抵抗Rに流れる電流Iがさらに増え、出力端子6から出力される出力電圧が大幅に減少する。
一方、入力端子4に入力される高周波信号の電圧が低くなると、電界効果型トランジスタ2、3、抵抗Rに流れる電流Iが減って、電界効果型トランジスタ3のソース電位が上がる。電界効果型トランジスタ3のソース電位が上がると、電界効果型トランジスタ3のゲート・ソース電圧VGSが低くなり、電界効果型トランジスタ2、3、抵抗Rに流れる電流Iがさらに減って、出力端子6から出力される出力電圧が大幅に増大する。これにより、出力端子6からは、高周波信号を反転増幅した信号が出力される。
上述したように電界効果型トランジスタ3は、ゲート・ソース電圧VGSに高周波信号に応じた電圧が印加され、印加されたゲート・ソース電圧VGSに応じたドレイン・ソース間電流(=電流I)が流れる。しかしながら、ドレイン・ソース間電流は、ゲート・ソース電圧VGSがいわゆる閾値電圧未満になると、流れにくくなるため、ゲート・ソース間電圧の変化に一様に追従しなくなる。そのため、電界効果型トランジスタ3のゲート・ソース電圧VGSとして入力された電圧が、いわゆる閾値電圧に近づくことで、増幅された高周波信号の出力が飽和し、入力された高周波信号と異なる形となり、その差異が増幅された高周波信号の歪み成分となる。
そこで、本実施形態では、電界効果型トランジスタ3のゲート・ドレイン間にコンデンサC2を接続した。コンデンサC2を接続することにより、出力端子6から出力される増幅された高周波信号の一部が、コンデンサC2を介して、電界効果型トランジスタ3のゲートに印加される。これにより、電界効果型トランジスタ3のソース電位が上昇してゲート・ソース電圧VGSがマイナスとならないようにゲート電位を引き上げて、ゲート・ソース電圧VGSが低くなることを抑制し、低歪化を図ることができる。
次に、上述した効果を確認すべく、本発明者は、図1に示す低雑音増幅回路1の本発明品と、図1の低雑音増幅回路1からコンデンサC2を取り除いた従来品とを作製した。そして、本発明品と従来品とについて、出力が飽和する入力電力付近での電界効果型トランジスタ3のゲート・ソース電圧VGSの時間変動を測定した。結果を図2に示す。
同図に示すように、ゲート・ソース電圧VGSは、コンデンサC1やインダクタンス成分Lにより振動している。コンデンサC2のない従来品は、点線に示すように、ソース電位がゲート電位よりも高くなり、電界効果型トランジスタ3のゲート・ソース電圧VGSがマイナスの値となる。これに対して、コンデンサC2のある本発明品は、実線に示すように、従来品に比べて、ゲート・ソース電圧VGSの振幅が小さくなる。即ち、本発明品は、ゲート・ソース電圧VGSが低くなる(マイナスとなる)ことを抑制できることが分かった。
次に、本発明者は、上述した従来品及び本発明について、入力電力(dBm)に対する出力電力(dBm)を測定した。結果を図3及び図4に示す。同図に示すように、リニアな関係から1dBだけ低くなった出力電力(dBm)である1dB利得圧縮時出力電力は、従来品が13.3dBmであるのに対して、本発明品は15.8dBmであり、高出力化を図れることが分かった。
また、本発明者は、上述した従来品及び本発明について、入力電力(dBm)に対する出力電力(dBm)及び3次相互変調歪を測定した。結果を図5及び図6に示す。同図に示すように、出力3次インターセプトポイントは、従来品が20.5dBmであるのに対して、本発明品は25.2dBmであり、本発明品は、従来品に比べて低歪化を図れることが分かった。
また、本発明者は、上述した従来品及び本発明品について雑音指数(dB)の周波数特性を測定した。結果を図7に示す。同図に示すように、従来品も本発明品も雑音指数は同じ特性であることが分かった。
即ち、本実施形態によれば、コンデンサC2を接続することにより、電界効果型トランジスタ3のゲート・ソース電圧VGSが低くなる(マイナスとなる)ことが抑制され、結果、雑音指数を劣化させることなく高出力化および低歪化を両立することが可能となる。
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
上述した実施形態では、第1、第2のトランジスタとして電界効果型トランジスタ2、3を採用していたが、これに限ったものではない。第1、第2のトランジスタとして、同等の性能特性を持ったバイポーラトランジスタを採用してもよい。この場合、上述した説明のゲートをベース、ソースをエミッタ、ドレインをコレクタに読み替えて説明することができる。
1 低雑音増幅回路
2 電界効果型トランジスタ(第1のトランジスタ)
3 電界効果型トランジスタ(第2のトランジスタ)
4 入力端子
6 出力端子
C1 コンデンサ(第1のコンデンサ素子)
C2 コンデンサ(第2のコンデンサ素子)
2 電界効果型トランジスタ(第1のトランジスタ)
3 電界効果型トランジスタ(第2のトランジスタ)
4 入力端子
6 出力端子
C1 コンデンサ(第1のコンデンサ素子)
C2 コンデンサ(第2のコンデンサ素子)
Claims (1)
- 外部端子がワイヤー又はバンプに接続される半導体チップに搭載され、高周波信号を増幅する低雑音増幅回路において、
ソース又はエミッタが接地された第1のトランジスタと、
前記第1のトランジスタのゲート又はベースに接続され、前記高周波信号が入力される入力端子と、
第1のコンデンサ素子と、
ソース又はエミッタが前記第1のトランジスタのドレイン又はコレクタに接続され、ゲート又はベースが前記第1のコンデンサ素子を介して接地された第2のトランジスタと、
前記第2のトランジスタのドレイン又はコレクタに接続され、増幅された前記高周波信号が出力される出力端子と、
前記第2のトランジスタのドレイン・ゲート間又はコレクタ・ベース間に接続された第2のコンデンサ素子と、を備えた
低雑音増幅回路。
Priority Applications (1)
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---|---|---|---|
JP2021187218A JP2023074327A (ja) | 2021-11-17 | 2021-11-17 | 低雑音増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2021187218A JP2023074327A (ja) | 2021-11-17 | 2021-11-17 | 低雑音増幅回路 |
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Publication Number | Publication Date |
---|---|
JP2023074327A true JP2023074327A (ja) | 2023-05-29 |
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ID=86537586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021187218A Pending JP2023074327A (ja) | 2021-11-17 | 2021-11-17 | 低雑音増幅回路 |
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Country | Link |
---|---|
JP (1) | JP2023074327A (ja) |
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2021
- 2021-11-17 JP JP2021187218A patent/JP2023074327A/ja active Pending
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