JP2023039047A - スイッチング制御回路、電源回路 - Google Patents

Abstract

【課題】ＰＦＣ回路の力率を改善することが可能なスイッチング制御回路及び電源回路を提供する。【解決手段】インダクタと、インダクタ電流を制御するトランジスタと、を備える電源回路のスイッチング制御回路であって、出力電圧に応じた帰還電圧と、基準電圧Ｖｒｅｆとの差に応じた第１指令値を出力する第１指令値出力回路と、第１指令値を補正して、第２指令値を出力する補正回路と、インダクタ電流が所定値となり、かつ、トランジスタをオンする第１タイミングから第１期間が経過すると、トランジスタをオンするための駆動信号Ｖｄｒを出力し、第２指令値に基づいて、トランジスタをオフするための駆動信号を出力する駆動信号出力回路と、を備える。補正回路は、インダクタ電流が所定値となった後に、第１タイミングから第１期間が経過した場合、トランジスタのオン期間が長くなるよう、第１指令値を補正する。【選択図】図９

Description

本発明は、スイッチング制御回路、及び電源回路に関する。

臨界モードで動作する一般的な力率改善回路（以下、ＰＦＣ（Power Factor Correction）回路と称する。）は、インダクタに流れるインダクタ電流のピーク値の波形を、交流電圧を整流した整流電圧と相似形にして、電源の力率を改善する（例えば、特許文献１～４）。

特開２０１０－１０４２１８号公報 特開２０１７－８５８６５号公報 特開２０１８－６４４１０号公報 特開２０２０－１４３２５号公報

ところで、臨界モードで動作するＰＦＣ回路では、例えば、整流電圧の位相角が小さい範囲において、パワートランジスタのスイッチング周波数が高くなることがある。スイッチング周波数が高くなると、パワートランジスタやインダクタでの損失が大きくなるため、ＰＦＣ回路には、スイッチング周波数が所定以上にならないよう、制限されるものがある。

しかしながら、ＰＦＣ回路のスイッチング周波数を制限すると、パワートランジスタがオフするオフ期間が長くなり、インダクタ電流のピーク値の波形を、整流電圧と相似形にすることが難しくなる。

本発明は、上記のような従来の問題に鑑みてなされたものであって、ＰＦＣ回路の力率を改善することが可能なスイッチング制御回路を提供することを目的とする。

前述した課題を解決する本発明の第１の態様は、交流電圧に応じた電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御するスイッチング制御回路は、前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた第１指令値を出力する第１指令値出力回路と、前記第１指令値を補正して、第２指令値として出力する補正回路と、前記トランジスタをオンする第１タイミングから第１期間を計時する第１計時回路と、前記インダクタ電流が所定値となり、かつ前記第１タイミングから前記第１期間が経過すると、前記トランジスタをオンするための駆動信号を出力し、前記第２指令値に基づいて、前記トランジスタをオフするための前記駆動信号を出力する駆動信号出力回路と、を備え、前記補正回路は、前記インダクタ電流が前記所定値となった後に、前記第１タイミングから前記第１期間が経過した場合、前記トランジスタのオン期間が長くなるよう、前記第１指令値を補正する。

また、前述した課題を解決する本発明の第２の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路は、前記交流電圧に応じた電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記トランジスタのスイッチングを制御するスイッチング制御回路と、を備え、前記スイッチング制御回路は、前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた第１指令値を出力する第１指令値出力回路と、前記第１指令値を補正して、第２指令値として出力する補正回路と、前記トランジスタをオンする第１タイミングから第１期間を計時する第１計時回路と、前記インダクタ電流が所定値となり、かつ前記第１タイミングから前記第１期間が経過すると、前記トランジスタをオンするための駆動信号を出力し、前記第２指令値に基づいて、前記トランジスタをオフするための前記駆動信号を出力する駆動信号出力回路と、を含み、前記補正回路は、前記インダクタ電流が前記所定値となった後に、前記第１タイミングから前記第１期間が経過した場合、前記トランジスタがオンとなるオン期間が長くなるよう、前記第１指令値を補正する。

本発明によれば、ＰＦＣ回路における力率を改善することが可能なスイッチング制御回路を提供することができる。

ＡＣ－ＤＣコンバータ１０の一例を示す図である。 力率改善ＩＣ２５の一例を示す図である。 デジタル回路４３ａの一例を示す図である。 デジタル回路４３ａの主要な波形を示す図である。 ＡＣ－ＤＣコンバータ１０の主要な波形を説明するための図である。 インダクタ電流ＩＬを説明するための図である。 インダクタ電流ＩＬを説明するための図である。 インダクタ電流ＩＬを説明するための図である。 デジタル回路４５ｂの一例を示す図を示す図である。 補正回路７１の一例を示す図である。 インダクタ電流ＩＬを説明するための図である。 シミュレーション結果を示す図である。 指令値出力回路８１の一例を示す図である。 補正回路７５の一例を示す図である。 指令値出力回路２０２の一例を示す図である。 指令値出力回路２０３の一例を示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。なお、以下、本実施形態の「回路」には、アナログ回路、ワイヤ―ドロジック型の論理回路のみならず、ＤＳＰ（Digital Signal Processor）やマイコン等に含まれ、デジタル演算処理を実行可能な機能ブロック（または、手段）も含むこととする。

＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから、目的レベルの出力電圧Ｖｏｕｔを生成する昇圧型のＰＦＣ回路である。

ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２２、インダクタ２３、ダイオード２４、力率改善ＩＣ２５、ＮＭＯＳトランジスタ２６、及び抵抗３０～３２を含んで構成される。なお、ＡＣ－ＤＣコンバータ１０は、「電源回路」に相当する。

全波整流回路２０は、入力される所定の交流電圧Ｖａｃを全波整流し、入力電圧Ｖｒｅｃとして、コンデンサ２１及びインダクタ２３に出力する。なお、交流電圧Ｖａｃは、例えば、実効値が１４０～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。なお、以下、本実施形態では、基本的に電圧は基準点（図中のＧＮＤ）に対する電位差であるが、交流電圧Ｖａｃは、端子間電圧を示す。

コンデンサ２１は、入力電圧Ｖｒｅｃを平滑化し、コンデンサ２２は、インダクタ２３、ダイオード２４、及びＮＭＯＳトランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。

力率改善ＩＣ２５は、ＡＣ－ＤＣコンバータ１０の入力力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、インダクタ２３に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６を駆動する。力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＣＳ，ＦＢ，ＯＵＴが設けられている。なお、本実施形態では、力率改善ＩＣ２５の端子ＣＳ等以外の他の端子は便宜上、省略されている。また、力率改善ＩＣ２５は、「スイッチング制御回路」に相当する。

ＮＭＯＳトランジスタ２６は、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのパワートランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２６は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたが、これに限られず、例えば、Ｐ型のＭＯＳトランジスタや、バイポーラトランジスタ等の他のスイッチング素子であっても良い。また、ＮＭＯＳトランジスタ２６のゲート電極は、端子ＯＵＴに接続されている。

抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。

抵抗３２は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。

＜＜＜力率改善ＩＣ２５について＞＞＞
＝＝力率改善ＩＣ２５の構成＝＝
図２は、力率改善ＩＣ２５の一例を示す図である。力率改善ＩＣ２５は、レベルシフト回路（ＬＳ）４０、ＡＤコンバータ（ＡＤＣ：Analog-to-Digital Converter）４１，４２、デジタル回路４３、バッファ回路４４を含んで構成される。

レベルシフト回路４０は、インダクタ電流ＩＬに応じた電圧Ｖｃｓのレベルを、適切なレベルにシフトする回路である。具体的には、レベルシフト回路４０は、例えば、０Ｖ（ゼロボルト）を中心に変化する電圧Ｖｃｓのレベルをシフトし、電圧ＶＬとして出力する。なお、レベルシフト回路４０は、電圧ＶＬの中心レベルが所定レベルとなるよう、電圧Ｖｃｓをシフトする。ここで「所定レベル」は、たとえば、力率改善ＩＣ２５の内部で生成される所定の電源電圧（例えば、５Ｖ）の半分のレベル（２．５Ｖ）である。

なお、レベルシフト回路４０は、例えば、高電圧側に電源電圧が印加され、低電圧側に電圧Ｖｃｓが印加された分圧回路やバッファ回路（または、反転増幅回路）等を含んで構成される。また、レベルシフト回路４０は、電圧ＶＬを、インダクタ電流ＩＬと同じ極性で変化させる。このため、本実施形態では、インダクタ電流ＩＬが増加すると、電圧ＶＬも増加する。

ＡＤコンバータ４１は、電圧ＶＬをデジタル値に変換し、ＡＤコンバータ４２は、帰還電圧Ｖｆｂを、デジタル値に変換する。ところで、上述のように、電圧ＶＬは、インダクタ電流ＩＬに対応する電圧である。このため、以下、本実施形態では、デジタル値に変換された電圧ＶＬを、便宜上、インダクタ電流ＩＬとして説明することがある。なお、ＡＤコンバータ４１は、「第２ＡＤコンバータ」に相当し、ＡＤコンバータ４２は、「第１ＡＤコンバータ」に相当する。

デジタル回路４３は、帰還電圧Ｖｆｂ、インダクタ電流ＩＬに基づいて、ＮＭＯＳトランジスタ２６を駆動するための駆動信号Ｖｄｒを出力する回路である。デジタル回路４３は、各種演算を実行するワイヤ―ドロジック型の論理回路であり、例えば、論理ゲート、フリップフロップ、メモリを含んで構成される。ただし、デジタル回路４３は、ＤＳＰ（Digital Signal Processor）やマイコンであっても良い。なお、デジタル回路４３の詳細については後述する。

バッファ回路４４は、駆動信号Ｖｄｒに基づいて、ＮＭＯＳトランジスタ２６を駆動する駆動回路である。具体的には、バッファ回路４４は、駆動信号Ｖｄｒがハイレベル（以下、Ｈレベル）となると、ＮＭＯＳトランジスタ２６をオンし、駆動信号Ｖｄｒがローレベル（以下、Ｌレベル）となると、ＮＭＯＳトランジスタ２６をオフする。

＝＝デジタル回路４３ａ（基本構成）＝＝
図３は、力率を改善するための基本的な回路を含むデジタル回路４３ａの一例である。本実施形態のデジタル回路４３ｂ（後述）には、スイッチング周波数を制限する回路や、指令値を補正する回路が含まれている。ただし、ここでは、デジタル回路４３ｂの詳細を説明する前に、力率を改善するための基本構成を、図３のデジタル回路４３ａを用いて説明する。

デジタル回路４３ａは、比較回路６０，６４、減算回路６１、電圧調整回路（ＡＶＲ：Automatic Voltage Regulator）６２、カウンタ６３、ＲＳフリップフロップ６５、及び遅延回路６６を含んで構成される。なお、以下、デジタル回路４３ａには、デジタル値としてのインダクタ電流ＩＬと、デジタル値としての帰還電圧Ｖｆｂと、が入力されることとして説明する。

比較回路６０は、インダクタ電流ＩＬの電流値と、ゼロよりやや大きい所定の電流値Ｉ０（例えば、数ｍＡ）との大小を比較し、インダクタ電流ＩＬがほぼゼロ（以下、適宜「ほぼゼロ」を単に“０”（ゼロ）と称する。）であるかを検出する。比較回路６０は、インダクタ電流ＩＬの電流値が電流値Ｉ０より小さく、インダクタ電流がゼロになると、Ｈレベルの信号Ｖｃ１を出力する。一方、比較回路６０は、インダクタ電流ＩＬの電流値が電流値Ｉ０より大きい場合、Ｌレベルの信号Ｖｃ１を出力する。なお、電流値Ｉ０は、「所定値」に相当する。

減算回路６１は、目的レベルの出力電圧Ｖｏｕｔ（例えば、４００Ｖ）の基準となる基準電圧Ｖｒｅｆから帰還電圧Ｖｆｂを減算し、基準電圧Ｖｒｅｆと、帰還電圧Ｖｆｂとの誤差Ｅ１を算出する。

電圧調整回路６２は、帰還電圧Ｖｆｂのレベルを基準電圧Ｖｒｅｆのレベルに一致させるための指令値Ｖ１を、誤差Ｅ１に応じて出力する。なお、指令値Ｖ１は、「第１指令値」に相当し、電圧調整回路６２は、「第１指令値出力回路」に相当する。また、本実施形態の減算回路６１及び電圧調整回路６２は、例えば、誤差Ｅ１を増幅、積分等する、いわゆる誤差増幅回路に相当する。

カウンタ６３は、ＮＭＯＳトランジスタ２６をオフするタイミングを定めるための信号Ｖｃｎｔを出力する回路であり、駆動信号ＶｄｒがＨレベルになると、カウント値をゼロから、図示しないクロック信号に従ってインクリメントする。つまり、カウンタ６３は、駆動信号ＶｄｒがＨレベルになると、信号Ｖｃｎｔの値が経過時間に比例して大きくなるランプ波に相当する信号を出力する。

比較回路６４は、指令値Ｖ１と、信号Ｖｃｎｔとの大小を比較する回路である。具体的には、比較回路６４は、信号Ｖｃｎｔが指令値Ｖ１より大きい場合、Ｈレベルの信号Ｖｃ２を出力し、信号Ｖｃｎｔが指令値Ｖ１より大きい場合、Ｌレベルの信号Ｖｃ２を出力する。

ＲＳフリップフロップ６５のＳ入力には、信号Ｖｃ１が入力され、Ｒ入力には、信号Ｖｃ２が入力される。このため、ＲＳフロップフロップ６５のＱ出力である信号Ｖｑ１は、信号Ｖｃ１がＨレベルになるとＨレベルとなる。一方、信号Ｖｃ２がＨレベルになると、信号Ｖｑ１はＬレベルになる。

遅延回路６６は、信号Ｖｑ１を所定時間だけ遅延させ、駆動信号Ｖｄｒとして出力する。なお、「所定時間」は、例えば、ＮＭＯＳトランジスタ２６がオフし、インダクタ電流ＩＬが減少してゼロとなったタイミングから、ＮＭＯＳトランジスタ２６のドレイン―ソース間に存在する寄生キャパシタンスの放電が起こって、その電圧が低下するまでの時間より長く設定されている。なお、インダクタ電流ＩＬがゼロとなるタイミングは、臨界モード動作において次にＮＭＯＳトランジスタ２６が次にオンされる原理上のタイミングである。

このため、本実施形態では、ＮＭＯＳトランジスタ２６のドレイン―ソース間の電圧が大きい状態で、ＮＭＯＳトランジスタ２６がオンされることを防ぐことができる。これは、インダクタ電流ＩＬがゼロとなった後、インダクタ２３と、ＮＭＯＳトランジスタ２６の寄生キャパシタンスとの間でのＬＣ共振が発生することを利用して、スイッチング損失を防ぐ技術を本実施形態は採用していることを示している。

＝＝デジタル回路４３ａの動作＝＝
図４を参照しつつ、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際のデジタル回路４３ａの動作を説明する。

まず、時刻ｔ０にインダクタ電流ＩＬが減少し、電流値Ｉ０になると、比較回路６０は、信号ＶｃをＨレベルに変化させる。そして、信号Ｖｃ１がＨレベルになると、ＲＳフリップフロップ６５は、Ｈレベルの信号Ｖｑ１を出力する。この結果、遅延回路６６から出力される駆動信号ＶｄｒもＨレベルとなる。

駆動信号ＶｄｒがＨレベルとなると、ＮＭＯＳトランジスタ２６はオンするため、インダクタ電流ＩＬは増加することになる。なお、ここでは、便宜上、遅延回路６６が信号Ｖｑ１を遅延する所定時間は短いため、省略している。

また、駆動信号ＶｄｒがＨレベルになると、カウンタ６３のカウント値はインクリメントされるため、信号Ｖｃｎｔも増加する。そして、時刻ｔ１に、信号Ｖｃｎｔのレベルが、指令値Ｖ１のレベルより高くなると、比較回路６４は、信号Ｖｃ２をＨレベルに変化させる。この結果、ＲＳフリップフロップ６５はリセットされ、信号Ｖｑ１はＬレベルとなる。

信号Ｖｑ１がＬレベルとなると、駆動信号ＶｄｒもＬレベルとなるため、ＮＭＯＳトランジスタ２６はオフする。この結果、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ２にインダクタ電流ＩＬが減少し、ゼロになると、時刻ｔ０の動作が繰り返される。

ここで、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成している際、コンデンサ２２のキャパシタンスは十分大きく、帰還電圧ＶｆｂはＶａｃの1周期程度の期間内ではほぼ一定となる。この結果、電圧調整回路６２から出力される指令値Ｖ１もほぼ一定になるため、ＮＭＯＳトランジスタ２６がオンする期間（例えば、時刻ｔ０～ｔ１までの期間）もほぼ一定となる。

また、ＮＭＯＳトランジスタ２６がオンする際に、交流電圧Ｖａｃを整流した電圧Ｖｒｅｃのレベルが高くなると、インダクタ電流ＩＬの電流値も大きくなる。この結果、図５に示すように、インダクタ電流ＩＬのピーク値の波形は、電圧Ｖｒｅｃと相似形となる。

＝＝インダクタ電流ＩＬについて＝＝
＜＜一般的な波形＞＞
図６は、図５におけるインダクタ電流ＩＬの詳細を説明するための図である。ここでは、インダクタ電流ＩＬのピーク値を、Ｉｐ１とし、ＮＭＯＳトランジスタ２６がオンする期間を、期間Ｔｏｎ１とすると、インダクタ電流ＩＬのピーク値Ｉｐ１は、式（１）で表される。
Ｉｐ１＝（Ｖｒｅｃ／Ｌ）×Ｔｏｎ１・・・（１）
なお、ここでは、インダクタ２３のインダクタンスをＬとしている。

ＮＭＯＳトランジスタ２６がオフし、インダクタ電流ＩＬが減少する期間Ｔｆ１は、式（２）で表される。
Ｔｆ１＝（Ｌ×Ｉｐ１）／（Ｖｏｕｔ―Ｖｒｅｃ））
＝（Ｖｒｅｃ／（Ｖｏｕｔ―Ｖｒｅｃ））×Ｔｏｎ１・・・（２）

また、図６において、インダクタ電流ＩＬの平均値Ｉａ１は、式（３）で表される。
Ｉａ２＝Ｉｐ１／２＝（Ｖｒｅｃ×Ｔｏｎ１）／（２×Ｌ）・・・（３）

ここで、図５において、低位相角（例えば、位相角０°（または１８０°））の付近においては、ピーク値Ｉｐ１も低くなる。さらに、低位相角の付近においては、入力電圧Ｖｒｅｃの値も小さくなるため、期間Ｔｆは短くなる。したがって、この領域では、期間Ｔｏｎ１が一定であっても、駆動信号Ｖｄｒの周期（期間Ｔｏｎ１＋期間Ｔｆ）は短くなり、スイッチング周波数が上昇してしまう。

スイッチング周波数が上昇すると、ＮＭＯＳトランジスタ２６やインダクタ２３での消費電力が増加するため、スイッチング周波数が必要以上に高くならないよう、スイッチング周波数の上昇を制限する必要がある。なお、本実施形態では、「スイッチング周波数を制限する」とは、スイッチング周波数（つまり、駆動信号Ｖｄｒの周波数）が所定以上高くならないようにすることである。

＜＜スイッチング周波数を制限した場合＞＞
図７は、スイッチング周波数を制限した際のインダクタ電流ＩＬを説明するための図である。なお、図７において、点線は、周波数制限がされていない場合のインダクタ電流ＩＬの一例であり、実線は、周波数制限がされている場合のインダクタ電流ＩＬの一例である。なお、ここでは、駆動信号Ｖｄｒの周期が期間Ｔｘより短くならないよう、制限されていることとする。また、ここでは、スイッチング周波数が制限された波形について主に説明し、スイッチング周波数を制限する回路構成の詳細については後述する。

まず、例えば、時刻ｔ１０～ｔ１１までＮＭＯＳトランジスタ２６がオンすると、インダクタ電流ＩＬは上昇する。そして、時刻ｔ１１にＮＭＯＳトランジスタ２６がオフすると、インダクタ電流ＩＬは減少し、時刻ｔ１２にインダクタ電流ＩＬは、ゼロとなる。

スイッチング周波数が制限されていな場合は、点線に示すよう、インダクタ電流ＩＬがゼロとなった後に再度増加する。しかしながら、スイッチング周波数が制限されている場合、時刻ｔ１０から期間Ｔｘが経過する時刻ｔ１３まで、ＮＭＯＳトランジスタ２６はオンしない。このため、時刻ｔ１２～ｔ１３において、実線で示すように、インダクタ電流ＩＬはゼロである。この結果、スイッチング周波数が制限されている場合、インダクタ電流ＩＬ（実線）のスイッチング周期内における平均値Ｉａ２（二点鎖線）は、インダクタ電流ＩＬ（点線）のスイッチング周期内における平均値Ｉａ１（一点鎖線）より小さくなる。

したがって、スイッチング周波数が制限されると、ＮＭＯＳトランジスタ２６、及びインダクタ２３での消費電力を抑制できるものの、インダクタ電流ＩＬのスイッチング周期内における平均値Ｉａ２が低下し、交流電圧の整流波形との乖離を生じるため力率が悪化してしまう。

＜＜平均値Ｉａ２を増加させる方法について＞＞
スイッチング周波数を制限した場合に平均値Ｉａ２を増加させるには、例えば、インダクタ電流ＩＬ（実線）のピーク値Ｉｐ２を、インダクタ電流ＩＬ（点線）のピーク値Ｉｐ１より大きくすれば良い。図８は、ピーク値Ｉｐ２を増加させたインダクタ電流ＩＬの波形を説明するための図である。以下、ここでは、スイッチング周波数を制限した場合のインダクタ電流ＩＬ（実線）を中心に説明する。

インダクタ電流ＩＬ（実線）のピーク値Ｉｐ２は、ＮＭＯＳトランジスタ２６がオンするオン期間をＴｏｎ２とした場合、式（４）で表される。
Ｉｐ２＝（Ｖｒｅｃ／Ｌ）×Ｔｏｎ２・・・（４）

また、ＮＭＯＳトランジスタ２６がオフし、インダクタ電流ＩＬ（実線）がゼロとなるまでの期間Ｔｆ２は、式（５）で表される。
Ｔｆ２＝（Ｌ×Ｉｐ２）／（Ｖｏｕｔ―Ｖｒｅｃ））
＝（Ｖｒｅｃ／（Ｖｏｕｔ―Ｖｒｅｃ））×Ｔｏｎ２・・・（５）

ここで、インダクタ電流ＩＬ（実線）の平均値Ｉａ２は、式（６）で表される。
Ｉａ２＝（Ｉｐ２／２）×（（Ｔｏｎ２＋Ｔｆ２）／Ｔｘ）・・・（６）
そして、式（４）のピーク値Ｉｐ２と、式（５）の期間Ｔｆ２とを、式（６）に代入すると、式（７）が得られる。
Ｉａ２＝（Ｖｒｅｃ×Ｖｏｕｔ×（Ｔｏｎ２）^２）／（２×Ｌ×Ｔｘ×（Ｖｏｕｔ―Ｖｒｅｃ））・・・（７）

式（７）から明らかなように、平均値Iａ２を大きくし、力率を改善するためには、オン期間Ｔｏｎ２を長くすれば良い。ここで、どの程度オン期間Ｔｏｎ２を長くするかを、期間Ｔｘにおいて、インダクタ電流ＩＬ（実線）が流れている割合を示す「導通率Ｃ」の平均値を用いて計算する。なお、導通率Ｃの平均値は、スイッチング周期毎（つまり、１サイクル毎）の導通率を数サイクル（例えば、２～１０サイクル）分加算し、加算結果を取得した数サイクルで割ることにより得られる。

ここで、本実施形態では、導通率Ｃの平均値を、以下の式（８）で表す。また、以下、特段言及しない限り、導通率Ｃの平均値を、単に「導通率Ｃ」と記載する。
Ｃ＝（Ｔｏｎ２＋Ｔｆ２）／Ｔｘ・・・（８）

そして、例えば、図８の時刻ｔ２０からのオン期間Ｔｏｎ２が比較的短い場合、オン期間Ｔｏｎ１に対し、導通率Ｃの逆数を乗算し、次のオン期間Ｔｏｎ２を計算する（式（９）参照）。ここで、次のオン期間Ｔｏｎ２は、例えば、時刻ｔ２１から期間である。
Ｔｏｎ２＝Ｔｏｎ１×（１／Ｃ）・・・（９）
ところで、導通比Ｃは、オン期間Ｔｏｎ２が短いと、大きくなり、オン期間Ｔｏｎ２が長くなると、小さくなる値である。したがって、式（９）を繰り返し計算し、オン期間Ｔｏｎ２が長くなると、オン期間Ｔｏｎ２は、ある値へと収束することになる。

オン期間Ｔｏｎ２が収束すると、以下の式（１０）が成立することになる。
Ｔｏｎ２＝Ｔｏｎ１×（１／Ｃ）
＝Ｔｏｎ１×（（Ｔｏｎ２＋Ｔｆ２）／Ｔｘ）・・・（１０）

式（１０）において、式（５）の期間Ｔｆ２を代入して整理すると、式（１１）が成立する。
（Ｔｏｎ２）^２＝（Ｔｏｎ１×Ｔｘ×（Ｖｏｕｔ－Ｖｒｅｃ））／Ｖｏｕｔ・・・（１１）

そして、式（１１）を、式（７）の右辺に代入し、整理すると、平均値Ｉａ２は、式（１２）で表される。
Ｉａ２＝（Ｖｒｅｃ×Ｔｏｎ１）／（２×Ｌ）・・・（１２）

式（１２）の右辺は、式（３）で示したインダクタ電流ＩＬの平均値Ｉａ１である。したがって、式（９）を繰り返し、オン期間Ｔｏｎ２を、導通比Ｃの逆数に応じて変化させると、オン期間Ｔｏｎ２は収束する。さらに、この場合、入力電圧Ｖｒｅｃ、出力電圧Ｖｏｕｔのレベルに関わらず、平均値Ｉａ２は、平均値Ｉａ１と等しくなるため、力率が改善される。本実施形態では、このような原理を実現する回路を用いることにより、ＡＣ－ＤＣコンバータ１０の力率を改善する。

＝＝デジタル回路４３ｂ＝＝
図９は、平均値Ｉａ２を平均値Ｉａ１とするための原理を実現可能なデジタル回路４３ｂの構成の一例を示す図である。デジタル回路４３ｂは、比較回路６０、減算回路６１、電圧調整回路（ＡＶＲ）６２、カウンタ７０、補正回路７１、及び駆動信号出力回路７２を含んで構成される。なお、図３と、図９とで同じ符号が付されたブロックは同じである。このため、ここでは、主に、カウンタ７０、補正回路７１、及び駆動信号出力回路７２について説明する。

カウンタ７０は、駆動信号ＶｄｒがＨレベルとなるタイミング（以下、「タイミングｔａ」と称する。）から、スイッチング周波数の上限に応じた期間Ｔｘを計時するタイムカウンタである。具体的には、カウンタ７０は、タイミングｔａから期間Ｔｘが経過する前は、Ｌレベルの信号Ｖｔを出力し、タイミングｔａから期間Ｔｘが経過すると、Ｈレベルの信号Ｖｔを出力する。なお、タイミングｔａは、「ＮＭＯＳトランジスタ２６がオンとなるタイミング（第１タイミング）」に相当し、カウンタ７０は、「第１計時回路」に相当し、期間Ｔｘは、「第１期間」に相当する。

補正回路７１は、スイッチング周波数が制限されている場合において、ＮＭＯＳトランジスタ２６のオン期間Ｔｏｎが長くなるように、指令値Ｖ１を補正し、指令値Ｖ２として出力する回路である。なお、補正回路７１の詳細については後述する。

駆動信号出力回路７２は、比較回路６０からの信号Ｖｃ１と、カウンタ７０からの信号Ｖｔと、指令値Ｖ２と、に基づいて駆動信号Ｖｄｒを出力する。具体的には、駆動信号出力回路７２は、インダクタ電流ＩＬがゼロとなり、かつ、タイミングｔａから所定の期間Ｔｘだけ経過すると、Ｈレベルの駆動信号Ｖｄｒを出力する。また、駆動信号出力回路７２は、オン期間Ｔｏｎが、指令値Ｖ２で定まる期間となると、Ｌレベルの駆動信号Ｖｄｒを出力する。

駆動信号出力回路７２は、カウンタ６３、比較回路６４、ＲＳフリップフロップ６５、遅延回路６６、及びＡＮＤ回路６７を含んで構成される。上述したように、図３と、図９とでは、同じ符号が付された回路は同じである。このため、ここでは、指令値Ｖ２が入力される比較回路６４、及びＡＮＤ回路６７を中心に説明する。

比較回路６４は、指令値Ｖ２と、信号Ｖｃｎｔとの大小を比較する回路である。具体的には、比較回路６４は、信号Ｖｃｎｔが指令値Ｖ２より大きい場合、Ｈレベルの信号Ｖｃ２を出力し、信号Ｖｃｎｔが指令値Ｖ２より大きい場合、Ｌレベルの信号Ｖｃ２を出力する。

ＡＮＤ回路６７は、比較回路６０からの信号Ｖｃ１と、カウンタ７０からの信号Ｖｔとの論理積を演算し、信号Ｖａとして出力する。したがって、ＡＮＤ回路６７は、インダクタ電流ＩＬがゼロの判定が行われており（その後ちょうどゼロを維持しているかは問わない）、かつ、タイミングｔａから時間が期間Ｔｘ以上経過している場合にのみ、Ｈレベルの信号Ｖａを出力する。このため、駆動信号出力回路７２は、スイッチング周期が期間Ｔｘより短い駆動信号Ｖｄｒを出力することはない。つまり、駆動信号出力回路７２は、駆動信号Ｖｄｒの周波数を制限することになる。

また、駆動信号出力回路７２では、カウンタ６３の信号Ｖｃｎｔが、指令値Ｖ２となり、比較回路６４がＨレベルのＶｃ２を出力するタイミングで、Ｌレベルの駆動信号Ｖｄｒを出力する。このため、補正回路７１から出力される指令値Ｖ２のレベルに応じて、ＮＭＯＳトランジスタ２６のオン期間Ｔｏｎが変化することになる。以下、指令値Ｖ２を出力する補正回路７１の詳細について説明する。

＜＜補正回路７１の構成＞＞
図１０は、補正回路７１の一例を示す図である。補正回路７１は、図８で説明した原理に基づいて、オン期間Ｔｏｎを補正する回路であり、出力回路８０、及び指令値出力回路８１を含んで構成される。

＝＝出力回路８０の構成＝＝
出力回路８０は、スイッチング周期のうち、インダクタ電流ＩＬが流れている割合を示す導通率Ｃを示す値Ｃｖを出力する。このため、例えば、スイッチング周期が期間Ｔｘの場合、出力回路８０は、式（８）の計算結果を示す値Ｃｖを出力することになる。出力回路８０は、ＲＳフリップフロップ９０、及び平均化回路９１を含んで構成される。

ＲＳフリップフロップ９０は、スイッチング周期のうち、インダクタ電流ＩＬが流れている期間を計測する回路である。具体的には、ＲＳフリップフロップ９０は、駆動信号ＶｄｒがＨレベルとなるタイミングｔａに基づいて、Ｈレベルの信号Ｖｑ２を出力する。一方、ＲＳフリップフロップ９０は、インダクタ電流ＩＬがゼロとなり、信号Ｖｃ１がＨレベルとなるタイミングｔｂに基づいて、Ｌレベルの信号Ｖｑ２を出力する。したがって、信号Ｖｑ２がＨレベルとなる期間は、インダクタ電流ＩＬが流れている期間（ゼロ以上の期間）である。

なお、ＲＳフリップフロップ９０は、「信号出力回路」に相当し、タイミングｔｂは、「第２タイミング」に相当する。また、Ｈレベルの信号Ｖｑ２は、「第１レベルの信号」に相当し、Ｌレベルの信号Ｖｑ２は、「第２レベルの信号」に相当する。また、「インダクタ電流ＩＬが流れている期間」とは、インダクタ電流ＩＬがゼロ以上である期間（信号Ｖｑ２がＨレベルとなる期間は）であり、「第２期間」に相当する。

平均化回路９１は、上述した式（８）の演算を行うことにより、導通率Ｃの平均値を求める回路である。具体的には、平均化回路９１は、インダクタ電流ＩＬが流れている期間を示す信号Ｖｑ２を数サイクル（例えば、２サイクル）取得し、導通率Ｃの平均値を示す値Ｃｖを出力する。このため、インダクタ電流ＩＬが流れる期間が長くなり、導通率Ｃが高くなると、値Ｃｖも上昇する。なお、平均化回路９１は、数サイクル（例えば、２サイクル）の信号Ｖｑ２を取得し、平均化する回路であることとしたが、これに限られず、いわゆる低域通過フィルタであっても良い。低域通過フィルタは、数サイクルより多くのサイクルにおいて、信号Ｖｑ２を平均化することになるため、平均化回路として動作する。

なお、例えば図８に示したように、インダクタ電流ＩＬがゼロとなるとＮＭＯＳトランジスタ２６が直ちにオンしてインダクタ電流ＩＬが増加を始める臨界モードにおいては、導通率Ｃは、実質的に１００％となる。本実施形態では、導通率Ｃが０％の場合、値Ｃｖは、０（ゼロ）となり、導通率Ｃが１００％となると、値Ｃｖは、１となる。つまり、値Ｃｖは、０～１００％まで変化する導通率Ｃを、０～１の範囲で示した値である。

＝＝指令値出力回路８１の構成＝＝
指令値出力回路８１は、導通率Ｃが大きくなると小さくなる補正量で、図９の電圧調整回路（ＡＶＲ）６２からの指令値Ｖ１を補正し、指令値Ｖ２として出力する回路である。具体的には、指令値出力回路８１は、上述した式（９）を演算する回路である。
Ｔｏｎ２＝Ｔｏｎ１×（１／Ｃ）・・・（９）

ところで、１サイクルの導通率Ｃの値は、サイクル毎に大きく変化することがある。このため、仮に、１サイクルの導通率Ｃを式（９）に用いた場合、オン期間Ｔｏｎ２が大きく変動し、収束しないことがある。しかしながら、上述のように、式（９）におけるＣは、数サイクル分の導通率の平均値である。したがって、本実施形態では、オン期間Ｔｏｎ２がサイクル毎に大きく変動することを防ぐことができ、式（１０）で示す期間に収束させることができる。

なお、ここでオン期間Ｔｏｎ１は、指令値Ｖ１に基づいて定まる期間であり、オン期間Ｔｏｎ２は、指令値Ｖ２に基づいて定まる期間である。指令値出力回路８１は、演算回路１００、及び乗算回路１０１を含んで構成される。また、指令値Ｖ２は、「第２指令値」に相当し、指令値出力回路８１は、「第２指令値出力回路」に相当する。

演算回路１００は、導通率Ｃを示す値Ｃｖの逆数（１／Ｃｖ）を演算する回路である。したがって、本実施形態では、導通率Ｃが高くなると、逆数は小さくなる。

乗算回路１０１は、演算された逆数（１／Ｃｖ）と、指令値Ｖ１とを乗算し、指令値Ｖ２（＝Ｖ１×（１／Ｃｖ））を出力する。

＜＜＜デジタル回路４３ｂの動作＞＞＞
ところで、図９のデジタル回路４３ｂでは、ＮＭＯＳトランジスタ２６がオンしたタイミングｔａの後、期間Ｔｘ経過後にインダクタ電流ＩＬがゼロとなる場合と、期間Ｔｘ経過前にインダクタ電流ＩＬがゼロとなる場合がある。期間Ｔｘ経過後にインダクタ電流ＩＬがゼロとなる場合は、ＡＣ－ＤＣコンバータ１０がいわゆる臨界モードで動作している状態である。一方、期間Ｔｘ経過前にインダクタ電流ＩＬがゼロとなる場合は、ＡＣ－ＤＣコンバータ１０のスイッチング周波数が制限されているモードで動作している状態である。

本実施形態の、デジタル回路４３ｂは、インダクタ電流ＩＬがゼロとなるタイミングに基づいて、異なる２つのモード（臨界モード、周波数制限モード）で動作する。このため、ここでは、夫々の動作モードについて説明する。

＝＝期間Ｔｘ経過後にインダクタ電流ＩＬがゼロとなる場合＝＝
例えば、図１１に示すインダクタ電流ＩＬは、ＮＭＯＳトランジスタ２６がオンとなる時刻ｔ３０から、期間Ｔｘが経過した後の時刻ｔ３１にインダクタ電流ＩＬがゼロとなる。このような臨界モードの場合、図９のＡＮＤ回路は、信号Ｖｃ１がＨレベルとなるタイミングで信号ＶａをＨレベルとする。そして、信号ＶａがＨレベルとなると、信号Ｖｑ１及び駆動信号ＶｄｒもＨレベルになる。

この結果、ＲＳフリップフロップ９０には、信号Ｖｃ１がＨレベルとなった直後のタイミングで、Ｈレベルの駆動信号Ｖｄｒが入力されることになる。したがって、ＲＳフリップフロップ９０は、ほぼＨレベルの信号Ｖｑ２を出力することになるため、導通率Ｃを示す値Ｃｖは、ほぼ１となる。

そして、このような場合、指令値出力回路８１から出力される指令値Ｖ２は、ほぼ指令値Ｖ１となる。したがって、臨界モードで動作している場合、図９の補正回路７１は、指令値Ｖ１を、ほぼそのまま出力し、ＡＮＤ回路６７は、信号Ｖｃ１を、信号Ｖａとして出力する。この結果、デジタル回路４３ｂは、実質的に、図３に示すデジタル回路４３ａと同様に動作することになる。

＝＝期間Ｔｘ経過前にインダクタ電流ＩＬがゼロとなる場合＝＝
例えば、図８の実線で示すインダクタ電流ＩＬは、ＮＭＯＳトランジスタ２６がオンとなる時刻ｔ２０から、期間Ｔｘが経過する前の時刻ｔ４０にインダクタ電流ＩＬがゼロとなる。このような周波数制限モードの場合、図９のＡＮＤ回路は、信号ＶｔがＨレベルとなるタイミングで信号ＶａをＨレベルとする。

また、この場合、補正回路７１は、導通率Ｃを示す値Ｃｖの逆数を指令値Ｖ１に乗算し、指令値Ｖ２（＝Ｖ１／Ｃｖ）として出力する。そして、本実施形態では、導通率Ｃは、スイッチング周期毎に更新される。この結果、デジタル回路４３ｂでは、式（９）が繰り返し実行されることになるため、導通率Ｃ（値Ｃｖ）は収束し、周波数制限モードにおけるインダクタ電流ＩＬの平均値は、臨界モードにおけるインダクタ電流ＩＬの平均値となる。したがって、本実施形態では、周波数制限がされている場合であっても、インダクタ電流ＩＬの平均値が小さくなることを防ぐことができるため、力率が改善される。

＜＜＜シミュレーション結果＞＞＞
図１２は、デジタル回路４３において、周波数制限と、指令値の補正との２つ条件を変更した際のＡＣ－ＤＣコンバータ１０の主要な波形を示す図である。ここで、１列目の「周波数制限なし」は、デジタル回路４３として、図３のデジタル回路４３ａを用いた場合の結果である。なお、1行目の図は、インダクタ電流ＩＬの波形であり、２行目の図は、図１に示す商用電源からの入力電流Ｉｉｎの波形である。さらに、３行目の図は、指令値Ｖ１の波形である。「周波数制限なし」の場合、入力電流Ｉｉｎの全高調波歪（ＴＨＤ：Total Harmonic Distortion）は、１３．５％となり、力率も比較的良好である。

２列目の「周波数制限あり」は、図９のデジタル回路４３ｂから、補正回路７１を除く構成を含む回路（不図示）を用いた結果である。なお、この場合、電圧調整回路６２からの指令値Ｖ１は、比較回路６４に入力される。「周波数制限あり」の場合、入力電流Ｉｉｎの全高調波歪は、３２．１％となり、力率も非常に悪化してしまう。

３列目の「周波数制限及び補正あり」は、デジタル回路４３として、図９のデジタル回路４３ｂを用いた場合の結果である。このの場合、入力電流Ｉｉｎの全高調波歪は、８．８％となり、力率は非常に良好である。なお、「周波数制限及び補正あり」では、入力電圧Ｖｒｅｃの低位相角の付近において、「周波数制限なし」の場合よりもスイッチング周波数が低下している。これにより、ＮＭＯＳトランジスタ２６の寄生容量から流れ出る電流の影響等が小さくなったため、「周波数制限なし」の場合より、全高調波歪及び力率が改善している。

＝＝＝他の実施形態＝＝＝
＜＜指令値出力回路について＞＞
図１３は、補正回路７１における指令値出力回路８１の他の実施形態の一例を示す図である。指令値出力回路８１は、指令値Ｖ１を、値Ｃｂで除算する除算回路であっても良い。このような回路を用いた場合であっても、本実施形態と同様に力率を改善することができる。

また、演算回路１００として、値Ｃｖの逆数を演算する回路が用いられたが、値Ｃｖが大きくなると、小さくなる補正量で指令値Ｖ１を補正できる回路が用いられれば良い。例えば、演算回路１００として、所定の定数からＣｖを減算する減算回路を用いても良い。このような回路を用いた場合であっても、本実施形態と同様に力率を改善することができる。

＜＜補正回路の他の形態＞＞
図１４は、補正回路の他の実施形態の一例を示す図である。補正回路７５は、図９の補正回路７１の代わりに用いられる回路である。詳細は後述するが、補正回路７５では、数サイクル分の導通率Ｃの平均値でなく、１サイクル毎の導通率Ｃを示す値Ｃｖ（１）が計算される。その後、補正回路７５では、値Ｃｖ（１）の逆数が平均化されることにより、指令値Ｖ２が求められる。

このように、１サイクル毎の導通率Ｃｖ（１）に対し、平均化処理が実行されることにより、上述した式（９）、（１０）で説明した場合と同様に、オン期間Ｔｏｎ２は収束することになる。補正回路７５は、出力回路２００、及び指令値出力回路２０１を含んで構成される。

＜出力回路２００＞
出力回路２００は、１サイクル毎（つまり、スイッチング周期毎）の導通率Ｃを示す値Ｃｖ（１）を出力する回路であり、出力回路２００は、ＲＳフリップフロップ３００、カウンタ３０１、及び演算回路３０２を含んで構成される。

ＲＳフリップフロップ３００は、図１０のＲＳフリップフロップ９０と同様に、スイッチング周期のうち、インダクタ電流ＩＬが流れている期間（ゼロ以上の期間）を計測する回路である。具体的には、ＲＳフリップフロップ３００は、インダクタ電流ＩＬが流れている期間に、Ｈレベルの信号Ｖｑ２を出力する。

カウンタ３０１は、Ｈレベルの信号Ｖｑ２に基づいて、インダクタ電流ＩＬが流れている期間（ゼロ以上の期間）を計時するタイムカウンタである。なお、カウンタ３０１は、１サイクル毎に、インダクタ電流ＩＬが流れている期間（以下、期間Ｔｃとする）を計時する。なお、カウンタ３０１は、「第２計時回路」に相当する。

演算回路３０２は、１サイクル毎に計時される期間Ｔｃと、スイッチング周期に相当する期間Ｔｘとに基づいて、１サイクル毎の導通率を示す値Ｃｖ（１）を演算する。なお、Ｃｖ（１）は、Ｔｃ／Ｔｘであり、ＴｃをＴｘで除算することにより求められる。また、演算回路３０２は、「第１演算回路」に相当する。

＜指令値出力回路２０１＞
指令値出力回路２０１は、１サイクル毎の値Ｃｖ（１）を用いて指令値Ｖ１を補正し、指令値Ｖ２を出力する回路である。指令値出力回路２０１は、演算回路３１０、乗算回路３１１、及び平均化回路３１２を含んで構成される。

演算回路３１０は、１サイクル毎の値Ｃｖ（１）の逆数を演算する回路である。演算回路３１０は、「第２演算回路」に相当する。

乗算回路３１１は、演算回路３１０から出力される、値Ｃｖ（１）の逆数と、指令値Ｖ１とを乗算し、乗算結果（Ｖ１／Ｃｖ（１））を出力する。なお、乗算回路３１１の乗算結果は、スイッチング周期毎（サイクル毎）に出力される。

平均化回路３１２は、数サイクル分（少なくとも、２サイクル以上）の乗算結果を平均化し、指令値Ｖ２として出力する回路である。したがって、上述した式（９）、（１０）等で説明したように、補正回路７５を用いた場合も、補正回路７１と同様に、オン期間Ｔｏｎ２を所望の期間に収束させることができる。この結果、補正回路７５を用いる場合であっても、ＡＣ－ＤＣコンバータ１０における力率を改善することができる。なお、平均化回路３１２は、一般的なデジタル演算回路で実現されるが、例えば、低域通過フィルタであっても良い。

＜＜補正回路７５における指令値出力回路の他の実施形態＞＞
図１５は、補正回路７５に用いられる指令値出力回路の他の実施形態の一例を示す図である。指令値出力回路２０２は、指令値出力回路２０１の代わりに用いられる回路であって、除算回路３２０、及び平均化回路３２１を含んで構成される。

除算回路３２０は、指令値Ｖ１を、演算回路３１０から出力される値Ｃｖ（１）で除算する回路である。このため、除算回路３２０は、１サイクル毎に、除算結果（Ｖ１／Ｃｖ（１））を出力する。

平均化回路３２１は、平均化回路３１２と同様に、数サイクル分（少なくとも、２サイクル以上）の除算結果を平均化し、指令値Ｖ２として出力する。このような指令値出力回路２０２を補正回路７５に用いた場合であっても、ＡＣ－ＤＣコンバータ１０における力率を改善することができる。

＜＜補正回路７５における指令値出力回路の他の実施形態＞＞
図１６は、補正回路７５に用いられる指令値出力回路の他の実施形態の一例を示す図である。指令値出力回路２０３は、指令値出力回路２０１の代わりに用いられる回路であって、演算回路３３０、平均化回路３３１、及び乗算回路３３２を含んで構成される。

演算回路３３０は、１サイクル毎の値Ｃｖ（１）の逆数を演算する回路である。演算回路３３０は、「第３演算回路」に相当する。

平均化回路３２１は、数サイクル分（少なくとも、２サイクル以上）の値Ｃｖ（１）の逆数を平均化し、１／Ｃｖとして出力する。

乗算回路３３２は、平均化回路３２１からの出力と、指令値Ｖ１とを乗算し、指令値Ｖ２として出力する。このような指令値出力回路２０３を補正回路７５に用いた場合であっても、ＡＣ－ＤＣコンバータ１０における力率を改善することができる。

＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。力率改善ＩＣ２５のデジタル回路４３ｂは、スイッチング周波数が制限された際に、指令値Ｖ１を補正し、オン期間を長くすることができる。したがって、デジタル回路４３ｂを用いる力率改善ＩＣ２５は、ＡＣ－ＤＣコンバータ１０の力率を改善することが可能である。

また、補正回路７１は、導通率Ｃを示す値Ｃｖを出力する出力回路８０と、値Ｃｖが大きくなると、小さくなる補正量（１／Ｃｖ）で指令値Ｖ１を補正する指令値出力回路８１と、を含む（例えば、図１０）。この結果、例えば、式（９）～（１２）で説明したように、、指令値Ｖ２は、所望の値に収束するため、周波数制限されている場合であっても、インダクタ電流ＩＬを増加させることができる。

また、平均化回路９１は、導通比Ｃの基となる信号Ｖｑ２を積分することにより、導通比Ｃを示す値Ｃｖを出力する。この結果、導通比Ｃを正確に反映した値Ｃｖを得ることができる。

また、導通比Ｃを求める際には、例えば、スイッチング周期と、インダクタ電流ＩＬが流れる期間とをカウントするカウンタを用いても良い。しかしながら、本実施形態では、駆動信号ＶｄｒがＨレベルとなるタイミングｔａと、インダクタ電流ＩＬがゼロとなるタイミングｔｂと、信号Ｖｑ２を変化させるＲＳフリップフロップ９０を用いている。したがって、本実施形態では、シンプルな構成で、導通比Ｃを検出できる。

また、指令値出力回路８１は、指令値Ｖ１を補正する回路として、値Ｃｖの逆数を演算する演算回路１００と、逆数を指令値Ｖ１に乗算する乗算回路１０１とを用いている。このような回路を用いることにより、周波数制限された際のオン期間を収束させることができる。

また、指令値出力回路８１としては、例えば、図１３に示すように、除算回路を用いることができる。このような回路を用いた場合であっても、力率を改善できる。

また、例えば、補正回路７１の代わりに、図１４に示す補正回路７５を用いても、本実施形態と同様に、力率を改善することができる。

また、補正回路７５では、１サイクル毎の値Ｃｖ（１）が演算される。そして、平均化回路３１２は、１サイクル毎の値Ｃｖ（１）と、指令値Ｖ１との乗算結果を平均化する。このような構成であっても、、本実施形態と同様に力率を改善することができる。

また、補正回路７５では、乗算回路３１１を用いる指令値出力回路２０１を用いることとしたが、これに限られず、図１５に示すように、除算回路３２０を含む指令値出力回路２０２を用いても良い。

また、指令値出力回路２０１では、乗算結果が平均化されることとしたがこれに限られない。例えば、図１６に示す指令値出力回路２０３では、１サイクル毎の値Ｃｖ（１）の逆数を、平均化回路３３１は平均化する。そして、乗算回路３３２は、平均化回路３３１からの出力と、指令値Ｖ１との乗算結果を指令値Ｖ２として出力する。このような構成であっても、本実施形態と同様の効果を得ることができる。

また、力率改善ＩＣ２５には、電圧ＶＬをデジタル値に変換するＡＤコンバータ４１と、帰還電圧Ｖｆｂをデジタル値に変換するＡＤコンバータ４２と、が設けられている。なお、本実施形態では、力率改善ＩＣ２５の主要な部分にデジタル回路４３が用いられたが、同様の機能を有するアナログ回路で実現しても良い。そのような場合であっても、本実施形態と同様に力率を改善することができる。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

１０ ＡＣ－ＤＣコンバータ
１１ 負荷
２０ 全波整流回路
２１，２２ コンデンサ
２３ インダクタ
２４ ダイオード
２５ 力率改善ＩＣ
２６ ＮＭＯＳトランジスタ
３０～３２ 抵抗
４０ レベルシフト回路
４１，４２ ＡＤコンバータ
４３ デジタル回路
４４ バッファ回路
６０，６４ 比較回路
６１ 減算回路
６２ 電圧調整回路
６３ カウンタ
６５，９０，３００ ＲＳフリップフロップ
６６ 遅延回路
６７ ＡＮＤ回路
７０，３０１ カウンタ
７１ 補正回路
７２ 駆動信号出力回路
８０ 出力回路
８１ 指令値出力回路
９１，３１２，３２１ 平均化回路
１００，３０２，３１０，３３０ 演算回路
１０１，３１１，３３２ 乗算回路
３２０ 除算回路

Claims (12)

1. 交流電圧に応じた電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御するスイッチング制御回路であって、
   前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた第１指令値を出力する第１指令値出力回路と、
   前記第１指令値を補正して、第２指令値として出力する補正回路と、
   前記トランジスタをオンする第１タイミングから第１期間を計時する第１計時回路と、
   前記インダクタ電流が所定値となり、かつ前記第１タイミングから前記第１期間が経過すると、前記トランジスタをオンするための駆動信号を出力し、前記第２指令値に基づいて、前記トランジスタをオフするための前記駆動信号を出力する駆動信号出力回路と、
   を備え、
   前記補正回路は、
   前記インダクタ電流が前記所定値となった後に、前記第１タイミングから前記第１期間が経過した場合、前記トランジスタのオン期間が長くなるよう、前記第１指令値を補正する、
   スイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記補正回路は、
   前記第１期間のうち、前記インダクタ電流が流れている第２期間の割合に応じた値を出力する出力回路と、
   前記割合が大きくなると小さくなる補正量で前記第１指令値を補正し、前記第２指令値として出力する第２指令値出力回路と、
   を含む、
   スイッチング制御回路。
3. 請求項２に記載のスイッチング制御回路であって、
   前記出力回路は、
   前記第１タイミングから前記インダクタ電流が前記所定値となる第２タイミングまでに第１レベルとなり、前記第２タイミングから前記第１タイミングまでに第２レベルとなる信号を出力する信号出力回路と、
   前記信号を平均化し、前記値として出力する平均化回路と、
   を含む、
   スイッチング制御回路。
4. 請求項３に記載のスイッチング制御回路であって、
   前記信号出力回路は、
   前記第１タイミングに基づいて、前記第１レベルの前記信号を出力し、前記第２タイミングに基づいて、前記第２レベルとなる前記信号を出力するフリップフロップである、
   スイッチング制御回路。
5. 請求項３または請求項４に記載のスイッチング制御回路であって、
   前記第２指令値出力回路は、
   前記値の逆数を演算する演算回路と、
   前記演算回路の演算結果と、前記第１指令値とを乗算する乗算回路と、
   を含む、
   スイッチング制御回路。
6. 請求項３または請求項４に記載のスイッチング制御回路であって、
   前記第２指令値出力回路は、
   前記第１指令値から前記値を除算する除算回路である、
   スイッチング制御回路。
7. 請求項２に記載のスイッチング制御回路であって、
   前記出力回路は、
   前記第２期間を計時する第２計時回路と、
   前記第２計時回路で計時された前記第２期間と、前記第１期間とに基づいて、スイッチング周期毎に前記値を演算する第１演算回路と、
   を含む、
   スイッチング制御回路。
8. 請求項７に記載のスイッチング制御回路であって、
   前記第２指令値出力回路は、
   前記値の逆数を演算する第２演算回路と、
   前記第２演算回路の演算結果と、前記第１指令値とを乗算する乗算回路と、
   前記乗算回路の出力を平均化する平均化回路と、
   を含む、
   スイッチング制御回路。
9. 請求項７に記載のスイッチング制御回路であって、
   前記第２指令値出力回路は、
   前記第１指令値から前記値を除算する除算回路と、
   前記除算回路の出力を平均化する平均化回路と、
   を含む、
   スイッチング制御回路。
10. 請求項７に記載のスイッチング制御回路であって、
    前記第２指令値出力回路は、
    前記値の逆数を演算する第３演算回路と、
    前記第３演算回路の演算結果を平均化する平均化回路と、
    前記平均化回路の出力と、前記第１指令値とを乗算する乗算回路と、
    を含む、
    スイッチング制御回路。
11. 請求項１～１０の何れか一項に記載のスイッチング制御回路であって、
    前記帰還電圧をデジタル値に変換する第１ＡＤコンバータと、
    前記インダクタ電流に応じた電圧をデジタル値に変換する第２ＡＤコンバータと、
    を含む、
    スイッチング制御回路。
12. 交流電圧から目的レベルの出力電圧を生成する電源回路であって、
    前記交流電圧に応じた電圧が印加されるインダクタと、
    前記インダクタに流れるインダクタ電流を制御するトランジスタと、
    前記トランジスタのスイッチングを制御するスイッチング制御回路と、を備え、
    前記スイッチング制御回路は、
    前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた第１指令値を出力する第１指令値出力回路と、
    前記第１指令値を補正して、第２指令値として出力する補正回路と、
    前記トランジスタをオンする第１タイミングから第１期間を計時する第１計時回路と、
    前記インダクタ電流が所定値となり、かつ前記第１タイミングから前記第１期間が経過すると、前記トランジスタをオンするための駆動信号を出力し、前記第２指令値に基づいて、前記トランジスタをオフするための前記駆動信号を出力する駆動信号出力回路と、
    を含み、
    前記補正回路は、
    前記インダクタ電流が前記所定値となった後に、前記第１タイミングから前記第１期間が経過した場合、前記トランジスタがオンとなるオン期間が長くなるよう、前記第１指令値を補正する、
    電源回路。

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