JP2023039047A - スイッチング制御回路、電源回路 - Google Patents

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Abstract

【課題】PFC回路の力率を改善することが可能なスイッチング制御回路及び電源回路を提供する。【解決手段】インダクタと、インダクタ電流を制御するトランジスタと、を備える電源回路のスイッチング制御回路であって、出力電圧に応じた帰還電圧と、基準電圧Vrefとの差に応じた第1指令値を出力する第1指令値出力回路と、第1指令値を補正して、第2指令値を出力する補正回路と、インダクタ電流が所定値となり、かつ、トランジスタをオンする第1タイミングから第1期間が経過すると、トランジスタをオンするための駆動信号Vdrを出力し、第2指令値に基づいて、トランジスタをオフするための駆動信号を出力する駆動信号出力回路と、を備える。補正回路は、インダクタ電流が所定値となった後に、第1タイミングから第1期間が経過した場合、トランジスタのオン期間が長くなるよう、第1指令値を補正する。【選択図】図9

Description

本発明は、スイッチング制御回路、及び電源回路に関する。
臨界モードで動作する一般的な力率改善回路(以下、PFC(Power Factor Correction)回路と称する。)は、インダクタに流れるインダクタ電流のピーク値の波形を、交流電圧を整流した整流電圧と相似形にして、電源の力率を改善する(例えば、特許文献1~4)。
特開2010-104218号公報 特開2017-85865号公報 特開2018-64410号公報 特開2020-14325号公報
ところで、臨界モードで動作するPFC回路では、例えば、整流電圧の位相角が小さい範囲において、パワートランジスタのスイッチング周波数が高くなることがある。スイッチング周波数が高くなると、パワートランジスタやインダクタでの損失が大きくなるため、PFC回路には、スイッチング周波数が所定以上にならないよう、制限されるものがある。
しかしながら、PFC回路のスイッチング周波数を制限すると、パワートランジスタがオフするオフ期間が長くなり、インダクタ電流のピーク値の波形を、整流電圧と相似形にすることが難しくなる。
本発明は、上記のような従来の問題に鑑みてなされたものであって、PFC回路の力率を改善することが可能なスイッチング制御回路を提供することを目的とする。
前述した課題を解決する本発明の第1の態様は、交流電圧に応じた電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御するスイッチング制御回路は、前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた第1指令値を出力する第1指令値出力回路と、前記第1指令値を補正して、第2指令値として出力する補正回路と、前記トランジスタをオンする第1タイミングから第1期間を計時する第1計時回路と、前記インダクタ電流が所定値となり、かつ前記第1タイミングから前記第1期間が経過すると、前記トランジスタをオンするための駆動信号を出力し、前記第2指令値に基づいて、前記トランジスタをオフするための前記駆動信号を出力する駆動信号出力回路と、を備え、前記補正回路は、前記インダクタ電流が前記所定値となった後に、前記第1タイミングから前記第1期間が経過した場合、前記トランジスタのオン期間が長くなるよう、前記第1指令値を補正する。
また、前述した課題を解決する本発明の第2の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路は、前記交流電圧に応じた電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記トランジスタのスイッチングを制御するスイッチング制御回路と、を備え、前記スイッチング制御回路は、前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた第1指令値を出力する第1指令値出力回路と、前記第1指令値を補正して、第2指令値として出力する補正回路と、前記トランジスタをオンする第1タイミングから第1期間を計時する第1計時回路と、前記インダクタ電流が所定値となり、かつ前記第1タイミングから前記第1期間が経過すると、前記トランジスタをオンするための駆動信号を出力し、前記第2指令値に基づいて、前記トランジスタをオフするための前記駆動信号を出力する駆動信号出力回路と、を含み、前記補正回路は、前記インダクタ電流が前記所定値となった後に、前記第1タイミングから前記第1期間が経過した場合、前記トランジスタがオンとなるオン期間が長くなるよう、前記第1指令値を補正する。
本発明によれば、PFC回路における力率を改善することが可能なスイッチング制御回路を提供することができる。
AC-DCコンバータ10の一例を示す図である。 力率改善IC25の一例を示す図である。 デジタル回路43aの一例を示す図である。 デジタル回路43aの主要な波形を示す図である。 AC-DCコンバータ10の主要な波形を説明するための図である。 インダクタ電流ILを説明するための図である。 インダクタ電流ILを説明するための図である。 インダクタ電流ILを説明するための図である。 デジタル回路45bの一例を示す図を示す図である。 補正回路71の一例を示す図である。 インダクタ電流ILを説明するための図である。 シミュレーション結果を示す図である。 指令値出力回路81の一例を示す図である。 補正回路75の一例を示す図である。 指令値出力回路202の一例を示す図である。 指令値出力回路203の一例を示す図である。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。なお、以下、本実施形態の「回路」には、アナログ回路、ワイヤ―ドロジック型の論理回路のみならず、DSP(Digital Signal Processor)やマイコン等に含まれ、デジタル演算処理を実行可能な機能ブロック(または、手段)も含むこととする。
=====本実施形態=====
<<<AC-DCコンバータ10の概要>>>
図1は、本発明の一実施形態であるAC-DCコンバータ10の構成を示す図である。AC-DCコンバータ10は、商用電源の交流電圧Vacから、目的レベルの出力電圧Voutを生成する昇圧型のPFC回路である。
AC-DCコンバータ10は、全波整流回路20、コンデンサ21,22、インダクタ23、ダイオード24、力率改善IC25、NMOSトランジスタ26、及び抵抗30~32を含んで構成される。なお、AC-DCコンバータ10は、「電源回路」に相当する。
全波整流回路20は、入力される所定の交流電圧Vacを全波整流し、入力電圧Vrecとして、コンデンサ21及びインダクタ23に出力する。なお、交流電圧Vacは、例えば、実効値が140~240V、周波数が50~60Hzの電圧である。なお、以下、本実施形態では、基本的に電圧は基準点(図中のGND)に対する電位差であるが、交流電圧Vacは、端子間電圧を示す。
コンデンサ21は、入力電圧Vrecを平滑化し、コンデンサ22は、インダクタ23、ダイオード24、及びNMOSトランジスタ26とともに昇圧チョッパー回路を構成する。このため、コンデンサ22の充電電圧が直流の出力電圧Voutとなる。
力率改善IC25は、AC-DCコンバータ10の入力力率を改善しつつ、出力電圧Voutのレベルが目的レベル(例えば、400V)となるよう、NMOSトランジスタ26のスイッチングを制御する集積回路である。具体的には、力率改善IC25は、インダクタ23に流れるインダクタ電流IL、及び出力電圧Voutに基づいて、NMOSトランジスタ26を駆動する。力率改善IC25の詳細については後述するが、力率改善IC25には、端子CS,FB,OUTが設けられている。なお、本実施形態では、力率改善IC25の端子CS等以外の他の端子は便宜上、省略されている。また、力率改善IC25は、「スイッチング制御回路」に相当する。
NMOSトランジスタ26は、AC-DCコンバータ10の負荷11への電力を制御するためのパワートランジスタである。なお、本実施形態では、NMOSトランジスタ26は、N型のMOS(Metal Oxide Semiconductor)トランジスタであることとしたが、これに限られず、例えば、P型のMOSトランジスタや、バイポーラトランジスタ等の他のスイッチング素子であっても良い。また、NMOSトランジスタ26のゲート電極は、端子OUTに接続されている。
抵抗30,31は、出力電圧Voutを分圧する分圧回路を構成し、NMOSトランジスタ26をスイッチングする際に用いられる帰還電圧Vfbを生成する。なお、抵抗30,31が接続されるノードに生成される帰還電圧Vfbは、端子FBに印加される。
抵抗32は、インダクタ電流ILを検出するための抵抗であり、一端は、NMOSトランジスタ26のソース電極に接続され、他端は、端子CSに接続されている。
<<<力率改善IC25について>>>
==力率改善IC25の構成==
図2は、力率改善IC25の一例を示す図である。力率改善IC25は、レベルシフト回路(LS)40、ADコンバータ(ADC:Analog-to-Digital Converter)41,42、デジタル回路43、バッファ回路44を含んで構成される。
レベルシフト回路40は、インダクタ電流ILに応じた電圧Vcsのレベルを、適切なレベルにシフトする回路である。具体的には、レベルシフト回路40は、例えば、0V(ゼロボルト)を中心に変化する電圧Vcsのレベルをシフトし、電圧VLとして出力する。なお、レベルシフト回路40は、電圧VLの中心レベルが所定レベルとなるよう、電圧Vcsをシフトする。ここで「所定レベル」は、たとえば、力率改善IC25の内部で生成される所定の電源電圧(例えば、5V)の半分のレベル(2.5V)である。
なお、レベルシフト回路40は、例えば、高電圧側に電源電圧が印加され、低電圧側に電圧Vcsが印加された分圧回路やバッファ回路(または、反転増幅回路)等を含んで構成される。また、レベルシフト回路40は、電圧VLを、インダクタ電流ILと同じ極性で変化させる。このため、本実施形態では、インダクタ電流ILが増加すると、電圧VLも増加する。
ADコンバータ41は、電圧VLをデジタル値に変換し、ADコンバータ42は、帰還電圧Vfbを、デジタル値に変換する。ところで、上述のように、電圧VLは、インダクタ電流ILに対応する電圧である。このため、以下、本実施形態では、デジタル値に変換された電圧VLを、便宜上、インダクタ電流ILとして説明することがある。なお、ADコンバータ41は、「第2ADコンバータ」に相当し、ADコンバータ42は、「第1ADコンバータ」に相当する。
デジタル回路43は、帰還電圧Vfb、インダクタ電流ILに基づいて、NMOSトランジスタ26を駆動するための駆動信号Vdrを出力する回路である。デジタル回路43は、各種演算を実行するワイヤ―ドロジック型の論理回路であり、例えば、論理ゲート、フリップフロップ、メモリを含んで構成される。ただし、デジタル回路43は、DSP(Digital Signal Processor)やマイコンであっても良い。なお、デジタル回路43の詳細については後述する。
バッファ回路44は、駆動信号Vdrに基づいて、NMOSトランジスタ26を駆動する駆動回路である。具体的には、バッファ回路44は、駆動信号Vdrがハイレベル(以下、Hレベル)となると、NMOSトランジスタ26をオンし、駆動信号Vdrがローレベル(以下、Lレベル)となると、NMOSトランジスタ26をオフする。
==デジタル回路43a(基本構成)==
図3は、力率を改善するための基本的な回路を含むデジタル回路43aの一例である。本実施形態のデジタル回路43b(後述)には、スイッチング周波数を制限する回路や、指令値を補正する回路が含まれている。ただし、ここでは、デジタル回路43bの詳細を説明する前に、力率を改善するための基本構成を、図3のデジタル回路43aを用いて説明する。
デジタル回路43aは、比較回路60,64、減算回路61、電圧調整回路(AVR:Automatic Voltage Regulator)62、カウンタ63、RSフリップフロップ65、及び遅延回路66を含んで構成される。なお、以下、デジタル回路43aには、デジタル値としてのインダクタ電流ILと、デジタル値としての帰還電圧Vfbと、が入力されることとして説明する。
比較回路60は、インダクタ電流ILの電流値と、ゼロよりやや大きい所定の電流値I0(例えば、数mA)との大小を比較し、インダクタ電流ILがほぼゼロ(以下、適宜「ほぼゼロ」を単に“0”(ゼロ)と称する。)であるかを検出する。比較回路60は、インダクタ電流ILの電流値が電流値I0より小さく、インダクタ電流がゼロになると、Hレベルの信号Vc1を出力する。一方、比較回路60は、インダクタ電流ILの電流値が電流値I0より大きい場合、Lレベルの信号Vc1を出力する。なお、電流値I0は、「所定値」に相当する。
減算回路61は、目的レベルの出力電圧Vout(例えば、400V)の基準となる基準電圧Vrefから帰還電圧Vfbを減算し、基準電圧Vrefと、帰還電圧Vfbとの誤差E1を算出する。
電圧調整回路62は、帰還電圧Vfbのレベルを基準電圧Vrefのレベルに一致させるための指令値V1を、誤差E1に応じて出力する。なお、指令値V1は、「第1指令値」に相当し、電圧調整回路62は、「第1指令値出力回路」に相当する。また、本実施形態の減算回路61及び電圧調整回路62は、例えば、誤差E1を増幅、積分等する、いわゆる誤差増幅回路に相当する。

カウンタ63は、NMOSトランジスタ26をオフするタイミングを定めるための信号Vcntを出力する回路であり、駆動信号VdrがHレベルになると、カウント値をゼロから、図示しないクロック信号に従ってインクリメントする。つまり、カウンタ63は、駆動信号VdrがHレベルになると、信号Vcntの値が経過時間に比例して大きくなるランプ波に相当する信号を出力する。
比較回路64は、指令値V1と、信号Vcntとの大小を比較する回路である。具体的には、比較回路64は、信号Vcntが指令値V1より大きい場合、Hレベルの信号Vc2を出力し、信号Vcntが指令値V1より大きい場合、Lレベルの信号Vc2を出力する。
RSフリップフロップ65のS入力には、信号Vc1が入力され、R入力には、信号Vc2が入力される。このため、RSフロップフロップ65のQ出力である信号Vq1は、信号Vc1がHレベルになるとHレベルとなる。一方、信号Vc2がHレベルになると、信号Vq1はLレベルになる。
遅延回路66は、信号Vq1を所定時間だけ遅延させ、駆動信号Vdrとして出力する。なお、「所定時間」は、例えば、NMOSトランジスタ26がオフし、インダクタ電流ILが減少してゼロとなったタイミングから、NMOSトランジスタ26のドレイン―ソース間に存在する寄生キャパシタンスの放電が起こって、その電圧が低下するまでの時間より長く設定されている。なお、インダクタ電流ILがゼロとなるタイミングは、臨界モード動作において次にNMOSトランジスタ26が次にオンされる原理上のタイミングである。
このため、本実施形態では、NMOSトランジスタ26のドレイン―ソース間の電圧が大きい状態で、NMOSトランジスタ26がオンされることを防ぐことができる。これは、インダクタ電流ILがゼロとなった後、インダクタ23と、NMOSトランジスタ26の寄生キャパシタンスとの間でのLC共振が発生することを利用して、スイッチング損失を防ぐ技術を本実施形態は採用していることを示している。
==デジタル回路43aの動作==
図4を参照しつつ、AC-DCコンバータ10が所定の交流電圧Vacから目的レベルの出力電圧Voutを生成し、一定の負荷に電力を供給している際のデジタル回路43aの動作を説明する。
まず、時刻t0にインダクタ電流ILが減少し、電流値I0になると、比較回路60は、信号VcをHレベルに変化させる。そして、信号Vc1がHレベルになると、RSフリップフロップ65は、Hレベルの信号Vq1を出力する。この結果、遅延回路66から出力される駆動信号VdrもHレベルとなる。
駆動信号VdrがHレベルとなると、NMOSトランジスタ26はオンするため、インダクタ電流ILは増加することになる。なお、ここでは、便宜上、遅延回路66が信号Vq1を遅延する所定時間は短いため、省略している。
また、駆動信号VdrがHレベルになると、カウンタ63のカウント値はインクリメントされるため、信号Vcntも増加する。そして、時刻t1に、信号Vcntのレベルが、指令値V1のレベルより高くなると、比較回路64は、信号Vc2をHレベルに変化させる。この結果、RSフリップフロップ65はリセットされ、信号Vq1はLレベルとなる。
信号Vq1がLレベルとなると、駆動信号VdrもLレベルとなるため、NMOSトランジスタ26はオフする。この結果、インダクタ電流ILは徐々に減少する。また、時刻t2にインダクタ電流ILが減少し、ゼロになると、時刻t0の動作が繰り返される。
ここで、AC-DCコンバータ10が所定の交流電圧Vacから目的レベルの出力電圧Voutを生成している際、コンデンサ22のキャパシタンスは十分大きく、帰還電圧VfbはVacの1周期程度の期間内ではほぼ一定となる。この結果、電圧調整回路62から出力される指令値V1もほぼ一定になるため、NMOSトランジスタ26がオンする期間(例えば、時刻t0~t1までの期間)もほぼ一定となる。
また、NMOSトランジスタ26がオンする際に、交流電圧Vacを整流した電圧Vrecのレベルが高くなると、インダクタ電流ILの電流値も大きくなる。この結果、図5に示すように、インダクタ電流ILのピーク値の波形は、電圧Vrecと相似形となる。
==インダクタ電流ILについて==
<<一般的な波形>>
図6は、図5におけるインダクタ電流ILの詳細を説明するための図である。ここでは、インダクタ電流ILのピーク値を、Ip1とし、NMOSトランジスタ26がオンする期間を、期間Ton1とすると、インダクタ電流ILのピーク値Ip1は、式(1)で表される。
Ip1=(Vrec/L)×Ton1・・・(1)
なお、ここでは、インダクタ23のインダクタンスをLとしている。
NMOSトランジスタ26がオフし、インダクタ電流ILが減少する期間Tf1は、式(2)で表される。
Tf1=(L×Ip1)/(Vout―Vrec))
=(Vrec/(Vout―Vrec))×Ton1・・・(2)
また、図6において、インダクタ電流ILの平均値Ia1は、式(3)で表される。
Ia2=Ip1/2=(Vrec×Ton1)/(2×L)・・・(3)
ここで、図5において、低位相角(例えば、位相角0°(または180°))の付近においては、ピーク値Ip1も低くなる。さらに、低位相角の付近においては、入力電圧Vrecの値も小さくなるため、期間Tfは短くなる。したがって、この領域では、期間Ton1が一定であっても、駆動信号Vdrの周期(期間Ton1+期間Tf)は短くなり、スイッチング周波数が上昇してしまう。
スイッチング周波数が上昇すると、NMOSトランジスタ26やインダクタ23での消費電力が増加するため、スイッチング周波数が必要以上に高くならないよう、スイッチング周波数の上昇を制限する必要がある。なお、本実施形態では、「スイッチング周波数を制限する」とは、スイッチング周波数(つまり、駆動信号Vdrの周波数)が所定以上高くならないようにすることである。
<<スイッチング周波数を制限した場合>>
図7は、スイッチング周波数を制限した際のインダクタ電流ILを説明するための図である。なお、図7において、点線は、周波数制限がされていない場合のインダクタ電流ILの一例であり、実線は、周波数制限がされている場合のインダクタ電流ILの一例である。なお、ここでは、駆動信号Vdrの周期が期間Txより短くならないよう、制限されていることとする。また、ここでは、スイッチング周波数が制限された波形について主に説明し、スイッチング周波数を制限する回路構成の詳細については後述する。
まず、例えば、時刻t10~t11までNMOSトランジスタ26がオンすると、インダクタ電流ILは上昇する。そして、時刻t11にNMOSトランジスタ26がオフすると、インダクタ電流ILは減少し、時刻t12にインダクタ電流ILは、ゼロとなる。
スイッチング周波数が制限されていな場合は、点線に示すよう、インダクタ電流ILがゼロとなった後に再度増加する。しかしながら、スイッチング周波数が制限されている場合、時刻t10から期間Txが経過する時刻t13まで、NMOSトランジスタ26はオンしない。このため、時刻t12~t13において、実線で示すように、インダクタ電流ILはゼロである。この結果、スイッチング周波数が制限されている場合、インダクタ電流IL(実線)のスイッチング周期内における平均値Ia2(二点鎖線)は、インダクタ電流IL(点線)のスイッチング周期内における平均値Ia1(一点鎖線)より小さくなる。
したがって、スイッチング周波数が制限されると、NMOSトランジスタ26、及びインダクタ23での消費電力を抑制できるものの、インダクタ電流ILのスイッチング周期内における平均値Ia2が低下し、交流電圧の整流波形との乖離を生じるため力率が悪化してしまう。
<<平均値Ia2を増加させる方法について>>
スイッチング周波数を制限した場合に平均値Ia2を増加させるには、例えば、インダクタ電流IL(実線)のピーク値Ip2を、インダクタ電流IL(点線)のピーク値Ip1より大きくすれば良い。図8は、ピーク値Ip2を増加させたインダクタ電流ILの波形を説明するための図である。以下、ここでは、スイッチング周波数を制限した場合のインダクタ電流IL(実線)を中心に説明する。
インダクタ電流IL(実線)のピーク値Ip2は、NMOSトランジスタ26がオンするオン期間をTon2とした場合、式(4)で表される。
Ip2=(Vrec/L)×Ton2・・・(4)
また、NMOSトランジスタ26がオフし、インダクタ電流IL(実線)がゼロとなるまでの期間Tf2は、式(5)で表される。
Tf2=(L×Ip2)/(Vout―Vrec))
=(Vrec/(Vout―Vrec))×Ton2・・・(5)
ここで、インダクタ電流IL(実線)の平均値Ia2は、式(6)で表される。
Ia2=(Ip2/2)×((Ton2+Tf2)/Tx)・・・(6)
そして、式(4)のピーク値Ip2と、式(5)の期間Tf2とを、式(6)に代入すると、式(7)が得られる。
Ia2=(Vrec×Vout×(Ton2))/(2×L×Tx×(Vout―Vrec))・・・(7)
式(7)から明らかなように、平均値Ia2を大きくし、力率を改善するためには、オン期間Ton2を長くすれば良い。ここで、どの程度オン期間Ton2を長くするかを、期間Txにおいて、インダクタ電流IL(実線)が流れている割合を示す「導通率C」の平均値を用いて計算する。なお、導通率Cの平均値は、スイッチング周期毎(つまり、1サイクル毎)の導通率を数サイクル(例えば、2~10サイクル)分加算し、加算結果を取得した数サイクルで割ることにより得られる。
ここで、本実施形態では、導通率Cの平均値を、以下の式(8)で表す。また、以下、特段言及しない限り、導通率Cの平均値を、単に「導通率C」と記載する。
C=(Ton2+Tf2)/Tx・・・(8)
そして、例えば、図8の時刻t20からのオン期間Ton2が比較的短い場合、オン期間Ton1に対し、導通率Cの逆数を乗算し、次のオン期間Ton2を計算する(式(9)参照)。ここで、次のオン期間Ton2は、例えば、時刻t21から期間である。
Ton2=Ton1×(1/C)・・・(9)
ところで、導通比Cは、オン期間Ton2が短いと、大きくなり、オン期間Ton2が長くなると、小さくなる値である。したがって、式(9)を繰り返し計算し、オン期間Ton2が長くなると、オン期間Ton2は、ある値へと収束することになる。
オン期間Ton2が収束すると、以下の式(10)が成立することになる。
Ton2=Ton1×(1/C)
=Ton1×((Ton2+Tf2)/Tx)・・・(10)
式(10)において、式(5)の期間Tf2を代入して整理すると、式(11)が成立する。
(Ton2)=(Ton1×Tx×(Vout-Vrec))/Vout・・・(11)
そして、式(11)を、式(7)の右辺に代入し、整理すると、平均値Ia2は、式(12)で表される。
Ia2=(Vrec×Ton1)/(2×L)・・・(12)
式(12)の右辺は、式(3)で示したインダクタ電流ILの平均値Ia1である。したがって、式(9)を繰り返し、オン期間Ton2を、導通比Cの逆数に応じて変化させると、オン期間Ton2は収束する。さらに、この場合、入力電圧Vrec、出力電圧Voutのレベルに関わらず、平均値Ia2は、平均値Ia1と等しくなるため、力率が改善される。本実施形態では、このような原理を実現する回路を用いることにより、AC-DCコンバータ10の力率を改善する。
==デジタル回路43b==
図9は、平均値Ia2を平均値Ia1とするための原理を実現可能なデジタル回路43bの構成の一例を示す図である。デジタル回路43bは、比較回路60、減算回路61、電圧調整回路(AVR)62、カウンタ70、補正回路71、及び駆動信号出力回路72を含んで構成される。なお、図3と、図9とで同じ符号が付されたブロックは同じである。このため、ここでは、主に、カウンタ70、補正回路71、及び駆動信号出力回路72について説明する。
カウンタ70は、駆動信号VdrがHレベルとなるタイミング(以下、「タイミングta」と称する。)から、スイッチング周波数の上限に応じた期間Txを計時するタイムカウンタである。具体的には、カウンタ70は、タイミングtaから期間Txが経過する前は、Lレベルの信号Vtを出力し、タイミングtaから期間Txが経過すると、Hレベルの信号Vtを出力する。なお、タイミングtaは、「NMOSトランジスタ26がオンとなるタイミング(第1タイミング)」に相当し、カウンタ70は、「第1計時回路」に相当し、期間Txは、「第1期間」に相当する。
補正回路71は、スイッチング周波数が制限されている場合において、NMOSトランジスタ26のオン期間Tonが長くなるように、指令値V1を補正し、指令値V2として出力する回路である。なお、補正回路71の詳細については後述する。
駆動信号出力回路72は、比較回路60からの信号Vc1と、カウンタ70からの信号Vtと、指令値V2と、に基づいて駆動信号Vdrを出力する。具体的には、駆動信号出力回路72は、インダクタ電流ILがゼロとなり、かつ、タイミングtaから所定の期間Txだけ経過すると、Hレベルの駆動信号Vdrを出力する。また、駆動信号出力回路72は、オン期間Tonが、指令値V2で定まる期間となると、Lレベルの駆動信号Vdrを出力する。
駆動信号出力回路72は、カウンタ63、比較回路64、RSフリップフロップ65、遅延回路66、及びAND回路67を含んで構成される。上述したように、図3と、図9とでは、同じ符号が付された回路は同じである。このため、ここでは、指令値V2が入力される比較回路64、及びAND回路67を中心に説明する。
比較回路64は、指令値V2と、信号Vcntとの大小を比較する回路である。具体的には、比較回路64は、信号Vcntが指令値V2より大きい場合、Hレベルの信号Vc2を出力し、信号Vcntが指令値V2より大きい場合、Lレベルの信号Vc2を出力する。
AND回路67は、比較回路60からの信号Vc1と、カウンタ70からの信号Vtとの論理積を演算し、信号Vaとして出力する。したがって、AND回路67は、インダクタ電流ILがゼロの判定が行われており(その後ちょうどゼロを維持しているかは問わない)、かつ、タイミングtaから時間が期間Tx以上経過している場合にのみ、Hレベルの信号Vaを出力する。このため、駆動信号出力回路72は、スイッチング周期が期間Txより短い駆動信号Vdrを出力することはない。つまり、駆動信号出力回路72は、駆動信号Vdrの周波数を制限することになる。
また、駆動信号出力回路72では、カウンタ63の信号Vcntが、指令値V2となり、比較回路64がHレベルのVc2を出力するタイミングで、Lレベルの駆動信号Vdrを出力する。このため、補正回路71から出力される指令値V2のレベルに応じて、NMOSトランジスタ26のオン期間Tonが変化することになる。以下、指令値V2を出力する補正回路71の詳細について説明する。
<<補正回路71の構成>>
図10は、補正回路71の一例を示す図である。補正回路71は、図8で説明した原理に基づいて、オン期間Tonを補正する回路であり、出力回路80、及び指令値出力回路81を含んで構成される。
==出力回路80の構成==
出力回路80は、スイッチング周期のうち、インダクタ電流ILが流れている割合を示す導通率Cを示す値Cvを出力する。このため、例えば、スイッチング周期が期間Txの場合、出力回路80は、式(8)の計算結果を示す値Cvを出力することになる。出力回路80は、RSフリップフロップ90、及び平均化回路91を含んで構成される。
RSフリップフロップ90は、スイッチング周期のうち、インダクタ電流ILが流れている期間を計測する回路である。具体的には、RSフリップフロップ90は、駆動信号VdrがHレベルとなるタイミングtaに基づいて、Hレベルの信号Vq2を出力する。一方、RSフリップフロップ90は、インダクタ電流ILがゼロとなり、信号Vc1がHレベルとなるタイミングtbに基づいて、Lレベルの信号Vq2を出力する。したがって、信号Vq2がHレベルとなる期間は、インダクタ電流ILが流れている期間(ゼロ以上の期間)である。
なお、RSフリップフロップ90は、「信号出力回路」に相当し、タイミングtbは、「第2タイミング」に相当する。また、Hレベルの信号Vq2は、「第1レベルの信号」に相当し、Lレベルの信号Vq2は、「第2レベルの信号」に相当する。また、「インダクタ電流ILが流れている期間」とは、インダクタ電流ILがゼロ以上である期間(信号Vq2がHレベルとなる期間は)であり、「第2期間」に相当する。
平均化回路91は、上述した式(8)の演算を行うことにより、導通率Cの平均値を求める回路である。具体的には、平均化回路91は、インダクタ電流ILが流れている期間を示す信号Vq2を数サイクル(例えば、2サイクル)取得し、導通率Cの平均値を示す値Cvを出力する。このため、インダクタ電流ILが流れる期間が長くなり、導通率Cが高くなると、値Cvも上昇する。なお、平均化回路91は、数サイクル(例えば、2サイクル)の信号Vq2を取得し、平均化する回路であることとしたが、これに限られず、いわゆる低域通過フィルタであっても良い。低域通過フィルタは、数サイクルより多くのサイクルにおいて、信号Vq2を平均化することになるため、平均化回路として動作する。
なお、例えば図8に示したように、インダクタ電流ILがゼロとなるとNMOSトランジスタ26が直ちにオンしてインダクタ電流ILが増加を始める臨界モードにおいては、導通率Cは、実質的に100%となる。本実施形態では、導通率Cが0%の場合、値Cvは、0(ゼロ)となり、導通率Cが100%となると、値Cvは、1となる。つまり、値Cvは、0~100%まで変化する導通率Cを、0~1の範囲で示した値である。
==指令値出力回路81の構成==
指令値出力回路81は、導通率Cが大きくなると小さくなる補正量で、図9の電圧調整回路(AVR)62からの指令値V1を補正し、指令値V2として出力する回路である。具体的には、指令値出力回路81は、上述した式(9)を演算する回路である。
Ton2=Ton1×(1/C)・・・(9)
ところで、1サイクルの導通率Cの値は、サイクル毎に大きく変化することがある。このため、仮に、1サイクルの導通率Cを式(9)に用いた場合、オン期間Ton2が大きく変動し、収束しないことがある。しかしながら、上述のように、式(9)におけるCは、数サイクル分の導通率の平均値である。したがって、本実施形態では、オン期間Ton2がサイクル毎に大きく変動することを防ぐことができ、式(10)で示す期間に収束させることができる。
なお、ここでオン期間Ton1は、指令値V1に基づいて定まる期間であり、オン期間Ton2は、指令値V2に基づいて定まる期間である。指令値出力回路81は、演算回路100、及び乗算回路101を含んで構成される。また、指令値V2は、「第2指令値」に相当し、指令値出力回路81は、「第2指令値出力回路」に相当する。
演算回路100は、導通率Cを示す値Cvの逆数(1/Cv)を演算する回路である。したがって、本実施形態では、導通率Cが高くなると、逆数は小さくなる。
乗算回路101は、演算された逆数(1/Cv)と、指令値V1とを乗算し、指令値V2(=V1×(1/Cv))を出力する。
<<<デジタル回路43bの動作>>>
ところで、図9のデジタル回路43bでは、NMOSトランジスタ26がオンしたタイミングtaの後、期間Tx経過後にインダクタ電流ILがゼロとなる場合と、期間Tx経過前にインダクタ電流ILがゼロとなる場合がある。期間Tx経過後にインダクタ電流ILがゼロとなる場合は、AC-DCコンバータ10がいわゆる臨界モードで動作している状態である。一方、期間Tx経過前にインダクタ電流ILがゼロとなる場合は、AC-DCコンバータ10のスイッチング周波数が制限されているモードで動作している状態である。
本実施形態の、デジタル回路43bは、インダクタ電流ILがゼロとなるタイミングに基づいて、異なる2つのモード(臨界モード、周波数制限モード)で動作する。このため、ここでは、夫々の動作モードについて説明する。
==期間Tx経過後にインダクタ電流ILがゼロとなる場合==
例えば、図11に示すインダクタ電流ILは、NMOSトランジスタ26がオンとなる時刻t30から、期間Txが経過した後の時刻t31にインダクタ電流ILがゼロとなる。このような臨界モードの場合、図9のAND回路は、信号Vc1がHレベルとなるタイミングで信号VaをHレベルとする。そして、信号VaがHレベルとなると、信号Vq1及び駆動信号VdrもHレベルになる。
この結果、RSフリップフロップ90には、信号Vc1がHレベルとなった直後のタイミングで、Hレベルの駆動信号Vdrが入力されることになる。したがって、RSフリップフロップ90は、ほぼHレベルの信号Vq2を出力することになるため、導通率Cを示す値Cvは、ほぼ1となる。
そして、このような場合、指令値出力回路81から出力される指令値V2は、ほぼ指令値V1となる。したがって、臨界モードで動作している場合、図9の補正回路71は、指令値V1を、ほぼそのまま出力し、AND回路67は、信号Vc1を、信号Vaとして出力する。この結果、デジタル回路43bは、実質的に、図3に示すデジタル回路43aと同様に動作することになる。
==期間Tx経過前にインダクタ電流ILがゼロとなる場合==
例えば、図8の実線で示すインダクタ電流ILは、NMOSトランジスタ26がオンとなる時刻t20から、期間Txが経過する前の時刻t40にインダクタ電流ILがゼロとなる。このような周波数制限モードの場合、図9のAND回路は、信号VtがHレベルとなるタイミングで信号VaをHレベルとする。
また、この場合、補正回路71は、導通率Cを示す値Cvの逆数を指令値V1に乗算し、指令値V2(=V1/Cv)として出力する。そして、本実施形態では、導通率Cは、スイッチング周期毎に更新される。この結果、デジタル回路43bでは、式(9)が繰り返し実行されることになるため、導通率C(値Cv)は収束し、周波数制限モードにおけるインダクタ電流ILの平均値は、臨界モードにおけるインダクタ電流ILの平均値となる。したがって、本実施形態では、周波数制限がされている場合であっても、インダクタ電流ILの平均値が小さくなることを防ぐことができるため、力率が改善される。
<<<シミュレーション結果>>>
図12は、デジタル回路43において、周波数制限と、指令値の補正との2つ条件を変更した際のAC-DCコンバータ10の主要な波形を示す図である。ここで、1列目の「周波数制限なし」は、デジタル回路43として、図3のデジタル回路43aを用いた場合の結果である。なお、1行目の図は、インダクタ電流ILの波形であり、2行目の図は、図1に示す商用電源からの入力電流Iinの波形である。さらに、3行目の図は、指令値V1の波形である。「周波数制限なし」の場合、入力電流Iinの全高調波歪(THD:Total Harmonic Distortion)は、13.5%となり、力率も比較的良好である。
2列目の「周波数制限あり」は、図9のデジタル回路43bから、補正回路71を除く構成を含む回路(不図示)を用いた結果である。なお、この場合、電圧調整回路62からの指令値V1は、比較回路64に入力される。「周波数制限あり」の場合、入力電流Iinの全高調波歪は、32.1%となり、力率も非常に悪化してしまう。
3列目の「周波数制限及び補正あり」は、デジタル回路43として、図9のデジタル回路43bを用いた場合の結果である。このの場合、入力電流Iinの全高調波歪は、8.8%となり、力率は非常に良好である。なお、「周波数制限及び補正あり」では、入力電圧Vrecの低位相角の付近において、「周波数制限なし」の場合よりもスイッチング周波数が低下している。これにより、NMOSトランジスタ26の寄生容量から流れ出る電流の影響等が小さくなったため、「周波数制限なし」の場合より、全高調波歪及び力率が改善している。
===他の実施形態===
<<指令値出力回路について>>
図13は、補正回路71における指令値出力回路81の他の実施形態の一例を示す図である。指令値出力回路81は、指令値V1を、値Cbで除算する除算回路であっても良い。このような回路を用いた場合であっても、本実施形態と同様に力率を改善することができる。
また、演算回路100として、値Cvの逆数を演算する回路が用いられたが、値Cvが大きくなると、小さくなる補正量で指令値V1を補正できる回路が用いられれば良い。例えば、演算回路100として、所定の定数からCvを減算する減算回路を用いても良い。このような回路を用いた場合であっても、本実施形態と同様に力率を改善することができる。
<<補正回路の他の形態>>
図14は、補正回路の他の実施形態の一例を示す図である。補正回路75は、図9の補正回路71の代わりに用いられる回路である。詳細は後述するが、補正回路75では、数サイクル分の導通率Cの平均値でなく、1サイクル毎の導通率Cを示す値Cv(1)が計算される。その後、補正回路75では、値Cv(1)の逆数が平均化されることにより、指令値V2が求められる。
このように、1サイクル毎の導通率Cv(1)に対し、平均化処理が実行されることにより、上述した式(9)、(10)で説明した場合と同様に、オン期間Ton2は収束することになる。補正回路75は、出力回路200、及び指令値出力回路201を含んで構成される。
<出力回路200>
出力回路200は、1サイクル毎(つまり、スイッチング周期毎)の導通率Cを示す値Cv(1)を出力する回路であり、出力回路200は、RSフリップフロップ300、カウンタ301、及び演算回路302を含んで構成される。
RSフリップフロップ300は、図10のRSフリップフロップ90と同様に、スイッチング周期のうち、インダクタ電流ILが流れている期間(ゼロ以上の期間)を計測する回路である。具体的には、RSフリップフロップ300は、インダクタ電流ILが流れている期間に、Hレベルの信号Vq2を出力する。
カウンタ301は、Hレベルの信号Vq2に基づいて、インダクタ電流ILが流れている期間(ゼロ以上の期間)を計時するタイムカウンタである。なお、カウンタ301は、1サイクル毎に、インダクタ電流ILが流れている期間(以下、期間Tcとする)を計時する。なお、カウンタ301は、「第2計時回路」に相当する。
演算回路302は、1サイクル毎に計時される期間Tcと、スイッチング周期に相当する期間Txとに基づいて、1サイクル毎の導通率を示す値Cv(1)を演算する。なお、Cv(1)は、Tc/Txであり、TcをTxで除算することにより求められる。また、演算回路302は、「第1演算回路」に相当する。
<指令値出力回路201>
指令値出力回路201は、1サイクル毎の値Cv(1)を用いて指令値V1を補正し、指令値V2を出力する回路である。指令値出力回路201は、演算回路310、乗算回路311、及び平均化回路312を含んで構成される。
演算回路310は、1サイクル毎の値Cv(1)の逆数を演算する回路である。演算回路310は、「第2演算回路」に相当する。
乗算回路311は、演算回路310から出力される、値Cv(1)の逆数と、指令値V1とを乗算し、乗算結果(V1/Cv(1))を出力する。なお、乗算回路311の乗算結果は、スイッチング周期毎(サイクル毎)に出力される。
平均化回路312は、数サイクル分(少なくとも、2サイクル以上)の乗算結果を平均化し、指令値V2として出力する回路である。したがって、上述した式(9)、(10)等で説明したように、補正回路75を用いた場合も、補正回路71と同様に、オン期間Ton2を所望の期間に収束させることができる。この結果、補正回路75を用いる場合であっても、AC-DCコンバータ10における力率を改善することができる。なお、平均化回路312は、一般的なデジタル演算回路で実現されるが、例えば、低域通過フィルタであっても良い。
<<補正回路75における指令値出力回路の他の実施形態>>
図15は、補正回路75に用いられる指令値出力回路の他の実施形態の一例を示す図である。指令値出力回路202は、指令値出力回路201の代わりに用いられる回路であって、除算回路320、及び平均化回路321を含んで構成される。
除算回路320は、指令値V1を、演算回路310から出力される値Cv(1)で除算する回路である。このため、除算回路320は、1サイクル毎に、除算結果(V1/Cv(1))を出力する。
平均化回路321は、平均化回路312と同様に、数サイクル分(少なくとも、2サイクル以上)の除算結果を平均化し、指令値V2として出力する。このような指令値出力回路202を補正回路75に用いた場合であっても、AC-DCコンバータ10における力率を改善することができる。
<<補正回路75における指令値出力回路の他の実施形態>>
図16は、補正回路75に用いられる指令値出力回路の他の実施形態の一例を示す図である。指令値出力回路203は、指令値出力回路201の代わりに用いられる回路であって、演算回路330、平均化回路331、及び乗算回路332を含んで構成される。
演算回路330は、1サイクル毎の値Cv(1)の逆数を演算する回路である。演算回路330は、「第3演算回路」に相当する。
平均化回路321は、数サイクル分(少なくとも、2サイクル以上)の値Cv(1)の逆数を平均化し、1/Cvとして出力する。
乗算回路332は、平均化回路321からの出力と、指令値V1とを乗算し、指令値V2として出力する。このような指令値出力回路203を補正回路75に用いた場合であっても、AC-DCコンバータ10における力率を改善することができる。
===まとめ===
以上、本実施形態のAC-DCコンバータ10について説明した。力率改善IC25のデジタル回路43bは、スイッチング周波数が制限された際に、指令値V1を補正し、オン期間を長くすることができる。したがって、デジタル回路43bを用いる力率改善IC25は、AC-DCコンバータ10の力率を改善することが可能である。
また、補正回路71は、導通率Cを示す値Cvを出力する出力回路80と、値Cvが大きくなると、小さくなる補正量(1/Cv)で指令値V1を補正する指令値出力回路81と、を含む(例えば、図10)。この結果、例えば、式(9)~(12)で説明したように、、指令値V2は、所望の値に収束するため、周波数制限されている場合であっても、インダクタ電流ILを増加させることができる。
また、平均化回路91は、導通比Cの基となる信号Vq2を積分することにより、導通比Cを示す値Cvを出力する。この結果、導通比Cを正確に反映した値Cvを得ることができる。
また、導通比Cを求める際には、例えば、スイッチング周期と、インダクタ電流ILが流れる期間とをカウントするカウンタを用いても良い。しかしながら、本実施形態では、駆動信号VdrがHレベルとなるタイミングtaと、インダクタ電流ILがゼロとなるタイミングtbと、信号Vq2を変化させるRSフリップフロップ90を用いている。したがって、本実施形態では、シンプルな構成で、導通比Cを検出できる。
また、指令値出力回路81は、指令値V1を補正する回路として、値Cvの逆数を演算する演算回路100と、逆数を指令値V1に乗算する乗算回路101とを用いている。このような回路を用いることにより、周波数制限された際のオン期間を収束させることができる。
また、指令値出力回路81としては、例えば、図13に示すように、除算回路を用いることができる。このような回路を用いた場合であっても、力率を改善できる。
また、例えば、補正回路71の代わりに、図14に示す補正回路75を用いても、本実施形態と同様に、力率を改善することができる。
また、補正回路75では、1サイクル毎の値Cv(1)が演算される。そして、平均化回路312は、1サイクル毎の値Cv(1)と、指令値V1との乗算結果を平均化する。このような構成であっても、、本実施形態と同様に力率を改善することができる。
また、補正回路75では、乗算回路311を用いる指令値出力回路201を用いることとしたが、これに限られず、図15に示すように、除算回路320を含む指令値出力回路202を用いても良い。
また、指令値出力回路201では、乗算結果が平均化されることとしたがこれに限られない。例えば、図16に示す指令値出力回路203では、1サイクル毎の値Cv(1)の逆数を、平均化回路331は平均化する。そして、乗算回路332は、平均化回路331からの出力と、指令値V1との乗算結果を指令値V2として出力する。このような構成であっても、本実施形態と同様の効果を得ることができる。
また、力率改善IC25には、電圧VLをデジタル値に変換するADコンバータ41と、帰還電圧Vfbをデジタル値に変換するADコンバータ42と、が設けられている。なお、本実施形態では、力率改善IC25の主要な部分にデジタル回路43が用いられたが、同様の機能を有するアナログ回路で実現しても良い。そのような場合であっても、本実施形態と同様に力率を改善することができる。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
10 AC-DCコンバータ
11 負荷
20 全波整流回路
21,22 コンデンサ
23 インダクタ
24 ダイオード
25 力率改善IC
26 NMOSトランジスタ
30~32 抵抗
40 レベルシフト回路
41,42 ADコンバータ
43 デジタル回路
44 バッファ回路
60,64 比較回路
61 減算回路
62 電圧調整回路
63 カウンタ
65,90,300 RSフリップフロップ
66 遅延回路
67 AND回路
70,301 カウンタ
71 補正回路
72 駆動信号出力回路
80 出力回路
81 指令値出力回路
91,312,321 平均化回路
100,302,310,330 演算回路
101,311,332 乗算回路
320 除算回路

Claims (12)

  1. 交流電圧に応じた電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御するスイッチング制御回路であって、
    前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた第1指令値を出力する第1指令値出力回路と、
    前記第1指令値を補正して、第2指令値として出力する補正回路と、
    前記トランジスタをオンする第1タイミングから第1期間を計時する第1計時回路と、
    前記インダクタ電流が所定値となり、かつ前記第1タイミングから前記第1期間が経過すると、前記トランジスタをオンするための駆動信号を出力し、前記第2指令値に基づいて、前記トランジスタをオフするための前記駆動信号を出力する駆動信号出力回路と、
    を備え、
    前記補正回路は、
    前記インダクタ電流が前記所定値となった後に、前記第1タイミングから前記第1期間が経過した場合、前記トランジスタのオン期間が長くなるよう、前記第1指令値を補正する、
    スイッチング制御回路。
  2. 請求項1に記載のスイッチング制御回路であって、
    前記補正回路は、
    前記第1期間のうち、前記インダクタ電流が流れている第2期間の割合に応じた値を出力する出力回路と、
    前記割合が大きくなると小さくなる補正量で前記第1指令値を補正し、前記第2指令値として出力する第2指令値出力回路と、
    を含む、
    スイッチング制御回路。
  3. 請求項2に記載のスイッチング制御回路であって、
    前記出力回路は、
    前記第1タイミングから前記インダクタ電流が前記所定値となる第2タイミングまでに第1レベルとなり、前記第2タイミングから前記第1タイミングまでに第2レベルとなる信号を出力する信号出力回路と、
    前記信号を平均化し、前記値として出力する平均化回路と、
    を含む、
    スイッチング制御回路。
  4. 請求項3に記載のスイッチング制御回路であって、
    前記信号出力回路は、
    前記第1タイミングに基づいて、前記第1レベルの前記信号を出力し、前記第2タイミングに基づいて、前記第2レベルとなる前記信号を出力するフリップフロップである、
    スイッチング制御回路。
  5. 請求項3または請求項4に記載のスイッチング制御回路であって、
    前記第2指令値出力回路は、
    前記値の逆数を演算する演算回路と、
    前記演算回路の演算結果と、前記第1指令値とを乗算する乗算回路と、
    を含む、
    スイッチング制御回路。
  6. 請求項3または請求項4に記載のスイッチング制御回路であって、
    前記第2指令値出力回路は、
    前記第1指令値から前記値を除算する除算回路である、
    スイッチング制御回路。
  7. 請求項2に記載のスイッチング制御回路であって、
    前記出力回路は、
    前記第2期間を計時する第2計時回路と、
    前記第2計時回路で計時された前記第2期間と、前記第1期間とに基づいて、スイッチング周期毎に前記値を演算する第1演算回路と、
    を含む、
    スイッチング制御回路。
  8. 請求項7に記載のスイッチング制御回路であって、
    前記第2指令値出力回路は、
    前記値の逆数を演算する第2演算回路と、
    前記第2演算回路の演算結果と、前記第1指令値とを乗算する乗算回路と、
    前記乗算回路の出力を平均化する平均化回路と、
    を含む、
    スイッチング制御回路。
  9. 請求項7に記載のスイッチング制御回路であって、
    前記第2指令値出力回路は、
    前記第1指令値から前記値を除算する除算回路と、
    前記除算回路の出力を平均化する平均化回路と、
    を含む、
    スイッチング制御回路。
  10. 請求項7に記載のスイッチング制御回路であって、
    前記第2指令値出力回路は、
    前記値の逆数を演算する第3演算回路と、
    前記第3演算回路の演算結果を平均化する平均化回路と、
    前記平均化回路の出力と、前記第1指令値とを乗算する乗算回路と、
    を含む、
    スイッチング制御回路。
  11. 請求項1~10の何れか一項に記載のスイッチング制御回路であって、
    前記帰還電圧をデジタル値に変換する第1ADコンバータと、
    前記インダクタ電流に応じた電圧をデジタル値に変換する第2ADコンバータと、
    を含む、
    スイッチング制御回路。
  12. 交流電圧から目的レベルの出力電圧を生成する電源回路であって、
    前記交流電圧に応じた電圧が印加されるインダクタと、
    前記インダクタに流れるインダクタ電流を制御するトランジスタと、
    前記トランジスタのスイッチングを制御するスイッチング制御回路と、を備え、
    前記スイッチング制御回路は、
    前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた第1指令値を出力する第1指令値出力回路と、
    前記第1指令値を補正して、第2指令値として出力する補正回路と、
    前記トランジスタをオンする第1タイミングから第1期間を計時する第1計時回路と、
    前記インダクタ電流が所定値となり、かつ前記第1タイミングから前記第1期間が経過すると、前記トランジスタをオンするための駆動信号を出力し、前記第2指令値に基づいて、前記トランジスタをオフするための前記駆動信号を出力する駆動信号出力回路と、
    を含み、
    前記補正回路は、
    前記インダクタ電流が前記所定値となった後に、前記第1タイミングから前記第1期間が経過した場合、前記トランジスタがオンとなるオン期間が長くなるよう、前記第1指令値を補正する、
    電源回路。
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