JP2023035739A - 半導体装置 - Google Patents

Abstract

【課題】故障種別に基づいて、ロックステップ動作で処理を継続させるか、または、故障したＣＰＵを停止して正常なＣＰＵのみで処理を継続させるか、を切り替えることが可能な技術を提供することにある。【解決手段】半導体装置は、ロックステップ動作をするＣＰＵの一方が故障した場合に、その故障種別がＳＷ故障であるならば、正常動作しているＣＰＵのＳＲおよびＧＲが保持している情報を、ＳＷ故障したＣＰＵに複写し、ロックステップ動作を停止する事無く処理を継続する。一方、その故障種別がＨＷ故障であるならば、故障したＣＰＵを停止して、正常なＣＰＵのみで処理を継続する。【選択図】図３

Description

本開示は、半導体装置に関し、例えば、複数のＣＰＵコアに同じ処理を並列して実行させるロックステップ動作を行う半導体装置に適用して有効な技術である。

半導体装置として、高信頼性の要求される車載用のプロセッサがある。車載用のプロセッサでは、高信頼化技術として、２つのＣＰＵ（Central Processing Unit）コアを同一サイクルで動作させ、かつ、２つのＣＰＵコアに同一の処理を実行させるロックステップ動作を採用する場合がある。ロックステップ動作する半導体装置の提案として、たとえば、特開2016-35626号公報がある。

特開2016-35626号公報は、「半導体装置は、ロックステップ動作を行う第１のＣＰＵコア１１及び第２のＣＰＵコア１２を含む演算部１０を有し、第１のＣＰＵコア１１及び第２のＣＰＵコア１２のそれぞれが内部の論理回路の故障を診断し、シーケンス制御回路１６が当該診断結果に基づき演算部において共有リソースにデータを出力するＣＰＵコアを切り替える。」技術を開示している。

特開2016-35626号公報

特開2016-35626号公報に記載の半導体装置は、ロックステップ動作する２つのＣＰＵコアの一方が故障した場合に、故障したＣＰＵを停止し、正常なＣＰＵのみで処理を継続する。つまり、故障種別（ハードウエア（ＨＷ）故障やソフトウエア（ＳＷ）故障）の区別なく、故障を検出したＣＰＵコアを停止するため、ロックステップ動作を継続する事が出来ず、信頼性を向上させることが出来ないという問題があることが分かった。

本開示の課題は、故障種別に基づいて、ロックステップ動作で処理を継続させるか、または、故障したＣＰＵを停止して正常なＣＰＵのみで処理を継続させるか、を切り替えることが可能な技術を提供することにある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

一実施の形態による半導体装置は、
ロックステップ動作を行う第１のＣＰＵ及び第２のＣＰＵを含む演算部と、
シーケンス制御回路と、を有し、
前記第１のＣＰＵ及び前記第２のＣＰＵのそれぞれは、
システムレジスタ（ＳＲ）および汎用レジスタ（ＧＲ）と、
対応するＣＰＵが正しく動作している事をチェックするレプリカ診断回路と、
前記ＳＲおよび前記ＧＲの保持情報を入力する入力ポートと、
前記ＳＲおよび前記ＧＲの保持情報を出力する出力ポートと、
故障種別を判定する自己診断回路と、を有し、
前記演算部は、ロックステップ動作において比較動作を行うロックステップ制御回路を含み、
前記シーケンス制御回路は、
前記レプリカ診断回路からの情報で故障ＣＰＵを判定し、ロールバック処理を行う故障ＣＰＵ判定回路と、
前記自己診断回路からの情報で故障種別を判定するソフトウエア（ＳＷ）故障判定回路と、
正常に動作する正常ＣＰＵの前記ＳＲおよび前記ＧＲの保持情報を故障した故障ＣＰＵの前記ＳＲおよび前記ＧＲへ複写するシフト制御回路と、
ロックステップ処理の再開を制御するＬＳ再開制御回路と、を含み、
前記シーケンス制御回路は、前記ＳＷ故障判定回路が前記故障ＣＰＵの故障種別をＳＷ故障と判断した場合、前記第１のＣＰＵおよび前記第２のＣＰＵの一方である前記正常ＣＰＵの前記ＳＲおよび前記ＧＲの保持情報を、前記第１のＣＰＵおよび前記第２のＣＰＵの他方の前記ＳＷ故障と判断された前記故障ＣＰＵの前記ＳＲおよび前記ＧＲへ複写して、ロックステップ動作による処理を継続させる。

上記一実施の形態に係る半導体装置によれば、ロックステップ動作をするＣＰＵの一方が故障した場合に、その故障がＳＷ故障であるならば、正常動作しているＣＰＵのＳＲおよびＧＲが保持している情報を、ＳＷ故障したＣＰＵに複写する事で、ロックステップ動作を停止する事無く処理を継続する事が出来る。これにより、半導体装置の信頼性向上を実現する。

図１は、実施の形態に係る半導体装置の制御方法を示すフロー図である。 図２は、実施例１に係る半導体装置のチップ全体を示すブロック図である。 図３は、図２のＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。 図４は、図３のＣＰＵブロックおよびシーケンス制御回路の動作を説明する図である。 図５は、ＳＲやＧＲの構成例および複写動作を説明する図である。 図６は、ロックステップ比較の不感期間を説明する図である。 図７は、実施例２に係るＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。 図８は、実施例２に係るＳＲやＧＲの構成例を示す図である。 図９は、図８のＳＲやＧＲの複写動作を説明する図である。 図１０は、実施例３に係るＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。 図１１は、図１０のＣＰＵブロックおよびシーケンス制御回路の動作を説明する図である。 図１２は、図１０のＳＲやＧＲの構成例および複写動作を説明する図である。 図１３は、実施例４に係るＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。 図１４は、図１３のＣＰＵブロックおよびシーケンス制御回路の動作を説明する図である。 図１５は、実施例４に係るＳＲとＧＲの構成例および複写動作を説明する図である。 図１６は、実施例５に係る２つのＣＰＵコアブロックの構成例とシーケンス制御回路の構成例とを説明する図である。 図１７は、実施例８に係るロックステップ処理再開制御の動作を示す図である。 図１８は、実施例９に係るインターコネクトの構成例を示す図である。 図１９は、実施例９に係るインターコネクトブロックの構成例とシーケンス制御回路の構成例とを説明する図である。 図２０は、図１９のインターコネクトブロックおよびシーケンス制御回路の動作を説明する図である。 図２１は、実施例１０に係るＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。 図２２は、図２１のＣＰＵブロックの構成例とシーケンス制御回路の構成例との動作を説明する図である。 図２３は、ＳＲやＧＲの構成例および複写動作を説明する図である。

以下、実施形態、および、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

ます最初に、故障の種類などについて説明する。

半導体装置の故障には、代表的に、ハードウエア（ＨＷ）故障と、ソフトウエア（ＳＷ）故障とがある。ＨＷ故障は、回路自体の損傷など致命的なダメージが原因で発生する。ＳＷ故障は、半導体装置やメモリ装置などが何らかの原因（例えば、ノイズや宇宙線など）で一時的に誤動作する。ＳＷ故障では、半導体装置の回路自体に損傷はないため、再起動（または、リセット）やデータ修復（ＥＣＣ（Error-correcting code、エラー訂正）：ＳＥＣ（シングル エラー訂正)）で正常状態に戻る。

これまでは、ＨＷ故障に比べて、ＳＷ故障の発生確率は低かった。半導体装置のサイズが比較的大きく、電源電圧が高く、動作周波数が低かったことが要因である。また、多少のノイズで誤動作する確率が低かった。

次に、車載半導体装置に於ける故障について説明する。

近年、車載半導体装置に求められる機能（ＡＩ（artificial intelligence）／機械学習など）が高まり、車載半導体装置の小型化かつ高性能化が進んでいる。ここで、小型化とは、半導体装置の製造技術の微細化、半導体装置の電源電圧の低下などである。高性能化とは、半導体装置の動作周波数の向上、半導体装置の回路の複雑化などである。今後、自動運転など人命に関わる技術が車載半導体装置に取り入れられることは確実な中、車載半導体装置に求められる安全性のレベルがより高まる事に対する備えとして、ＳＷ故障の影響は無視できないものとなっている。

図１は、実施の形態に係る半導体装置の制御方法を示すフロー図である。図１に示すように、半導体装置の制御方法は、ロックステップ動作を行う第１のＣＰＵコア（以下、ＣＰＵ１という）及び第２のＣＰＵコア（以下、ＣＰＵ２という）を含む演算部において、エラーが発生した場合の制御方法である。

ステップＳ１：ロックステップ動作を行うＣＰＵ１及びＣＰＵ２において、演算エラーが発生する。

ステップＳ２：演算エラーの原因がＣＰＵ１の故障か、ＣＰＵ２の故障か否かを判断する。演算エラーの原因がＣＰＵ２の故障では無く、ＣＰＵ１の故障である場合（Ｙｅｓ）、ステップＳ３へ遷移する。演算エラーの原因がＣＰＵ１の故障では無く、ＣＰＵ２の故障である場合（Ｎｏ）、ステップＳ４へ遷移する。

ステップＳ３：演算エラーの原因がＣＰＵ１のＨＷ故障か、ＣＰＵ１のＳＷ故障か否かを判断する。演算エラーの原因がＣＰＵ１のＳＷ故障では無く、ＣＰＵ１のＨＷ故障である場合（Ｙｅｓ）、ステップＳ５へ遷移する。演算エラーの原因がＣＰＵ１のＨＷ故障では無く、ＣＰＵ１のＳＷ故障である場合（Ｎｏ）、ステップＳ６へ遷移する。

ステップＳ４：演算エラーの原因がＣＰＵ２のＨＷ故障か、ＣＰＵ２のＳＷ故障か否かを判断する。演算エラーの原因がＣＰＵ２のＳＷ故障では無く、ＣＰＵ２のＨＷ故障である場合（Ｙｅｓ）、ステップＳ７へ遷移する。演算エラーの原因がＣＰＵ２のＨＷ故障では無く、ＣＰＵ２のＳＷ故障である場合（Ｎｏ）、ステップＳ８へ遷移する。

ステップＳ５：ＣＰＵ１がＨＷ故障であるため、ＣＰＵ１を無効化する（非動作状態とする）。その後、ステップＳ９へ遷移する。

ステップＳ６：ＣＰＵ１がＳＷ故障であるため、ＣＰＵ２の汎用レジスタの値およびシステムレジスタの値をＣＰＵ１の汎用レジスタおよびシステムレジスタへ複写する。これにより、ＣＰＵ１とＣＰＵ２とをロックステップ動作させるための準備が完了する。その後、ステップＳ１１へ遷移する。ここで、汎用レジスタの値およびシステムレジスタの値は、ＣＰＵコア内部に保持しているコンテンツ情報と見なすことができる。

ステップＳ７：ＣＰＵ２がＨＷ故障であるため、ＣＰＵ２を無効化する（非動作状態とする）。その後、ステップＳ９へ遷移する。

ステップＳ８：ＣＰＵ２がＳＷ故障であるため、ＣＰＵ１の汎用レジスタの値およびシステムレジスタの値をＣＰＵ２の汎用レジスタおよびシステムレジスタへ複写する。これにより、ＣＰＵ１とＣＰＵ２とをロックステップ動作させるための準備が完了する。その後、ステップＳ１１へ遷移する。

ステップＳ９：ロールバック復旧処理が実施される。その後、ステップＳ１０へ遷移する。

ステップＳ１０：ＨＷ故障したＣＰＵ（ＣＰＵ１又はＣＰＵ２）を停止して、正常なシングルＣＰＵ（ＣＰＵ２又はＣＰＵ１）のみで処理を継続する。

ステップＳ１１：ロールバック復旧処理が実施される。その後、ステップＳ１２へ遷移する。

ステップＳ１２：ＣＰＵ１とＣＰＵ２とをロックステップ動作させて、処理を継続する。

これにより、ロックステップ動作をするＣＰＵ１とＣＰＵ２の一方が故障した場合に、その故障がＳＷ故障（復旧可能）であるならば、正常動作しているＣＰＵコア（ＣＰＵ１、又は、ＣＰＵ２）が保持しているコンテンツ情報（汎用レジスタの値およびシステムレジスタの値）をＳＷ故障したＣＰＵコア（ＣＰＵ２、又は、ＣＰＵ１）の汎用レジスタおよびシステムレジスタに複写する。これにより、ロックステップ動作を停止する事無く、処理を継続する事が出来る。これにより、半導体装置の信頼性を向上することができる。

以下、図１の半導体装置の制御方法を実施可能な半導体装置の構成例（実施例１～８）について、図面を用いて説明する。なお、実施例１～８、１０の説明において、”故障ＣＰＵ”とは、特に説明がない場合は、ＨＷ故障したＣＰＵではなく、ＳＷ故障のＣＰＵを示すものとする。

図２は、実施例１に係る半導体装置のチップ全体を示すブロック図である。半導体装置１は、単結晶シリコンのような半導体チップに公知のＣＭＯＳ製造方法により形成された車載用のデータプロセッサである。また、半導体装置１は、複数のＣＰＵコアに同じ処理を並列して実行させるロックステップ動作を行うことができるように構成されている。

図１に示すように、半導体装置１は、ＣＰＵブロック１ＣＢ１と、ＣＰＵブロック２ＣＢ２と、シーケンス制御回路ＳＥと、メモリブロックＭＢと、周辺ＩＰブロックＰＥと、バス１ＢＵ１と、バス２ＢＵ２と、クロックリセット生成回路ＣＲＧと、を含む。ＣＰＵブロック１ＣＢ１およびＣＰＵブロック２ＣＢ２のおのおのは、演算部である。

ＣＰＵブロック１ＣＢ１とＣＰＵブロック２ＣＢ２のおのおのは、例えば、第１のＣＰＵコア（以下、ＣＰＵ１という）、第２のＣＰＵコア（以下、ＣＰＵ２という）、ＣＰＵ１とＣＰＵ２のロックステップ動作を制御するロックステップ制御回路（ＬＳ回路）ＬＳＣ、ＣＰＵ共有資源ＣＲ等を有する。ＣＰＵ共有資源ＣＲは、例えば、割り込み制御回路ＩＮＴＣやデバッグ制御回路ＤＢＧなどを含む。ＣＰＵブロック１ＣＢ１およびＣＰＵブロック２ＣＢ２のそれぞれは、バス１ＢＵ１およびバス２ＢＵ２に接続されている。ロックステップ制御回路ＬＳＣは、ＣＰＵ１の演算結果とＣＰＵ２の演算結果とを比較する比較回路を有する。ロックステップ制御回路ＬＳＣは、ＣＰＵ１の演算結果とＣＰＵ２の演算結果とが一致する場合、ＣＰＵ１とＣＰＵ２とに故障がないとしてロックステップ動作を継続させる制御を行う。一方、ロックステップ制御回路ＬＳＣは、ＣＰＵ１の演算結果とＣＰＵ２の演算結果とが一致しない場合（不一致の場合）、ＣＰＵ１又はＣＰＵ２に故障があるとしてロックステップ動作を停止させる制御を行う。

メモリブロックＭＢは、バス１ＢＵ１に接続され、複数のメモリ装置やメモリ制御回路を含む。複数のメモリ装置やメモリ制御回路は、例えば、命令キャッシュ（Ｉｎｓｔ． Ｃａｃｈｅ）、データキャッシュ（Ｄａｔａ Ｃａｃｈｅ）、ブートメモリ（Ｂｏｏｔ ＲＯＭ：Read only memory）、ワークメモリ（ｗｏｒｋ ＲＡＭ：random access memory)、ダイナミックメモリアクセスコントローラ（ＤＭＡＣ）などを含む。

周辺ＩＰブロックＰＥは、バス２ＢＵ２に接続され、複数の周辺回路を含む。複数の周辺回路は、例えば、割り込み制御回路（ＩＮＴＣ：Interrupt Controller）、シリアル通信回路（ＵＡＲＴ：Universal Asynchronous Receiver/Transmitter）、ＣＡＮ（Controller Area Network）コントローラ（ＣＡＮ）、アナログ・デジタル変換回路（ＡＤＣ）、デジタル・アナログ変換回路（ＤＡＣ）、ウッチドックタイマ（ＷＤＴ）、複数のタイマー回路（Ｔｉｍｅｒ）、汎用入出力回路（ＧＰＩＯ：General-purpose input/output）などを含む。図２に示されるメモリブロックや周辺ＩＰブロックの各回路の動作や機能は、よく知られているので、詳細な説明を省略する。

図３は、図２のＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。図３には、ＣＰＵコアブロックと、シーケンス制御回路と、クロックリセット制御回路とが描かれている。

ＣＰＵコアブロックＣＢは、図２のＣＰＵブロック１ＣＢ１又はＣＰＵブロック２ＣＢ２に対応し、第１のＣＰＵコア（以下、ＣＰＵ１）と、第２のＣＰＵコア（以下、ＣＰＵ２）と、ロックステップ制御ブロックＬＳＣ（図２のＬＳ回路ＬＳＣに対応する。）と、を含む。ＣＰＵ１とＣＰＵ２のおのおのは、システムレジスタ（以下、ＳＲという）と汎用レジスタ（以下、ＧＲという）とを有する。ＧＲの値およびＳＲの値は、ＣＰＵコア（ＣＰＵ１、又は、ＣＰＵ２）が保持しているコンテンツ情報と見なすことができる。ロックステップ制御ブロックＬＳＣは、ロックステップ動作においてロックステップ比較動作を実施する回路である。

シーケンス制御回路ＳＥは、ＳＲとＧＲの保持情報を複写するときに利用される。クロックリセット生成回路ＣＲＧは、クロック信号の生成およびリセット信号の生成を行う。

ＣＰＵ１とＣＰＵ２のおのおのは、対応するＣＰＵコアが正しく動作している事をチェックするレプリカ診断回路ＲＤＩと、ＳＲおよびＧＲの保持情報を入出力するシリアル入力ポート(ＳＩ)とシリアル出力ポート(ＳＯ)と、故障種別を判定する自己診断回路ＳＤＩと、を含む。

シーケンス制御回路ＳＥは、レプリカ診断回路ＲＤＩからの情報で故障ＣＰＵを判定し、ロールバック処理を行う故障ＣＰＵ判定回路３０と、自己診断回路ＳＤＩからの情報で故障種別を判定するＳＷ故障判定回路３１と、ＳＲおよびＧＲの保持情報を正常ＣＰＵから故障ＣＰＵへ複写するシフト制御回路３２と、ロックステップ（ＬＳ）処理の再開のタイミングを制御するＬＳ再開制御回路３３と、クロックの停止および再開を制御するクロック制御回路３４と、を含む。ここでは、正常ＣＰＵとは正常動作しているＣＰＵコアを意味しており、故障ＣＰＵとはＳＷ故障したＣＰＵコアを意味している。

図４は、図３のＣＰＵブロックおよびシーケンス制御回路の動作を説明する図である。

ロックステップ処理実行中の第１のＣＰＵ（ＣＰＵ１）および第２のＣＰＵ（ＣＰＵ２）がそれぞれ処理１、処理２、処理３を実行するものとする。

各処理１、２、３の実行をレプリカ診断回路ＲＤＩがチェックし、各処理１、２、３毎にＣＰＵ１およびＣＰＵ２の正常動作またはＣＰＵ１およびＣＰＵ２の異常動作を判定する。

ここで、例えば、ＣＰＵ１が処理３を実行した際に、レプリカ診断回路ＲＤＩが異常動作を検知し、シーケンス制御回路ＳＥに通知するものとする。

異常動作が通知されると、シーケンス制御回路ＳＥの内部のクロック制御回路３４がクロックを停止する事で、ＣＰＵ１とＣＰＵ２の動作を停止させる。また、同時に、ロックステップ処理を停止する。

異常動作が通知されると、シーケンス制御回路ＳＥの内部の故障ＣＰＵ判定回路３０が異常動作を通知したＣＰＵを判定し、メモリブロックＭＢ/周辺ＩＰブロックＰＥに対してロールバック処理を実行すると共に、ＳＷ故障判定回路３１に故障ＣＰＵ情報を通知する。

故障ＣＰＵ情報が通知されると、ＳＷ故障判定回路３１は故障ＣＰＵ(ここではＣＰＵ１)の自己診断回路ＲＤＩに対して、診断開始を指示する。

診断開始が指示されると、自己診断回路ＳＤＩは、ＳＷ故障やＨＷ故障の判定のため、機能ブロック毎に予め決められた所定のテストシーケンスを実行する。そして、自己診断回路ＳＤＩはＳＷ故障やＨＷ故障の判定を行い、判定結果をシーケンス制御回路ＳＥに通知する。シーケンス制御回路ＳＥは、診断結果がＳＷ故障であった場合、その結果をシフト制御回路３２に通知する。シーケンス制御回路ＳＥは、診断結果がＨＷ故障であった場合、正常ＣＰＵのみで処理を継続する。

以下、実施例１では、診断結果がＳＷ故障であった場合を想定し、動作説明を行う。

ＳＷ故障が通知されると、ＳＷ故障判定回路３１はシフト制御回路３２に対して判定結果を通知する。ＳＷ故障が通知されると、シフト制御回路３２はシステムレジスタ（ＳＲ）と汎用レジスタ（ＧＲ）に対してシフト制御を開始する。

シフト制御回路３２は、正常ＣＰＵ（ここではＣＰＵ２）のＳＯポートからシステムレジスタ（ＳＲ）と汎用レジスタ（ＧＲ）のそれぞれの保持情報を、読み出す。その後、読み出したコンテンツ情報をＣＰＵ１およびＣＰＵ２の各ＳＩポートからシステムレジスタ（ＳＲ）や汎用レジスタ（ＧＲ）に書き込む。

図５は、ＳＲやＧＲの構成例および複写動作を説明する図である。ここでは、説明を簡単にするために、レジスタ（ＳＲやＧＲ）のビット長の構成を4bitで表現しているが、実際のＳＲやＧＲのビット長は32bitや64bitで構成されている。

ＳＲやＧＲは、通常動作時にレジスタに書き込みを行うライトデータ（ＷＤ）ポートと、通常動作時にレジスタから読み出しを行うリードデータ（ＲＤ）ポートと、シフト制御回路からシフト動作の制御を行うシフトモード（ＳＭ）ポートと、レジスタ情報の複写を行うＳＩポートおよびＳＯポートと、を含む。

シフト制御回路３２はＳＭポートをハイレベル“Ｈ”にする事で、ＳＩポートから入力されるデータをシフトクロックＳＣＫに従って順次各bitにセットする。

図４に示すように、ＳＲやＧＲの複写処理が完了すると、シフト制御回路３２はクロック制御回路３４に対して複写完了を通知する。

複写完了が通知されると、クロック制御回路３４はＣＰＵ１やＣＰＵ２に対してクロックＣＫの供給を開始する。

クロック供給開始後、ロックステップ比較の不感期間（無効な情報が出ている期間）情報を用いて、ＬＳ再開制御回路３３がロックステップ処理を再開する。

ここで、ロックステップ比較の不感期間（無効な情報が出ている期間）を図６に示す。クロック供給再開後の最初の命令（ここでは命令１）がパイプラインのコミットステージ（ＣＭＴ）に到達するまでは、不定期間と定義し、命令１がＣＭＴに到達後にハイレベル“Ｈ”となる信号１００でロックステップ処理の再開のタイミングを制御する。図６において、ＩＦは命令フェッチ、ＩＤは命令デコード、ＥＸは実行、ＭＥＭはメモリアクセス、ＷＢはレジスタ・ライトバックを示す。

実施例１によれば、以下の効果を得ることができる。

１）自己診断回路ＳＤＩを実装する事により、故障と特定されたＣＰＵに対して、故障種別の判別が可能になる。

２）シフト制御回路３２を実装する事により、正常ＣＰＵから故障ＣＰＵへＳＲやＧＲの情報を複写する事が可能になる。

３）ＬＳ再開制御回路３３を実装する事により、疑似エラーを生じずに、ロックステップ制御回路がロックステップ動作の比較動作を再開する事が可能になる。

４）上記の新規機能をシーケンス制御回路ＳＥで制御する事により、ロックステップ処理実行中にＣＰＵの故障が発生した場合、その故障がＳＷ故障（修復可能な故障）であれば、正常ＣＰＵから故障ＣＰＵへＳＲやＧＲの情報を複写する事で、ロックステップ動作を継続したままＣＰＵが実行を再開する事が可能になり、半導体装置の信頼性向上を実現出来る。

５）特許文献１は“ＣＰＵが実行を再開する”という点に於いて実施例１と類似しているものの、正常ＣＰＵ単体でしか実行せず、故障ＣＰＵは停止しており、ロックステップ処理は継続出来ていない。この点に於いて、実施例１に優位性がある。

次に、図７－図９を用いて、実施例２を説明する。

図７は、実施例２に係るＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。実施例２の構成例(図７）が実施例１の構成例（図３）と異なる点は、実施例２の構成例(図７）は、実施例１の構成例（図３）に加えて、第１のＣＰＵ（ＣＰＵ１）と第２のＣＰＵ（ＣＰＵ２）のＳＲやＧＲに、ＳＩの有効データを表す信号ＳＥＮＩと、ＳＯの有効データを表す信号ＳＥＮＯとが設けられている点と、シフト制御回路３２の出力とＳＩとの間の経路上、および、ＳＯとシフト制御回路３２の入力との間の経路上に、１または複数のフリップフロップ回路(Ｆ)が設けられている点である。実施例２のその他の構成及び動作は実施例１の構成及び動作と同じであるので、重複する説明は省略する。

図８は、実施例２に係るＳＲやＧＲの構成例を示す図である。図９は、図８のＳＲやＧＲの複写動作を説明する図である。

図８に示すＳＲやＧＲの構成例では、システムレジスタ（ＳＲ）や汎用レジスタ（ＧＲ）の入出力データ（ＳＩ／ＳＯ）に対して、それぞれの有効性を表す信号ＳＥＮＩおよび信号ＳＥＮＯが対となって入出力される。図９に示すように、ＳＯポートのシリアル出力データは、信号ＳＥＮＯがハイレベル“Ｈ”である期間、有効である事を示す。ＳＩポートのシリアル入力データは、信号ＳＥＮＩがハイレベル“Ｈ”である期間、有効である事を示す。

実施例２によれば、以下の効果を得ることができる。

実施例1では、ＳＯポートから出力されたデータが、同サイクルでＳＩポートに入力される必要がある。その為、ＣＰＵ１とＣＰＵ２の物理的な配置制約（距離が遠いなど）によっては数MHz～十数MHz程度の周波数でしか複写出来ない可能性がある。この問題を解決する為に、ＳＩポートおよびＳＯポートの経路上にフリップフロップ回路(Ｆ)を実装する事で、複写時の周波数を向上させる事が可能になる。

ただし、フリップフロップ回路(Ｆ)によってタイミングが切られてしまう事で、経路上のフリップフロップ回路（Ｆ）が保持している無効なデータとＳＩポートおよびＳＯポートから出力されるＳＲやＧＲの保持情報との区別がつかなくなる。この問題を解決する為に、ＳＩポートおよびＳＯポートのデータそれぞれに対して有効性を表す信号ＳＥＮＩおよび信号ＳＥＮＯを対で転送する事で、正しい(有効な）ＳＲやＧＲの保持情報をレジスタ（ＳＲ、ＧＲ）にセット出来るようになる。

次に、図１０－図１２を用いて、実施例３を説明する。

図１０は、実施例３に係るＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。実施例３の構成例(図１０）が実施例１の構成例（図３）と異なる点は、実施例３の構成例(図１０）に、システムレジスタ（ＳＲ）および汎用レジスタ（ＧＲ）の情報の誤り情報を検出する巡回冗長検査回路（ＣＲＣ回路：（Cyclic Redundancy Check））ＣＲＣが設けられている点である。具体的には、巡回冗長検査回路ＣＲＣが、ＣＰＵ１およびＣＰＵ２のそれぞれに設けられている。第１巡回冗長検査回路ＣＲＣは、ＳＲおよびＧＲの保持情報に対して、誤り検出情報（ここでは、ＣＲＣ－１）を生成し、ＳＲおよびＧＲの情報の最後に誤り検出情報を付加して出力する。第1巡回冗長検査回路ＣＲＣは、ＳＲおよびＧＲの情報と誤り検出情報とで検算を行う機能も有する。また、第２巡回冗長検査回路ＣＲＣＣがシフト制御回路３２に設けられている。第２巡回冗長検査回路ＣＲＣＣは、故障ＣＰＵに入力されるＳＲおよびＧＲの情報と誤り検出情報とで検算を行い、結果をシーケンス制御回路ＳＥに通知する。実施例３のその他の構成は実施例１の構成と同じであるので、重複する説明は省略する。

図１１は、図１０のＣＰＵブロックおよびシーケンス制御回路の動作を説明する図である。図１２は、図１０のＳＲやＧＲの構成例および複写動作を説明する図である。実施例３の基本的な動作は実施例１の動作と同じである。実施例３の動作が実施例1の動作と異なる点は、巡回冗長検査回路ＣＲＣが正常ＣＰＵから出力されるＳＲおよびＧＲの情報に対して、誤り検出情報（ここでは、ＣＲＣ－１）を生成し、ＳＲおよびＧＲの情報の最後に誤り検出情報を付加して出力する点である。また、巡回冗長検査回路ＣＲＣＣが故障ＣＰＵに入力されるＳＲおよびＧＲの情報と誤り検出情報とで検算を行い、結果をシーケンス制御回路ＳＥに通知する事で、シーケンス制御回路ＳＥがＳＲおよびＧＲの情報の転送が正しく行われたか判定する点である。

誤り情報検算を行う箇所は、最終的に情報を受け取る故障ＣＰＵでのみ実施する事も可能であるが、実施例３では、シーケンス制御回路ＳＥに於いても検算を実施する構成としている。ただし、シーケンス制御回路ＳＥでは検算のみを行い、新たに誤り検出情報を生成する事は想定していない。

実施例３によれば、以下の効果を得ることができる。

実施例１ではＳＲおよびＧＲの情報の複写が正しく行われたかを確認する方法が無い。その為、複写時にデータの変化が発生した場合、ＣＰＵが処理を再開した後に、ロックステップエラーが発生する事になる。一方、実施例３ではＳＲおよびＧＲの情報に加えて誤り検出情報を付加して複写を行う事で、正しく複写処理が行われた事を確認する事が可能になり、ＳＲおよびＧＲの情報の複写時の品質を向上させる事が可能になる。

次に、図１３－図１５を用いて、実施例４を説明する。

図１３は、実施例４に係るＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。図１４は、図１３のＣＰＵブロックおよびシーケンス制御回路の動作を説明する図である。実施例４の構成例(図１３）が実施例１の構成例（図３）と異なる点は、実施例４の構成例(図１３）に、以下の１）－３)が設けられた点である。

１）第１のＣＰＵ（ＣＰＵ１）と第２のＣＰＵ（ＣＰＵ２）ＳＲやＧＲに、ＳＩポートの有効データを表す信号ＳＥＮＩと、ＳＯポートの有効データを表す信号ＳＥＮＯとが設けられている点と、
２）シフト制御回路の出力とＳＩとの間の経路上、および、ＳＯとシフト制御回路の入力との間の経路上に、１または複数のフリップフロップ回路(Ｆ)が設けられている点と、
３）システムレジスタ（ＳＲ）および汎用レジスタ（ＧＲ）の情報の誤り情報を検出するＣＲＣ（Cyclic Redundancy Check）回路（巡回冗長検査回路）が設けられている点と、である。つまり、実施例４の構成例（図１３）は、実施例２の構成例と実施例３の構成例をどちらも採用したものである。

実施例４のシステムレジスタ（ＳＲ）や汎用レジスタ（ＧＲ）の構成例は、実施例１～実施例３で採用したシステムレジスタ（ＳＲ）や汎用レジスタ（ＧＲ）の構成例とは異なる構成を採用している。図１５は、実施例４に係るＳＲとＧＲの構成例および複写動作を説明する図である。

図１５に示すように、ＳＲやＧＲは、通常動作時にレジスタに書き込みを行うライトデータ（ＷＤ）ポートと、通常動作時にレジスタから読み出しを行うリードデータ（ＲＤ）ポートと、シフト制御回路からシフト動作の制御を行うシフトモード（ＳＭ）ポートと、レジスタ情報の複写を行うシリアル入力ポート(ＳＩ)とシリアル出力ポート(ＳＯ)と、ＳＩポートの有効データを表す信号ＳＥＮＩと、ＳＯポートの有効データを表す信号ＳＥＮＯと、ＳＩポートのデータおよびＳＯポートのデータを制御するシフト制御回路と、ＣＲＣ検算回路ＣＲＣＣと、ＣＲＣ生成回路ＣＲＣＧと、を含む。

実施例４の動作を図１４に示す。実施例４の基本的な動作は実施例３の動作と同じである。実施例４の動作が実施例３の動作と異なる点は、正常ＣＰＵからＳＲやＧＲの情報と誤り検出情報を出力するが、これらの情報を受け取るのは故障ＣＰＵのみであり、正常ＣＰＵのＳＲやＧＲの情報はＣＰＵが停止した状態を保持するという点である。

実施例４によれば、以下の効果を得ることができる。

実施例１～実施例３では、正常ＣＰＵから出力されるＳＲやＧＲの情報を正常ＣＰＵと故障ＣＰＵどちらも受け取る動作をする。これに対して、実施例４では、正常ＣＰＵのＳＲやＧＲの情報を選択して出力する事で、停止した際の状態を維持する事が可能になる。

次に、図１６を用いて、実施例５を説明する。

図１６は、実施例５に係る２つのＣＰＵコアブロックの構成例とシーケンス制御回路の構成例とを説明する図である。

実施例５には、第1のＣＰＵコアブロック1ＣＢ１、第２のＣＰＵコアブロック２ＣＢ２、シーケンス制御回路ＳＥおよびクロックリセット制御回路ＣＲＧが描かれている。第1のＣＰＵコアブロック1ＣＢ１は、第１のＣＰＵコア（ＣＰＵ１）と第２のＣＰＵコア（ＣＰＵ２）と第1のロックステップ制御回路部（ＬＳ１）とを有する。第２のＣＰＵコアブロック２ＣＢ２は、第３のＣＰＵコア（ＣＰＵ３）と第４のＣＰＵコア（ＣＰＵ４）と第２のロックステップ制御回路部（ＬＳ２）とを有する。シーケンス制御回路ＳＥは、システムレジスタ（ＳＲ）と汎用レジスタ（ＧＲ）の情報を複写するために利用される。クロックリセット制御回路ＣＲＧは、クロック信号の生成およびリセット信号の生成を行う。

ＣＰＵコアブロック１ＣＢ１の構成およびＣＰＵコアブロック２ＣＢ２の構成は、実施例２、もしくは、実施例４のＣＰＵコアブロックＣＢの構成を採用することができる。ＣＰＵコアブロック１ＣＢ１の構成やＣＰＵコアブロック２ＣＢ２の構成として、実施例１および実施例３のＣＰＵコアブロックＣＢの構成も考えられるが、物理的は配置制約を考えると非現実的である。

実施例５の動作が実施例１～実施例４の動作と異なる部分を説明する。実施例１～実施例４では正常ＣＰＵのＳＲやＧＲの情報を同一コアブロック（ＣＢ１又はＣＢ２）内の故障ＣＰＵに対して複写する構成である。一方、実施例５では、正常ＣＰＵのＳＲやＧＲの情報を異なるＣＰＵコアブロック（ＣＢ１又はＣＢ２）内の２個のＣＰＵ（ＣＰＵ１とＣＰＵ２、または、ＣＰＵ３とＣＰＵ４）のＳＲやＧＲに対して複写する。例えば、ＣＰＵコアブロック１ＣＢ１のＣＰＵ１が正常ＣＰＵとされ、ＣＰＵコアブロック１ＣＢ２のＣＰＵ２がＳＷ故障の故障ＣＰＵとされた場合、ＣＰＵコアブロック１ＣＢ１のＣＰＵ１のＳＲやＧＲの情報を、ＣＰＵ２のＳＲやＧＲ、および、ＣＰＵコアブロック２ＣＢ２の２個のＣＰＵコア（ＣＰＵ３、ＣＰＵ４)のＳＲやＧＲに対して複写する。

実施例５によれば、以下の効果を得ることができる。

実施例５では、ＳＲやＧＲの情報の複写対象を別コアブロック内のＣＰＵに拡張するものである。ロックステップ処理実行中にＣＰＵ２の故障が発生した場合、その故障がＳＷ故障（修復可能な故障）であれば、正常ＣＰＵ１のＳＲやＧＲの情報を故障ＣＰＵ２のＳＲやＧＲへ複写するとともに、ＣＰＵ３およびＣＰＵ４のＳＲやＧＲへも複写する事で、ＣＰＵ１とＣＰＵ２のロックステップ動作およびＣＰＵ３およびＣＰＵ４のロックステップ動作を継続したままＣＰＵ１～ＣＰＵ４が実行を再開する事が可能になり、半導体装置の信頼性向上を実現出来る。

実施例１～実施例５に対して、複写対象情報を以下の通り拡張する構成も考えられる。
複写対象の情報には、以下の情報１）～４）を含ませることができる。
１）システムレジスタ（ＳＲ）および汎用レジスタ（ＧＲ）の情報
２）パイプライン情報
３）各パイプラインステージに保持されている命令やフラグの情報
４）各パイプラインステージ内のステート情報
実施例６では、複写対象の情報を拡張する事で、故障が発生するまでのソフトウエア資源の有効活用が可能になる。ここでは、ＣＰＵのパイプライン内の情報も一種のソフトウエア資源として捉えている。

複写対象の情報には、ＣＰＵ１やＣＰＵ２内の全ＦＦの情報を含ませることができる。

実施例７では、ＣＰＵ内の全ＦＦの情報を複写する事が出来る為、ロックステップ処理再開の制御が不要になる。また、実施例７の構成を適用する事で、ロックステップ比較回路のテスト用システムレジスタを活用できるので、電源投入時のテスト品質を向上する事が可能になる。

図１７は、実施例８に係るロックステップ処理再開制御の動作を示す図である。

実施例１～実施例５に対して、ロックステップ処理再開制御を以下の通り拡張する構成も考えられる。図８に示すように、ハイレベル“Ｈ”となる３つの信号１００、１０１、１０２でロックステップ処理の再開を制御する。ロックステップ処理(比較)を行うインターフェースをパイプラインステージ毎にグループ化（この例では、３つにグループ化）し、再開後の最初の命令がパイプラインを進むに従い、グループ化されたインターフェースに対してロックステップ処理を再開する。

また、実施例６と実施例８とを組み合わせる事で、ロックステップ処理再開までの期間を短縮する事も可能となる。

実施例９は、ロックステップの対象がＣＰＵ以外である場合の一例として、インターコネクトをロックステップの対象とする場合を説明する。実施例９の構成は実施例１の構成に対して、ロックステップ動作する多重化された部分がＣＰＵコアではなくインターコネクトとなるものである。また、実施例９の動作は実施例１の動作と基本的に同じである。

図１８は、実施例９に係るインターコネクトの構成例を示す図である。図１９は、実施例９に係るインターコネクトブロクの構成例とシーケンス制御回路の構成例とを説明する図である。図２０は、図１９のインターコネクトブロックおよびシーケンス制御回路の動作を説明する図である。

図１８に示すように、インターコネクトＩＣＣは、一例として、各種プロトコルに対応するマスタインターフェースＭＩＦやスレーブインターフェースＳＩＦ、ルータによるルーティングやアビータによるアービトレーションを担うクロスバースイッチＸＢＳＷ１，ＸＢＳＷ２、レイテンシやスループットを監視および制御するＱｏＳ（Quality of Service）、クロスバースイッチＸＢＳＷ１，ＸＢＳＷ２とに間に結合され、インターコネクトＩＣＣ内でパケット情報を保持するバッファＢＦ１を含むブリッジＢＧ、デバッグに必要な情報を保持するバッファＢＦ２を含むとともに、デバッグに必要な情報を出力するトレースＴＳ、などから構成することができる。

図１９には、インターコネクトブロックＩＣＢと、シーケンス制御回路ＳＥと、クロックリセット制御回路ＣＲＧとが描かれている。インターコネクトブロックＩＣＢは、第１インターコネクトＩＣＣ１と、第２インターコネクトＩＣＣ２と、ロックステップ制御部ＬＳＣと含む。第１インターコネクトＩＣＣ１と第２インターコネクトＩＣＣ２のおのおのは、図１８に示すインターコネクトＩＣＣと、内部情報を入出力するシリアル入力ポート(ＳＩ)とシリアル出力ポート(ＳＯ)と、対応するインターコネクト（ＩＣＣ１，ＩＣＣ２）が正しく動作している事を監視しないしチェックする動作監視回路ＯＭＯと、対応するインターコネクト（ＩＣＣ１，ＩＣＣ２）の故障種別を判定する故障診断回路ＦＤＩと、を含む。

シーケンス制御回路ＳＥは、動作監視回路ＯＭＯからの情報で故障インターコネクトを判定し、ロールバック処理を行う故障対象判定回路３０Ａと、故障診断回路ＦＤＩからの情報で故障種別を判定する故障種別判定回路（または、故障種別診断回路）３１Ａと、内部情報を正常インターコネクトから故障インターコネクトへ複写するシフト制御回路３２と、ロックステップ（ＬＳ）処理の再開のタイミングを制御するＬＳ再開制御回路３３と、クロックの停止および再開を制御するクロック制御回路３４と、を含む。ここでは、正常インターコネクトとは正常動作しているインターコネクトＩＣＣを意味しており、故障インターコネクトとはＳＷ故障したインターコネクトＩＣＣを意味している。

図２０に示すように、ロックステップ処理実行中の第１インターコネクトＩＣＣ１および第２インターコネクトＩＣＣ２はそれぞれ処理１、処理２、処理３を実行するものとする。

各処理１、２、３の実行を動作監視回路ＯＭＯがチェックし、処理１、２、３毎にＩＣＣ１およびＩＣＣ２の正常動作またはＩＣＣ１およびＩＣＣ２の異常動作を判定する。

ここで、例えば、ＩＣＣ１が処理３を実行した際に、動作監視回路ＯＭＯが異常動作を検知し、シーケンス制御回路ＳＥに通知するものとする。

異常動作が通知されると、シーケンス制御回路ＳＥの内部のクロック制御回路３４がクロックを停止する事で、ＩＣＣ１およびＩＣＣ２の動作を停止させる。また、同時に、ロックステップ処理を停止する。

異常動作が通知されると、シーケンス制御回路ＳＥの内部の故障対象判定回路３０Ａが異常動作を通知したＩＣＣ１を判定し、故障種別判定回路３１Ａに故障インターコネクト情報を通知する。

故障インターコネクト情報が通知されると、故障種別判定回路３１Ａは故障インターコネクト(ここではＩＣＣ１)の故障診断回路ＦＤＩに対して、診断開始を指示する。

診断開始が指示されると、故障診断回路ＦＤＩは、ＳＷ故障やＨＷ故障の判定のため、機能ブロック毎に予め決められた所定のテストシーケンスを実行する。そして、故障診断回路ＦＤＩはＳＷ故障やＨＷ故障の判定を行い、診断結果を故障種別判定回路３１Ａに通知する。故障種別判定回路３１Ａは、診断結果がＳＷ故障であった場合、その結果をシフト制御回路３２に通知する。シーケンス制御回路ＳＥは、診断結果がＨＷ故障であった場合、正常インターコネクトのみで処理を継続する。

以下では、診断結果がＳＷ故障であった場合を想定し、動作説明を行う。

ＳＷ故障が通知されると、故障種別判定回路３１Ａはシフト制御回路３２に対して判定結果を通知する。ＳＷ故障が通知されると、シフト制御回路３２は内部情報を入出力するシリアル入力ポート(ＳＩ)とシリアル出力ポート(ＳＯ)に対して内部情報のシフト制御を開始する。

シフト制御回路３２は、正常インターコネクト（ここではＩＣＣ２）のＳＯポートから内部情報を、読み出す。その後、読み出した内部情報をＩＣＣ１およびＩＣＣ２の各ＳＩポートから書き込む。

その後、図２０に示すように、内部情報の複写処理が完了すると、シフト制御回路３２はクロック制御回路３４に対して複写完了を通知する。

複写完了が通知されると、クロック制御回路３４はＩＣＣ１やＩＣＣ２に対してクロックＣＫの供給を開始する。

クロック供給開始後、ロックステップ比較の不感期間（無効な情報が出ている期間）情報を用いて、ＬＳ再開制御回路３３がロックステップ処理を再開する。

インターコネクトが扱うパケット情報(アドレスやデータなど)に対して、ＥＣＣを用いる事で誤りを訂正する方法が知られている。しかし、ＥＣＣはデータ自体の誤りしか訂正できず、ルーティング/アービトレーションなどの故障を修復する事は出来ない。

実施例９に示すように、ロックステップ動作をするインターコネクトの一方が故障した場合に、その故障がＳＷ故障であるならば、正常動作しているインターコネクトが保持している内部情報を、ＳＷ故障したインターコネクトに複写する事で、ロックステップ動作を停止する事無く処理を継続する事が出来る。これにより、ロックステップ方式で多重化動作するインターコネクトにおいて、従来技術では修復できなかった故障（例えば、ルーティング/アービトレーションなどの故障)を修復する事が可能になる。

実施例１０では、ロックステップ方式で多重化動作する対象が三重化されたＣＰＵ（ＣＰＵ１，ＣＰＵ２，ＣＰＵ３）の例を示す。図２１は、実施例１０に係るＣＰＵブロックの構成例とシーケンス制御回路の構成例とを説明する図である。図２２は、図２１のＣＰＵブロックの構成例とシーケンス制御回路の構成例との動作を説明する図である。図２３は、ＳＲやＧＲの構成例および複写動作を説明する図である。

図２１には、ＣＰＵコアブロックＣＢと、シーケンス制御回路ＳＥと、クロックリセット制御回路ＣＲＧとが描かれている。

ＣＰＵブロックＣＢ１は、第１のＣＰＵ（以下、ＣＰＵ１と言う）、第２のＣＰＵ（以下、ＣＰＵ２と言う）、第３のＣＰＵ（以下、ＣＰＵ３と言う）と、ロックステップ制御部ＬＳＣと、を含む。ＣＰＵ１とＣＰＵ２とＣＰＵ３のおのおのは、システムレジスタ（以下、ＳＲという）と汎用レジスタ（以下、ＧＲという）とを有する。ＧＲの値およびＳＲの値は、ＣＰＵコア（ＣＰＵ１、ＣＰＵ２、または、ＣＰＵ３）が保持しているコンテンツ情報と見なすことができる。ロックステップ制御ブロックＬＳＣは、ロックステップ動作においてロックステップ比較動作を実施する回路である。

ＣＰＵ１とＣＰＵ２とＣＰＵ３のおのおのは、ＳＲおよびＧＲの保持情報を入出力するシリアル入力ポート(ＳＩ)とシリアル出力ポート(ＳＯ)と、故障種別を判定する故障診断回路ＦＤＩと、を含む。

シーケンス制御回路ＳＥは、ＧＲの値およびＳＲの値（ＧＲおよびＳＲの保持情報）を複写するために設けられる。クロックリセット制御回路ＣＲＧは、クロック信号の生成およびリセット信号の生成を行う。

シーケンス制御部ＳＥは、ロックステップ制御ブロックＬＳＣのＬＳ比較回路からの情報で故障ＣＰＵを判定し、ロールバック処理を行う故障ＣＰＵ判定回路３０と、故障診断回路ＦＤＩからの情報で故障種別を判定する故障種別判定回路（または、故障種別診断回路）３１Ａと、ＳＲおよびＧＲの保持情報を正常ＣＰＵから故障ＣＰＵへ複写するシフト制御回路３２と、ロックステップ（ＬＳ）処理の再開のタイミングを制御するロックステップ再開制御回路３３と、クロックの停止および再開をクロックリセット生成回路ＣＲＧへ指示するクロック制御回路３４と、を含む。

図２２に示すように、ロックステップ方式で実行中のＣＰＵ１、ＣＰＵ２，ＣＰＵ３のそれぞれ処理１，処理２、処理３，処理４を実行するものとする。各処理の実行をロックステップ制御ブロックＬＳＣのＬＳ比較回路がチェックし、処理毎に正常動作および異常動作を判定する。

ここで、ＣＰＵ１が処理４を実行した際に、ＣＰＵ１が誤動作して処理４’を実行し、ＬＳ比較回路が異常動作を検知し、シーケンス制御部ＳＥに通知する場合を説明する。

シーケンス制御部ＳＥに異常動作が通知されると、シーケンス制御部ＳＥ内のクロック制御部３４がクロックリセット生成回路ＣＲＧにクロック停止を通知する事で、ＣＰＵ１、ＣＰＵ２，ＣＰＵ３の動作を停止する。また、それと同時にロックステップ処理を停止する。

シーケンス制御部ＳＥに異常動作が通知されると、シーケンス制御部ＳＥ内の故障ＣＰＵ判定回路３０が異常動作を通知したＣＰＵを判定し、必要であれば、メモリブロックＭＢ/周辺ブロックＰＥに対してロールバック処理を実行する。また、故障ＣＰＵ判定回路３０は、それと同時に、故障種別判定回路３１Ａに故障ＣＰＵ情報を通知する。

故障種別判定回路３１Ａに故障ＣＰＵ情報が通知されると、故障種別判定回路３１Ａは故障ＣＰＵ(ここでは、ＣＰＵ１)の故障診断回路ＦＤＩに対して診断開始を通知する。

ＣＰＵ１の故障診断回路ＦＤＩに対して診断開始が指示されると、故障診断回路ＦＤＩは、ＳＷ故障やＨＷ故障の判定のため、機能ブロック毎に予め決められたテストシーケンスを実行する。そして、故障診断回路ＦＤＩは、ＳＷ故障やＨＷ故障の判定を行い、判定結果をシーケンス制御回路ＳＥに通知する。

シーケンス制御回路ＳＥは、診断結果がＳＷ故障であった場合、その結果をシフト制御回路３２に通知する。シーケンス制御回路ＳＥは、診断結果がＨＷ故障であった場合、正常ＣＰＵのみで処理を継続する。

以下、実施例１０では、診断結果がＳＷ故障であった場合を想定し、動作説明を行う。

ＳＷ故障が通知されると、ＳＷ故障判定回路３１はシフト制御回路３２に対して判定結果を通知する。ＳＷ故障が通知されると、シフト制御回路３２はシステムレジスタ（ＳＲ）と汎用レジスタ（ＧＲ）に対してシフト制御を開始する。

シフト制御回路３２は、正常ＣＰＵ（ここではＣＰＵ２）のＳＯポートからシステムレジスタ（ＳＲ）と汎用レジスタ（ＧＲ）のそれぞれの保持情報を、読み出す。その後、読み出したコンテンツ情報をＣＰＵ１、ＣＰＵ２およびＣＰＵ３の各ＳＩポートからシステムレジスタ（ＳＲ）や汎用レジスタ（ＧＲ）に書き込む。

図２３は、ＳＲやＧＲの構成例および複写動作を説明する図である。ここでは、説明を簡単にするために、レジスタ（ＳＲやＧＲ）のビット長の構成を4bitで表現しているが、実際のＳＲやＧＲのビット長は32bitや64bitで構成されている。

ＳＲやＧＲは、通常動作時にレジスタに書き込みを行うライトデータ（ＷＤ）ポートと、通常動作時にレジスタから読み出しを行うリードデータ（ＲＤ）ポートと、シフト制御回路からシフト動作の制御を行うシフトモード（ＳＭ）ポートと、レジスタ情報の複写を行うＳＩポートおよびＳＯポートと、を含む。

シフト制御回路３２はＳＭポートをハイレベル“Ｈ”にする事で、ＳＩポートから入力されるデータをシフトクロックＳＣＫに従って順次各bitにセットする。

図２２に示すように、ＳＲやＧＲの複写処理が完了すると、シフト制御回路３２はクロック制御回路３４に対して複写完了を通知する。

複写完了が通知されると、クロック制御回路３４はＣＰＵ１、ＣＰＵ２、ＣＰＵ３に対してクロックＣＫの供給を開始する。

クロック供給開始後、ロックステップ比較の不感期間（無効な情報が出ている期間）情報を用いて、ＬＳ再開制御回路３３がロックステップ処理を再開する。ロックステップ比較の不感期間(無効な情報が出ている期間)は実施例１と基本的に同じである。

実施例１～実施例５では、二重化モジュール(ＣＰＵ)を対象としている。これに対して、実施例１０では三重化モジュール(ＣＰＵ)を対象とする事で、ロックステップ動作を行っている多重化(三重化以上)モジュールに於けるロックステップ動作を継続する事が可能になる。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１：半導体装置
ＣＢ：ＣＰＵブロック
ＣＢ１：ＣＰＵブロック１
ＣＢ２：ＣＰＵブロック２
ＣＰＵ１：第１のＣＰＵコア
ＣＰＵ２：第２のＣＰＵコア
ＬＳＣ：ロックステップ制御回路（ＬＳ回路）
ＳＲ：システムレジスタ
ＧＲ：汎用レジスタ
ＳＥ：シーケンス制御回路
ＣＲＧ：クロックリセット生成回路
ＲＤＩ：レプリカ診断回路
ＳＩ：シリアル入力ポート
ＳＯ：シリアル出力ポート
ＳＤＩ：自己診断回路
３０：故障ＣＰＵ判定回路
３１：ＳＷ故障判定回路
３２：シフト制御回路
３３：ＬＳ再開制御回路
３４：クロック制御回路

Claims (7)

1. 半導体装置は、
   ロックステップ動作を行う第１のＣＰＵ及び第２のＣＰＵを含む演算部と、
   シーケンス制御回路と、を有し、
   前記第１のＣＰＵ及び前記第２のＣＰＵのそれぞれは、
   システムレジスタ（ＳＲ）および汎用レジスタ（ＧＲ）と、
   対応するＣＰＵが正しく動作している事をチェックするレプリカ診断回路と、
   前記ＳＲおよび前記ＧＲの保持情報を入力する入力ポートと、
   前記ＳＲおよび前記ＧＲの保持情報を出力する出力ポートと、
   故障種別を判定する自己診断回路と、を有し、
   前記演算部は、ロックステップ動作において比較動作を行うロックステップ制御回路を含み、
   前記シーケンス制御回路は、
   前記レプリカ診断回路からの情報で故障ＣＰＵを判定し、ロールバック処理を行う故障ＣＰＵ判定回路と、
   前記自己診断回路からの情報で故障種別を判定するソフトウエア（ＳＷ）故障判定回路と、
   正常に動作する正常ＣＰＵの前記ＳＲおよび前記ＧＲの保持情報を故障した故障ＣＰＵの前記ＳＲおよび前記ＧＲへ複写するシフト制御回路と、を含み、
   前記シーケンス制御回路は、前記ＳＷ故障判定回路が前記故障ＣＰＵの故障種別をＳＷ故障と判断した場合、前記第１のＣＰＵおよび前記第２のＣＰＵの一方である前記正常ＣＰＵの前記ＳＲおよび前記ＧＲの保持情報を、前記第１のＣＰＵおよび前記第２のＣＰＵの他方の前記ＳＷ故障と判断された前記故障ＣＰＵの前記ＳＲおよび前記ＧＲへ複写して、ロックステップ動作による処理を継続させる、半導体装置。
2. 請求項１の半導体装置において、
   前記シーケンス制御回路は、前記ＳＷ故障判定回路が前記故障ＣＰＵの故障種別をハードウエア（ＨＷ）故障と判断した場合、前記第１のＣＰＵおよび前記第２のＣＰＵの他方である前記ＨＷ故障と判断した前記故障ＣＰＵを停止し、前記第１のＣＰＵおよび前記第２のＣＰＵの一方である前記正常ＣＰＵのみで処理を継続させる、半導体装置。
3. 請求項２の半導体装置において、
   前記シーケンス制御回路は、
   ロックステップ動作の再開のタイミングを制御するロックステップ再開制御回路を有し、
   前記第１のＣＰＵ及び前記第２のＣＰＵのそれぞれが出力する有効データを表す信号を判定し、前記ロックステップ制御回路による比較動作の開始を制御する、半導体装置。
4. 請求項２の半導体装置において、
   前記シフト制御回路の入力と前記出力ポートとの間の経路および前記シフト制御回路の出力と前記入力ポートの間の経路に設けられフリップフロップ回路を有する、半導体装置。
5. 請求項２の半導体装置において、
   前記第１のＣＰＵ及び前記第２のＣＰＵのそれぞれは、前記ＳＲおよび前記ＧＲの保持情報に対して、誤り検出情報を生成し、前記ＳＲおよび前記ＧＲの前記保持情報の最後に前記誤り検出情報を付加して出力する第1巡回冗長検査回路を含み、
   前記シフト制御回路は、前記故障ＣＰＵに複写される前記ＳＲおよび前記ＧＲの情報と前記誤り検出情報とで検算を行い、結果を前記シーケンス制御回路へ通知する第２巡回冗長検査回路を含む、半導体装置。
6. 請求項５の半導体装置において、
   前記シフト制御回路の入力と前記出力ポートとの間の経路および前記シフト制御回路の出力と前記入力ポートの間の経路に設けられフリップフロップ回路を有する、半導体装置。
7. 請求項１の半導体装置において、
   ロックステップ動作を行う第３のＣＰＵ及び第４のＣＰＵを含む演算部、さらに、有し、
   前記第３のＣＰＵ及び前記第４のＣＰＵのそれぞれは、
   システムレジスタ（ＳＲ）および汎用レジスタ（ＧＲ）と、
   対応するＣＰＵが正しく動作している事をチェックするレプリカ診断回路と、
   前記ＳＲおよび前記ＧＲの保持情報を入力する入力ポートと、
   前記ＳＲおよび前記ＧＲの保持情報を出力する出力ポートと、
   故障種別を判定する自己診断回路と、を含み、
   前記シーケンス制御回路は、前記ＳＷ故障判定回路が前記故障ＣＰＵの故障種別をＳＷ故障と判断した場合、前記第１のＣＰＵおよび前記第２のＣＰＵの一方である前記正常ＣＰＵの前記ＳＲおよび前記ＧＲの保持情報を、前記第１のＣＰＵおよび前記第２のＣＰＵの他方の前記ＳＷ故障と判断された前記故障ＣＰＵの前記ＳＲおよび前記ＧＲ、および、前記第３のＣＰＵおよび前記第４のＣＰＵの前記ＳＲおよび前記ＧＲへ複写して、ロックステップ動作による処理を継続させる、半導体装置。

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