JP2023023090A

JP2023023090A - Device

Info

Publication number: JP2023023090A
Application number: JP2021128288A
Authority: JP
Inventors: 猛伊藤; Takeshi Ito
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2021-08-04
Filing date: 2021-08-04
Publication date: 2023-02-16
Also published as: KR20230020896A; TWI823468B; CN115905091A; TW202308312A

Abstract

To provide a reception device for three differential signals derived from signals transmitted on three lines in compliance with the Channel Physical Layer (C-PHY) of the Mobile Industry Processor Interface (MIPI).SOLUTION: A device 1 includes a first output unit (Rise-side output unit 2) that outputs a first pulse in response to rising of at least one of a plurality of signals, a second output unit (Fall-side output unit 3) that outputs a second pulse in response to falling of at least one of the plurality of signals, a detection unit 4 for detecting a preceding pulse which is first output among the first pulse and the second pulse each time it falls into a state where no pulse is detected, and a selection unit 5 that selects the edge of the preceding pulse detected by the detection unit as the edge of a clock pulse included in a clock.SELECTED DRAWING: Figure 1

Description

本発明は、装置に関する。 The present invention relates to an apparatus.

特許文献１～３には「遅延回路１０１は、入力クロック信号ＣＫＡを受けると、その信号を一定時間ｔｄ１遅延させ、遅延クロック信号ＣＫＤを作成して出力する。ＯＲゲート１０２は、遅延クロック信号ＣＫＤと入力クロック信号ＣＫＡを受けると、入力クロック信号ＣＫＡのＨレベルの幅を一定時間ｔｄ１だけ広げ、発振制御信号ＣＴ１を作成して出力する。」等と記載されている。
［先行技術文献］
［特許文献］
［特許文献１］特開２００３－０５１７３７号公報
［特許文献２］特開２０１７－１１２４２７号公報
［特許文献３］国際公開第２００８／０３２７０１号 Patent Documents 1 to 3 state that "When the delay circuit 101 receives the input clock signal CKA, it delays the signal by a certain time td1 to generate and output the delayed clock signal CKD. The OR gate 102 receives the delayed clock signal CKD. When it receives the input clock signal CKA, it widens the width of the H level of the input clock signal CKA by a certain time td1, and generates and outputs the oscillation control signal CT1.
[Prior art documents]
[Patent Literature]
[Patent Document 1] JP-A-2003-051737 [Patent Document 2] JP-A-2017-112427 [Patent Document 3] International Publication No. 2008/032701

本発明の第１の態様においては、装置が提供される。装置は、複数の信号の少なくとも１つが立ち上がったことに応じて第１パルスを出力する第１出力部を備えてよい。装置は、複数の信号の少なくとも１つが立ち下がったことに応じて第２パルスを出力する第２出力部を備えてよい。装置は、パルスの非検出状態となる毎に、第１パルスおよび第２パルスのうち最初に出力される先行パルスを検出する検出部を備えてよい。装置は、検出部により検出された先行パルスのエッジを、クロックに含まれるクロックパルスのエッジとして選択する選択部を備えてよい。 In a first aspect of the invention, an apparatus is provided. The device may comprise a first output for outputting a first pulse in response to at least one of the plurality of signals rising. The device may comprise a second output for outputting a second pulse in response to at least one of the plurality of signals falling. The apparatus may include a detector that detects the preceding pulse that is output first among the first pulse and the second pulse each time the pulse is not detected. The device may comprise a selection unit for selecting the edge of the preceding pulse detected by the detection unit as the edge of the clock pulse included in the clock.

第１出力部は、複数の信号のうち、対応する何れか１つの信号が立ち上がったことに応じて第１基準幅の基準パルスをそれぞれ生成する複数の第１パルスジェネレータを有してよい。第１出力部は、複数の第１パルスジェネレータのそれぞれにより生成された基準パルスの論理和を第１パルスとして出力する第１ＯＲゲートを有してよい。第２出力部は、複数の信号のうち、対応する何れか１つの信号が立ち下がったことに応じて第１基準幅の基準パルスをそれぞれ生成する複数の第２パルスジェネレータを有してよい。第２出力部は、複数の第２パルスジェネレータのそれぞれにより生成された基準パルスの論理和を第２パルスとして出力する第２ＯＲゲートを有してよい。 The first output section may have a plurality of first pulse generators each generating a reference pulse having a first reference width in response to the rise of any corresponding one of the plurality of signals. The first output section may have a first OR gate that outputs a logical sum of the reference pulses generated by each of the plurality of first pulse generators as the first pulse. The second output section may have a plurality of second pulse generators each generating a reference pulse having a first reference width in response to a fall of any corresponding one of the plurality of signals. The second output section may have a second OR gate that outputs a logical sum of the reference pulses generated by each of the plurality of second pulse generators as the second pulse.

第１基準幅は、クロックパルスのインターバルに複数の信号の立ち上がりおよび立ち下がりが１つずつ生じる場合に、第１パルスと、第２パルスとが少なくとも一部で重なり合うパルス幅であってよい。 The first reference width may be a pulse width in which the first pulse and the second pulse at least partially overlap when one rising edge and one falling edge of a plurality of signals occur at intervals of clock pulses.

第１基準幅は、クロックパルスのインターバルに生じ得る、複数の信号の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅であってよい。 The first reference width may be a pulse width that is greater than the maximum value of intervals between rising and falling edges of a plurality of signals that can occur in an interval of clock pulses.

第１基準幅は、クロックパルスの基準インターバルの０．４倍よりも大きいパルス幅であってよい。 The first reference width may be a pulse width greater than 0.4 times the reference interval of the clock pulses.

第１基準幅は、クロックパルスのインターバルに複数の信号のうち２以上の信号が立ち上がる場合に、当該２以上の信号のそれぞれに応じて生成される２以上の基準パルスが一部で重なり合って１つの第１パルスをなし、クロックパルスのインターバルに複数の信号のうち２以上の信号が立ち下がる場合に、当該２以上の信号のそれぞれに応じて生成される２以上の基準パルスが一部で重なり合って１つの第２パルスをなすパルス幅であってよい。 The first reference width is 1 because two or more reference pulses generated according to each of the two or more signals partially overlap when two or more of the plurality of signals rise during the interval of the clock pulse. When two or more signals among a plurality of signals fall at intervals of clock pulses, two or more reference pulses generated according to each of the two or more signals partially overlap each other. may be a pulse width that forms one second pulse.

検出部は、第１出力部および第２出力部から出力される第１パルスおよび第２パルスをそれぞれ検出するパルス検出部を有してよい。検出部は、クロックパルスの各インターバルにおいて第１パルスと、第２パルスとが一部で重なり合って出力される場合に、後から出力されるパルスについてのパルス検出部による検出を無効化する無効化部を有してよい。 The detector may have a pulse detector that detects the first pulse and the second pulse output from the first output and the second output, respectively. The detection unit disables detection by the pulse detection unit of a pulse output later when the first pulse and the second pulse are partially overlapped and output in each interval of the clock pulse. may have a part.

検出部は、第１パルスが出力されることに応じて生成される第３基準幅の第３パルスと、第２パルスが出力されることに応じて生成される第３基準幅の第４パルスとのうち最初に生成されるパルスを検出することによって先行パルスを検出してよい。 The detection unit detects a third pulse having a third reference width generated in response to output of the first pulse, and a fourth pulse having a third reference width generated in response to output of the second pulse. A preceding pulse may be detected by detecting the first generated pulse of .

第３基準幅は、クロックパルスのインターバルに複数の信号の立ち上がりおよび立ち下がりが１つずつ生じる場合に、第３パルスと、第４パルスとが少なくとも一部で重なり合うパルス幅であってよい。 The third reference width may be a pulse width in which the third pulse and the fourth pulse at least partially overlap when a plurality of signals have one rising edge and one falling edge at intervals of clock pulses.

第３基準幅は、クロックパルスのインターバルに生じ得る、複数の信号の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅であってよい。 The third reference width may be a pulse width that is greater than the maximum value of intervals between rising and falling edges of a plurality of signals that can occur in intervals of clock pulses.

第３基準幅は、クロックパルスの基準インターバルの０．４倍よりも大きいパルス幅であってよい。 The third reference width may be a pulse width greater than 0.4 times the reference interval of the clock pulse.

検出部は、第３パルスおよび第４パルスをそれぞれ検出するパルス検出部を有してよい。検出部は、クロックパルスの各インターバルにおいて第３パルスと、第４パルスとが一部で重なり合って出力される場合に、後から出力されるパルスについてのパルス検出部による検出を無効化する無効化部を有してよい。 The detector may have a pulse detector that detects the third pulse and the fourth pulse, respectively. The detection unit disables detection by the pulse detection unit of the pulse output later when the third pulse and the fourth pulse are partially overlapped and output in each interval of the clock pulse. may have a part.

複数の信号は、モバイルインダストリープロセッサインタフェース（ＭＩＰＩ）のチャネル物理層（Ｃ－ＰＨＹ）に準拠して３つのラインで伝送される信号から導出される３つの差動信号であってよい。 The plurality of signals may be three differential signals derived from signals transmitted on three lines in compliance with the Mobile Industry Processor Interface (MIPI) Channel Physical Layer (C-PHY).

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not list all the necessary features of the invention. Subcombinations of these feature groups can also be inventions.

実施形態に係る装置１を示す。1 shows a device 1 according to an embodiment; 装置１の動作波形を示す。4 shows operating waveforms of the device 1. FIG.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Also, not all combinations of features described in the embodiments are essential for the solution of the invention.

［１．装置１の構成］
図１は、本実施形態に係る装置１を示す。 [1. Configuration of device 1]
FIG. 1 shows a device 1 according to this embodiment.

装置１は、複数の信号からクロックパルスｃｌｋを生成する。例えば、装置１は、３つの信号からクロックパルスｃｌｋを生成してよく、これに加えて、当該３つの信号からデータ（一例として映像データ）を読み取ってよい。装置１は、Ｒｉｓｅ側出力部２、Ｆａｌｌ側出力部３、検出部４、選択部５、データ読取部６とを備える。これらの構成は、論理回路で構成されてよい。なお、本実施形態では一例として、装置１は、モバイルインダストリープロセッサインタフェース（ＭＩＰＩ）のチャネル物理層（Ｃ－ＰＨＹ）に準拠するため、各構成の説明に先立ってＣ－ＰＨＹについて説明する。 The device 1 generates clock pulses clk from a plurality of signals. For example, the device 1 may generate clock pulses clk from three signals, and in addition may read data (video data as an example) from the three signals. The device 1 includes a rise side output section 2 , a fall side output section 3 , a detection section 4 , a selection section 5 and a data reading section 6 . These configurations may be configured with logic circuits. In the present embodiment, as an example, the device 1 conforms to the channel physical layer (C-PHY) of the mobile industry processor interface (MIPI), so the C-PHY will be explained before explaining each configuration.

［１．１．Ｃ－ＰＨＹ］
Ｃ－ＰＨＹでは、３つのラインを介して伝送される信号Ａ，Ｂ，Ｃに、通信すべきデータのみならずクロック信号が埋め込まれる。信号Ａ，Ｂ，ＣのそれぞれはＨｉｇｈ，Ｍｉｄｄｌｅ，Ｌｏｗの３つの値のうち、別々の値を取り、３つの信号Ａ，Ｂ，Ｃは全体として、次の表１における「＋ｘ」、「－ｘ」、「＋ｙ」、「－ｙ」、「＋ｚ」、「－ｚ」の６つの状態を取り得る。 [1.1. C-PHY]
In C-PHY, not only the data to be communicated but also the clock signal are embedded in the signals A, B, C transmitted via three lines. Each of the signals A, B, and C takes a different value among the three values of High, Middle, and Low, and the three signals A, B, and C as a whole are represented by "+x" and "-" in Table 1 below. It can take six states: x”, “+y”, “−y”, “+z”, and “−z”.

信号Ａ，Ｂ，Ｃ全体の状態は、ＵＩ（ＵｎｉｔＩｎｔｅｒｖａｌ）毎に別の状態へと遷移する。これにより信号Ａ，Ｂ，Ｃは全体として、各ＵＩにおいて５値のデータ（シンボルとも称する）を送ることができることになる。ＵＩは、１つのシンボルを伝送するために信号Ａ，Ｂ，Ｃの送信側で決定される単位時間であり、例えば１２．５～１０００ｎｓの長さを有してよい。なお、送信される信号にはジッタが生じるため、信号Ａ，Ｂ，Ｃの受信側では、受信した信号Ａ，Ｂ，Ｃの信号レベルの変化に基づいてクロックパルスｃｌｋを生成し、このクロックパルスｃｌｋのタイミングに基づいて信号Ａ，Ｂ，Ｃからデータを取得する。 The state of the signals A, B, and C as a whole transits to another state for each UI (Unit Interval). This allows the signals A, B, and C as a whole to send five-level data (also called symbols) in each UI. UI is a unit time determined by the transmitting side of signals A, B, and C to transmit one symbol, and may have a length of 12.5 to 1000 ns, for example. Since jitter occurs in the signals to be transmitted, the receiving side of the signals A, B, and C generates a clock pulse clk based on changes in the signal levels of the received signals A, B, and C. Data is obtained from signals A, B, and C based on the timing of clk.

ここで、上述したように、信号Ａ，Ｂ，Ｃは全体として６つの状態を取り、状態遷移によって元の状態と異なる５つの状態の何れかに遷移するので、結果として３０（＝６×５）種類の状態遷移を生じ得る。ただし、３０種類の状態遷移には等価な状態遷移が含まれており、３０種類の状態遷移は、信号Ａ，Ｂ，Ｃの差分に対応する差動信号Ｄｉｆｆ（信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）とも称する）を用いて次の３種類の状態遷移に纏められる。 Here, as described above, the signals A, B, and C take six states as a whole, and transition to any of the five states different from the original state by state transition, resulting in 30 (=6×5 ) types of state transitions. However, the 30 types of state transitions include equivalent state transitions, and the 30 types of state transitions are differential signals Diff (signals Diff _(AB) , Diff _{( BC)} and Diff _(CA) ) are summarized into the following three types of state transitions.

第１の種類の状態遷移は、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうちの全てが電圧０を横切る（ゼロクロスする、とも称する）場合である。この状態遷移は、例えば、状態「＋ｘ」から状態「－ｘ」への遷移である。この場合には、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうちの２つがゼロクロスして負から正に立ち上がり、残りの１つがゼロクロスして正から負に立ち下がるか、或いは、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうちの２つがゼロクロスして正から負に立ち下がり、残りの１つがゼロクロスして負から正に立ち上がる。 A first type of state transition is when all of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) cross voltage zero (also referred to as zero crossing). This state transition is, for example, a transition from state “+x” to state “−x”. In this case, two of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) cross zero and rise from negative to positive, and the remaining one crosses zero and falls from positive to negative, or , Diff _(AB) , Diff _(BC) , and Diff _(CA) zero-cross and fall from positive to negative, and the remaining one zero-crosses and rises from negative to positive.

第２の種類の状態遷移は、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうちの２つが電圧０を横切る場合である。この状態遷移は、例えば、状態「＋ｘ」から状態「＋ｙ」への遷移である。この場合には、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうちの１つがゼロクロスして負から正に立ち上がり、他の１つがゼロクロスして正から負に立ち下がる。 The second kind of state transition is when two of the signals Diff _(AB) , Diff _(BC) , Diff _(CA) cross voltage zero. This state transition is, for example, a transition from state “+x” to state “+y”. In this case, one of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) crosses zero and rises from negative to positive, and the other one crosses zero and falls from positive to negative.

第３の種類の状態遷移は、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうちの１つが電圧０を横切る場合である。この状態遷移は、例えば、状態「＋ｘ」から状態「－ｙ」への遷移である。この場合には、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうちの１つがゼロクロスして負から正に立ち上がるか、或いは、正から負に立ち下がる。 A third type of state transition is when one of the signals Diff _(AB) , Diff _(BC) , Diff _(CA) crosses voltage zero. This state transition is, for example, a transition from state “+x” to state “−y”. In this case, one of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) crosses zero and rises from negative to positive or falls from positive to negative.

なお、２つ以上のゼロクロスが生じる第１，第２の種類の状態遷移においては、ＵＩ内でゼロクロスが前後して生じ得る。例えば、３つのゼロクロスが生じる第１の種類の状態遷移においては、理想的には全てのゼロクロスが同時に生じるものの、ジッタの影響などにより０．２ＵＩ以内のインターバルでゼロクロスが生じ得る。また、２つのゼロクロスが生じる第２の種類の状態遷移においては、０．４ＵＩ以内のインターバルでゼロクロスが生じ得る。 Note that in the first and second types of state transitions in which two or more zero crossings occur, the zero crossings can occur one after another within the UI. For example, in the first type of state transition in which three zero-crossings occur, ideally all zero-crossings occur at the same time, but zero-crossings may occur at intervals of 0.2 UI or less due to the influence of jitter or the like. Also, in the second type of state transition where two zero-crossings occur, zero-crossings can occur within an interval of 0.4 UI.

これらの場合、ＵＩ内での立ち上がりのゼロクロスが連続して生じることはなく、立ち下がりのゼロクロスが連続して生じることもない。例えば、ＵＩ内で立ち上がりのゼロクロスが先に生じた場合には、同じＵＩで、必ず次に立ち下がりのゼロクロスが生じる。同様に、ＵＩ内で立ち下がりのゼロクロスが先に生じた場合には、同じＵＩで、必ず次に立ち上がりのゼロクロスが生じる。立ち上がりのゼロクロスの後に、立ち下がりのゼロクロスが生じずに立ち上がりのゼロクロスが生じることはない。また、立ち下がりのゼロクロスの後に、立ち上がりのゼロクロスが生じずに立ち下がりのゼロクロスが生じることはない。 In these cases, rising zero-crossings in the UI do not occur consecutively, and falling zero-crossings do not occur consecutively. For example, if a rising zero crossing occurs first in a UI, a falling zero crossing always occurs next in the same UI. Similarly, if a falling zero cross occurs first in a UI, then a rising zero cross always occurs next in the same UI. There is no rising zero crossing after a rising zero crossing without a falling zero crossing. In addition, a trailing zero cross is not followed by a trailing zero cross without a rising zero cross.

また、連続するＵＩ内で第２の状態遷移が生じる場合には、これらのＵＩのそれぞれで、立ち上がりのゼロクロスと、立ち下がりのゼロクロスとの順序が同じになる。すなわち、これらのＵＩそれぞれで、立ち上がりのゼロクロスが生じた後に立ち下がりのゼロクロスが生じるか、或いは、これらのＵＩそれぞれで、立ち下がりのゼロクロスが生じた後に立ち上がりのゼロクロスが生じる。 Also, if the second state transition occurs in consecutive UIs, the order of the rising zero crossing and the falling zero crossing will be the same in each of these UIs. That is, in each of these UIs, a rising zero cross occurs followed by a falling zero cross, or in each of these UIs, a falling zero cross occurs followed by a rising zero cross.

また、連続するＵＩのうち、先のＵＩで第２の状態遷移が生じ、後のＵＩで第１の状態遷移が生じる場合には、立ち上がりおよび立ち下がりのゼロクロスのうち、先のＵＩで先に生じるゼロクロスが後のＵＩで生じる。すなわち、先のＵＩで立ち上がりのゼロクロスが生じた後に立ち下がりのゼロクロスが生じた場合には、後のＵＩで立ち上がりのゼロクロスが生じる。 Further, when the second state transition occurs in the first UI among the consecutive UIs and the first state transition occurs in the later UI, the first UI is first among the rising and falling zero crossings. The resulting zero crossing will occur later in the UI. That is, if a falling zero cross occurs after a rising zero cross occurs in the previous UI, a rising zero cross occurs in the subsequent UI.

同様に、連続するＵＩのうち、先のＵＩで第１の状態遷移が生じ、後のＵＩで第２の状態遷移が生じる場合には、立ち上がりおよび立ち下がりのゼロクロスのうち、先のＵＩで生じるゼロクロスが後のＵＩで先に生じる。すなわち、先のＵＩで立ち上がりのゼロクロスが生じた場合には、後のＵＩで立ち上がりのゼロクロスが生じた後に立ち下がりのゼロクロスが生じる。 Similarly, if the first state transition occurs in the previous UI among the consecutive UIs and the second state transition occurs in the subsequent UI, then the first state transition occurs in the previous UI among the rising and falling zero crossings. Zero crossing occurs first in later UI. That is, when a rising zero cross occurs in the previous UI, a falling zero cross occurs after a rising zero cross occurs in the subsequent UI.

以上のようにデータ伝送を行うＣ－ＰＨＹにおいては、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のゼロクロスタイミングでクロックパルスｃｌｋを生成することができる。ＵＩ内で複数のゼロクロスが生じる場合には、最先のゼロクロスでクロックパルスｃｌｋが生成されてよい。 In the C-PHY that performs data transmission as described above, the clock pulse clk can be generated at the zero crossing timings of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) . If multiple zero-crossings occur within the UI, the earliest zero-crossing may generate a clock pulse clk.

本実施形態に係る装置１は、Ｃ－ＰＨＹに準拠して３つのラインで伝送される信号Ａ，Ｂ，Ｃから導出される３つの信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）を取得してよい。例えば、装置１は、信号Ａ，Ｂ，Ｃを受信して信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）を生成する受信装置から信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）を取得してよい。 The device 1 according to the present embodiment includes three signals Diff _(AB) , Diff _(BC) , Diff _(CA) derived from signals A, B, and C transmitted on three lines in compliance with C-PHY. can be obtained. For example, the device 1 receives signals Diff _(AB) , Diff _(BC) , Diff _(CA) from a receiving device that receives signals A, B, and C and generates signals Diff _(AB) , Diff _(BC) , Diff _{( CA)} may be obtained.

［１．２．Ｒｉｓｅ側出力部２］
Ｒｉｓｅ側出力部２は、第１出力部の一例であり、複数の信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の少なくとも１つが立ち上がったことに応じてＲｉｓｅ側パルスを出力する。信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）が立ち上がるとは、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）がゼロクロスして負から正に立ち上がることであってよい。Ｒｉｓｅ側出力部２は、３つのパルスジェネレータ２０（パルスジェネレータ２０_（ＡＢ），２０_（ＢＣ），２０_（ＣＡ）とも称する）と、ＯＲゲート２１とを有する。なお、パルスジェネレータ２０_（ＡＢ），２０_（ＢＣ），２０_（ＣＡ）などの記載における添え字の括弧内の記号は、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうちの対応する信号を示す。 [1.2. Rise side output unit 2]
The rise-side output section 2 is an example of a first output section, and outputs a rise-side pulse in response to the rise of at least one of the plurality of signals Diff _(AB) , Diff _(BC) , and Diff _(CA) . Signals Diff _(AB) , Diff _{(BC) and} Diff _(CA) rising may mean that signals Diff _(AB) , Diff _(BC) and Diff _(CA) cross zero and rise from negative to positive. The rise-side output section 2 has three pulse generators 20 (also referred to as pulse generators 20 _(AB) , 20 _(BC) , and 20 _(CA) ) and an OR gate 21 . In the descriptions of pulse generators 20 _(AB) , 20 _(BC) , 20 _(CA), etc., subscripts in parentheses correspond to signals Diff _(AB) , Diff _(BC) , Diff _(CA) . indicates a signal to

３つのパルスジェネレータ２０_（ＡＢ），２０_（ＢＣ），２０_（ＣＡ）は、複数の信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうち、対応する何れか１つの信号Ｄｉｆｆが立ち上がったことに応じて基準幅の基準パルスＰ_ｒｉｓｅ（基準パルスＰ_{ｒｉｓｅ（ＡＢ）}，Ｐ_{ｒｉｓｅ（ＢＣ）}，Ｐ_{ｒｉｓｅ（ＣＡ）}とも称する）をそれぞれ生成する。基準パルスＰ_ｒｉｓｅの基準幅は、第１基準幅の一例であり、詳細を後述する。各パルスジェネレータ２０は、生成した基準パルスＰ_ｒｉｓｅをＯＲゲート２１に供給してよい。 Three pulse generators 20 _(AB) , 20 _(BC) , 20 _(CA) have a plurality of signals Diff _(AB) , Diff _(BC) , Diff _(CA). Accordingly, reference pulses P _rise (also referred to as reference pulses P _rise(AB) , P _rise(BC) , and P _rise(CA) ) of reference widths are generated respectively. The reference width of the reference pulse P _rise is an example of the first reference width, and will be described later in detail. Each pulse generator 20 may supply the generated reference pulse P _rise to the OR gate 21 .

ＯＲゲート２１は、３つのパルスジェネレータ２０のそれぞれに接続される。ＯＲゲート２１は、第１ＯＲゲートの一例であり、３つのパルスジェネレータ２０のそれぞれにより生成された基準パルスＰ_ｒｉｓｅの論理和をＲｉｓｅ側パルスとして出力する。ＯＲゲート２１は、Ｒｉｓｅ側パルスを検出部４に供給してよい。また、ＯＲゲート２１は、Ｒｉｓｅ側パルスを選択部５における「０」の入力端子に供給してよい。 An OR gate 21 is connected to each of the three pulse generators 20 . The OR gate 21 is an example of a first OR gate, and outputs the logical sum of the reference pulse P _rise generated by each of the three pulse generators 20 as a rise side pulse. The OR gate 21 may supply the rise-side pulse to the detector 4 . Also, the OR gate 21 may supply the Rise-side pulse to the “0” input terminal of the selector 5 .

［１．３．Ｆａｌｌ側出力部３］
Ｆａｌｌ側出力部３は、第２出力部の一例であり、複数の信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の少なくとも１つが立ち下がったことに応じてＦａｌｌ側パルスを出力する。信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）が立ち下がるとは、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）がゼロクロスして正から負に立ち下がることであってよい。Ｆａｌｌ側出力部３は、３つのパルスジェネレータ３０（パルスジェネレータ３０_（ＡＢ），３０_（ＢＣ），３０_（ＣＡ）とも称する）と、ＯＲゲート３１とを有する。 [1.3. Fall side output unit 3]
The fall-side output section 3 is an example of a second output section, and outputs a fall-side pulse in response to at least one of the plurality of signals Diff _(AB) , Diff _(BC) , and Diff _(CA) falling. . Signals Diff _(AB) , Diff _{(BC) and} Diff _(CA) fall means that the signals Diff _(AB) , Diff _(BC) and Diff _(CA) cross zero and fall from positive to negative. good. The fall-side output section 3 has three pulse generators 30 (also referred to as pulse generators 30 _(AB) , 30 _(BC) , and 30 _(CA) ) and an OR gate 31 .

３つのパルスジェネレータ３０_（ＡＢ），３０_（ＢＣ），３０_（ＣＡ）は、複数の信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうち、対応する何れか１つの信号Ｄｉｆｆが立ち下がったことに応じて基準幅の基準パルスＰ_ｆａｌｌ（Ｐ_{ｆａｌｌ（ＡＢ）}，Ｐ_{ｆａｌｌ（ＢＣ）}，Ｐ_{ｆａｌｌ（ＣＡ）}とも称する）をそれぞれ生成する。各パルスジェネレータ３０は、生成した基準パルスＰ_ｆａｌｌをＯＲゲート３１に供給してよい。 Three pulse generators 30 _(AB) , 30 _(BC) , 30 _(CA) have a plurality of signals Diff _(AB) , Diff _(BC) , Diff _(CA) , and any one corresponding signal Diff rises. A reference pulse P _fall (also referred to as P _fall(AB) , P _fall(BC) , P _fall(CA) ) of the reference width is generated in accordance with the drop. Each pulse generator 30 may supply the generated reference pulse P _fall to an OR gate 31 .

ＯＲゲート３１は、３つのパルスジェネレータ３０のそれぞれに接続される。ＯＲゲート３１は、第２ＯＲゲートの一例であり、３つのパルスジェネレータ３０のそれぞれにより生成された基準パルスＰ_ｆａｌｌの論理和をＦａｌｌ側パルスとして出力する。ＯＲゲート３１は、Ｒｉｓｅ側パルスを検出部４に供給してよい。また、ＯＲゲート３１は、Ｆａｌｌ側パルスを選択部５における「１」の入力端子に供給してよい。 OR gate 31 is connected to each of the three pulse generators 30 . The OR gate 31 is an example of a second OR gate, and outputs the logical sum of the reference pulse P _fall generated by each of the three pulse generators 30 as a fall side pulse. The OR gate 31 may supply the rise-side pulse to the detector 4 . Also, the OR gate 31 may supply the fall-side pulse to the “1” input terminal of the selector 5 .

［１．４．基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅］
基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅は、クロックパルスｃｌｋのインターバルに信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の立ち上がりおよび立ち下がりが１つずつ生じる場合に、Ｒｉｓｅ側出力部２からのＲｉｓｅ側パルス（ここでは基準パルスＰ_ｒｉｓｅそのもの）と、Ｆａｌｌ側出力部３からのＦａｌｌ側パルス（ここでは基準パルスＰ_ｆａｌｌそのもの）とが少なくとも一部で重なり合うパルス幅であってよい。例えば、基準幅は、クロックパルスｃｌｋのインターバルに信号Ｄｉｆｆ_（ＡＢ）が立ち上がり、信号Ｄｉｆｆ_（ＢＣ）が立ち下がる場合に、Ｒｉｓｅ側出力部２のパルスジェネレータ２０_（ＡＢ）により生成される基準パルスＰ_{ｒｉｓｅ（ＡＢ）}とＦａｌｌ側出力部３のパルスジェネレータ３０_（ＢＣ）により生成される基準パルスＰ_{ｆａｌｌ（ＢＣ）}とが必ず一部で重なり合うようなパルス幅であってよい。 [1.4. Reference widths of reference pulses P _rise and P _fall ]
The reference widths of the reference pulses P _rise and P _fall are set at the rise side output section when one rising edge and one falling edge of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) occur in the interval of the clock pulse clk. 2 and the fall-side pulse _{(here, the reference pulse P fall} _itself ) from the fall-side output section 3 may have a pulse width that at least partially overlaps. _For example _, _the reference width is the reference pulse P The pulse width may be such that _{the rise (AB)} and the reference pulse P _{fall (BC)} generated by the pulse generator 30 _(BC) of the fall-side output section 3 always partially overlap.

また、基準幅は、クロックパルスｃｌｋのインターバルに信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうち２以上の信号が立ち上がる場合に、当該２以上の信号のそれぞれに応じて生成される２以上の基準パルスＰ_ｒｉｓｅが一部で重なり合って１つのＲｉｓｅ側パルスをなすパルス幅であってよい。また、基準幅は、クロックパルスｃｌｋのインターバルに信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうち２以上の信号が立ち下がる場合に、当該２以上の信号のそれぞれに応じて生成される２以上の基準パルスＰ_ｆａｌｌが一部で重なり合って１つのＦａｌｌ側パルスをなすパルス幅であってよい。例えば、基準幅は、クロックパルスｃｌｋのインターバルに２つの信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ）が立ち上がる場合に、当該２つの信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ）のそれぞれに応じてＲｉｓｅ側出力部２の２つのパルスジェネレータ２０_（ＡＢ），２０_（ＢＣ）により生成される２つの基準パルスＰ_{ｒｉｓｅ（ＡＢ）}，Ｐ_{ｒｉｓｅ（ＢＣ）}が必ず一部で重なり合って１つのＲｉｓｅ側パルスをなすようなパルス幅であってよい。なお、２つの信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ）が立ち上がる場合には、これらの立ち上がりと、残りの信号Ｄｉｆｆ_（ＣＡ）の立ち下がりとが同時に生じてもよいし、先の立ち上がりタイミングから基準幅の時間の間で、残りの信号Ｄｉｆｆ_（ＣＡ）の立ち下がりが生じてもよい。 In addition, when two or more of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) rise during intervals of the clock pulse clk, the reference width is generated according to each of the two or more signals. It may be a pulse width in which two or more reference pulses P _rise partly overlap to form one Rise side pulse. Further, the reference width is generated according to each of the signals Diff _(AB) , Diff _(BC) , and Diff _(CA) when two or more of the signals Diff(AB), Diff(BC), and Diff(CA) fall at intervals of the clock pulse clk. It may be a pulse width in which two or more reference pulses P _fall partially overlap to form one fall-side pulse. For example, when two signals Diff _(AB) and Diff _(BC) rise during intervals of the clock pulse clk, the reference width is set to the Rise side output according to each of the two signals Diff _(AB) and Diff _(BC). The two reference pulses P rise (AB) and P _{rise (} _BC) generated by the two pulse generators 20 _(AB) and 20 _{(BC) of the} section 2 must be partially overlapped to form one rise pulse. pulse width. When two signals Diff _(AB) and Diff _(BC) rise, these rises and the remaining signal Diff _(CA) may fall at the same time. During the width time, the remaining signal Diff _(CA) falling edges may occur.

また、基準幅は、クロックパルスｃｌｋのインターバルに生じ得る、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅であってよい。立ち上がりと立ち下がりとのインターバルの最大値は、クロックパルスｃｌｋの基準インターバルの０．４倍の長さであってよい。従って、基準幅は、クロックパルスｃｌｋの基準インターバルの０．４倍よりも大きいパルス幅であってよい。基準インターバルの長さは信号Ａ，Ｂ，Ｃの送信元で設定されるＵＩの長さであってよい。この場合、基準幅は一例として０．４５ＵＩでもよいし、０．５ＵＩ以上でもよい。 Also, the reference width may be a pulse width larger than the maximum value of the interval between the rising and falling edges of the signals Diff _(AB) , Diff _(BC) , and Diff _(CA) that can occur in the interval of the clock pulse clk. . The maximum value of the interval between rising and falling edges may be 0.4 times longer than the reference interval of the clock pulse clk. Therefore, the reference width may be a pulse width greater than 0.4 times the reference interval of the clock pulses clk. The length of the reference interval may be the length of the UI set by the source of the signals A, B, C. In this case, the reference width may be, for example, 0.45 UI or 0.5 UI or more.

［１．５．検出部４］
検出部４は、パルスの非検出状態（ｗａｉｔ状態とも称する）となる毎に、最初に出力される先行パルスを検出する。パルスの非検出状態とは、Ｒｉｓｅ側出力部２およびＦａｌｌ側出力部３から出力されるパルスを検出していない状態であってよい。検出部４は、非検出状態においてＲｉｓｅ側出力部２およびＦａｌｌ側出力部３から出力されるＲｉｓｅ側パルス，Ｆａｌｌ側パルスのうち、最初に出力されるパルスを先行パルスとして検出してよい。検出部４は、パルス検出部４０と、無効化部４１とを有する。 [1.5. Detector 4]
The detection unit 4 detects the preceding pulse that is output first each time it enters a pulse non-detection state (also referred to as a wait state). The pulse non-detection state may be a state in which pulses output from the rise side output section 2 and the fall side output section 3 are not detected. The detection unit 4 may detect, as the leading pulse, the first output pulse of the rise-side pulse and the fall-side pulse output from the rise-side output unit 2 and the fall-side output unit 3 in the non-detection state. The detection unit 4 has a pulse detection unit 40 and an invalidation unit 41 .

パルス検出部４０は、Ｒｉｓｅ側出力部２およびＦａｌｌ側出力部３から出力されるＲｉｓｅ側パルスおよびＦａｌｌ側パルスをそれぞれ検出する。パルス検出部４０は、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスの何れを検出したかに応じて選択部５に選択を行わせる選択信号Ｓｅｌを選択部５に供給してよい。本実施形態では一例として、パルス検出部４０は、Ｒｉｓｅ側パルスを検出した場合には、選択部５における「０」，「１」の入力端子のうち、Ｒｉｓｅ側パルスが入力される「０」を示す選択信号Ｓｅｌを選択部５に供給してよい。同様に、パルス検出部４０は、Ｆａｌｌ側パルスを検出した場合には、選択部５における「０」，「１」の入力端子のうち、Ｆａｌｌ側パルスが入力される「１」を示す選択部５に供給してよい。パルス検出部４０は、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスの両方を検出した場合には、選択部５に対し、「０」を示す選択信号Ｓｅｌを供給してもよいし、「１」を示す選択信号Ｓｅｌを供給してもよい。 The pulse detection section 40 detects the rise side pulse and the fall side pulse output from the rise side output section 2 and the fall side output section 3, respectively. The pulse detection section 40 may supply the selection signal Sel to the selection section 5 to cause the selection section 5 to select according to which of the rise side pulse and the fall side pulse is detected. As an example in the present embodiment, when the pulse detection unit 40 detects a rise-side pulse, the pulse detection unit 40 selects “0”, to which the rise-side pulse is input, from among the “0” and “1” input terminals of the selection unit 5 . may be supplied to the selection unit 5 . Similarly, when the pulse detection section 40 detects the fall-side pulse, the selection section 40 indicates "1" to which the fall-side pulse is input, out of the "0" and "1" input terminals of the selection section 5. 5 may be supplied. When the pulse detection unit 40 detects both the rise-side pulse and the fall-side pulse, the pulse detection unit 40 may supply the selection signal Sel indicating "0" to the selection unit 5, or may provide the selection signal Sel indicating "1". Signal Sel may be provided.

無効化部４１は、クロックパルスｃｌｋの各インターバルにおいてＲｉｓｅ側出力部２からのパルスと、Ｆａｌｌ側出力部３からのパルスとが一部で重なり合って出力される場合に、後から出力されるパルスについてのパルス検出部４０による検出を無効化する。例えば、無効化部４１は、検出部４が先行パルスを検出している状態（ｂｕｓｙ状態とも称する）である場合に出力されるパルスの検出を無効化してよい。これにより、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスが一部で重なり合って出力される場合に、先行パルスのみがパルス検出部４０によって検出される。別言すれば、検出部４が先行パルスを検出していないｗａｉｔ状態である場合に出力されるパルスが、パルス検出部４０によって検出される。無効化部４１は、パルス検出部４０におけるＲｉｓｅ側パルスに対する検出機能と、Ｆａｌｌ側パルスに対する検出機能とのうち、後から出力されるパルスに対する検出機能をディセーブルしてよい。無効化部４１は、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスが同時に出力される場合には、パルス検出部４０による検出を無効化しなくてもよいし、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスのうち、予め決定された一方のパルスの検出を無効化してもよい。 When the pulse from the rise-side output unit 2 and the pulse from the fall-side output unit 3 are partially overlapped at each interval of the clock pulse clk, the invalidation unit 41 cancels the pulse output later. is invalidated by the pulse detection unit 40. For example, the invalidation unit 41 may invalidate the detection of the pulse that is output when the detection unit 4 is in the state of detecting the preceding pulse (also called busy state). As a result, when the rise-side pulse and the fall-side pulse are partially overlapped and output, only the preceding pulse is detected by the pulse detection section 40 . In other words, the pulse detection section 40 detects the pulse output when the detection section 4 is in the wait state in which the preceding pulse is not detected. The disabling section 41 may disable the detection function for the pulse output later, out of the detection function for the rise-side pulse and the detection function for the fall-side pulse in the pulse detection section 40 . When the rise-side pulse and the fall-side pulse are output at the same time, the invalidation unit 41 does not have to invalidate the detection by the pulse detection unit 40, and the invalidation unit 41 does not have to invalidate the detection by the pulse detection unit 40. Alternatively, the detection of one pulse may be disabled.

Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスのうち一方のパルスの検出が無効化されている場合、つまり他方のパルスが先に検出されて検出部４がｂｕｓｙ状態となっている場合には、当該他方のパルスが検出されていない状態となることに応じて検出部４はパルスの非検出状態、つまりｗａｉｔ状態となってよい。すなわち、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスのうち、先行パルスに重なって出力される後行パルスの検出が無効化されている場合には、後行パルスはパルス検出部４０によって検出されない。この状態において、先行パルスが検出されていない状態となれば（つまり、検出されていた先行パルスが立ち下がれば）、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスの何れのパルスも検出されていない状態となるため、検出部４は非検出状態となってよい。これにより、検出部４は、次の先行パルスの検出待ち状態となってよい。 When the detection of one of the rise-side pulse and the fall-side pulse is disabled, that is, when the other pulse is detected first and the detector 4 is in a busy state, the other pulse is detected. is not detected, the detection unit 4 may enter a pulse non-detection state, that is, a wait state. That is, when the detection of the trailing pulse that overlaps the leading pulse and is output from the rise side pulse and the fall side pulse is disabled, the trailing pulse is not detected by the pulse detection section 40 . In this state, if the preceding pulse is not detected (that is, if the detected preceding pulse falls), neither the rise side pulse nor the fall side pulse is detected. , the detection unit 4 may be in a non-detection state. As a result, the detector 4 may enter a state of waiting for detection of the next preceding pulse.

無効化部４１によってパルスの検出が無効化される場合には、当該パルスが立ち下がることに応じて無効化が解除されてよい。例えば、Ｒｉｓｅ側パルスが先行パルスとして検出され、後から立ち上がったＦａｌｌ側パルスが無効化される場合には、当該Ｆａｌｌ側パルスが立ち下がることに応じてＦａｌｌ側パルスに対する検出の無効化が解除されてよい。これにより、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスのうち、一方のパルスに重なって出力された他方のパルスが無効化された後、改めて他方のパルスが出力される場合には、当該他方のパルスが先行パルスとして検出されてよい。なお、Ｒｉｓｅ側パルスと、Ｆａｌｌ側パルスとが重なり合わずに出力される場合には、無効化部４１によって後発のＦａｌｌ側パルスの検出が無効化されないため、当該後発のＦａｌｌ側パルスは次の先行パルスとして検出されてよい。 When the pulse detection is disabled by the disabling section 41, the disabling may be canceled when the pulse falls. For example, when a rise-side pulse is detected as a preceding pulse and a fall-side pulse that rises later is disabled, the disablement of detection of the fall-side pulse is canceled in response to the falling of the fall-side pulse. you can As a result, after the other of the rise-side pulse and the fall-side pulse that overlaps with one of the pulses and is output is invalidated, when the other pulse is output again, the other pulse precedes the other pulse. It may be detected as a pulse. Note that when the rise-side pulse and the fall-side pulse are output without overlapping each other, the detection of the subsequent fall-side pulse is not invalidated by the nullification unit 41, so the subsequent fall-side pulse is output as follows. It may be detected as a leading pulse.

無効化部４１は、クロックパルスｃｌｋの新たなインターバルが開始したことを、パルス検出部４０によってＲｉｓｅ側パルス，Ｆａｌｌ側パルスが検出されることに応じて検出してもよいし、クロックパルスｃｌｋが装置１から出力されることに応じて検出してもよいし、パルス検出部４０が選択信号Ｓｅｌを出力することに応じて検出してもよい。 The invalidation unit 41 may detect that a new interval of the clock pulse clk has started when the pulse detection unit 40 detects the rise-side pulse and the fall-side pulse. It may be detected according to output from the device 1 or may be detected according to the output of the selection signal Sel by the pulse detection unit 40 .

［１．６．選択部５］
選択部５は、検出部４により検出された先行パルスのエッジを、クロックに含まれるクロックパルスｃｌｋのエッジとして選択する。選択部５は、検出部４からの選択信号Ｓｅｌに基づいてＲｉｓｅ側パルスおよびＦａｌｌ側パルスの何れかのエッジをクロックパルスｃｌｋのエッジとして選択してよい。本実施形態では一例として、選択部５は、先行パルスの開始エッジ（例えば立ち上がりエッジ）および終了エッジ（例えば立ち下がりエッジ）をクロックパルスｃｌｋの開始エッジおよび終了エッジとして選択する、つまり、先行パルスをクロックパルスｃｌｋとして選択する。 [1.6. Selection unit 5]
The selection unit 5 selects the edge of the preceding pulse detected by the detection unit 4 as the edge of the clock pulse clk included in the clock. Based on the selection signal Sel from the detection section 4, the selection section 5 may select either edge of the rise side pulse or the fall side pulse as the edge of the clock pulse clk. In this embodiment, as an example, the selection unit 5 selects the starting edge (e.g., rising edge) and ending edge (e.g., falling edge) of the preceding pulse as the starting edge and ending edge of the clock pulse clk. Select as clock pulse clk.

選択部５は、Ｒｉｓｅ側出力部２から「０」の入力端子に入力されるＲｉｓｅ側パルスと、Ｆａｌｌ側出力部３から「１」の入力端子に入力されるＦａｌｌ側パルスとの何れかを、選択信号Ｓｅｌが「０」，「１」の何れを示すかに応じて選択してよい。本実施形態では一例として、選択部５はマルチプレクサであってよい。 The selector 5 selects either the rise-side pulse input from the rise-side output unit 2 to the input terminal "0" or the fall-side pulse input from the fall-side output unit 3 to the input terminal "1". , may be selected depending on whether the selection signal Sel indicates "0" or "1". In this embodiment, as an example, the selector 5 may be a multiplexer.

選択部５は、選択したクロックパルスｃｌｋをデータ読取部６に供給してよい。選択部５は、装置１の外部にクロックパルスｃｌｋを出力してもよい。 The selection unit 5 may supply the selected clock pulse clk to the data reading unit 6 . The selector 5 may output the clock pulse clk to the outside of the device 1 .

［１．７．データ読取部６］
データ読取部６は、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）をラッチする。データ読取部６は、選択部５から供給されるクロックパルスｃｌｋに合わせて信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）をそれぞれラッチしてよい。これにより、例えばｎ番目（但しｎは自然数）のＵＩの信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）は、ｎ＋α番目（但し、αは０以上の整数）のＵＩの信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）から生成されるクロックパルスｃｌｋに応じてラッチされてよい。これに代えて、ｎ番目のＵＩの信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）は、ｎ－α番目のＵＩの信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）から生成されるクロックパルスｃｌｋに応じてラッチされてもよい。 [1.7. Data reading unit 6]
The data reader 6 latches the signals Diff _(AB) , Diff _(BC) and Diff _(CA) . The data reading section 6 may latch the signals Diff _(AB) , Diff _(BC) and Diff _(CA) in synchronization with the clock pulse clk supplied from the selection section 5 . As a result, for example, the signals Diff _(AB) , Diff _(BC) , and Diff _(CA) of the n-th (where n is a natural number) UI are converted to the signals Diff _{( AB)} , Diff _(BC) , Diff _(CA) may be latched in response to clock pulses clk generated from Diff (CA). Alternatively, the signals Diff _(AB) , Diff _(BC) , and Diff _(CA) of the n-th UI are obtained from the signals Diff _(AB) , Diff _(BC) , and Diff _(CA) of the n-α-th UI. It may be latched in response to the generated clock pulse clk.

データ読取部６は、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のそれぞれに対して設けられたＤフリップフロップであってよい。データ読取部６は、ラッチした信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のデータを外部に出力してよい。例えば、データ読取部６は、ラッチしたデータをディスプレイの表示ドライバに供給してよい。 The data reading unit 6 may be a D flip-flop provided for each of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) . The data reading section 6 may output the data of the latched signals Diff _(AB) , Diff _(BC) and Diff _(CA) to the outside. For example, the data reader 6 may supply the latched data to the display driver of the display.

以上の装置１によれば、複数の信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の少なくとも１つが立ち上がったこと，立ち下がったことに応じて出力されるＲｉｓｅ側パルス，Ｆａｌｌ側パルスの非検出状態が生じる毎に、最初に出力される先行パルスが検出されてクロックパルスｃｌｋとして選択される。従って、信号Ｄｉｆｆの立ち上がりおよび立ち下がりの変化のうち、同じＵＩ内で先に生じる変化に応じたクロックパルスｃｌｋを生成することができ、後で生じる変化に応じて誤ってクロックパルスｃｌｋが生成されてしまうのを防止することができる。これにより、ジッタに対する耐性、ひいてはクロックパルスｃｌｋの精度を向上することができる。 According to the apparatus 1 described above, the rise side pulse and the fall side pulse are output in response to the rise or fall of at least one of the plurality of signals Diff _(AB) , Diff _(BC) and Diff _(CA). occurs, the first output preceding pulse is detected and selected as the clock pulse clk. Therefore, among the rising and falling changes of the signal Diff, the clock pulse clk can be generated according to the change that occurs earlier within the same UI, and the clock pulse clk is generated erroneously according to the change that occurs later. You can prevent it from getting lost. As a result, it is possible to improve the tolerance to jitter and, by extension, the accuracy of the clock pulse clk.

また、Ｒｉｓｅ側出力部２，Ｆａｌｌ側出力部３は、対応する何れか１つの信号Ｄｉｆｆが立ち上がったこと，立ち下がったことに応じて基準幅の基準パルスＰ_ｒｉｓｅ，基準パルスＰ_ｆａｌｌをそれぞれ生成する複数のパルスジェネレータ２０，パルスジェネレータ３０と、生成された基準パルスＰ_ｒｉｓｅの論理和，基準パルスＰ_ｆａｌｌの論理和をパルスとして出力するＯＲゲート２１，ＯＲゲート３１とを有する。従って、信号Ｄｉｆｆの立ち上がりの変化と、立ち下がりの変化とのそれぞれを別々に検出し、先に生じる変化を確実に検出することができる。 In addition, the rise side output section 2 and the fall side output section 3 generate the reference pulse P _rise and the reference pulse P _{fall of the reference width in response to the rise or fall} of any one of the corresponding signals Diff. and an OR gate 21 and an OR gate 31 for outputting the logical sum of the generated reference pulse P _rise and the generated reference pulse P _fall as pulses. Therefore, it is possible to separately detect the rising change and the falling change of the signal Diff, and reliably detect the change that occurs first.

また、基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅は、クロックパルスｃｌｋのインターバルに信号Ｄｉｆｆの立ち上がりおよび立ち下がりが１つずつ生じる場合に、Ｒｉｓｅ側パルスと、Ｆａｌｌ側パルスとが一部で重なり合うパルス幅である。従って、同じＵＩ内でＲｉｓｅ側パルスおよびＦａｌｌ側パルスの一方が先に生じ、他方が後に生じる場合に、後から生じるパルスが次のＵＩでの先行パルスとして誤検出されてしまうのを防止することができる。 The reference widths of the reference pulses P _rise and P _fall are pulses in which the rise-side pulse and the fall-side pulse partially overlap each other when the signal Diff has one rising edge and one falling edge during the interval of the clock pulse clk. width. Therefore, when one of the rise-side pulse and the fall-side pulse occurs first and the other occurs later in the same UI, it is possible to prevent the subsequent pulse from being erroneously detected as the leading pulse in the next UI. can be done.

また、基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅は、クロックパルスｃｌｋのインターバルに生じ得る、複数の信号Ｄｉｆｆの立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅である。従って、クロックパルスｃｌｋのインターバルに信号Ｄｉｆｆの立ち上がりおよび立ち下がりが１つずつ生じる場合に、Ｒｉｓｅ側パルスと、Ｆａｌｌ側パルスとが一部で重なり合う。従って、同じＵＩ内でＲｉｓｅ側パルスおよびＦａｌｌ側パルスの一方が先に生じ、他方が後に生じる場合に、後から生じるパルスが次のＵＩでの先行パルスとして誤検出されてしまうのを防止することができる。 Also, the reference widths of the reference pulses P _rise and P _fall are pulse widths larger than the maximum value of the intervals between rising and falling edges of a plurality of signals Diff that can occur in the interval of the clock pulse clk. Therefore, when the signal Diff has one rising edge and one falling edge at intervals of the clock pulse clk, the rise side pulse and the fall side pulse partially overlap. Therefore, when one of the rise-side pulse and the fall-side pulse occurs first and the other occurs later in the same UI, it is possible to prevent the subsequent pulse from being erroneously detected as the leading pulse in the next UI. can be done.

また、基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅はクロックパルスｃｌｋの基準インターバルの０．４倍（本実施形態では一例として、０．４ＵＩ）よりも大きいパルス幅である。従って、クロックパルスｃｌｋのインターバルに生じ得る、複数の信号Ｄｉｆｆの立ち上がりと立ち下がりとのインターバルの最大値が基準インターバルの０．４以下になるよう定められている場合には、クロックパルスｃｌｋのインターバルに信号Ｄｉｆｆの立ち上がりおよび立ち下がりが１つずつ生じるときに、Ｒｉｓｅ側パルスと、Ｆａｌｌ側パルスとが一部で重なり合う。従って、同じＵＩ内でＲｉｓｅ側パルスおよびＦａｌｌ側パルスの一方が先に生じ、他方が後に生じる場合に、後から生じるパルスが次のＵＩでの先行パルスとして誤検出されてしまうのを防止することができる。また、例えば基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅を０．５ＵＩ以上にすることで、複数の信号Ｄｉｆｆの立ち上がりと立ち下がりとのインターバルが０．５ＵＩとなる場合であっても、Ｒｉｓｅ側パルスと、Ｆａｌｌ側パルスとを一部で重なり合わせることができるため、後から生じるパルスが次のＵＩでの先行パルスとして誤検出されてしまうのを防止することができる。 The reference widths of the reference pulses P _rise and P _fall are pulse widths larger than 0.4 times the reference interval of the clock pulse clk (0.4 UI as an example in this embodiment). Therefore, if the maximum value of the intervals between rising and falling edges of a plurality of signals Diff that can occur in the interval of the clock pulse clk is determined to be 0.4 or less of the reference interval, the interval of the clock pulse clk , the rise-side pulse and the fall-side pulse partially overlap each other. Therefore, when one of the rise-side pulse and the fall-side pulse occurs first and the other occurs later in the same UI, it is possible to prevent the subsequent pulse from being erroneously detected as the leading pulse in the next UI. can be done. Further, for example, by setting the reference widths of the reference pulses P _rise and P _fall to 0.5 UI or more, even if the interval between the rise and fall of a plurality of signals Diff is 0.5 UI, the rise side pulse , and the fall-side pulse can be partially overlapped with each other, it is possible to prevent the subsequent pulse from being erroneously detected as the preceding pulse in the next UI.

また、クロックパルスｃｌｋの各インターバルにおいてＲｉｓｅ側パルスとＦａｌｌ側パルスとが一部で重なり合って出力される場合に、後から出力されるパルスの検出が無効化されるので、信号Ｄｉｆｆの立ち上がりの変化と、立ち下がりの変化とのうち先に生じる変化を確実に検出することができる。また、後から生じる変化に応じたパルスが次のＵＩに跨って生じる場合に、当該パルスの検出が無効化されるため、次のＵＩで先に生じる変化を確実に検出することができる。 Further, when the rise-side pulse and the fall-side pulse are partially overlapped and output at each interval of the clock pulse clk, the detection of the pulse output later is invalidated. , and the change in the trailing edge can be reliably detected. In addition, when a pulse corresponding to a subsequent change occurs across the next UI, detection of the pulse is invalidated, so that a change occurring earlier in the next UI can be reliably detected.

また、基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅は、複数の信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうち２以上の信号Ｄｉｆｆが立ち上がる場合に、当該２以上の信号Ｄｉｆｆのそれぞれに応じて生成される２以上の基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌが一部で重なり合って１つのＲｉｓｅ側パルスをなすパルス幅を有する。また、基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅は、クロックパルスｃｌｋのインターバルに複数の信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）のうち２以上の信号Ｄｉｆｆが立ち下がる場合に、当該２以上の信号Ｄｉｆｆのそれぞれに応じて生成される２以上の基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌが一部で重なり合って１つのＦａｌｌ側パルスをなすパルス幅を有する。従って、同じＵＩ内で立ち上がりが２以上生じる場合，立ち下がりが２以上生じる場合に、後から生じる基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌが次のＵＩでの先行パルスとして誤検出されてしまうのを防止することができる。 Further, the reference widths of the reference pulses P _rise and P _fall are set so that when two or more signals Diff of the plurality of signals Diff _(AB) , Diff _(BC) and Diff _(CA) rise, the two or more signals Diff rise. Two or more reference pulses P _rise and P _fall generated accordingly have a pulse width that partially overlaps to form one rise-side pulse. Further, the _reference widths of _the reference pulses _P _rise and P _fall are set to be Two or more reference pulses P _rise and P _fall generated according to each of the two or more signals Diff have a pulse width that partially overlaps to form one fall-side pulse. Therefore, when two or more rising edges occur within the same UI, and two or more falling edges occur, the subsequent reference pulses P _rise and P _fall are prevented from being erroneously detected as preceding pulses in the next UI. be able to.

［２．動作例］
図２は、装置１の動作波形を示す。本図では一例として、第１のＵＩ内で信号Ｄｉｆｆ_（ＡＢ）の立ち上がり、信号Ｄｉｆｆ_（ＢＣ）の立ち下がりが順に生じ、第２のＵＩ内で信号Ｄｉｆｆ_（ＡＢ）の立ち下がり、信号Ｄｉｆｆ_（ＢＣ）の立ち上がりが順に生じる場合にパルスジェネレータ２０_（ＡＢ），２０_（ＢＣ），３０_（ＡＢ），３０_（ＢＣ）から出力される基準パルスＰ_{ｒｉｓｅ（ＡＢ）}，Ｐ_{ｒｉｓｅ（ＢＣ）}，Ｐ_{ｆａｌｌ（ＡＢ）}，Ｐ_{ｆａｌｌ（ＢＣ）}と、ＯＲゲート２１，３１から出力されるＲｉｓｅ側パルス，Ｆａｌｌ側パルスと、検出部４から出力される選択信号Ｓｅｌと、選択部５から出力されるクロックパルスｃｌｋとを示す。図中の横軸は時間を示し、縦軸は信号レベルを示す。なお、本図では、各時点での検出部４の状態「ｂｕｓｙ」，「ｗａｉｔ」を併せて図示している。また、本動作例において基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅は０．６ＵＩであってよい。 [2. Operation example]
FIG. 2 shows operating waveforms of the device 1 . In this figure, as an example, the rise of the signal Diff _(AB) and the fall of the signal Diff ( _{BC) occur in sequence within the first UI, and the fall of the signal Diff (AB)} and the fall of the signal Diff _(BC) _occur within the second UI. _BC) rises in sequence, reference pulses P rise _(AB) , P _rise(BC) , P _fall output from pulse generators 20 (AB) , 20 _(BC) , 30 _(AB) , 30 _(BC ₎ _(AB) , P _{fall (BC)} , rise-side pulse and fall-side pulse output from OR gates 21 and 31, selection signal Sel output from detection unit 4, and clock pulse output from selection unit 5 clk. The horizontal axis in the figure indicates time, and the vertical axis indicates signal level. It should be noted that this figure also shows the states "busy" and "wait" of the detection unit 4 at each point in time. Further, in this operation example, the reference width of the reference pulses P _rise and P _fall may be 0.6 UI.

まず時間ｔ１においてＤｉｆｆ_（ＢＣ）が立ち上がり、信号Ｄｉｆｆ_{（ＡＢ），}Ｄｉｆｆ_（ＣＡ）が立ち下がると、時間ｔ１から時間ｔ３（＝ｔ１＋０．６ＵＩ）までの基準パルスＰ_{ｒｉｓｅ（ＢＣ）}，Ｐ_{ｆａｌｌ（ＡＢ），}Ｐ_{ｆａｌｌ（ＣＡ）}がパルスジェネレータ２０_（ＢＣ），３０_（ＢＣ），３０_（ＣＡ）から出力される。これにより、時間ｔ１から時間ｔ３まで０.６ＵＩのパルス幅のＲｉｓｅ側パルス，Ｆａｌｌ側パルスがＯＲゲート２１，３１から出力される。本動作例においては一例として、これらのＲｉｓｅ側パルス，Ｆａｌｌ側パルスがパルス検出部４０により検出される結果、検出部４がｂｕｓｙ状態となって「０」の選択信号Ｓｅｌが検出部４から出力される。その結果、選択部５によってＲｉｓｅ側パルスがクロックパルスｃｌｋとして選択されて出力される。検出部４は、Ｒｉｓｅ側パルス，Ｆａｌｌ側パルスの立ち下がりに応じてｗａｉｔ状態となる。なお、本図では基準パルスＰ_{ｆａｌｌ（ＣＡ）}の図示を省略している。 First, at time t1, when Diff _(BC) rises and signals Diff _{(AB) and} Diff _(CA) fall, reference pulses P _{rise (BC)} and P _{fall ( AB) and} P _fall(CA) are output from the pulse generators 20 _(BC) , 30 _(BC) and 30 _(CA) . As a result, the OR gates 21 and 31 output a rise-side pulse and a fall-side pulse with a pulse width of 0.6 UI from time t1 to time t3. In this operation example, as an example, the pulse detection unit 40 detects these rise-side pulse and fall-side pulse, and as a result, the detection unit 4 becomes busy, and the selection signal Sel of "0" is output from the detection unit 4. be done. As a result, the selector 5 selects and outputs the rise-side pulse as the clock pulse clk. The detector 4 enters a wait state according to the fall of the rise-side pulse and the fall-side pulse. Note that the illustration of the reference pulse P _fall(CA) is omitted in this figure.

続いて、時間ｔ５においてＤｉｆｆ_（ＢＣ）が立ち下がると、時間ｔ５から時間ｔ７（＝ｔ５＋０．６ＵＩ）までの基準パルスＰ_{ｆａｌｌ（ＢＣ）}がパルスジェネレータ３０_（ＢＣ）から出力される。これにより、時間ｔ５から時間ｔ７まで０.６ＵＩのパルス幅のＦａｌｌ側パルスがＯＲゲート３１から出力される。また、このＦａｌｌ側パルスがパルス検出部４０により検出される結果、検出部４がｂｕｓｙ状態となって「１」の選択信号Ｓｅｌが検出部４から出力される。その結果、選択部５によってＦａｌｌ側パルスがクロックパルスｃｌｋとして選択されて出力される。検出部４は、Ｆａｌｌ側パルスの立ち下がりに応じてｗａｉｔ状態となる。 Subsequently, when Diff _(BC) falls at time t5, the reference pulse P _{fall (BC)} from time t5 to time t7 (=t5+0.6UI) is output from pulse generator 30 _(BC) . As a result, the fall-side pulse with a pulse width of 0.6UI is output from the OR gate 31 from time t5 to time t7. As a result of the fall-side pulse being detected by the pulse detection section 40, the detection section 4 becomes busy and the selection signal Sel of "1" is output from the detection section 4. FIG. As a result, the fall-side pulse is selected and output as the clock pulse clk by the selector 5 . The detector 4 enters a wait state in response to the falling edge of the fall-side pulse.

一方、時間ｔ６（＝ｔ５＋０．５ＵＩ）において信号Ｄｉｆｆ_（ＡＢ）が立ち上がると、時間ｔ６から時間ｔ９（＝ｔ６＋０．６ＵＩ）までの基準パルスＰ_{ｒｉｓｅ（ＡＢ）}がパルスジェネレータ２０_（ＡＢ）から出力される。これにより、時間ｔ６から時間ｔ９まで０．６ＵＩのパルス幅のＲｉｓｅ側パルスがＯＲゲート２１から出力される。このＲｉｓｅ側パルスは先行のＦａｌｌ側パルスと重なり合っているため、無効化部４１による無効化の結果、パルス検出部４０には検出されない。そのため、検出部４から出力される選択信号Ｓｅｌや、選択部５から出力されるクロックパルスｃｌｋは、Ｒｉｓｅ側パルスによって影響を受けない。時刻ｔ９でＲｉｓｅ側パルスが立ち下がると、当該Ｒｉｓｅ側パルスに対する検出の無効化は解除される。 On the other hand, when the signal Diff _(AB) rises at time t6 (=t5+0.5UI), the reference pulse P _{rise (AB)} from time t6 to time t9 (=t6+0.6UI) is output from the pulse generator 20 _(AB). be. As a result, a rise-side pulse having a pulse width of 0.6 UI is output from the OR gate 21 from time t6 to time t9. Since this rise-side pulse overlaps the preceding fall-side pulse, it is not detected by the pulse detection unit 40 as a result of the invalidation by the invalidation unit 41 . Therefore, the selection signal Sel output from the detection unit 4 and the clock pulse clk output from the selection unit 5 are not affected by the rise-side pulse. When the rise-side pulse falls at time t9, invalidation of the detection of the rise-side pulse is cancelled.

また、時間ｔ７から時間ｔ９までの間の時間ｔ８においてＤｉｆｆ_（ＡＢ）が立ち下がると、時間ｔ８から基準幅の基準パルスＰ_{ｆａｌｌ（ＡＢ）}がパルスジェネレータ３０_（ＡＢ）から出力される。これにより、時間ｔ８から０.６ＵＩのパルス幅のＦａｌｌ側パルスがＯＲゲート３１から出力される。また、このＦａｌｌ側パルスがパルス検出部４０により検出される結果、検出部４がｂｕｓｙ状態となって「１」の選択信号Ｓｅｌが検出部４から出力される。その結果、選択部５によってＦａｌｌ側パルスがクロックパルスｃｌｋとして選択されて出力される。 Further, when Diff _(AB) falls at time t8 between time t7 and time t9, a reference pulse P _{fall (AB)} having a reference width is output from pulse generator 30 _(AB) from time t8. As a result, a fall-side pulse having a pulse width of 0.6 UI is output from the OR gate 31 from time t8. As a result of the fall-side pulse being detected by the pulse detection section 40, the detection section 4 becomes busy and the selection signal Sel of "1" is output from the detection section 4. FIG. As a result, the fall-side pulse is selected and output as the clock pulse clk by the selector 5 .

［３．変形例］
なお、上記の実施形態においては、装置１は信号Ａ，Ｂ，Ｃを受信して信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）を生成する受信装置から信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）を取得することとして説明したが、信号Ａ，Ｂ，Ｃを受信して信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）を生成してもよい。この場合には、装置１は、信号Ａ，Ｂ，Ｃを受信する受信部と、受信した信号Ａ，Ｂ，Ｃから信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）を生成する差動回路部とをさらに備えてよい。 [3. Modification]
It should be noted that in the above embodiment, the device 1 receives the signals A, B, C and generates the signals Diff _(AB) , Diff _(BC) , Diff _(CA) from the receiving device that generates the signals Diff _(AB) , Diff _(BC) and Diff _(CA) have been described, but signals A, B and C may be received to generate signals Diff _(AB) , Diff _(BC) and Diff _(CA) . In this case, the device 1 comprises a receiving part for receiving the signals A, B, C and a difference for generating the signals Diff _(AB) , Diff _(BC) , Diff _(CA) from the received signals A, B, C. and an active circuit portion.

また、装置１がＣ－ＰＨＹに準拠することとして説明したが、Ｃ－ＰＨＹに準拠しなくてもよい。この場合には、装置１は、３とは異なる数の複数の信号を取得してもよく、Ｒｉｓｅ側出力部２は当該複数の信号の少なくとも１つが立ち上がったことに応じてＲｉｓｅ側パルスを出力してよく、Ｆａｌｌ側出力部３は当該複数の信号の少なくとも１つが立ち下がったことに応じてＦａｌｌ側パルスを出力してよい。 Also, although the device 1 has been described as being compliant with C-PHY, it does not have to be compliant with C-PHY. In this case, the device 1 may acquire a plurality of signals whose number is different from 3, and the rise-side output unit 2 outputs a rise-side pulse in response to the rise of at least one of the plurality of signals. and the fall-side output unit 3 may output the fall-side pulse in response to at least one of the plurality of signals falling.

また、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の立ち上がりと立ち下がりとのインターバルの最大値をクロックパルスｃｌｋの基準インターバル（一例としてＵＩ）の０．４倍の長さとして説明したが、基準インターバルの０．４倍より長くてもよい。この場合であっても、基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌの基準幅は、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の立ち上がりと立ち下がりとのインターバルの最大値より大きいパルス幅であってよい。 Also, the maximum value of the interval between the rising and falling edges of the signals Diff _(AB) , Diff _(BC) and Diff _(CA) is assumed to be 0.4 times the length of the reference interval (UI as an example) of the clock pulse clk. However, it may be longer than 0.4 times the reference interval. Even in this case, the reference widths of the reference pulses P _rise and P _fall are larger than the maximum interval between the rise and fall of the signals Diff _(AB) , Diff _(BC) and Diff _(CA). It's okay.

また、選択部５は、先行パルスの開始エッジおよび終了エッジをクロックパルスｃｌｋの開始エッジおよび終了エッジとして選択することとして説明したが、先行パルスの開始エッジをクロックパルスｃｌｋの開始エッジとして選択する限りにおいて、先行パルスの終了エッジをクロックパルスｃｌｋの終了エッジとして選択しなくてもよい。例えば、選択部５は、先行パルスを引き延ばしたパルスを生成し、先行パルスの開始エッジをクロックパルスｃｌｋの開始エッジとして選択し、引き伸ばしたパルスの終了エッジをクロックパルスｃｌｋの終了エッジとしてもよい。 Further, the selection unit 5 has been described as selecting the start edge and end edge of the preceding pulse as the start edge and end edge of the clock pulse clk, but as long as the start edge of the preceding pulse is selected as the start edge of the clock pulse clk, , the ending edge of the preceding pulse may not be selected as the ending edge of the clock pulse clk. For example, the selection unit 5 may generate a pulse obtained by stretching the preceding pulse, select the starting edge of the preceding pulse as the starting edge of the clock pulse clk, and use the ending edge of the stretched pulse as the ending edge of the clock pulse clk.

また、検出部４は、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスを検出して、Ｒｉｓｅ側パルスおよびＦａｌｌ側パルスのうち最初に出力される先行パルスを検出することとして説明したが、Ｒｉｓｅ側パルスが出力されることに応じて生成される第３基準幅の第３パルスと、Ｆａｌｌ側パルスが出力されることに応じて生成される第３基準幅の第４パルスとのうち最初に生成されるパルスを検出することによって、先行パルスを検出してもよい。この場合には、検出部４のパルス検出部４０は、第３パルスおよび第４パルスをそれぞれ検出してよく、無効化部４１は、クロックパルスの各インターバルにおいて第３パルスと第４パルスとが一部で重なり合って出力される場合に、後から出力されるパルスについてのパルス検出部４０による検出を無効化してよい。ここで、第３パルスおよび第４パルスは、出力部２によって生成されてもよいし、検出部４によって生成されてもよい。第３基準幅は、クロックパルスｃｌｋのインターバルに信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の立ち上がりおよび立ち下がりが１つずつ生じる場合に、第３パルスと第４パルスとが少なくとも一部で重なり合うパルス幅であってよい。また、第３基準幅は、クロックパルスｃｌｋのインターバルに生じ得る、信号Ｄｉｆｆ_（ＡＢ），Ｄｉｆｆ_（ＢＣ），Ｄｉｆｆ_（ＣＡ）の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅であってよい。また、第３基準幅は、クロックパルスｃｌｋの基準インターバルの０．４倍よりも大きいパルス幅であってよい。このように検出部４が第３基準幅の第３パルスおよび第４パルスを検出することによって先行パルスを検出する場合には、パルスジェネレータ２０，３０は第３基準幅より狭い基準幅の基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌを生成してよい。一例として、第３パルスおよび第４パルスの基準幅は０．６ＵＩであってよく、基準パルスＰ_ｒｉｓｅ，Ｐ_ｆａｌｌのパルス幅は０．２５ＵＩであってよい。 Further, the detector 4 has been described as detecting the rise-side pulse and the fall-side pulse, and detecting the leading pulse that is output first among the rise-side pulse and the fall-side pulse. and the fourth pulse with the third reference width generated in response to the output of the fall-side pulse. By detecting, the leading pulse may be detected. In this case, the pulse detection section 40 of the detection section 4 may detect the third pulse and the fourth pulse, respectively, and the invalidation section 41 may detect the third pulse and the fourth pulse at each interval of the clock pulse. When the pulses are partially overlapped and output, the detection by the pulse detection unit 40 of the pulse output later may be disabled. Here, the third pulse and the fourth pulse may be generated by the output section 2 or may be generated by the detection section 4 . The third reference width is such _that the third pulse and _the fourth _pulse are at least It may be a partially overlapping pulse width. The third reference width is a pulse width larger than the maximum value of the interval between the rising and falling edges of the signals Diff _(AB) , Diff _(BC) , and Diff _(CA) that can occur in the interval of the clock pulse clk. you can Also, the third reference width may be a pulse width greater than 0.4 times the reference interval of the clock pulse clk. In this way, when the detection unit 4 detects the preceding pulse by detecting the third pulse and the fourth pulse with the third reference width, the pulse generators 20 and 30 detect the reference pulse with the reference width narrower than the third reference width. P _rise , P _fall may be generated. As an example, the reference widths of the third and fourth pulses may be 0.6 UI, and the pulse widths of the reference pulses P _rise and P _fall may be 0.25 UI.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It is obvious to those skilled in the art that various modifications and improvements can be made to the above embodiments. It is clear from the description of the scope of claims that forms with such modifications or improvements can also be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The execution order of each process such as actions, procedures, steps, and stages in the devices, systems, programs, and methods shown in the claims, the specification, and the drawings is particularly "before", "before etc., and it should be noted that they can be implemented in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the specification, and the drawings, even if the description is made using "first," "next," etc. for the sake of convenience, it means that it is essential to carry out in this order. not a thing

１装置
２Ｒｉｓｅ側出力部
３Ｆａｌｌ側出力部
４検出部
５選択部
６データ読取部
２０パルスジェネレータ
２１ＯＲゲート
３０パルスジェネレータ
３１ＯＲゲート
４０パルス検出部
４１無効化部 1 device 2 rise side output unit 3 fall side output unit 4 detection unit 5 selection unit 6 data reading unit 20 pulse generator 21 OR gate 30 pulse generator 31 OR gate 40 pulse detection unit 41 invalidation unit

Claims

a first output unit that outputs a first pulse in response to at least one of the plurality of signals rising;
a second output unit that outputs a second pulse in response to at least one of the plurality of signals falling;
a detection unit that detects a preceding pulse that is output first among the first pulse and the second pulse each time the pulse is not detected;
a selection unit that selects the edge of the preceding pulse detected by the detection unit as the edge of the clock pulse included in the clock;
A device comprising:

The first output unit
a plurality of first pulse generators each generating a reference pulse having a first reference width in response to the rise of any corresponding one of the plurality of signals;
a first OR gate that outputs a logical sum of the reference pulses generated by each of the plurality of first pulse generators as the first pulse;
has
The second output unit
a plurality of second pulse generators each generating a reference pulse having the first reference width in response to a fall of any corresponding one of the plurality of signals;
a second OR gate that outputs a logical sum of the reference pulses generated by each of the plurality of second pulse generators as the second pulse;
2. The device of claim 1, comprising:

The first reference width is a pulse width in which the first pulse and the second pulse at least partially overlap when each of the plurality of signals rises and falls at intervals of the clock pulse. 3. The apparatus of claim 2, wherein a.

4. Apparatus according to claim 2 or 3, wherein the first reference width is a pulse width that is greater than the maximum interval between rising and falling edges of the plurality of signals that can occur in an interval of the clock pulses.

Apparatus according to any one of claims 2 to 4, wherein said first reference width is a pulse width greater than 0.4 times the reference interval of said clock pulses.

The first reference width is such that when two or more of the plurality of signals rise during the interval of the clock pulse, the two or more reference pulses generated according to each of the two or more signals are partially to form one first pulse, and when two or more of the plurality of signals fall at intervals of the clock pulse, two or more signals generated respectively according to the two or more signals Apparatus according to any one of claims 2 to 5, wherein said reference pulses are pulse widths that partially overlap to form one said second pulse.

The detection unit is
a pulse detection unit that detects the first pulse and the second pulse output from the first output unit and the second output unit, respectively;
Invalidation for invalidating detection by the pulse detection unit of a pulse output later when the first pulse and the second pulse are output while being partially overlapped in each interval of the clock pulse. A device according to any one of claims 1 to 6, comprising a part.

The detection unit detects a third pulse having a third reference width generated in response to the output of the first pulse, and the third reference width generated in response to output of the second pulse. 7. Apparatus according to any one of claims 1, 2 and 6, wherein the preceding pulse is detected by detecting the first generated pulse of the fourth pulse of .

The third reference width is a pulse width in which the third pulse and the fourth pulse at least partially overlap when each of the plurality of signals rises and falls at intervals of the clock pulse. 9. The device of claim 8, wherein there is a

10. Apparatus according to claim 8 or 9, wherein the third reference width is a pulse width that is greater than the maximum interval between rising and falling edges of the plurality of signals that can occur in an interval of the clock pulses.

Apparatus according to any one of claims 8 to 10, wherein said third reference width is a pulse width greater than 0.4 times the reference interval of said clock pulses.

The detection unit is
a pulse detector that detects the third pulse and the fourth pulse, respectively;
Invalidation for invalidating detection by the pulse detection unit of a pulse output later when the third pulse and the fourth pulse are output while being partially overlapped in each interval of the clock pulse. A device according to any one of claims 8 to 11, comprising a part.

2. From claim 1, wherein the plurality of signals are three differential signals derived from signals transmitted on three lines in accordance with a Mobile Industry Processor Interface (MIPI) Channel Physical Layer (C-PHY). 13. Apparatus according to any one of clauses 12 to 13.