JP2023012133A - Circuit module and electronic device - Google Patents
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- 239000004020 conductor Substances 0.000 claims abstract description 185
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 230000005540 biological transmission Effects 0.000 claims description 37
- 230000003746 surface roughness Effects 0.000 claims description 22
- 229910000679 solder Inorganic materials 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000012212 insulator Substances 0.000 claims description 10
- 238000004891 communication Methods 0.000 claims description 2
- 230000008054 signal transmission Effects 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 57
- 239000000463 material Substances 0.000 description 32
- 230000000052 comparative effect Effects 0.000 description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 239000002344 surface layer Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 239000004593 Epoxy Substances 0.000 description 6
- 239000012141 concentrate Substances 0.000 description 6
- 239000011889 copper foil Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 239000011888 foil Substances 0.000 description 5
- 230000002500 effect on skin Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000001902 propagating effect Effects 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000006071 cream Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000007788 roughening Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Structure Of Printed Boards (AREA)
- Combinations Of Printed Boards (AREA)
- Waveguides (AREA)
Abstract
Description
本発明は、信号の伝送技術に関する。 The present invention relates to signal transmission technology.
一般に、2つの半導体素子の間でデジタル信号の通信を行う場合、信号の伝送線路として信号線が用いられる。信号線は、プリント配線板等の基板に形成され、2つの半導体素子は、基板に実装される。信号線間で信号のクロストークを抑制するため、基板において、信号線は、絶縁層を介してグラウンド層又は電源層と隣接させるのが一般的である。特許文献1には、信号線が配置された導体層が、グラウンド層又は電源層と隣接して配置された構成のプリント配線板が開示されている。
In general, when performing digital signal communication between two semiconductor elements, a signal line is used as a signal transmission line. A signal line is formed on a substrate such as a printed wiring board, and two semiconductor elements are mounted on the substrate. In order to suppress signal crosstalk between signal lines, signal lines are generally placed adjacent to a ground layer or a power supply layer via an insulating layer on a substrate.
電子機器の高機能化に伴い、信号の伝送速度が高まる傾向にある。信号の高速化に伴い、信号の減衰量が増大する問題が顕著となってきている。信号線において信号の減衰量が増大すると、信号波が信号線を伝搬する過程で信号波形が歪み、信号の受信側の半導体素子において誤動作の虞がある。 2. Description of the Related Art As electronic devices become more sophisticated, signal transmission speeds tend to increase. As the speed of signals increases, the problem of increased signal attenuation has become conspicuous. If the amount of signal attenuation increases in the signal line, the signal waveform is distorted in the process of propagating the signal wave through the signal line, and there is a risk of malfunction in the semiconductor element on the signal receiving side.
本発明は、信号の伝送損失を低減することを目的とする。 An object of the present invention is to reduce signal transmission loss.
本発明の回路モジュールは、信号線を有する第1基板と、前記第1基板と固定された第2基板と、を備え、前記信号線は、前記第2基板の第2面に対向する、前記第1基板の第1面に配置された信号パターンを有し、前記第2基板は、前記信号パターンと間隔をあけて対向するよう、前記第2面に配置された導体プレーンを有する、ことを特徴とする。 A circuit module of the present invention includes a first substrate having a signal line, and a second substrate fixed to the first substrate, the signal line facing a second surface of the second substrate. A first substrate has a signal pattern arranged on a first surface thereof, and the second substrate has a conductor plane arranged on the second surface so as to face the signal pattern with a gap therebetween. Characterized by
本発明によれば、信号の伝送損失が低減される。 According to the present invention, signal transmission loss is reduced.
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。図1は、実施形態に係るデジタルカメラ600の説明図である。デジタルカメラ600は、レンズ交換式のデジタルカメラであり、カメラ本体601を備える。カメラ本体601は電子機器の一例である。カメラ本体601は、レンズを含むレンズユニット(レンズ鏡筒)602が着脱可能となっている。なお、レンズユニットとカメラ本体とが一体となって電子機器を構成してもよい。
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings. FIG. 1 is an explanatory diagram of a
カメラ本体601は、筐体611と、回路モジュール100と、回路モジュール200と、を備える。回路モジュール100及び回路モジュール200は、筐体611の内部に収納されている。また、筐体611の内部には、不図示のバッテリが収納される。回路モジュール100と回路モジュール200とは、フレキシブルプリント配線板300で接続されている。
The
回路モジュール200は、本実施形態では撮像モジュールである。回路モジュール200は、プリント配線板201と、プリント配線板201に実装されたイメージセンサ202と、を備える。イメージセンサ202は、例えばCMOS(Complementary Metal Oxide Semiconductor)イメージセンサ又はCCD(Charge Coupled Device)イメージセンサである。イメージセンサ202は、レンズユニット602を介して入射した光を電気信号に変換する機能を有する。
The
回路モジュール100は、本実施形態では画像処理モジュールである。回路モジュール100は、親基板102と、親基板102に実装された回路ユニット110と、親基板102に実装された電源ユニット130と、を有する。電源ユニット130は、不図示のバッテリから供給された電圧を、所定の電源電圧V0に変換して回路ユニット110に印加することで、回路ユニット110の各部の動作に必要な電力を回路ユニット110に供給する電源回路である。電源電圧V0は、直流電圧である。
The
図2(a)は、実施形態に係る回路モジュール100の平面図である。図2(b)は、実施形態に係る回路モジュール100の断面図である。図3は、図2(b)のIII-III線に沿う回路モジュール100の断面図である。
FIG. 2(a) is a plan view of the
回路ユニット110は、子基板101と、子基板101に実装されたロジックLSI(Large Scale Integration)103と、子基板101に実装された2つのメモリIC(Integrated Circuit)104とを備える。ロジックLSI103は、第1半導体素子の一例である。メモリIC104は、第2半導体素子の一例である。また、子基板101は、第1基板の一例であり、親基板102は、第2基板の一例である。なお、メモリIC104の数、即ち第2半導体素子の数は、本実施形態では2つであるが、1つであっても3つ以上であってもよい。
The
ロジックLSI103は、画像処理を行う素子である。具体的には、ロジックLSI103は、イメージセンサ202から画像データを示す電気信号を取得し、取得した電気信号を補正する処理を行い、補正された画像データを生成する機能を有する。また、ロジックLSI103は、メモリIC104を制御するメモリコントローラとしても機能する。メモリIC104は、画像データ等のデータを記憶可能なメモリ素子であり、ロジックLSI103の制御の下、ロジックLSI103から送信されたデータを記憶することができる。
The
ロジックLSI103と各メモリIC104との間で通信されうる信号は、データ信号、アドレス信号、コマンド信号、クロック信号などのデジタル信号である。本実施形態では、デジタル信号は、シングルエンド信号である。デジタル信号の伝送速度は、200Mbps以上、好ましくは2Gbps以上、より好ましくは5Gbps以上である。デジタル信号の伝送速度が2Gbpsの場合、デジタル信号の基本波の周波数は1GHzであり、3倍の高調波は3GHz、5倍の高調波は5GHzである。このように、デジタル信号の伝送速度が高速化するほど、デジタル信号に含まれる信号波成分の周波数が高くなる。
Signals that can be communicated between the
ロジックLSI103及び各メモリIC104は、電源ユニット130により電源電圧V0、例えば1.1Vの直流電圧が印加されることにより動作する。なお、電源ユニット130は、親基板102ではなく子基板101に実装されていてもよいし、親基板102及び子基板101以外の基板に実装されていてもよい。即ち、電源ユニット130は、ロジックLSI103及び各メモリIC104に電力を供給可能であればよく、筐体611の内部に配置されていればよい。
The
本実施形態では、ロジックLSI103とメモリIC104とをユニット化することにより、開発の効率化が図られている。また、デジタル信号の伝送損失が低減されるよう、ロジックLSI103とメモリIC104とが近接して配置されている。これにより、回路ユニット110の小型化も図られている。
In this embodiment, development efficiency is improved by unitizing the
本実施形態において、子基板101は、リジッド基板である。子基板101の基材は、シリコン等の半導体基板、セラミック基板、ガラスエポキシ基板等のどのような基板であってもよいが、コストや調達容易性の観点から、ガラスエポキシ基板が好ましい。ガラスエポキシ基板は、ガラスクロスにエポキシ樹脂を含浸させた基板である。本実施形態において、子基板101は、基材として絶縁基材を用いたリジッドプリント配線板である。
In this embodiment, the
本実施形態において、親基板102は、リジッド基板である。親基板102の基材は、シリコン等の半導体基板、セラミック基板、ガラスエポキシ基板等のどのような基板であってもよいが、コストや調達容易性の観点から、ガラスエポキシ基板が好ましい。本実施形態において、親基板102は、基材として絶縁基材を用いたリジッドプリント配線板である。
In this embodiment, the
子基板101は、第1絶縁体部の一例である絶縁基材117と、絶縁基材117の内部又は外部に配置された導体部分と、を有する。絶縁基材117は、第1面の一例である主面1171と、第3面の一例であって、主面1171とは反対の主面1172と、を有する。主面1171は、親基板102と対向する面である。ロジックLSI103及び各メモリIC104は、主面1172に実装されている。
The
親基板102は、第2絶縁体部の一例である絶縁基材119と、絶縁基材119の内部又は外部に配置された導体部分と、を有する。絶縁基材119は、第2面の一例である主面1191と、第4面の一例であって、主面1191とは反対の主面1192と、を有する。主面1191は、回路ユニット110、即ち子基板101と対向する面である。回路ユニット110は、主面1191に実装されている。平面視、即ち主面1191と垂直なZ方向に視て、子基板101は、親基板102よりもサイズが小さい。
The
本実施形態では、主面1171と主面1191とが互いに対向するように回路ユニット110が親基板102に実装されている。主面1171と主面1191との間には、ロジックLSI103及び各メモリIC104が存在せず、主面1171と主面1191との間隔を狭くすることができる。
In this embodiment, the
ロジックLSI103は、複数の接続端子106で子基板101に電気的及び機械的に接続されている。具体的には、ロジックLSI103は、複数の接続端子106で子基板101の主面1172に配置された複数のパッドに接続されている。このように、複数の接続端子106は、ロジックLSI103と主面1172との間に配置され、ロジックLSI103を子基板101に固定するのに用いられている。
The
また、各メモリIC104は、複数の接続端子107で子基板101に電気的及び機械的に接続されている。具体的には、各メモリIC104は、複数の接続端子107で子基板101の主面1172に配置された複数のパッドに接続されている。このように、複数の接続端子107は、対応するメモリIC104と主面1172との間に配置され、対応するメモリIC104を子基板101に固定するのに用いられている。
Each
子基板101は、複数の接続端子108で親基板102に電気的及び機械的に接続されている。具体的には、子基板101の主面1171に配置された複数のパッドと、親基板102の主面1191に配置された複数のパッドとが複数の接続端子108で接続されている。このように、複数の接続端子108は、主面1171と主面1191との間に配置され、子基板101を親基板102に固定するのに用いられている。各接続端子106,107,108は、例えばはんだなどの接合材を含んでいる。
The
子基板101は、少なくとも2つの導体層、本実施形態では2つの導体層1011,1012を有する。導体層1011は、第1導体層の一例である。導体層1012は、第2導体層の一例である。導体層1011,1012は、導電性の導体パターン、即ち金属箔が配置される層である。各導体層1011,1012は、表層である。即ち、導体層1011は、主面1171上に画成され、導体層1012は、主面1172上に画成されている。つまり、子基板101は、少なくとも2つの表層を有するのが好ましく、2つの表層以外に、内層(導体層)を有していてもよい。本実施形態では、導体層1012は、絶縁基材117の絶縁材(誘電材)を介して導体層1011と隣接する導体層である。導体層1011は、各接続端子108と接続される部分を除いて、主面1171上に配置された第1ソルダーレジスト膜であるソルダーレジスト膜118で覆われている。導体層1011において、導体パターンのない部分には、ソルダーレジスト膜118が配置されてもよい。
The
親基板102は、少なくとも1つの導体層を有していればよい。親基板102は、2層以下の導体層を有しているのが好ましく、本実施形態では、2つの導体層1021,1022を有する。導体層1021,1022は、導電性の導体パターン、即ち金属箔が配置される層である。各導体層1021,1022は、表層である。即ち、導体層1021は、主面1191上に画成され、導体層1022は、主面1192上に画成されている。つまり、親基板102は、少なくとも主面1191側の表層を有するのが好ましく、主面1191側の表層以外に、主面1192側の表層及び/又は内層(導体層)を有していてもよい。導体層1021は、各接続端子108と接続される部分を除いて、主面1191上に配置された第2ソルダーレジスト膜であるソルダーレジスト膜120で覆われている。導体層1021において、導体パターンのない部分には、ソルダーレジスト膜120が配置されてもよい。
導体層1022は、省略されてもよい。この場合、親基板102は、少なくとも1つの導体層として1つの導体層1021のみを有する基板ということになる。
The
子基板101は、2つのメモリIC104のそれぞれに対応する複数の信号線11を有する。例えば、ロジックLSI103と各メモリIC104とは、40~50本の信号線11で電気的に接続されている。各信号線11は、銅などの金属、即ち導体で形成されている。
The
複数の接続端子106は、電源端子1061、グラウンド端子1062、複数の送信端子1063を含む。なお、図2(b)において、電源端子1061及びグラウンド端子1062は、それぞれ1つだけ図示されているが、それぞれ複数あってもよい。
The plurality of
複数の接続端子107は、電源端子1071、グラウンド端子1072、複数の受信端子1073を含む。なお、図2(b)において、電源端子1071及びグラウンド端子1072は、それぞれ1つだけ図示されているが、それぞれ複数あってもよい。
The plurality of
電源端子1061及びグラウンド端子1062の間に、回路モジュール100の線路L0、即ち電源線L1及びグラウンド線L2を介して電源電圧V0が印加されることにより、ロジックLSI103が動作する。また、電源端子1071及びグラウンド端子1072の間に、線路L0、即ち電源線L1及びグラウンド線L2を介して電源電圧V0が印加されることにより、メモリIC104が動作する。線路L0は、銅などの金属、即ち導体で形成されている。線路L0は、電源電位V1とされる電源線L1と、グラウンド電位V2とされるグラウンド線L2と、を含む。ここで、電源電位V1とグラウンド電位V2との電位差(V1-V2)が、電源電圧V0であり、ロジックLSI103及びメモリIC104の動作電圧である。
The
各送信端子1063は、デジタル信号を送信する端子である。各受信端子1073は、デジタル信号を受信する端子である。各信号線11は、ロジックLSI103の対応する送信端子1063と、メモリIC104の対応する受信端子1073とに電気的に接続されている。これにより、ロジックLSI103と各メモリIC104との間で各信号線11を介してデジタル信号の伝送が可能となる。
Each
各メモリIC104に対応する複数の信号線11は、図2(a)に示すように、互いに間隔をあけて並行して配置されている。回路ユニット110の小型化、即ち回路モジュール100の小型化の観点から、複数の信号線11は、互いの間隔ができるだけ狭いのが好ましい。その際、複数の信号線11の間でクロストークを低減させるために、グラウンド線L2又は電源線L1などの電位の安定した、電位変動の少ない基準線と近接しているのが好ましい。
A plurality of
ここで、比較例の回路モジュールについて説明する。図8(a)は、比較例の回路モジュール100Xの断面図である。図8(b)は、図8(a)に示すVIIIB-VIIIB線に沿う回路モジュール100Xの断面図である。回路モジュール100Xは、ロジックLSI103Xと、メモリIC104Xと、ロジックLSI103X及びメモリIC104Xが実装された基板102Xと、を有する。基板102Xは、3つ以上の導体層を有するリジッドプリント配線板であり、例えば6つの導体層を有する基板である。
Here, a circuit module of a comparative example will be described. FIG. 8A is a cross-sectional view of a
ロジックLSI103Xは、複数の接続端子106Xで基板102Xに接続され、メモリIC104Xは、複数の接続端子107Xで基板102Xに接続されている。複数の接続端子106Xは、信号を送信する送信端子1063Xと、電源端子1061X及びグラウンド端子1062Xと、を含む。複数の接続端子107Xは、信号を受信する受信端子1073Xと、電源端子1071X及びグラウンド端子1072Xと、を含む。
The logic LSI 103X is connected to the
基板102Xの6つの導体層において、ロジックLSI103X及びメモリIC104Xが実装される表層から反対側の表層に向かって順に1~6番目の導体層とする。6つの導体層は、絶縁基材119Xの絶縁体を介してZ方向に間隔をあけて配置されている。ロジックLSI103Xの電源端子1061XとメモリIC104Xの電源端子1071Xとは、1番目の導体層に配置された導体パターンL1Xで接続されている。ロジックLSI103Xのグラウンド端子1062XとメモリIC104Xのグラウンド端子1072Xとは、基板102Xの3番目の導体層に配置された導体パターンL2Xを含む配線で接続されている。ロジックLSI103Xの送信端子1063XとメモリIC104Xの受信端子1073Xとは、2番目の導体層に配置された信号パターン111Xを含む信号線で接続されている。よって、信号パターン111Xは、絶縁体を介して導体パターンL1X,L2Xに挟まれて配置されている。なお、4~6番目の各導体層にも、種々の導体パターン116Xが配置されている。導体パターンL1Xの上には、ソルダーレジスト膜120Xが形成されている。
Among the six conductor layers of the
絶縁基材119Xは、ソルダーレジスト膜120Xの比誘電率よりも高い比誘電率の絶縁体(誘電体)、例えばガラスエポキシで構成されている。信号パターン111Xは、絶縁基材119Xの絶縁材(誘電材)を介して導体パターンL1X,L2Xと隣接して配置されている。これにより、信号パターン111Xを伝搬するデジタル信号のクロストークが抑制される。信号パターン111Xは、比誘電率の高い誘電材を介して導体パターンL1X,L2Xと対向して配置されているため、デジタル信号の高速化に伴い、絶縁基材119Xの誘電材による誘電損が増大し、デジタル信号が歪む。特に、デジタル信号における高調波成分、例えば第3高調波成分、第5高調波成分の減衰量が大きくなる。そして、第3高調波成分及び第5高調波成分の中でも、特に第5高調波成分の減衰量が大きくなる。そして、デジタル信号の伝送速度が200Mbps以上となると、デジタル信号の歪みが大きくなり、デジタル信号の伝送速度が2Gbps以上となると、デジタル信号の歪みが顕著となる。特に、デジタル信号の伝送速度が5Gbps以上となると、デジタル信号の歪みが更に顕著となる。ここで、例えばデジタル信号の伝送速度が2Gbpsの場合、デジタル信号の基本波の周波数1GHzに対して、第3高調波の周波数は3GHz、第5高調波の周波数は5GHzである。よって、3GHz以上の高周波帯で減衰量が大きく、特に5GHz以上の高周波数帯の減衰量が大きい。
The insulating
本実施形態では、信号線11は、主面1171上、即ち導体層1011に配置された信号パターン111を含む。信号パターン111は、帯状の導体パターンである。また、信号線11は、送信端子1063と信号パターン111とを接続する、Z方向に延びる信号ヴィア112と、受信端子1073と信号パターン111とを接続する、Z方向に延びる信号ヴィア113と、を含む。信号パターン111は、導体パターン、即ち銅箔などの金属箔で構成されている。各信号ヴィア112,113は、ヴィア導体である。なお、導体層1012には、導体パターン121が配置されている。
In this embodiment,
また、親基板102は、主面1191上、即ち導体層1021に配置された導体プレーン15を有する。導体プレーン15も銅箔などの金属箔で構成されている。導体プレーン15は、ベタの導体パターンである。なお、導体層1022には、導体パターン122が配置されている。信号パターン111と導体プレーン15とは、短絡しないように、Z方向に間隔D1をあけて互いに対向している。導体プレーン15は、ロジックLSI103及びメモリIC104に電源電圧V0を印加するのに用いられる線路L0の一部である。
The
本実施形態では、導体プレーン15は、線路L0のうち、グラウンド電位V2とされるグラウンド線L2の一部である。信号パターン111及び導体プレーン15が、それぞれ互いに対向する主面1171,1191に配置されるため、信号パターン111と導体プレーン15とが近接する。即ち、信号パターン111と導体プレーン15とが互いに対向する。よって、導体プレーン15には、信号パターン111を流れる信号電流に対するリターン電流が流れやすくなり、信号線11間のクロストークが抑制される。また、高速のデジタル信号が伝搬する信号線11であっても、安定した特性インピーダンスを実現することができる。
In this embodiment, the
また、誘電損は、信号線とグラウンド線(又は電源線)との間の誘電体の比誘電率と比例する。本実施形態では、信号パターン111と導体プレーン15との間に絶縁基材117,119の絶縁材(誘電材)が存在しない。よって、絶縁基材117,119による誘電損が低減され、信号線11を伝搬するデジタル信号の歪み、即ちデジタル信号の伝送損失が低減される。特に、高周波帯におけるデジタル信号の高調波成分の減衰量が低減されるので、デジタル信号の伝送損失が低減される。
Also, the dielectric loss is proportional to the dielectric constant of the dielectric between the signal line and the ground line (or power line). In this embodiment, the insulating material (dielectric material) of the insulating
信号パターン111と導体プレーン15とのZ方向の間隔D1は、子基板101において互いに隣接する導体層1011と導体層1012とのZ方向の間隔D2よりも狭いのが好ましい。これにより、信号パターン111と導体プレーン15との電界結合が強まり、より効果的に誘電損が低減され、信号線11を伝搬するデジタル信号の歪み、即ちデジタル信号の伝送損失が効果的に低減される。また、信号パターン111の特性インピーダンスの局所的なばらつきが低減され、特性インピーダンスを所望の値、例えば60Ωに安定させることができる。また、子基板101の機械的な強度が増すという効果も奏する。このように、本実施形態では、2層の子基板101で所望の値の特性インピーダンスを実現でき、コストダウンに有効である。また、親基板102についても、2層基板や片面基板で、所望の値の特性インピーダンスを実現することが可能である。
The Z-direction spacing D1 between the
ここで、信号パターン111と導体プレーン15との間には、絶縁基材117,119の比誘電率よりも低い比誘電率のソルダーレジスト膜118,120がある。例えば絶縁基材117,119の比誘電率は、4.3であり、ソルダーレジスト膜118,120の比誘電率は、3.0である。信号パターン111と導体プレーン15をそれぞれ保護するソルダーレジスト膜118,120の比誘電率が絶縁基材117,119の比誘電率よりも低いため、誘電損が低減され、デジタル信号の伝送損失が低減される。
Here, between the
また、信号パターン111と導体プレーン15との間には、エアギャップD3があるのが好ましい。エアの比誘電率は、絶縁基材117,119の比誘電率やソルダーレジスト膜118,120の比誘電率よりも低いためである。エアの比誘電率は1.0である。エアギャップD3は、本実施形態では、ソルダーレジスト膜118とソルダーレジスト膜120とのZ方向の間隔である。エアギャップD3があることで、誘電損が効果的に低減され、デジタル信号の伝送損失が効果的に低減される。
Also, an air gap D3 is preferably provided between the
各信号線11の信号パターン111の全ては、図2(a)に示すように、Z方向に視て、導体プレーン15の外形で囲われた領域内に位置する。これにより、信号のクロストークを効果的に抑制することができる。また、各信号線11の全ては、図2(a)に示すように、Z方向に視て、導体プレーン15の外形で囲われた領域内に位置する。これにより、信号のクロストークをより効果的に抑制することができる。
All of the
なお、導体プレーン15がグラウンド電位V2とされるのが好ましいが、これに限定されるものではない。導体プレーン15の電位は、ロジックLSI103が送信するデジタル信号(電気信号)の振幅を確定させるための電位で変動が少ない電位であればよく、例えば電源電位V1とされてもよい。
Although it is preferable that the
ここで、信号パターン111は、導体プレーン15と対向する導体面1111と、導体面1111とは反対の面であって、絶縁基材117の主面1171と接触する導体面1112と、を有する。また、導体プレーン15は、信号パターン111と対向する導体面151と、導体面151とは反対の面であって、絶縁基材119の主面1191と接触する導体面152と、有する。導体面1111は、第1導体面の一例であり、導体面1112は、第2導体面の一例である。導体面151は、第3導体面の一例であり、導体面152は、第4導体面の一例である。
Here, the
本実施形態では、絶縁基材117と信号パターン111との剥離を防止する、即ち絶縁基材117と信号パターン111とを密着させるため、絶縁基材117の主面1171と、信号パターン111の導体面1112とは、粗面となっている。各面1171,1112を粗面とすることによって、絶縁基材117と信号パターン111とをアンカー効果により固着している。
In the present embodiment, in order to prevent separation between the insulating
同様に、絶縁基材119と導体プレーン15との剥離を防止する、即ち絶縁基材119と導体プレーン15とを密着させるため、絶縁基材119の主面1191と、導体プレーン15の導体面152とは、粗面となっている。各面1191,152を粗面とすることによって、絶縁基材119と導体プレーン15とをアンカー効果により固着している。
Similarly, in order to prevent separation between the insulating
デジタル信号の高速化に伴い、信号電流は、表皮効果によって信号パターン111の表面に集中しやすくなる。特に、信号電流のうち、周波数が高い成分ほど、信号パターン111の表面近傍の薄い部分に集中しやすくなる。例えば、第3高調波成分及び第5高調波成分は、基本波成分に比べて表面に近い部分を流れ、第5高調波成分は、第3高調波成分に比べて表面に近い部分を流れる。デジタル信号の伝送速度が高いほど、即ちデジタル信号の基本波の周波数が高いほど、表皮効果は顕著となる。
As the speed of digital signals increases, the signal current tends to concentrate on the surface of the
本実施形態では、信号パターン111が導体プレーン15と対向するため、信号パターン111の導体面1111,1112のうち、導体プレーン15と対向する導体面1111に信号電流が集中しやすくなる。本実施形態では、導体面1111の表面粗さは、導体面1112の表面粗さよりも小さい。ここで、導体面1112は主面1171と接しているため、導体面1112の表面粗さと主面1171の表面粗さは同じである。すなわち、導体面1111の表面粗さは主面1171の表面粗さよりも小さい。導体面1111の表面粗さは、算術平均粗さRaで0.005μm以上0.05μm以下が好ましく、導体面1112の表面粗さ、即ち主面1171の表面粗さは、0.5μm以上5μm以下が好ましい。このように、信号電流は、粗面とした導体面1112ではなく、平滑面とした導体面1111に集中しやすくなるので、信号電流の抵抗損失が小さくなり、信号電流の減衰量が小さくなる。これにより、信号電流が信号パターン111を流れやすくなるため、信号の伝送損失が低減される。
In this embodiment, since the
また、導体プレーン15には、信号電流の流れる方向とは反対方向にリターン電流が流れる。本実施形態では、導体プレーン15が信号パターン111と対向するため、導体プレーン15の導体面151,152のうち、信号パターン111と対向する導体面151にリターン電流が集中しやすくなる。本実施形態では、導体面151の表面粗さは、導体面152の表面粗さよりも小さい。ここで、導体面152は主面1191と接しているため、導体面152の表面粗さと主面1191の表面粗さは同じである。すなわち、導体面151の表面粗さは主面1191の表面粗さよりも小さい。導体面151の表面粗さは、算術平均粗さRaで0.005μm以上0.05μm以下が好ましく、導体面152の表面粗さ、即ち主面1191の表面粗さは、0.5μm以上5μm以下が好ましい。このように、リターン電流は、粗面とした導体面152ではなく、平滑面とした導体面151に集中しやすくなるので、リターン電流の抵抗損失が小さくなり、リターン電流の減衰量が小さくなる。これにより、リターン電流が導体プレーン15を流れやすくなるため、その結果、信号電流もスムーズに流れ、信号の伝送損失が低減される。なお、導体面1111及び導体面151は、金属箔の表面に金属をメッキすることで、平滑面とすることができる。
A return current flows through the
[変形例]
以上の実施形態では、エアギャップD3が存在する、即ちD3>0である場合について説明したが、これに限定するものではない。例えば図4(a)に示すように、エアギャップD3が極めて小さい場合またはエアギャップD3が存在しない場合であってもよい。これらの場合、ソルダーレジスト膜118,120のいずれか一方のみを省略することは可能である。
[Modification]
In the above embodiment, the case where the air gap D3 exists, that is, D3>0, has been described, but the present invention is not limited to this. For example, as shown in FIG. 4A, the air gap D3 may be extremely small or may not exist. In these cases, it is possible to omit only one of the solder resist
また、エアギャップD3が存在していれば、図4(b)に示すようにソルダーレジスト膜120を省略し、導体プレーン15がエアに露出されていてもよい。また、エアギャップD3が存在していれば、図5(a)に示すようにソルダーレジスト膜118を省略し、信号パターン111がエアに露出されていてもよい。また、エアギャップD3が存在していれば、図5(b)に示すようにソルダーレジスト膜118,120の両方を省略し、信号パターン111及び導体プレーン15がエアに露出されていてもよい。
Moreover, if the air gap D3 exists, the solder resist
(実施例)
上記実施形態の回路モジュール100、及び上記比較例の回路モジュール100Xについて、信号の透過特性をコンピュータシミュレーションによって求めた。
(Example)
The signal transmission characteristics of the
(実施例1)
実施例1で用いた回路モジュール100は、上記実施形態の回路モジュール100に対応する。導体の材質は、主に銅とした。信号パターン111と導体プレーン15のそれぞれは、表面がメッキされた銅箔とした。信号パターン111の配線幅を125μmとした。各ソルダーレジスト膜118,120の厚みを20μmとした。間隔D1を20μmとした。
(Example 1)
The
なお、間隔D1=20μmを実現する好適な方法として、子基板101及び親基板102のいずれか一方にペースト状のクリームはんだをスクリーン印刷などで塗布した後、子基板101を親基板102上に載置する。そして、リフロー炉で加熱してクリームはんだを溶融させ、その後冷却して溶融はんだを固化させることで実現できる。ただし、接続方法は、はんだ接合に限定するものではない。はんだ接合する場合、接続端子108のピッチが、子基板101上のロジックLSI103の端子のピッチ及びメモリIC104の端子のピッチよりも広い方が、実装信頼性の観点で望ましい。
As a suitable method for realizing the distance D1=20 μm, paste cream solder is applied to either the
絶縁基材117,119の絶縁材は、ガラス繊維をエポキシ樹脂で含浸した複合材とした。絶縁基材117,119の比誘電率を4.3、ソルダーレジスト膜118,120の比誘電率を3.0とした。以上の形態において、信号パターン111の特性インピーダンスは60Ωとなった。
The insulating material of the insulating
(比較例1)
比較例1で用いた回路モジュール100Xは、上記比較例の回路モジュール100Xに対応する。導体の材質は、主に銅とした。絶縁基材119Xは、ガラス繊維をエポキシ樹脂で含浸した複合材とした。絶縁基材119Xの比誘電率を4.3とした。
(Comparative example 1)
The
信号パターン111X、導体パターンL2Xなどの銅箔の厚みを、18μmとした。導体パターンL1Xはエアに触れる層であるため、表面にメッキが施される。そのため、導体パターンL1Xの厚みを、信号パターン111Xや導体パターンL2Xよりも厚い、43μmとした。信号パターン111Xと導体パターンL1Xとの間隔を200μm、信号パターン111Xと導体パターンL2Xとの間隔を400μmとした。信号パターン111Xの配線幅を125μmとした。以上の形態において、信号パターン111Xの特性インピーダンスは60Ωであった。
The thickness of the copper foil of the
(実施例1と比較例1とのシミュレーション結果)
図6は、実施例1及び比較例1の透過特性を示すグラフである。図6において、縦軸は透過特性、横軸は周波数である。信号パターン111,111Xのそれぞれの配線長を100mmとした。図6に示すグラフは、1MHzから20GHzまでの周波数における各信号パターン111,111Xの透過特性のシミュレーション結果を示したグラフである。図6中、符号301は実施例1の透過特性、符号302は比較例1の透過特性である。シミュレータとしては、シーメンスEDAジャパン株式会社のHyperLynxを用いた。
(Simulation results of Example 1 and Comparative Example 1)
6 is a graph showing transmission characteristics of Example 1 and Comparative Example 1. FIG. In FIG. 6, the vertical axis is the transmission characteristic and the horizontal axis is the frequency. The wiring length of each of the
透過特性は、信号パターン111,111Xの入力端に印加した正弦波の電気信号が出力端にどのくらい透過(伝搬)するかを電圧比で示すものである。電圧比の分母は、入力端における電圧、電圧比の分子は出力端における電圧である。
The transmission characteristic indicates, in voltage ratio, how much the sine-wave electric signal applied to the input ends of the
5GHzにおいて、比較例1の透過特性302では-2.87dBであり、30%ほど正弦波の振幅が減衰した。これに対し、実施例1の透過特性301では-0.36dBであり、4%ほど正弦波の振幅が減衰した。以上の結果から、実施例1の信号パターン111によれば、比較例1の信号パターン111Xに対して、信号波の透過特性が大きく改善されている。即ち、2Gbpsの信号伝送において、比較例1の信号パターン111Xでは、基本波の5倍の高調波である5GHzの信号成分が30%ほど減衰するため、波形劣化により伝送の不具合が発生する虞がある。これに対し、実施例1の信号パターン111では、基本波の5倍の高調波である5GHzの信号成分の減衰が4%程度であるため、比較例1よりも波形劣化が抑制される。よって、実施例1では、デジタル信号の高速伝送を実現することができる。
At 5 GHz, the
図6に示すような透過特性301となるのは、実施例1の回路モジュール100の構造では、信号パターン111と導体プレーン15との間の誘電正接、即ち誘電損が小さくなるためと考えられる。
The transmission characteristic 301 as shown in FIG. 6 is considered to be because the dielectric loss tangent between the
また、比較例1の信号パターン111Xは導体パターンL1X,L2Xに挟まれて配置されているが、3層以上の基板102Xの強度をアンカー効果によって増すために、基板102Xに含まれる信号パターン111Xなどの銅箔の表面が粗化されている。銅箔の表面が粗化されているため、表皮効果による抵抗損が大きくなり、正弦波の減衰が大きいと考えられる。一方、実施例1の信号パターン111では、信号パターン111の導体面1111と、導体面1111に対向する導体プレーン15の導体面151とは、それぞれ表面が銅メッキされて平滑面となっている。各導体面1111,151の平坦度が良好で、そのため表皮効果による抵抗損が小さく、信号波の減衰を抑制できる。
In addition, although the
図6において、20GHzにおける透過特性301,302の差が、5GHzにおける透過特性301,302の差よりも大きい。このように、デジタル信号の伝送速度が高速になるほど、透過特性301と透過特性302との差が大きくなっている。即ち、実施例1では、デジタル信号の伝送速度が高速になるほど、デジタル信号の減衰量の低減効果が高くなる。
In FIG. 6, the difference between
(実施例2)
図7は、実施例2のシミュレーション結果を示すグラフである。実施例2では、実施例1の構成で間隔D1、信号パターン111の幅w、各ソルダーレジスト膜118,120の厚みhrを変えたときの信号パターン111の特性インピーダンスをシミュレーションした。
(Example 2)
7 is a graph showing simulation results of Example 2. FIG. In Example 2, the characteristic impedance of the
高速伝送においてデジタル信号の品質を確保するためには、インピーダンス整合も重要である。メモリIC104や信号ヴィア113における信号波の反射を低減することを考慮すると、信号パターン111における特性インピーダンスは、40Ω以上80Ω以下であるのが好ましく、60Ωであるのが更に好ましい。
Impedance matching is also important to ensure the quality of digital signals in high-speed transmission. Considering the reduction of signal wave reflection in the
図7に示すグラフから、信号パターン111における特性インピーダンスを40Ω以上80Ω以下の範囲に収めるには、間隔D1は、8μm以上130μm以下であるのが好ましい。また、信号パターン111における特性インピーダンスを60Ωにするには、間隔D1は、12μm以上70μm以下であるのが好ましい。その際、信号パターン111の幅wは、25μm以上150μm以下であるのが好ましい。
From the graph shown in FIG. 7, it is preferable that the interval D1 be 8 μm or more and 130 μm or less in order to keep the characteristic impedance of the
このように、信号パターン111と導体プレーン15とを近づけることで、信号パターン111の幅wが狭くても、信号線11のインピーダンスをロジックLSI1103及びメモリIC104の入力端子のインピーダンスに整合させることができる。よって、信号パターン111を高密度に配線しつつ、信号線11間のクロストークが抑制され、高周波帯域での伝送損失を低減することができる。
Thus, by bringing the
本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、実施形態に記載されたものに限定されない。 The present invention is not limited to the embodiments described above, and many modifications are possible within the technical concept of the present invention. Moreover, the effects described in the embodiments are merely enumerations of the most suitable effects resulting from the present invention, and the effects of the present invention are not limited to those described in the embodiments.
また、上述の実施形態では、電子機器として、デジタルカメラ等の撮像装置に本発明の回路ユニットを適用した場合について説明したが、これに限定するものではない。本発明の電子ユニットは、電子機器として、例えばプリンタ、複写機、ファクシミリ及びこれらの機能を備えた複合機等の画像形成装置にも適用可能である。 Further, in the above-described embodiments, a case where the circuit unit of the present invention is applied to an imaging device such as a digital camera as an electronic device has been described, but the present invention is not limited to this. The electronic unit of the present invention can also be applied to image forming apparatuses such as printers, copiers, facsimiles, and multifunction machines having these functions as electronic equipment.
また、上述の実施形態では、子基板101と親基板102とがはんだ接合によって固定される場合について説明したが、これに限定するものではない。例えば、不図示の固定ジグによって固定される場合であってもよい。
Also, in the above-described embodiment, the case where the
また、上述の実施形態では、子基板101にロジックLSI103及びメモリIC014が実装される場合について説明したが、これに限定するものではない。例えば、子基板101に別の基板が実装され、その別の基板にロジックLSI103及びメモリIC014が実装される場合であってもよい。
Also, in the above-described embodiment, the case where the
11…信号線、15…導体プレーン、100…回路モジュール、101…子基板(第1基板)、102…親基板(第2基板)、111…信号パターン
DESCRIPTION OF
Claims (20)
前記第1基板と固定された第2基板と、を備え、
前記信号線は、前記第2基板の第2面に対向する、前記第1基板の第1面に配置された信号パターンを有し、
前記第2基板は、前記信号パターンと間隔をあけて対向するよう、前記第2面に配置された導体プレーンを有する、
ことを特徴とする回路モジュール。 a first substrate having a signal line;
comprising the first substrate and a fixed second substrate;
the signal line has a signal pattern arranged on the first surface of the first substrate facing the second surface of the second substrate;
The second substrate has a conductor plane arranged on the second surface so as to face the signal pattern with a gap therebetween.
A circuit module characterized by:
前記第1導体面の表面粗さが、前記第2導体面の表面粗さよりも小さい、
ことを特徴とする請求項1に記載の回路モジュール。 The signal pattern has a first conductor surface facing the conductor plane and a second conductor surface facing the first conductor surface,
the surface roughness of the first conductor surface is smaller than the surface roughness of the second conductor surface;
2. The circuit module according to claim 1, wherein:
前記第3導体面の表面粗さが、前記第4導体面の表面粗さよりも小さい、
ことを特徴とする請求項1又は2に記載の回路モジュール。 The conductor plane has a third conductor surface facing the signal pattern and a fourth conductor surface facing the third conductor surface,
the surface roughness of the third conductor surface is smaller than the surface roughness of the fourth conductor surface;
3. The circuit module according to claim 1, wherein:
ことを特徴とする請求項1乃至3のいずれか1項に記載の回路モジュール。 Further comprising a first semiconductor element and a second semiconductor element mounted on a third surface opposite to the first surface of the first substrate and performing digital signal communication via the signal line,
4. The circuit module according to claim 1, wherein:
前記第2半導体素子は、前記信号線と電気的に接続され、前記デジタル信号を受信する受信端子を含む、
ことを特徴とする請求項4に記載の回路モジュール。 the first semiconductor element includes a transmission terminal electrically connected to the signal line and transmitting the digital signal;
The second semiconductor element is electrically connected to the signal line and includes a receiving terminal for receiving the digital signal,
5. The circuit module according to claim 4, wherein:
ことを特徴とする請求項4又は5に記載の回路モジュール。 wherein the second semiconductor device is a memory device;
6. The circuit module according to claim 4 or 5, characterized in that:
ことを特徴とする請求項4乃至6のいずれか1項に記載の回路モジュール。 The conductor plane is part of a line used to apply a power supply voltage to the first semiconductor element and the second semiconductor element,
7. The circuit module according to any one of claims 4 to 6, characterized in that:
ことを特徴とする請求項7に記載の回路モジュール。 the conductor plane is at ground potential;
8. The circuit module according to claim 7, wherein:
ことを特徴とする請求項1乃至8のいずれか1項に記載の回路モジュール。 The distance between the signal pattern and the conductor plane is the distance between the first conductor layer on which the signal pattern is arranged and the second conductor layer adjacent to the first conductor layer with an insulator interposed therebetween. narrower than the interval
9. The circuit module according to any one of claims 1 to 8, characterized in that:
ことを特徴とする請求項1乃至9のいずれか1項に記載の回路モジュール。 The distance between the signal pattern and the conductor plane is 8 μm or more and 130 μm or less.
10. The circuit module according to any one of claims 1 to 9, characterized in that:
ことを特徴とする請求項1乃至9のいずれか1項に記載の回路モジュール。 The distance between the signal pattern and the conductor plane is 12 μm or more and 70 μm or less.
10. The circuit module according to any one of claims 1 to 9, characterized in that:
ことを特徴とする請求項1乃至11のいずれか1項に記載の回路モジュール。 The signal pattern has a width of 25 μm or more and 150 μm or less.
12. The circuit module according to claim 1, wherein:
ことを特徴とする請求項1乃至12のいずれか1項に記載の回路モジュール。 At least one of the first substrate and the second substrate is a rigid substrate,
13. The circuit module according to any one of claims 1 to 12, characterized in that:
ことを特徴とする請求項13に記載の回路モジュール。 The rigid board is a printed wiring board,
14. The circuit module according to claim 13, wherein:
ことを特徴とする請求項1乃至14のいずれか1項に記載の回路モジュール。 The first substrate has a first insulator portion, and a first solder resist film arranged to cover the signal pattern and having a relative dielectric constant lower than that of the first insulator portion.
15. The circuit module according to any one of claims 1 to 14, characterized in that:
ことを特徴とする請求項1乃至15のいずれか1項に記載の回路モジュール。 The second substrate has a second insulator portion, and a second solder resist film arranged to cover the conductor plane and having a relative dielectric constant lower than that of the second insulator portion.
16. The circuit module according to any one of claims 1 to 15, characterized in that:
ことを特徴とする請求項1乃至16のいずれか1項に記載の回路モジュール。 The number of conductor layers of the first substrate is two,
17. The circuit module according to any one of claims 1 to 16, characterized in that:
ことを特徴とする請求項1乃至17のいずれか1項に記載の回路モジュール。 The number of conductor layers of the second substrate is two or less,
18. The circuit module according to any one of claims 1 to 17, characterized in that:
ことを特徴とする請求項1乃至18のいずれか1項に記載の回路モジュール。 there is an air gap between the signal pattern and the conductor plane;
19. The circuit module according to any one of claims 1 to 18, characterized in that:
前記筐体の内部に配置された、請求項1乃至19のいずれか1項に記載の回路モジュールと、
を備える電子機器。 a housing;
20. The circuit module according to any one of claims 1 to 19, arranged inside the housing;
electronic equipment.
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Application Number | Priority Date | Filing Date | Title |
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