JP2022547545A - ページテーブルウォークメモリトランザクションのためのパーティション識別子 - Google Patents

Abstract

メモリトランザクションには、どのソフトウェア実行環境によってメモリトランザクションが発行されたかに応じて選択されたパーティション識別子をタグ付けすることができる。メモリシステム構成要素は、メモリトランザクションによって指定されたパーティション識別子に応じて選択された、選択された１組のメモリシステム構成要素パラメータに応じて、メモリトランザクションを処理するためのリソースの割り当てを制御できるか、若しくはリソースの競合を管理できるか、又はメモリトランザクションによって指定されたパーティション識別子に応じて、性能監視データがメモリトランザクションに応答して更新されるかどうかを制御できる。ページテーブルウォークメモリトランザクションには、対応するデータ／命令アクセスメモリトランザクションにアサインされたパーティション識別子とは異なるパーティション識別子がアサインされ得る。【選択図】図３

Description

技術分野
本技術は、データ処理分野に関する。

技術背景
アプリケーション又は仮想マシンなどの２つ以上のソフトウェア実行環境は、ソフトウェア実行環境間で共有される共通のメモリシステムへのアクセスを用いて同じデータ処理システム上で実行され得る。システムによっては、共有メモリシステム内のリソースを多く使用している別のソフトウェア実行環境が原因で、１つのソフトウェア実行環境の性能が低下しないことが重要な場合がある。この問題は、「ノイジーネイバー（noisy neighbour）」問題と呼ばれることがあり、例えば、企業ネットワーキング又はサーバシステムにとって特に重大となり得る。

少なくともいくつかの例は、装置であって、複数のソフトウェア実行環境のうちの１つからの命令を処理する処理回路と、命令に応答して、処理回路によって発行されたメモリトランザクションを処理するための少なくとも１つのメモリシステム構成要素とを備え、どのソフトウェア実行環境がメモリトランザクションを発行させたかに応じて選択されたパーティション識別子を指定する処理回路によって発行されたメモリトランザクションに応答して、少なくとも１つのメモリシステム構成要素は、メモリトランザクションによって指定されたパーティション識別子に応じて選択された、選択された１組のメモリシステム構成要素パラメータに応じて、メモリトランザクションを処理するためのリソースの割り当てを制御するか、若しくは当該リソースの競合を管理するか、又はメモリトランザクションによって指定されたパーティション識別子に応じて、性能監視データがメモリトランザクションに応答して更新されるかどうかを制御するように構成され、ページテーブルウォークメモリトランザクションが、対応するデータ／命令アクセスメモリトランザクションの変換されたターゲットアドレスを取得するために必要なページテーブルデータへのアクセスを要求するために、処理回路によって発行されると、処理回路は、ページテーブルウォークメモリトランザクションに、対応するデータ／命令アクセスメモリトランザクションにアサインされたパーティション識別子に異なるパーティション識別子をアサインすることができる、装置を提供する。

少なくともいくつかの例は、装置であって、複数のソフトウェア実行環境のうちの１つからの命令を処理するための手段と、命令に応答して処理するための手段によって発行されたメモリトランザクションを処理するための少なくとも１つの手段とを備え、どのソフトウェア実行環境がメモリトランザクションを発行させたかに応じて選択されたパーティション識別子の指定を処理するための手段によって発行されたメモリトランザクションに応答して、メモリトランザクションを処理するための少なくとも１つの手段は、メモリトランザクションによって指定されたパーティション識別子に応じて選択された、選択された１組のメモリシステム構成要素パラメータに応じて、メモリトランザクションを処理するためのリソースの割り当てを制御するか、若しくは当該リソースの競合を管理するか、又はメモリトランザクションによって指定されたパーティション識別子に応じて、性能監視データがメモリトランザクションに応答して更新されるかどうかを制御するように構成され、ページテーブルウォークメモリトランザクションが、対応するデータ／命令アクセスメモリトランザクションの変換されたターゲットアドレスを取得するために必要なページテーブルデータへのアクセスを要求するために、処理するための手段によって発行されると、処理するための手段は、ページテーブルウォークメモリトランザクションに、対応するデータ／命令アクセスメモリトランザクションにアサインされたパーティション識別子に異なるパーティション識別子をアサインすることができる、装置を提供する。

少なくともいくつかの例は、方法であって、複数のソフトウェア実行環境のうちの１つからの命令を処理することと、命令に応答して発行されたメモリトランザクションを処理することとを含み、どのソフトウェア実行環境がメモリトランザクションを発行させたかに応じて選択されたパーティション識別子を指定するメモリトランザクションに応答して、少なくとも１つのメモリシステム構成要素は、メモリトランザクションによって指定されたパーティション識別子に応じて選択された、選択された１組のメモリシステム構成要素パラメータに応じて、メモリトランザクションを処理するためのリソースの割り当てを制御するか、若しくは当該リソースの競合を管理するか、又はメモリトランザクションによって指定されたパーティション識別子に応じて、性能監視データがメモリトランザクションに応答して更新されるかどうかを制御し、ページテーブルウォークメモリトランザクションが、対応するデータ／命令アクセスメモリトランザクションの変換されたターゲットアドレスを取得するために必要なページテーブルデータへのアクセスを要求するために発行されると、ページテーブルウォークメモリトランザクションにアサインされたパーティション識別子は、対応するデータ／命令アクセスメモリトランザクションにアサインされたパーティション識別子とは異なるパーティション識別子であることができる、方法を提供する。

メモリシステムを備えるデータ処理システムの一例を概略的に示す図である。 メモリトランザクションに関連するソフトウェア実行環境に割り当てられたパーティション識別子に応じたメモリシステムリソースの分割制御の一例を概略的に示す図である。 パーティション識別子を指定するメモリトランザクションを発行するための処理回路の一例を概略的に示す図である。 処理回路によって実行される異なるソフトウェア実行環境の一例を示す図である。 異なるソフトウェア実行環境にパーティション識別子を割り当てる例を示す図である。 所与のメモリトランザクションに対してどのパーティション識別子が指定されるかを制御するための制御レジスタの一例を示す図である。 マスタデバイスからデータアクセスメモリトランザクションを発行する方法を示す流れ図である。 マスタデバイスから命令フェッチメモリトランザクションを発行する方法を示す流れ図である。 処理回路の現在の動作状態に応じたパーティション識別子レジスタの選択を概略的に示す図である 仮想パーティション識別子を物理パーティション識別子にマッピングする例を概略的に示す図である。 仮想パーティション識別子を物理パーティション識別子にマッピングする方法を示す流れ図である。 命令及びデータメモリトランザクションのために別々のパーティション識別子を生成する例を概略的に示す図である。 メモリシステム構成要素におけるメモリトランザクションに応答する方法を示す流れ図である。 パーティション識別子に応じてキャッシュリソースの割り当てを制御し、かつ／又はパーティション識別子に基づいて選択された性能監視データを更新するキャッシュの一例を示す図である。 パーティション識別子に応じて選択された容量閾値に応じてキャッシュへの割り当てを制御する方法を示す流れ図である。 パーティション識別子に応じてキャッシュのどの部分にデータを割り当てることができるかを制御する例を示す図である。 ページテーブルウォークメモリトランザクション専用のいくつかのパーティション識別子レジスタが提供される第１の例を示す図である。 ページテーブルウォークトランザクションが現在の特権レベル又はより大きな特権の特権レベルに関連付けられたパーティション識別子レジスタからのパーティション識別子を使用するかどうかを制御するための構成情報が提供される代替例を示す図である。 どのパーティション識別子がページテーブルウォークメモリトランザクションに使用されるかを制御する方法を示す図である。

発明を実施するための実施例
装置は、いくつかのソフトウェア実行環境のうちの１つからの命令を処理する処理回路と、命令に応答して、処理回路によって発行されたメモリトランザクションを処理するための少なくとも１つのメモリシステム構成要素とを有してもよい。メモリトランザクションには、どのソフトウェア実行環境によってメモリトランザクションが発行されたかに応じて選択されるパーティション識別子をアサインすることができる。少なくとも１つのメモリシステム構成要素は、パーティション識別子に基づいて選択された１組のメモリシステム構成要素パラメータに応じて、リソースの割り当て又はリソースの競合の管理を制御するためにパーティション識別子を使用することができる。また、あるいはその代わりに、パーティション識別子を使用して、性能監視データがメモリトランザクションに応答して更新されるかどうかを制御することができる。

したがって、処理回路は、どのソフトウェアがトランザクションを発行したかに応じて、メモリトランザクションのラベルとしてパーティション識別子を提示してもよい。これは、メモリシステム内のリソースをソフトウェア実行環境間で分割することができ、１つのソフトウェア実行環境が、その公正なリソース共有を超えることを回避して、上記のノイジーネイバー問題に対処することができることを意味する。

しかしながら、本発明者は、所与のソフトウェア実行環境を実行するときに発行される全てのメモリトランザクションがその環境に関連する情報にアクセスしているわけではないことを認識した。以下でより詳細に論じられるように、対応するデータ／命令アクセスメモリトランザクションの変換されたターゲットアドレスを取得するために必要なページテーブルデータへのアクセスを要求するように発行されるページテーブルウォークメモリトランザクションの場合、ページテーブルデータは、データ又は命令アクセスメモリトランザクションを発行した実行環境よりも高いレベルの特権で実行されるソフトウェア実行環境によって管理され得る。ページテーブルウォークメモリトランザクションによって消費されたメモリリソースが、ページテーブルウォーク要求を発行した下位特権実行環境のリソース割り当ての一部として消費された場合、これは、そのソフトウェア実行環境によって発行された他のメモリトランザクションに使用され得るリソースを奪う可能性があり、異なるソフトウェア実行環境にアサインされたメモリリソースの相対量の不均衡をもたらす可能性がある。例えば、これは、共通のページテーブルデータへのアクセスを共有する２つ以上のソフトウェア実行環境のうちの最初のものがページテーブルデータに最初にアクセスしたためにそのリソースの一部を消費し、次いで、同じページテーブルデータを使用する他の実行環境は、それらのデータ／命令アクセスメモリトランザクションが第１のソフトウェア実行環境に応答して既にキャッシュされているページテーブルデータを使用することができたため、より多くのリソースを有し得、その結果、実質的に等しいリソース割り当てが提供されていてもよいソフトウェア実行環境に、実際には性能の不均衡をもたらすことがある。

したがって、処理回路が、ページテーブルウォークメモリトランザクションに、対応するデータ／命令アクセスメモリトランザクションにアサインされたパーティション識別子に異なるパーティション識別子をアサインすることを可能にするいくつかの実施形態が以下に説明される。これにより、リソース分割を、ページテーブルデータが異なるソフトウェア実行環境に対して管理される方法により正確に対応させることができ、より公平なリソース分割を提供することができる。

ページテーブルウォークメモリトランザクションのパーティション識別子の制御を考察する前に、最初に、ソフトウェア実行環境のためのパーティション識別子を設定し、それらのパーティション識別子を使用して、メモリシステム内のリソース割り当て又は管理及び／又は性能監視を制御するための一般的なアーキテクチャが説明される。一般的なアーキテクチャが説明された後、ページテーブルウォークメモリトランザクションを制御する機能については、「ページテーブルウォークメモリトランザクションのパーティション識別子の制御」という見出しのセクションで後述する。

メモリリソース及び性能監視分割のための一般的なアーキテクチャ
図１は、Ｎ個（Ｎは１以上）の処理クラスタ４を含むデータ処理システム２の一例を概略的に示し、各処理クラスタは、ＣＰＵ（中央処理ユニット）又はＧＰＵ（グラフィック処理ユニット）などの１つ又は複数の処理ユニット６を含む。各処理ユニット６は、例えばレベル１データキャッシュ８、レベル１命令キャッシュ１０、及び共有レベル２キャッシュ１２など、少なくとも１つのキャッシュを有してもよい。これは可能なキャッシュ階層の一例にすぎず、他のキャッシュ構成を使用することもできることを理解されよう。同じクラスタ内の処理ユニット６は、クラスタ相互接続１４によって結合されている。クラスタ相互接続は、いずれかの処理ユニットにアクセス可能なデータをキャッシュするためのクラスタキャッシュ１６を有することができる。

システムオンチップ（ＳｏＣ）相互接続１８は、Ｎ個のクラスタと他の任意のマスタデバイス２２（ディスプレイコントローラ又は直接メモリアクセス（ＤＭＡ）コントローラなど）とを結合する。ＳｏＣ相互接続は、それに接続されたマスタのいずれにもアクセス可能なデータをキャッシュするためのシステムキャッシュ２０を有することができる。ＳｏＣ相互接続１８は、任意の既知のコヒーレンシプロトコルに従って、それぞれのキャッシュ８、１０、１２、１６、２０間のコヒーレンシを制御する。ＳｏＣ相互接続はまた、各々がＤＲＡＭ又はＳＲＡＭなどの対応するメモリ２５へのアクセスを制御するための１つ又は複数のメモリコントローラ２４に結合される。ＳｏＣ相互接続１８はまた、暗号化／復号化機能を提供するための暗号ユニットなどの他のスレーブデバイスにトランザクションを送ることができる。

したがって、データ処理システム２は、処理ユニット６及び他のマスタデバイス２２によって発行されたトランザクションに応答してデータを格納し、データへのアクセスを提供するためのメモリシステムを備える。キャッシュ８、１０、１２、１６、２０、相互接続１４、１８、メモリコントローラ２４、及びメモリデバイス２５は各々、メモリシステムの構成要素と見なすことができる。メモリシステム構成要素の他の例は、メモリにアクセスするために使用されるメモリアドレスを変換するために使用されるメモリ管理ユニット又は変換ルックアサイドバッファ（処理ユニット６自体内、あるいは更に下のシステム相互接続１８内又はメモリシステムの他の部分内）を含んでもよく、メモリシステムの一部と見なすことができる。一般に、メモリシステム構成要素は、メモリデータにアクセスするためにメモリトランザクションをサービスするため、又はそれらのメモリトランザクションの処理を制御するために使用されるデータ処理システムの任意の構成要素を含むことができる。

メモリシステムは、メモリトランザクションを処理するために利用可能な様々なリソースを有することができる。例えば、キャッシュ８、１０、１２、１６、２０は、プロセッサ６のうちの１つで実行されている所与のソフトウェア実行環境によって必要とされるデータをキャッシュするために利用可能な記憶容量を有し、それらがメインメモリ２５からフェッチされなければならなかった場合よりもデータ又は命令へのより速いアクセスを提供する。同様に、ＭＭＵ／ＴＬＢはアドレス変換データをキャッシュするために利用可能な容量を有することができる。また、相互接続１４、１８、メモリコントローラ２４、及びメモリデバイス２５は各々、メモリトランザクションを処理するために利用可能な一定量の帯域幅を有することができる。

処理要素６上で実行されている複数のソフトウェア実行環境がメモリシステムへのアクセスを共有するとき、他の実行環境が性能の損失を知覚するのを防ぐために、１つのソフトウェア実行環境がその公平な共有を超えるリソースを使用するのを防ぐことが望ましい場合がある。これは、データセンタサーバの使用率を高めるために、一定量のメモリ容量と相互作用する独立したソフトウェアプロセスの数を増やすことによって設備投資を削減する需要が高まっているデータセンタ（サーバ）アプリケーションにとって特に重要であり得る。それにもかかわらず、ウェブアプリケーションのテールレイテンシの目標を達成することが依然として求められているので、サーバ上で実行されている１つのプロセスが他のプロセスが被る程度にメモリシステムリソースを独占することができるならば、それは望ましくない。同様に、ネットワーキングアプリケーションでは、以前は別々のＳｏＣにあったはずの複数の機能を単一のＳｏＣに組み合わせることがますます一般的になっている。これもまた、ソフトウェア実行環境間の性能の相互作用を制限し、性能の相互作用を制限しながらこれらの独立したプロセスが共有メモリにアクセスすることを可能にする必要がある方法を監視したいという要望につながる。

図２は、対応するメモリトランザクションを発行するソフトウェア実行環境に応じてメモリシステムリソースの割り当ての制御を分割する例を概略的に示している。これに関連して、ソフトウェア実行環境は、データ処理システム内の処理ユニットによって実行される任意のプロセス、又はプロセスの一部であり得る。例えば、ソフトウェア実行環境は、アプリケーション、ゲストオペレーティングシステム若しくは仮想マシン、ホストオペレーティングシステム若しくはハイパーバイザ、システムの異なるセキュリティ状態を管理するためのセキュリティモニタプログラム、又はこれらのタイププロセスのいずれかのより低い部分を含んでもよい（例えば、単一の仮想マシンが別々のソフトウェア実行環境と見なされる異なる部分を有する場合がある）。図２に示すように、各ソフトウェア実行環境には、そのソフトウェア実行環境に関連するメモリトランザクションと共にメモリシステム構成要素に渡される所与のパーティション識別子３０が割り当てられてもよい。

メモリシステム構成要素内では、パーティション識別子に基づいて選択されたメモリシステム構成要素パラメータの複数のセットのうちの１つに基づいて、リソース割り当て又は競合解決動作を制御することができる。例えば、図２に示すように、各ソフトウェア実行環境には、そのソフトウェア実行環境に関連するデータ／命令に割り当てることができるキャッシュ容量の最大量を表す割り当て閾値がアサインされてもよく、所与のトランザクションをサービスするときの関連する割り当て閾値は、そのトランザクションに関連するパーティション識別子に基づいて選択される。例えば、図２では、パーティション識別子０に関連付けられているトランザクションが、キャッシュの記憶容量の最大５０％にデータを割り当て、キャッシュの少なくとも５０％を他の目的に使用できるようにする。

同様に、メモリトランザクションをサービスするために利用可能な有限量の帯域幅を有するメモリコントローラ２４のようなメモリシステム構成要素では、最小及び／又は最大帯域幅閾値が各パーティション識別子に対して指定され得る。所与の期間内に、そのパーティション識別子を指定するメモリトランザクションが最小量の帯域幅よりも少ない量しか使用していない場合には、所与のパーティション識別子に関連するメモリトランザクションを優先させることができ、一方で、最大帯域幅が既に同じパーティション識別子を指定しているトランザクションに使用されているか超えている場合は、プライオリティを下げてメモリトランザクションに使用できる。

これらの制御方式については以下で更に詳しく説明する。当然のことながら、これらは、対応するトランザクションを発行したソフトウェア実行環境に基づいてメモリシステムリソースの制御を分割することができる方法の単なる２つの例である。一般に、異なるプロセスがメモリシステムによって提供されるリソースの異なる分割された部分を「見る」ことを可能にすることによって、プロセス間の性能の相互作用を制限して上述の問題に対処するのを助けることを可能にする。

同様に、メモリトランザクションに関連するパーティション識別子を使用してメモリシステム内の性能監視を分割することができるので、所与のソフトウェア実行環境（又はソフトウェア実行環境のグループ）に固有の情報を識別させることを可能にするために各パーティション識別子について別々のセットの性能監視データを追跡でき、その結果、性能監視データが全てのソフトウェア実行環境全体で記録されている場合よりも、潜在的な性能の相互作用の原因を簡単に特定できる。これは、潜在的な性能の相互作用の影響を診断し、考えられる解決策の識別にも役立ち得る。

パーティション識別子の設定を制御し、対応するソフトウェア実行環境に対して設定されたパーティション識別子に基づいてメモリトランザクションをラベル付けし、メモリシステムを通してパーティション識別子をルーティングし、そしてメモリシステム内のメモリシステム構成要素においてパーティションベースの制御を提供するためのアーキテクチャを以下に説明する。このアーキテクチャは、パーティション識別子の幅広い用途に合わせて拡張できる。パーティション識別子の使用は、メモリシステムの既存のアーキテクチャ上のセマンティクスを変更せずに重ね合わせることを目的としているため、メモリシステムによって使用されている特定のメモリプロトコルによって課されるアドレス指定、コヒーレンス、及び必要なメモリトランザクションの順序付けは、リソース／性能監視分割の影響を受けない。パーティション識別子を使用してリソース割り当てを制御するとき、これは所与のソフトウェア実行環境のためのメモリトランザクションをサービスするときに達成される性能に影響を及ぼし得るが、それはアーキテクチャ上有効な計算の結果に影響を及ぼさない。すなわち、パーティション識別子は、メモリトランザクションの成果又は結果（例えば、どのデータがアクセスされるか）を変更するのではなく、単にそのメモリトランザクションに対して達成されるタイミング又は性能に影響を及ぼすだけである。

図３は、処理ユニット６の一例をより詳細に概略的に示している。プロセッサは、命令キャッシュ１０から命令をフェッチするためのフェッチステージ４０、フェッチされた命令をデコードするためのデコードステージ４２、オペランドが使用可能になるのを待っている間に命令を待ち行列に入れ、オペランドが使用可能になったときに実行のために命令を発行する発行キュー４６を含む発行ステージ４４、対応する処理動作を実行するために異なるクラスの命令を実行するための複数の実行ユニット５０を含む実行ステージ４８、及び処理動作の結果をデータレジスタ５４に書き込むためのライトバックステージ５２を含む、いくつかのパイプラインステージを含む処理パイプラインを含む。データ処理動作のためのソースオペランドは、実行ステージ４８によってレジスタ５４から読み取られてもよい。この例では、実行ステージ４８は、算術演算又は論理演算を実行するためのＡＬＵ（算術／論理ユニット）、浮動小数点値を使用して演算を実行するための浮動小数点（ＦＰ）ユニット、及びメモリシステムからレジスタ５４にデータをロードするためのロードオペレーション、若しくはレジスタ５４からメモリシステムにデータを格納するためのストアオペレーションを実行するためのロード／ストアユニットを含む。当然のことながら、これらは、可能な実行ユニットのほんのいくつかの例であり、他のタイプを提供することができる。同様に、他の例は、異なる構成のパイプラインステージを有することができる。例えば、故障したプロセッサでは、命令によって指定されたアーキテクチャ上のレジスタ指定子を、ハードウェアに設けられた物理レジスタ指定子識別レジスタ５４に再マッピングするための追加のレジスタリネーミングステージ、ならびに命令がキャッシュ１０からフェッチされた順序とは異なる順序で実行された命令の実行及びコミットメントを追跡するためのリオーダバッファを設けることができる。同様に、図１に示されていない他の機構も依然として提供することができ、例えば、分岐予測機能は、分岐命令の予測結果に基づいて、次のフェッチアドレス６１の生成を制御するためにフェッチステージで提供され得る。

プロセッサ６は、例えば実行中のプログラムの現在の実行時点を示すプログラムカウンタを格納するためのプログラムカウンタレジスタ６２、プロセッサが命令を実行している時点で現在の例外レベルの表示を格納するための例外レベルレジスタ６４、プロセッサが非セキュア状態にあるかセキュア状態にあるかの表示を格納するためのセキュリティ状態レジスタ６６、ならびにメモリシステムリソース及び性能監視分割を制御するためのメモリ分割監視（ＭＰＡＭ）制御レジスタ６８（ＭＰＡＭ制御レジスタについては以下で更に詳細に説明する）、を含む複数の制御レジスタ６０を有する。他の制御レジスタもまた提供され得ることが理解されよう。プログラムカウンタレジスタ６２は、フェッチステージ４０によって維持されるものとして図３に示されているが、他のステージ、例えば、実行ステージ４８にアクセス可能であり得る。

プロセッサは、メモリトランザクションに応答してメモリシステムへのアクセスを制御するためのメモリ管理ユニット（ＭＭＵ）７０を有する。例えば、ロード又はストア命令に遭遇すると、ロード／ストアユニットは、仮想アドレスを指定する対応するメモリトランザクションを発行する。仮想アドレスは、１つ又は複数の変換ルックアサイドバッファ（ＴＬＢ）７２、７３、７４に格納されたアドレスマッピングデータを使用して仮想アドレスを物理アドレスに変換するメモリ管理ユニット（ＭＭＵ）７０に提供される。ＴＬＢは、ロード／ストアユニット５０によって開始されたデータアクセスのためのレベル－１ ＴＬＢとして機能するデータＴＬＢ７４を含み得、命令ＴＬＢ７３は、フェッチステージ４０によって開始されるレベル－１ ＴＬＢとして機能し、命令及びデータアクセスの両方の共有レベル－２ ＴＬＢとして機能する主ＴＬＢ７２は、レベル－１ ＴＬＢ７３、７４のミスでアクセスされる。各ＴＬＢ７２～７４は、いくつかのＴＬＢエントリを格納する。各ＴＬＢエントリは、アドレスをどのように変換するかを識別するマッピングデータだけでなく、プロセッサがアドレス空間の対応するページ内のアドレスに読み書きすることを許可されるかどうかを定義する関連するアクセス許可データも識別してもよい。いくつかの例では、複数のステージのアドレス変換があってもよく、したがって複数のＴＬＢ、例えば、ロード／ストアユニット５０によって生成された仮想アドレスを中間物理アドレスにマッピングするための変換の第１のステージを提供するステージ１ ＴＬＢ、及び中間物理アドレスをアクセスされるデータを識別するためにメモリシステムによって使用される物理アドレスにマッピングするための変換の第２のステージを提供するステージ２ ＴＬＢがあってもよい。ステージ１のＴＬＢのマッピングデータは、オペレーティングシステムの制御下で設定され得、ステージ２のＴＬＢのマッピングデータは、ハイパーバイザの制御下で設定され得、例えば仮想化をサポートする。図３に示すＴＬＢの配置は、単なる一例であり、他の実装形態は、ＴＬＢの異なる１組を有することができることが理解されよう。

ＴＬＢ７２、７３、７４に加えて、ＭＭＵはまた、ページテーブルウォーク中にＴＬＢにロードされるべきマッピングデータを識別するために使用されるデータをキャッシュするためのページウォークキャッシュ７５などの他のタイプのキャッシュも含むことができる。メモリシステムは、仮想メモリアドレス空間の各ページについてアドレスマッピングデータを指定するページテーブルを格納することができる。ＴＬＢ７２、７３、７４は、最近アクセスされたいくつかのページについてそれらのページテーブルエントリのサブセットをキャッシュすることができる。プロセッサが、対応するアドレスマッピングデータがＴＬＢ７２、７３、７４に格納されていないページにメモリトランザクションを発行すると、ページテーブルウォークユニット７６が開始される。必要なページのアドレスマッピングエントリを識別するためにメモリ内をトラバースするページテーブルのレベルが複数ある場合があるため、これは比較的遅くなる可能性がある。ページテーブルウォークをスピードアップするために、ページテーブルの最近アクセスされたページテーブルエントリをページウォークキャッシュ７５に入れることができる。これらは通常、必要なページのマッピングを実際に指定する最終レベルのページテーブルエントリ以外のページテーブルエントリである。これらのより高いレベルのページテーブルエントリは通常、対応するアドレス範囲に対する他のページテーブルエントリがメモリ内のどこにあり得るかを特定する。前のページテーブルウォークでトラバースしたページテーブルの少なくともいくつかのレベルをページウォークキャッシュ７５にキャッシュすることによって、ページテーブルウォークの同じ初期部分を共有する他のアドレスに対するページテーブルウォークをより速くすることができる。あるいは、ページテーブルエントリ自体をキャッシュするのではなく、ページウォークキャッシュ７５は、それらのページテーブルエントリがメモリ内で見つけられることができるアドレスをキャッシュすることができ、そのため再び所与のページテーブルエントリは、それらのアドレスがメモリ内の他のページテーブルエントリに最初にアクセスすることによって識別されなければならない場合よりも速くアクセスされ得る。

図４は、プロセッサ６によって実行され得る異なるソフトウェア実行環境の例を示している。この例では、アーキテクチャは、特権レベルが増加する４つの異なる例外レベルＥＬ０からＥＬ３をサポートする（したがって、ＥＬ３が最も高い特権例外レベルを有し、ＥＬ０が最も低い特権例外レベルを有する）。一般に、より高い特権レベルは、より低い特権レベルよりも高い特権を有し、したがって、少なくともいくつかのデータにアクセスする、及び／又はより低い特権レベルには利用できないいくつかの処理動作を実行することができる。アプリケーション８０は、最も低い特権レベルＥＬ０で実行される。いくつかのゲストオペレーティングシステム８２が特権レベルＥＬ１で実行され、各ゲストオペレーティングシステム８２は、ＥＬ０で１つ又は複数のアプリケーション８０を管理する。ハイパーバイザ又はホストオペレーティングシステムとしても知られる仮想マシンモニタ８４は、例外レベルＥＬ２で実行され、それぞれのゲストオペレーティングシステム８２の仮想化を管理する。ＥＬ０のいくつかのアプリケーションは、ＥＬ１に介在するオペレーティングシステムなしで、ＥＬ２のホストオペレーティングシステムによって直接管理でき得る。

より低い例外レベルからより高い例外レベルへの移行は、例外イベントによって引き起こされる可能性があり（例えば、ハイパーバイザ又はとホストオペレーティングシステムによって処理される必要があるイベントは、ＥＬ２への遷移を引き起こす可能性がある）、一方で、より低いレベルに戻る移行は、例外イベント処理からの復帰によって引き起こされる可能性がある。例外イベントの中には、それらが取得されたレベルと同じ例外レベルでサービスされるものもあれば、より高い例外状態への移行をトリガするものもある。現在の例外レベルレジスタ６４は、処理回路６が例外レベルＥＬ０～ＥＬ３のどれで現在コードを実行しているかを示す。

この例では、システムは、セキュアドメイン９０と通常の（安全性の低い）ドメイン９２との間の分割もサポートする。機密性の高いデータ又は命令を、それらをセキュアドメイン９０にアクセス可能であるとマークされたメモリアドレスにのみ割り当てることによって保護することができ、安全性の低いドメイン９２で実行されているプロセスがデータ又は命令にアクセスできないことを保証するためのハードウェア機構をプロセッサが有する。例えば、ＭＭＵ７０に設定されたアクセス許可は、セキュアドメインと非セキュアドメインとの間の分割を制御することができ、あるいは、完全に別のセキュリティメモリ管理ユニットを使用してセキュリティ状態分割を制御することができ、別々のセキュア及び非セキュアＭＭＵ７０は、それぞれのセキュリティ状態内の副制御のために提供されている。セキュアドメイン９０と通常ドメイン９２との間の移行を、最も高い特権レベルＥＬ３で実行されているセキュア監視プロセス９４によって管理することができる。これにより、ドメイン間の遷移を厳密に制御して、例えばセキュアドメインからのデータへのアクセスなどの非セキュアオペレーション８０又はオペレーティングシステム８２を防ぐことができる。他の例では、ハードウェア技術を使用してセキュリティ状態とポリス遷移との間の分離を強制することができ、その結果、通常ドメイン９２内のコードは、別のセキュア監視プロセス９４を介して遷移することなくセキュアドメイン９０内のコードに直接分岐することができる。しかしながら、説明を容易にするために、以下の説明では、ＥＬ３でセキュア監視プロセス９４を使用する例を参照する。セキュアドメイン９０内では、セキュアワールドオペレーティングシステム９６が例外レベルＥＬ１で実行され、１つ又は複数の信頼できるアプリケーション９８がそのオペレーティングシステム９６の制御下で、例外レベルＥＬ０で実行され得る。この例では、必要に応じてこれを提供することは依然として可能ではあるが、仮想化がセキュアドメインではサポートされていないので、セキュアドメイン９０に例外レベルＥＬ２はない。そのようなセキュアドメイン９０をサポートするためのアーキテクチャの例は、英国のＡｒｍ（登録商標）Ｌｉｍｉｔｅｄ ｏｆ Ｃａｍｂｒｉｄｇｅによって提供されるＴｒｕｓｔＺｏｎｅ（登録商標）アーキテクチャであり得る。ただし、他の技術もまた使用され得ることが理解されよう。いくつかの例は２つより多いセキュリティ状態を有することができ、３つ以上の状態にそれらに関連している異なったレベルのセキュリティを提供する。セキュリティ状態レジスタ６６は、現在のドメインがセキュアドメイン９０であるか非セキュア９２であるかを示し、これはＭＭＵ７０又は他の制御ユニットに対して、特定のデータにアクセスできるか操作を許可するかを管理するために使用するアクセス許可を示す。

次に、図４は、システム上で実行することができるいくつかの異なるソフトウェア実行環境８０、８２、８４、９４、９６、９８を示している。これらのソフトウェア実行環境の各々には、所与のパーティション識別子（パーティションＩＤ又はＰＡＲＴＩＤ）を割り当てることができ、又は２つ以上のソフトウェア実行環境のグループに共通のパーティションＩＤを割り当てることができる。場合によっては、単一プロセスの個々の部分（例えば、異なる機能又はサブルーチン）を別々の実行環境と見なし、別々のパーティションＩＤを割り当てることができる。例えば、図５に示される例では、仮想マシンＶＭ３及びその下で実行されている２つのアプリケーション３７４１、３９７４が全てＰＡＲＴＩＤ１に割り当てられ、第２の仮想マシンＶＭ７の下で実行されている特定のプロセス３９７４がＰＡＲＴＩＤ２に割り当てられ、ＶＭ７自体及びその下で実行されている別のプロセス１４７３には、ＰＡＲＴＩＤ０が割り当てられる。全てのソフトウェア実行環境に個別のパーティションＩＤを割り当てる必要はない。専用パーティションＩＤが割り当てられていないソフトウェア実行環境に使用するためにデフォルトパーティションＩＤを指定することができる。パーティションＩＤ空間のどの部分が各ソフトウェア実行環境に割り当てられるかの制御は、より高い特権レベルでソフトウェアによって実行され、例えば、ＥＬ２で動作するハイパーバイザは、ＥＬ１で動作する仮想マシンオペレーティングシステムへのパーティションの割り当てを制御する。ただし、場合によっては、ハイパーバイザは、より低い特権レベルのオペレーティングシステムが、独自のコードの一部又はその下で実行されているアプリケーションに独自のパーティションＩＤを設定することを許可することがある。また、いくつかの例では、セキュアワールド９０は、セキュアワールドＯＳ又はモニタプログラムＥＬ３によって制御される、通常ワールド９２とは完全に別のパーティションＩＤ空間を有することができる。

図３に示すように、ＣＰＵは、所与のメモリアクセストランザクションに関連付けられるＭＰＡＭ関連情報を生成するためのＭＰＡＭ生成論理７７を含み得る。ＭＰＡＭ関連情報は、少なくともＰＡＲＴＩＤを含んでもよいが、いくつかの例では他の情報も含むことができる。ＭＰＡＭ生成論理７７は、ＭＰＡＭ関連情報を生成するためにどのレジスタを使用すべきかを決定するためにＭＰＡＭ制御レジスタ６８のパーティションＩＤレジスタ間で選択するＭＰＡＭレジスタ選択ロジック７８と、仮想パーティションＩＤの物理パーティションＩＤへのマッピングを制御するためのパーティションＩＤ仮想化論理７９とを含んでもよい。ＭＰＡＭレジスタ選択論理７８及びパーティションＩＤ仮想化論理７９は、それぞれ図８及び図９に関してより詳細に後述される。ＭＰＡＭ生成論理７７は、命令フェッチアクセスに使用される命令ＭＰＡＭ関連情報（Ｉ－ＭＰＡＭ）、データアクセスに使用されるデータＭＰＡＭ関連情報（Ｄ－ＭＰＡＭ）、命令フェッチによってトリガされるページテーブルウォークアクセスに使用される命令ページテーブルウォークＭＰＡＭ関連情報（Ｉ－ＰＴＷ－ＭＰＡＭ）、及びデータページテーブルウォークＭＰＡＭ関連情報に使用されるデータページテーブルウォークＭＰＡＭ関連情報（Ｄ－ＰＴＷ－ＭＰＡＭ）を含む、いくつかの代替ＭＰＡＭ関連情報を生成する。Ｉ－ＰＴＷ－ＭＰＡＭ及びＤ－ＰＴＷ－ＭＰＡＭの選択については、図１６～図１７を参照して以下でより詳細に説明する。

図６は、ＭＰＡＭ制御レジスタ６８の一例を示している。ＭＰＡＭ制御レジスタ６８は、各々が処理回路のそれぞれの動作状態に対応するいくつかのパーティションＩＤレジスタ１００（ＭＰＡＭシステムレジスタとしても知られる）を含む。ＭＰＡＭ制御レジスタ６８はまた、ハイパーバイザ制御レジスタ（ＨＣＲ）、ＭＰＡＭＨＣＲ＿ＥＬ２ １１６、仮想パーティションＩＤ有効レジスタ（ＭＰＡＭＶＰＭＶ＿ＥＬ２）１２４、及び１組の仮想パーティションＩＤマッピングレジスタ１２６を含む。この例では、８つの仮想パーティションＩＤマッピングレジスタ１２６、ＭＰＡＭＶＰＭ０＿ＥＬ２～ＭＰＡＭＶＰＭ７＿ＥＬ２があるが、他の実装形態は、異なる数を提供することができることが理解されよう。

この例では、パーティションＩＤレジスタ１００は、それぞれの例外レベルＥＬ０～ＥＬ３に対応するレジスタＭＰＡＭ０＿ＥＬ１～ＭＰＡＭ３＿ＥＬ３を含む。この例では、パーティションＩＤレジスタ１００は、所与の例外レベルについてセキュアワールドと非セキュアワールドとの間で共有され得るが、別のアプローチは、非セキュアワールドで同じ例外レベルに使用されるパーティションＩＤレジスタとは別に、所与の例外レベルでセキュアワールド処理のための専用パーティションＩＤレジスタを提供することであり得る。

各パーティションＩＤレジスタ１００は、以下の表１に示すように最大３つのパーティションＩＤ用のフィールドを含む。

以下の表２は、各動作状態で実行されるメモリトランザクションにどのパーティションＩＤレジスタ１００が使用され、各パーティションＩＤレジスタ１００がどの動作状態から制御されるか（すなわち、どの動作状態がそのレジスタによって指定される情報を更新できるか）を要約している。

パーティションＩＤレジスタの命名規則ＭＰＡＭｘ＿Ｅｌｙは、パーティションＩＤレジスタＭＰＡＭｘ＿ＥＬｙに指定されたパーティションＩＤが、動作状態ＥＬｘにあるときに処理回路６によって発行されるメモリトランザクションに使用されること、及び状態ＥＬｙが、そのパーティションＩＤレジスタＭＰＡＭｘ＿ＥＬｙにアクセスできる最も低い例外レベルであることを示す。しかしながら、現在の例外レベルが非セキュアドメイン内のＥＬ０である場合、ＭＰＡＭ０＿ＥＬ１をオーバーライドすることができ、制御レジスタ（後述するＭＰＡＭＨＣＲ＿ＥＬ２ １１６）に設定された設定値ＧＳＴＡＰＰ＿ＰＬＫが１に設定された場合、ＭＰＡＭ１＿ＥＬ１内のパーティションＩＤが使用される。したがって、必要に応じて、ＥＬ１の制御は、ＥＬ０の制御をオーバーライドできる。これは、同じ仮想マシン内のアプリケーション間でコンテキストスイッチがあるたびにＭＰＡＭ０＿ＥＬ１を更新する必要がないように、特定の仮想マシンで実行されている全てのアプリケーションが同じパーティションＩＤを使用するように制限するのに役立ち得る。この例では構成パラメータＧＳＴＡＰＰ＿ＰＬＫがＭＰＡＭＨＣＲ＿ＥＬ２ １１６制御レジスタに格納されるように説明されているが、他のＭＰＡＭ制御レジスタ６８（例えば、その構成パラメータを設定するより高い例外レベルに対応するパーティションＩＤレジスタ）に格納されることもできる。

一般に、同じ状態で実行されている異なるプロセス（例えば、ＥＬ０の異なるアプリケーションやＥＬ１の異なるゲストオペレーティングシステム）を切り替えると、例外イベントは、プロセスがその状態で実行されている高い例外状態への切り替えをトリガし（例えば、ＥＬ１のオペレーティングシステム又はＥＬ２のハイパーバイザ）、次に、処理をより低い例外状態に戻して新しいプロセスを続行できるようにする前に、関連するパーティションＩＤレジスタ１００内のパーティションＩＤを更新する。したがって、所与のプロセスに関連付けられているパーティションＩＤは、そのプロセスに関連付けられているコンテキスト情報の一部と見なすことが効果的であり、このコンテキスト情報は、そのプロセスとの切り替え時にプロセッサのアーキテクチャ状態の一部として保存及び復元される。

しかし、システムの異なる動作状態に対応する複数のパーティションＩＤレジスタ１００を提供することによって、コンテキストスイッチ以外のとき、例えば、同じＯＳに戻る前にハイパーバイザが何らかのアクションを実行するために、オペレーティングシステム（ＯＳ）が一時的にハイパーバイザにトラップする場合などに、動作状態に変化があるたびに単一のパーティションＩＤレジスタの内容を更新する必要はない。例えば、ハイパーバイザが、ハードウェアで実際に提供されているものとは異なる物理リソースのビューをＯＳに提供するために介入する必要がある場合、ハイパーバイザへのそのようなトラップは、仮想化システムではかなり一般的であり得る。したがって、複数のパーティションＩＤレジスタ１００を提供することによって、パーティションＩＤを用いたメモリシステムトランザクションのラベリングは、例外レベル又はセキュア／非セキュア状態の変化に自動的に追従するので、例外レベル又はセキュリティ状態に変更があるたびにパーティションＩＤを更新する必要がないため、性能が向上する。

また、ほとんどの場合、所与の動作状態に関連するパーティションＩＤレジスタ１００内で指定されるパーティションＩＤ及び任意の関連構成情報などの制御情報は、そのパーティションＩＤレジスタ１００に関連する例外レベルよりも高い例外レベルで実行される命令に応答して設定されるが、場合によっては、所与の動作状態で実行しているコードが、対応するパーティションＩＤレジスタで、独自のパーティションＩＤを設定することが望ましい場合がある。制御フラグは、ＭＰＡＭ制御レジスタ６８において設定されて、どの例外レベルが所与のパーティションＩＤレジスタ１００に書き込むことができるかを制御し、及び／又は所与の例外レベルからの所与のパーティションＩＤレジスタ１００への書き込みが、より高い例外レベルへのトラップをトリガするかどうかを制御してもよく、次いで、より低い例外レベルによって要求された書き込みを実施するかどうかを決定することができてもよい。したがって、より高い例外状態によって許可されていないときに同じ例外状態内からパーティションＩＤレジスタ１００を設定しようとすると、そのより高い例外状態への切り替えをトリガする例外イベントが引き起こされ得る。より高い例外状態にある例外ハンドラは、パーティションＩＤの設定方法を決定できる。

一般に、メモリトランザクションが処理回路６によって生成されると、パーティションＩＤレジスタ１００のうちの１つが、上で指定されたように現在の動作状態に基づいて選択される。メモリトランザクションが命令にアクセスするためのものである場合、そのトランザクションは、選択されたパーティションＩＤレジスタのＰＡＲＴＩＤ＿Ｉフィールドから導出されたパーティションＩＤでタグ付けされる。いくつかの例では、命令アクセスのためのＴＬＢ７２のミスによってトリガされたページテーブルウォークメモリトランザクションは、命令アクセスと同じパーティションＩＤを使用するであろう。しかしながら、他の実施形態は、図１６～図１８に関して以下で説明するように、命令側ページテーブルウォークメモリトランザクションが命令アクセス自体に異なるパーティションＩＤを指定することを可能にしてもよい。メモリトランザクションがデータにアクセスするためのものである場合、トランザクションは、選択されたパーティションＩＤレジスタ１００のＰＡＲＴＩＤ＿Ｄフィールドから導出されたパーティションＩＤでタグ付けされる（データアクセス後にＭＭＵによって引き起こされるページテーブルウォークアクセスも、データアクセス自体と同じパーティションＩＤを使用するか、又は以下に更に説明されるように、データアクセスに異なるパーティションＩＤを指定してもよい）。なお、ページテーブルウォークアクセスを発行するＭＭＵ自体がパーティションＩＤに基づいてリソース／性能監視分割をサポートするかどうかにかかわらず、メモリシステムの別の部分のメモリシステム構成要素がそのような分割を実行することを可能にするために、依然として関連するパーティション識別子を対応するメモリトランザクションに付加してもよい。所与のパーティションＩＤレジスタのＰＡＲＴＩＤ＿Ｄフィールド及びＰＡＲＴＩＤ＿Ｉフィールドは、同じパーティションＩＤ又は異なるパーティションＩＤに設定され得る。

同じソフトウェア実行環境のデータアクセスと命令アクセスに別々のパーティションＩＤを定義できるようにして、対応する命令アクセスとデータアクセスに異なるリソース制御パラメータを使用できるようにすると有効であり得る。代替のアプローチは、ソフトウェア実行環境全体に関連する単一のパーティションＩＤを有するが、アクセスが命令又はデータのためであるかどうかに応じて０又は１の追加のビットを付加することであり、これによりメモリシステム構成要素は、命令アクセスとデータアクセスにそれぞれ異なる制御パラメータを選択することが可能になる。しかしながら、パーティションＩＤに基づいて選択された制御パラメータの所与の数のセットに対して、このアプローチは、データと命令との間にパーティションＩＤ空間の五分五分の分割がなければならないことを意味するであろう。実際には、複数のソフトウェア実行環境が、同じコードを使用しながら異なるデータ入力で実行することが比較的一般的である可能性があるため、多くの場合、命令パーティションよりも多くのデータパーティションを有することが望ましく、このため、単一の命令パーティションＩＤを複数のソフトウェア実行環境間で共有しながら、各々の環境で異なるデータパーティションを使用できるようにすると特に有効であり得る。データアクセスに関する命令を示すために０又は１ビットを付加するというアプローチは、その状況において、共通コードの各別々のインスタンスに対してメモリシステム構成要素において定義されるべき同一の構成情報の複数のセットを必要とする。対照的に、パーティションＩＤレジスタ１００において、命令及びデータパーティションＩＤが、共通のＩＤ空間から選択される別々の命令及びデータパーティションフィールドを提供することによって、異なるソフトウェア実行環境間で同じパーティションＩＤを再利用し、これを五分五分の分割に制限することなく、必要に応じてデータと命令の間でパーティションＩＤ空間を分割することが可能である。各パーティションＩＤレジスタ１００内の２つのパーティションＩＤフィールドにいくらかの追加の記憶容量が必要であるとしても、このアプローチは、複数の実行環境の命令アクセス間で１つのパーティションを共有することによって、メモリシステム構成要素において必要とされる制御パラメータのセットが少なくなり（したがって記憶容量が少なくなり）、メモリシステム構成要素でリソースを節約できる。

ＰＡＲＴＩＤを提供するだけでなく、トランザクションはまた、選択されたパーティションＩＤレジスタ１００のＰＭＧ＿Ｄ又はＰＭＧ＿Ｉフィールドから導出された性能監視パーティションＩＤでタグ付けされる（ＰＭＧフィールドが、トランザクションがデータアクセス用であるか又は命令フェッチアクセス用であるかに依存する）。これにより、メモリシステム構成要素は、例えば、特定の性能モニタをメモリトランザクションに応答して更新する必要があるかどうかを判断するための基準の一部として、メモリトランザクションの性能監視ＩＤを使用することによって、性能監視を分割することができる。一実施形態では、ＰＭＧ＿Ｄ又はＰＭＧ＿Ｉフィールドは、ＰＡＲＴＩＤ＿Ｄフィールド及びＰＡＲＴＩＤ＿Ｉフィールドから完全に独立しているものとして扱われ得る。この場合、性能監視を実施するメモリシステム構成要素は、メモリトランザクションが、同じメモリトランザクションに対して指定されたＰＡＲＴＩＤ＿Ｄ又はＰＡＲＴＩＤ＿Ｉ値とは無関係に、ＰＭＧ＿Ｄ又はＰＭＧ＿Ｉ識別子のみに依存して、所与の性能モニタの更新を引き起こすかどうかを決定し得る。これは、それにもかかわらず、命令／データアクセスのための異なるパーティションが同じ性能監視ＩＤを共有することができるという利点を提供し、それはメモリシステム構成要素で異なる命令／データアクセス構成を必要とする複数のプロセスに関する結合された性能統計の収集をサポートし得る。したがって、メモリシステム構成要素でリソース割り当てを制御するために使用されるパーティションＩＤとは別に性能監視グループＩＤを指定することによって、リソースが別々に割り当てられている場合でも、共通の性能カウンタセットを使用して複数の異なるソフトウェア実行環境を追跡することができる。

あるいは、別のアプローチは、ＰＭＧ＿Ｄ又はＰＭＧ＿Ｉフィールドを、ＰＡＲＴＩＤ＿Ｄフィールド又はＰＡＲＴＩＤ＿Ｉフィールドから導出された対応するパーティションＩＤに付加されるべきサフィックスとして解釈することであり得る。このアプローチでは、トランザクションがメモリに発行されると、トランザクションに２つのＩＤが付加され、１つは選択されたＰＡＲＴＩＤ＿Ｉ又はＰＡＲＴＩＤ＿Ｄフィールドに基づき、もう１つはＰＭＧフィールドに基づいているが、ＰＭＧ＿Ｉ又はＰＭＧ＿Ｄフィールドは、それ自体のＩＤではなく、ＰＡＲＴＩＤの特性と見なされる。したがって、メモリシステム構成要素は、この場合、ＰＡＲＴＩＤ＿Ｉ又はＰＡＲＴＩＤ＿Ｄから導出された第１のパーティションＩＤに基づいてリソース分割を実行することができるが、第１のパーティションＩＤとＰＭＧ＿Ｉ又はＰＭＧ＿Ｄから導出された第２のパーティションＩＤの組み合わせに基づいて性能監視分割を実行することができる。このアプローチでは、異なるメモリリソースパーティションＩＤが同じ性能監視ＩＤを共有することはできなくなるが、利点は、命令／データＰＭＧフィールドが全ての可能な性能監視パーティションを区別する必要がなく、同じ命令／データリソースパーティションＩＤを共有するパーティションのみが命令／データＰＭＧフィールドによって区別されるため、短いＰＭＧフィールドを使用してハードウェアコストを節約できることである。例えば、これは、より大きなフィールドではなく１又は２ビットのＰＭＧフィールドを使用することを可能にすることができ、それは制御レジスタ６８だけでなくメモリシステムを通してメモリトランザクションを運ぶワイヤにおいてもコストを節約する。上記の例は、ＰＡＲＴＩＤ＿Ｄフィールド及びＰＡＲＴＩＤ＿Ｉフィールドにそれぞれ対応する別々のＰＭＧサフィックスフィールドのＰＭＧ＿Ｄ及びＰＭＧ＿Ｉを提供して、別々の性能監視グループプロパティをそれぞれデータアクセス及び命令アクセスに対して定義できるようにすることができ、別のアプローチは、データアクセスと命令アクセスとの間で共有される単一のＰＭＧフィールドを提供することであり得る。

どちらの方法でも、データ／命令パーティションＩＤごとに複数の性能監視パーティションを定義する機能が役立ち得る。一方、他の例では別々の性能監視ＩＤフィールドを完全に省略し、代わりに同じパーティションＩＤを使用してリソースの管理と性能監視の両方を制御することができることを理解されよう。

図７Ａは、ＣＰＵ６、ＧＰＵ、又はメモリトランザクションのソースとして機能する他のマスタなどの処理要素からのデータアクセスメモリトランザクションの発行を制御する方法、特にどのパーティションＩＤがメモリトランザクションで指定されるかを制御する方法を示す流れ図である。図７Ａに示すアプローチは、少なくともロード／ストアユニット５０（そのようなデータアクセスメモリトランザクションによってトリガされるデータ側ページテーブルウォークメモリトランザクションの場合、ステップ１１２でのＭＰＡＭレジスタの選択は、以下で更に説明するように異なる方法で処理することができる）によって発行されたデータアクセスメモリトランザクションに使用することができる。

ステップ１１０において、処理要素は、例えば実行ステージ４８で実行されたロード／ストア命令に応答して、データアクセス（ロード／ストア）メモリアクセストランザクションを発行する。

ステップ１１２において、処理要素のＭＰＡＭレジスタ選択論理７８は、その現在の動作状態６４、及びＭＰＡＭ制御レジスタ６８で指定されたＭＰＡＭ制御情報に応じてパーティションＩＤレジスタ１００のうちの１つを選択する。図８は、少なくとも現在の例外レベル６４及びハイパーバイザ制御レジスタＭＰＡＭＨＣＲ＿ＥＬ２１１６で指定された以下の制御パラメータに依存して、どのパーティションＩＤレジスタ１００を使用して現在のメモリトランザクションのパーティションＩＤを生成すべきかを選択するＭＰＡＭレジスタ選択論理７８の例を概略的に示している：
●ＥＬ２で動作するタイプ２ハイパーバイザに対して１に設定されるパラメータＥ２Ｈ １１３。Ｅ２Ｈが１に設定されると、特定のＥＬ１制御レジスタにアクセスするための命令は、制御レジスタ状態の対応するＥＬ２バージョンを返すので、ＥＬ１で動作するように設計された修正されていないオペレーティングシステムは、ＥＬ２で動作するタイプ２ハイパーバイザとして機能することができる。
●ＴＧＥ＝１の場合に、通常はＥＬ１（ＴＧＥ＝０の場合）にルーティングされるＥＬ０で発生する例外のタイプが、代わりにＥＬ２にルーティングされるべきであることを示し、その結果、ＥＬ２で動作するタイプ２ハイパーバイザは、ＥＬ１でオペレーティングシステムを介在させることなくＥＬ０でアプリケーションを管理することができるパラメータＴＧＥ１１４。
●ＭＰＡＭＨＣＲ＿ＥＬ２ １１６に格納されたパラメータＧＳＴＡＰＰ＿ＰＬＫ１１５であって、ＥＬ０で動作するプロセスがＭＰＡＭ０＿ＥＬ１パーティションＩＤを使用すべきか、又はＭＰＡＭ１＿ＥＬ１パーティションＩＤを使用すべきかを定義する、パラメータＧＳＴＡＰＰ＿ＰＬＫ１１５。

レジスタ１００が選択されたレジスタであることを選択するための基準は、以下の通りである：
●以下のいずれかが真である場合、ＭＰＡＭ０＿ＥＬ１が選択される：
○現在の例外レベル６４はＥＬ０であり、ＧＳＴＡＰＰ＿ＰＬＫ＝０、
又は
○現在の例外レベル６４がＥＬ０であり、Ｅ２Ｈ＝１及びＴＧＥ＝１の両方である場合。

したがって、ＭＰＡＭ０＿ＥＬ１は、ＥＬ０＆＆（（Ｅ２Ｈ＆＆ＴＧＥ）｜｜！ＧＳＴＡＰＰ＿ＰＬＫ）の場合に選択される。

●以下のいずれかが真である場合、ＭＰＡＭ１＿ＥＬ１が選択される：
○現在の例外レベル６４はＥＬ１である、
又は
○現在の例外レベル６４はＥＬ０及びＧＳＴＡＰＰ＿ＰＬＫ＝１であり、Ｅ２Ｈ及びＴＧＥ＝０の少なくとも一方である。

したがって、ＭＰＡＭ１＿ＥＬ１は、ＥＬ１＆＆（ＥＬ０＆＆ＧＳＴＡＰＰ＿ＰＬＫ＆＆！（Ｅ２Ｈ＆＆ＴＧＥ））の場合に選択される。
●現在の例外レベル６４がＥＬ２である場合、ＭＰＡＭ２＿ＥＬ２が選択される。
●現在の例外レベル６４がＥＬ３である場合、ＭＰＡＭ ３＿ＥＬ３が選択される。
ＧＳＴＡＰＰ＿ＰＬＫ構成パラメータの提供はオプションであり、この機能をサポートしないシステムでは、現在の例外レベルがＭＰＡＭ１＿ＥＬ１ではなくＥＬ０である場合にＭＰＡＭ０＿ＥＬ１が選択される。同様に、タイプ２ハイパーバイザのサポートはオプションであってもよく、そのため、他の実装はＥ２Ｈ／ＴＧＥ制御を有していなくてもよい。

また、別個のセキュアパーティションＩＤレジスタＭＰＡＭ１＿ＥＬ１＿Ｓを有する上述の実施形態では、選択は現在のセキュリティ状態にも依存し、セキュアドメイン内のＥＬ０又はＥＬ１での処理時にレジスタＭＰＡＭ１＿ＥＬ１＿Ｓが選択され、それ以外の場合、選択は上記の通りである。

ステップ１１８において、現在のトランザクションは、データアクセストランザクションであるため、ＰＭＧ＿Ｄ及びＰＡＲＴＩＤ＿Ｄフィールドは、ステップ１１２で選択されたレジスタ１００から読み取られる。

ステップ１２０において、処理要素は、現在の動作状態において読み取られたパーティションＩＤに対して仮想化が実施及び有効化されているかどうかを決定する。ＥＬ２及びＥＬ３の場合、仮想化を実行する必要はない。ＥＬ０及びＥＬ１の場合、仮想化が有効であるかどうかは、仮想化イネーブルフラグＥＬ０＿ＶＰＭＥＮ及びＥＬ１＿ＶＰＭＥＮを含むハイパーバイザ制御レジスタＭＰＡＭＨＣＲ＿ＥＬ２１１６に指定された情報に依存し、それぞれ、仮想化がＥＬ０及びＥＬ１に対して有効にされるかどうかを指定する。仮想化がＥＬ０に対して有効にされ、ステップ１１２でＭＰＡＭ０＿ＥＬ１レジスタが選択された場合、又は仮想化がＥＬ１に対して有効にされ、ステップ１１２でＭＰＡＭ１＿ＥＬ１レジスタが選択された場合、ステップ１２２で、ステップ１１６又は１１８で読み取られたパーティションＩＤの少なくとも１つが、メモリシステムに発行されるメモリトランザクションに付加された物理パーティションＩＤにマッピングされる。そうでない場合、ステップ１２２は省略されている。

パーティションＩＤの仮想化マッピングの例を図９に示す。グローバルパーティションＩＤ空間は、ＥＬ２のハイパーバイザによって制御されてもよい。この例では、仮想化はＰＡＲＴＩＤ（メモリリソースパーティションＩＤ）にのみ適用されるが、ＰＭＧ（性能監視パーティションＩＤ）には適用されない。しかしながら、他の実施形態はまた、例えば、性能監視パーティションＩＤの仮想化を提供することができる。

ハイパーバイザは、ＥＬ１で実行するゲストオペレーティングシステムが（例えばゼロから始まる）狭い範囲のパーティションＩＤのみを使用するように制限することができ、マッピングレジスタ１２６は、そのゲストオペレーティングシステムによって使用される仮想パーティションＩＤをグローバルＩＤ空間内の物理パーティションＩＤにマッピングするためのいくつかのマッピングエントリを提供するマッピングテーブルを定義する。各マッピングレジスタは、（単一パーティションＩＤの幅と比較したレジスタの相対サイズに応じて）１つ又は複数の仮想ＩＤのマッピングエントリを格納することができる。マッピングテーブルは、オペレーティングシステムによって使用される仮想パーティションＩＤに基づいて索引付けされ、対応する物理パーティションＩＤをグローバルＩＤ空間に戻す。これにより、各ゲストオペレーティングシステムは、それが仮想化されて類似のＩＤ値を使用している可能性がある他のゲストオペレーティングシステムと並行して実行されているという事実を認識せずに、独自のアプリケーションのＩＤを設定できる。各ゲストオペレーティングシステムは、ハイパーバイザによってマッピングテーブルに設定されたマッピングによって、異なるグローバル物理パーティションＩＤにマッピングされたそれらの競合する仮想ＩＤを有することができる。

図９は、図３に示されるパーティション仮想化論理７９の例を示し、現在の例外レベルがＥＬ０又はＥＬ１であるときに呼び出される。選択されたパーティションＩＤレジスタ１００からのパーティション（上で論じたようなレジスタ選択論理７８によって選択される）は、仮想パーティションＩＤであり、マッピングレジスタ１２６から対応するマッピングエントリを選択するために使用される。この実施例では、各マッピングレジスタ１２６は、４つのマッピングエントリを含むため、仮想パーティションＩＤの２ビットは、マッピングレジスタ１２６内の特定のマッピングエントリを選択し、残りのビットは、どのマッピングレジスタ１２６が選択されるかを選択する。しかしながら、他の例は、レジスタごとに異なる数のエントリを有し得る。物理パーティションＩＤは、選択されたマッピングエントリから読み取られ、マルチプレクサ１３２に提供され、マルチプレクサは、仮想化有効化パラメータＥＬ０＿ＶＰＭＥＮ（選択されたレジスタ１００がＭＰＡＭ０＿ＥＬ１であった場合）又はＥＬ１＿ＶＰＭＥＮ（選択されたレジスタ１００がＭＰＡＭ１＿ＥＬ１であった場合）に応じて、選択されたパーティションＩＤレジスタ１００から読み取られた元の仮想パーティションＩＤと、対応する再マッピングされた物理パーティションＩＤとの間で選択する。仮想化が有効になっていない場合、元の仮想パーティションＩＤが物理ＰＡＲＴＩＤとして出力され、仮想化が有効になっている場合、マッピングレジスタ１２６からの物理パーティションＩＤが使用される。

各マッピングエントリは、マッピング有効レジスタＭＰＡＭＶＰＭＶ＿ＥＬ２１２４内の対応する有効ビットに関連付けられる。所与のマッピングエントリの有効ビットは、その仮想－物理パーティションＩＤマッピングが有効であるかどうかを指定する。処理要素が無効な仮想パーティションＩＤを指定するメモリトランザクションを発行すると、これは代わりに代替の有効なパーティションＩＤを選択するようにマッピング論理をトリガしてもよい。したがって、ハイパーバイザは、全ての可能な仮想ＰＡＲＴＩＤに対して仮想－物理パーティションＩＤマッピングを割り当てる必要はない。無効な仮想パーティションＩＤを受信すると、マッピング回路は、物理パーティションＩＤの「エラーの場合の」値を単に使用することができ、これは対応するメモリ要求と共にメモリシステム構成要素に渡され、有効なパーティションＩＤとして扱われる。所定の物理パーティションＩＤは、パーティションＩＤの特定の「デフォルト」値、例えば、特別なパーティションＩＤが割り当てられていないソフトウェア実行環境に使用されるものと同じデフォルトパーティションＩＤであり得る。例えば、所定の物理パーティションＩＤは、ゼロであり得る。代替として、制御レジスタ（ＰＡＲＴＩＤ＿ＯＮ＿ＥＲＲＯＲ）は、エラーの場合に所定の物理パーティションＩＤとして使用されるべき物理パーティションＩＤの特定の値を定義することができる。代替的なアプローチは、無効な仮想パーティションＩＤが受信されたときにＥＬ２でハイパーバイザにトラップすることであるが、これはより大きな性能影響を有する可能性がある。

図６は、有効ビットがマッピングレジスタ１２６とは別のレジスタ１２４に格納される例を示しているが、他の実施形態では、各マッピングエントリは、それ自体有効ビットを含むことができ、このため、有効ビットは、対応する物理パーティションＩＤと共にマッピングレジスタ１２６に格納される。この場合、再マッピング有効レジスタ１２４を省略することができる。したがって、一般に、各マッピングエントリは、有効ビットに関連付けられ得るが、有効ビットが格納される場所は、実装の選択に応じて異なり得る。

簡潔にするために、図７Ａは、条件付きステップとしてステップ１２２を有する順次プロセスを示しているが、実際には、図９に示すように、物理パーティションＩＤは、各メモリトランザクションに対して計算することができ、パーティションＩＤの再マッピングされたバージョンと再マッピングされていないバージョンの両方は、関連する有効化パラメータに基づいてそれらの間で選択するマルチプレクサ１３２に提供され得る。これは、物理パーティションＩＤを調べる前に仮想化が有効になっているかどうかが判定されるまで待つよりも早くなり得る。

図１０は、ステップ１２２をより詳細に示す流れ図である。ステップ１４０で、再マッピングされている仮想パーティションＩＤが範囲外であるかどうかが判定される。例えば、ハイパーバイザ制御レジスタ１１６又は別のＭＰＡＭ制御レジスタ６８（例えば、ハードウェアにどのような機能が提供されているかをソフトウェアに識別させるためのディスカバリレジスタＭＰＡＭＩＤＲ＿ＥＬ１ １４２）は、現在のコンテキストで指定できる最大ＩＤ値を指定することができる。例えば、ハイパーバイザは、例えばハードウェアにいくつのマッピングレジスタ１２６が設けられているかに基づいて、その下で実行されているオペレーティングシステムによって使用され得るパーティションＩＤのマッピング可能範囲を定義することができる。再マッピングされているパーティションＩＤ（すなわち、図７Ａのステップ１１２で選択されたレジスタから読み取られたＩＤ）が範囲外である場合、ステップ１４４において、代わりに使用される有効な仮想ＰＡＲＴＩＤが選択され、方法は、後述するステップ１４９に進む。どの特定の仮想ＰＡＲＴＩＤが使用されるかは、任意であり得る（例えば、最も低い有効なＰＡＲＴＩＤ）。

仮想パーティションＩＤが許可された範囲内にある場合、ステップ１４５において、例えばマッピング有効レジスタ１２４内の対応する有効ビットに基づいて、対応するマッピングエントリが有効であるかどうかが決定される。仮想パーティションＩＤが有効である場合、方法は、後述するステップ１４９に進む。仮想パーティションＩＤが有効でない場合、ステップ１４６において、仮想ＰＡＲＴＩＤ０が選択される（すなわち、０の数値に等しい仮想ＰＡＲＴＩＤ）。ステップ１４７において、仮想ＰＡＲＴＩＤ０が有効であるかどうかがチェックされ、有効である場合、方法は、ステップ１４９に続く。仮想ＰＡＲＴＩＤ０が無効である場合、ステップ１４８において、メモリトランザクションに付加される物理ＰＡＲＴＩＤとして、物理ＰＡＲＴＩＤ０（全てのビットが０に等しい物理ＰＡＲＴＩＤ）が使用される。

ステップ１４９（これは、ステップ１４４、１４５又は１４７のいずれかに続いてもよい）において、選択された仮想ＰＡＲＴＩＤは、仮想ＰＡＲＴＩＤに対応するマッピングエントリで指定された物理ＩＤにマッピングされ、結果としての物理ＰＡＲＴＩＤは、メモリトランザクションにタグ付けするために使用される。

別の例では、受信した仮想ＰＡＲＴＩＤが無効である場合に、ステップ１４５からステップ１４８に直接進むことが可能である。

図１１に示すように、ＰＡＲＴＩＤ＿Ｉ及びＰＡＲＴＩＤ＿Ｄは、パーティションＩＤレジスタ１００内で別々に指定されているが、マッピング回路１３０は、両方のタイプのＩＤに対して共通のマッピングテーブル１２６を使用することができる。したがって、命令及びデータアクセスのために別々のセットのマッピングレジスタ１２６、１２８を設ける必要はない。

要約すると、メモリシステム構成要素によって使用されるグローバルＩＤ空間内の物理ＩＤ上に仮想ＩＤのより小さい空間をマッピングするためのマッピングハードウェア（マッピングレジスタ１２６及びマッピング回路７９）を設けることによって、競合するパーティションＩＤを使用しながら複数のゲストオペレーティングシステムを共存させることができ、各メモリトランザクションがパーティションＩＤをマッピングするためにハイパーバイザにトラップする必要がないため、性能が向上する。

図７Ａのステップ１５０において、ＰＭＧ及びＰＡＲＴＩＤ（選択されたパーティションＩＤレジスタから読み取られた元の形式で、又はステップ１２２でマッピングした後のいずれか）を指定するメモリトランザクションが発行されるだけでなく、セキュア状態表示は、トランザクションが発行されたセキュリティ状態であるかどうかを示す。セキュア状態表示は、セキュアドメインに割り当てられたパーティションＩＤが、安全性の低いドメインに割り当てられたパーティションＩＤとは完全に別のパーティションＩＤ空間を使用できるように含まれる（単一のＩＤ空間からセキュアプロセスにいくつかのパーティションＩＤを割り当てるのではなく、非セキュアプロセスが提供されたセキュアプロセスに関する情報を推測できる可能性がある）。セキュアワールドとそれほどセキュアでないワールドを完全に分離することで、セキュリティを向上させることができる。トランザクションと共に提供されるセキュリティ表示は、トランザクションがどのセキュリティ状態から発行されたかを示す。

このセキュリティ表示は、トランザクションのターゲットアドレスがセキュアか非セキュアかを示すアドレスベースのセキュリティ表示とは別に提供されてもよい。すなわち、メモリアドレス空間の領域は、セキュア又は非セキュアとして指定され得、セキュア領域は、セキュアドメインからのみアクセス可能であり、一方、非セキュア領域は、セキュア及び非セキュアドメインの両方でアクセス可能である。アドレスがセキュア領域にあるか非セキュア領域にあるかに応じてアクセスを制御するシステムＭＭＵなどの更なる制御構造をメモリシステムが含む場合、そのようなアドレスベースのセキュリティ表示をトランザクションに含めることができる。ただし、セキュアドメインは、アドレス空間の非セキュア領域とセキュア領域の両方にアクセスできるため、このアドレスベースのセキュリティ表示では、トランザクションを発行したプロセスがセキュアか非セキュアかを識別するのに十分ではない。したがって、メモリトランザクションは、トランザクションが発行されたドメイン（ＭＰＡＭ＿ＮＳ）とターゲットアドレスに関連付けられたセキュリティ状態（ＮＳ）の両方を別々に識別できる。

メモリトランザクションを受信すると、メモリシステム構成要素は、ＭＰＡＭ＿ＮＳセキュリティ表示を使用して、セキュアドメインと非セキュアドメインのそれぞれについて異なるパラメータセット間で選択することができ、これにより、非セキュアコードが性能制御パラメータを設定したり、セキュアコードの性能監視データにアクセスしたりする場合に、セキュリティ上のリスクが生じる可能性があるドメイン間での制御パラメータの共有を回避できる。

図７Ｂは、ＣＰＵ６、ＧＰＵ、又は他のマスタなどの処理要素からの命令フェッチアクセスメモリトランザクションの発行を制御する方法、特にどのパーティションＩＤがメモリトランザクションで指定されるかを制御する方法を示す流れ図である。図７Ｂに示すアプローチは、少なくともフェッチステージ４０によって発行された命令フェッチメモリトランザクションに使用することができる。そのような命令フェッチメモリトランザクションによってトリガされる命令側ページテーブルウォークメモリトランザクションの場合、ステップ１１２におけるＭＰＡＭレジスタの選択は、以下で更に説明するように異なる方法で処理することができる。

図７Ｂのステップ１１１において、処理回路は、命令フェッチメモリトランザクションを発行し、所与のアドレスに対する命令のフェッチを要求する。命令フェッチ要求は、実行のために命令が実際にフェッチされる必要があるときに、フェッチステージ４０によって行われ得るか、又はいくつかの実装形態は、命令が実際に実行のために必要とされる時間よりも前に命令を命令キャッシュ１０にプリフェッチするプリフェッチ回路を有してもよく、そのため、プリフェッチ回路はまた、命令フェッチメモリトランザクションを生成することもできる。

図７Ｂのステップ１１２は、データアクセスについて図７Ａに示すものと同じであり、上述したように現在の動作状態（及び他の制御パラメータ）に基づいてＭＰＡＭパーティションＩＤレジスタ１００のうちの１つを選択する。

図７Ｂのステップ１１６において、選択されたパーティションＩＤレジスタ１００のＰＭＧ＿Ｉ及びＰＡＲＴＩＤ＿Ｉフィールドが読み取られる。

図７Ｂのステップ１２０、１２２及び１５０は、ＰＭＧ＿Ｄ及びＰＡＲＴＩＤ＿Ｄ値の代わりにステップ１１６で読み取られたＰＭＧ＿Ｉ／ＰＡＲＴＩＤ＿Ｉ値に適用されることを除いて、図７Ａの対応するステップと同じである。

図６に戻ると、ディスカバリレジスタＭＰＡＭＩＤＲ＿ＥＬ１ １４２は、対応する処理要素（ＰＥ）のハードウェア機能を識別する様々な機能パラメータを識別する。これにより、ソフトウェアは、特定のハードウェア実装でどのＭＰＡＭリソースが提供されているかを問い合わせることができるため、同じコードを複数の異なるハードウェアプラットフォームで実行できる。例えば、ディスカバリレジスタ１４２は、特定のＭＰＡＭ機能（例えば、仮想化、又は別々のセキュア／非セキュアＩＤ空間）が提供されるかどうか、又はどのサイズのリソースが提供されるか（例えば、パーティションＩＤのビット数、又はマッピングレジスタ１２６の数）を指定し得る。例えば、ディスカバリレジスタ１４２は以下を指定することができる：
●ＰＡＲＴＩＤ＿ＭＡＸ：ＰＥのハードウェア実装でサポートされている最大パーティションＩＤ；
●ＨＡＳ＿ＨＣＲ：仮想化機能が提供されるかどうか（したがって、ハイパーバイザ制御レジスタ１１６、再マッピング有効レジスタ１２４、マッピングレジスタ１２６、及びマッピング回路７９が提供されるかどうか）；
●ＶＰＭＲ＿ＭＡＸ：仮想化が実施されるとき、ＰＥのハードウェア実装でサポートされている最大仮想パーティションＩＤ；
●ＰＭＧ＿ＭＡＸ：ＰＥのハードウェア実装でサポートされている最大ＰＭＧ値。

ディスカバリレジスタ１４２は、ＥＬ０以外の任意の例外状態から読み取り可能であり得るが、読み取り専用であり、ディスカバリレジスタ１４２は、特定のハードウェア実装に固有のパラメータを定義するので、書き込むことができない。例えば、ディスカバリレジスタ１４２は、装置の製造中に有線で接続されてもよい。

仮想化がサポートされている場合、ＰＡＲＴＩＤ＿ＭＡＸの実際の値は、ハイパーバイザがオペレーティングシステムに使用を許可したパーティションＩＤの範囲よりも大きい可能性があるので、ＥＬ１のオペレーティングシステムがディスカバリレジスタ１４２を直接読み取ることを防ぐことが望ましいかもしれない。したがって、ディスカバリレジスタ１４２にアクセスしようと試みるＥＬ１で実行される命令（又は少なくともメモリトランザクションに指定されることが許可される最大パーティションＩＤを定義するＰＡＲＴＩＤ＿ＭＡＸフィールドにアクセスしようとする試み）は、例外をトリガする可能性があり、これは、最大値の代わりに別の値（例えば、ＶＰＭＲ＿ＭＡＸ）を提供して、オペレーティングシステムに見えるパーティションＩＤの数をエミュレートできるハイパーバイザにトラップする。構成パラメータＴＲＡＰ＿ＭＰＡＭＩＤＲ＿ＥＬ１は、ＥＬ１からディスカバリレジスタ１４２へのそのようなアクセスがＥＬ２にトラップされるかどうかを制御することができる。この構成パラメータを設定することによって、ＥＬ２のハイパーバイザ又はＥＬ３のセキュアモニタは、ＥＬ１のゲストＯＳがディスカバリレジスタ（ＩＤＲ）１４２に直接アクセスできるかどうか、又はハイパーバイザがステップインしなければならないかどうかを制御できる。例えば、仮想化が無効になっているとき、ＩＤＲアクセスがＥＬ２にトラップするかどうかを選択する柔軟性を提供することは、ＯＳがＥＬ２への不要なトラップを回避することによってＩＤＲに直接アクセスすることが適切である場合、性能を改善するのに有用である。

ＥＬ１又はＥＬ０による使用のために仮想から物理ＩＤへのマッピングを設定するＥＬ２の文脈で仮想化が上述されているが、一般に、この技術は、異なる特権レベルのソフトウェア実行環境の任意のペアに使用され得るため、より高い特権レベルの環境は、より低い特権のソフトウェア実行環境によって発行されたトランザクションについて、仮想パーティションＩＤの物理パーティションＩＤへのマッピングを制御することができる。また、別段の指定がない限り、パーティションＩＤについて上述した技法は、いくつかの実施形態では性能監視グループにも使用することができるが、これは必須ではない。したがって、パーティション識別子という用語は、特に指定がない限り、性能監視グループ識別子を含むと解釈できる。

所与のメモリトランザクションに付加されたパーティションＩＤ及び性能監視グループ、ならびにトランザクションが発行されたセキュリティ状態を指定するセキュリティ状態表示は、メモリシステム全体にわたってメモリトランザクションと共に流れる。したがって、メモリトランザクションをメモリシステムの他の構成要素に渡すメモリシステムのノード（例えば、相互接続）は、そのようなノードで受信された対応する要求と同じパーティションＩＤ、性能監視グループ及びセキュリティ状態表示を有する外部メモリトランザクションを提供する。メモリシステム内のキャッシュの場合、これらはキャッシュヒットがあると要求に対する応答を生成することがあり、キャッシュミスがあるとそれをメモリシステムの別の部分に渡すことがあるという挙動がある。また、要求に基づいて新しいエントリを割り当てることもある。新しいエントリを割り当てるとき、キャッシュは、キャッシュされたデータ自体と一緒に、パーティションＩＤ、性能監視グループ、及び割り当てを引き起こした要求のセキュリティ表示を格納することができる。データが更なるキャッシュ又はメモリに書き戻されるとき、追い出しをトリガした要求に関連付けられたＩＤではなく、キャッシュ内の追い出されたデータに関連付けられたパーティションＩＤ、性能監視グループ及びセキュリティ表示を指定してライトバックトランザクションが生成される。これにより、対応するデータをキャッシュに割り当てたソフトウェア実行環境に固有のパラメータに従って、ライトバックのためのリソース割り当て又は性能監視を制御／監視することが可能になる。

全てのメモリシステム構成要素（例えば、キャッシュ、相互接続、メモリコントローラ、メモリデバイス、又はメモリ管理ユニット）が、分割をサポートするわけではないことに留意されたい。分割をサポートしない構成要素は、全てのソフトウェア実行環境に対して共通の方法でリソース割り当てを制御したり性能を監視したりしてもよい。それにもかかわらず、分割をサポートする下流のメモリシステム構成要素が、適切なパラメータセットを選択するためにパーティションＩＤを使用することができるように、外部要求は、上で論じられたのと同じ方法でパーティションＩＤを依然として付加される。したがって、システム設計者が、実際に任意の所与のメモリシステム構成要素でパーティションＩＤを使用することを選択したかどうかにかかわらず、上述の処理要素アーキテクチャ及びパーティションＩＤルーティング方式は、メモリシステムの様々な場所でパーティション分割を実装する様々な実装範囲をサポートする柔軟性を提供する。しかしながら、パーティションＩＤ又は性能監視グループＩＤに応答するそのようなメモリシステム構成要素の場合、これらは、パーティションＩＤに基づいてリソース割り当て若しくは競合管理、又は性能監視を制御することができる。

性能モニタは、リソース分割制御とは異なる動作をする。性能モニタは、モニタにプログラムされているフィルタに基づいて性能メトリックを測定、カウント、又は計算する。フィルタパラメータには、パーティションＩＤと性能監視グループ（又はパーティションＩＤは含まない性能監視グループ）を含めることができる。例えば、メモリに転送されたバイト数をカウントする性能モニタは、パーティションＩＤが５で性能監視グループが２の読み取りのみをカウントするように、測定値をフィルタリングしてもよい。したがって、性能測定値は、同じパーティションＩＤと性能監視グループを共有する、異なるソフトウェア実行環境、又は異なるソフトウェア実行環境のグループごとに収集できる。

一方、リソース分割をサポートするシステム構成要素の場合、メモリシステム構成要素は、パーティションＩＤに基づいてメモリシステム構成要素パラメータのセットを選択する。メモリシステム構成要素パラメータは、メモリシステムリソースの割り当て（帯域幅、キャッシュ容量など）又はそれらのリソースの競合を制御するために使用されるリソース制御パラメータであってもよい（例えば、選択されたメモリシステム構成要素パラメータは、対応するパーティションＩＤに関連するトランザクションに設定されたプライオリティを定義することができる）。

図１２は、パーティションＩＤに基づいてメモリシステム構成要素の動作を制御するための方法を示している。ステップ２００において、メモリシステム構成要素は、上述したようにパーティションＩＤ、性能監視グループ及びセキュリティ状態表示を指定するメモリトランザクションを受信する。メモリシステム構成要素がメモリシステムリソース分割をサポートする場合（ステップ２０２）、ステップ２０４で、パーティションＩＤ及びセキュリティ状態に基づいてリソース制御パラメータのセットが選択される。性能監視グループは、このステップでは考慮されない。ステップ２０６において、リソースの割り当ては、選択されたリソース制御パラメータのセットを使用して制御されるか、又はそれらのリソースの競合は、選択されたリソースパラメータのセットを使用して管理される。メモリシステムリソース分割がサポートされていない場合、ステップ２０４及び２０６は省略される。

メモリシステム構成要素が性能監視グループによる性能監視分割をサポートする場合（ステップ２０８）、その後ステップ２１０で、構成要素に実装された各性能モニタは、その要求をそのフィルタパラメータに対してテストする（ＰＭＧフィールド及びパーティションＩＤフィールドに適用されるテストを含み得る）。フィルタパラメータを満たしている各モニタは、そのモニタが実行するように設計されている測定、カウント、又は計算に従って、その内部状態を更新する。性能監視分割をサポートしないメモリシステム構成要素については、ステップ２１０は省略される。上記で説明したように、いくつかの実施形態では、パーティションＩＤフィールドとＰＭＧフィールドの両方をフィルタパラメータに含めることができる（そのため、ＰＭＧフィールドはパーティションＩＤフィールドを更に制限する）。あるいは、ＰＭＧは、パーティションＩＤフィールドとは別個の独立したＩＤとして解釈され得、その場合、フィルタパラメータは、ＰＭＧを考慮し得るがパーティションＩＤを考慮し得ない。

リソース監視分割をサポートする各メモリシステム構成要素は、パーティションＩＤに基づいて選択される異なるセットのメモリシステム構成要素パラメータを格納するパラメータレジスタのセットを有することができる。分割制御のための制御パラメータは、論理的にはパーティションＩＤで索引付けされた制御パラメータのアレイである。制御パラメータを設定するためのインタフェースは、メモリマッピングされたレジスタのアレイとして構成することができ、あるいはセレクタレジスタと制御パラメータごとにただ１つの構成レジスタと共に構成することができる。後者の場合、構成ソフトウェアは、まず構成するためのパーティションＩＤをセレクタレジスタに格納し、次に所望の制御パラメータを１つ又は複数の制御パラメータ構成レジスタに格納する。

図１３は、メモリシステム構成要素の一例であるキャッシュ３００の一例を示している。キャッシュ３００は、所与の処理要素６のレベル１データキャッシュ８、レベル１命令キャッシュ１０若しくはレベル２キャッシュ１２、クラスタキャッシュ１６、又はシステムキャッシュ２０などの命令又はデータをキャッシュするためのキャッシュであり得る。キャッシュ３００は、ＭＭＵ７０内のＴＬＢ７２又はページウォークキャッシュ７４などのアドレス変換用のキャッシュでもあり得る。図３は、ＭＭＵ７０が所与のプロセッサコア内に設けられている例を示しているが、例えばＳｏＣ相互接続１８内で、システムＭＭＵをメモリシステムの更に下方に設けることも可能である。

キャッシュ３００は、キャッシュされる情報を格納するためのキャッシュストレージ（キャッシュＲＡＭ）３０２を有する。キャッシュＲＡＭ３０２は、一定数のストレージエントリ３０４を有する。図１３に示すように、各エントリは以下を格納することができる：
●キャッシュされたデータ３０６（これは、任意のキャッシュされた情報であり得る－データ値だけでなく、キャッシュのタイプに応じた命令又はアドレス変換データも包含する）；
●エントリ内の対応するデータが有効かどうかを指定する有効ビット３０８；
●キャッシュされたデータに関連するアドレスの一部を示すタグフィールド３１０；
●データをキャッシュに割り当てたメモリトランザクションのパーティションＩＤ３１４；
●割り当てメモリトランザクションの性能監視グループＩＤ３１６；
●割り当てメモリトランザクションのセキュリティ状態表示３１８（そのメモリトランザクションがどのセキュリティ状態から発行されたかを示す）；
●システム設計がキャッシュラインごとに保持する必要がある可能性があるその他の情報、例えば、コヒーレンス状態やアドレス空間インジケータ（ＡＳＩ）。
キャッシュからデータが追い出されると、ＩＤフィールド３１４、３１６、３１８を使用して、ライトバックトランザクションのためのパーティションＩＤ、性能監視グループＩＤ、及びセキュリティ状態表示が導出される。図１３には示されていないが、各キャッシュエントリはまた、キャッシュされたデータのコヒーレンシ状態を指定するコヒーレンシ情報（例えば、ライトバックが必要かどうかを判断するためにデータがクリーンかダーティか）、及び／又は追い出しが必要な場合の犠牲キャッシュラインを選択するために犠牲選択データ（例えば、どのエントリが直近に使用されたのかを追跡するためのデータ）であり得る。

キャッシュへのデータの割り当ては、直接マッピング、セットアソシアティブ、又はフルアソシアティブを含む、任意の既知のキャッシュ編成に従って制御することができる。図１３の例は、４通りのセットアソシアティブ編成方式を示しているが、これは一例にすぎないことを理解されたい。キャッシュへのルックアップは、対応するメモリトランザクションに関連付けられているパーティションＩＤとは無関係に実行される。したがって、所与のパーティションＩＤを指定するメモリトランザクションが受信されると、トランザクションは、キャッシュエントリに格納されたパーティションＩＤ３１４、非セキュアＩＤインジケータ３１８、及び性能監視グループ３１６に関係なく、インデックス付きキャッシュエントリ内の任意のデータに対してヒットできる。したがって、性能リソースの分割及び／又は性能監視は、キャッシュされたデータへのアクセスを共有する様々なソフトウェアプロセスを妨げることはない。

一方、キャッシュにデータを割り当てるとき、キャッシュコントローラ３１２は、セキュリティ状態及び対応するメモリトランザクションのパーティションＩＤに基づいて選択されたリソース制御パラメータのセットに応じて割り当てを制御する。キャッシュは、上述のようにリソース制御パラメータレジスタ３２０のセットを有し、各レジスタ３２０は、対応するソフトウェア実行環境に対するリソース制御パラメータを格納する。セレクタ３２２は、パーティションＩＤと、キャッシュへのデータの割り当てを必要とする着信メモリトランザクションのセキュリティ状態とに基づいて、レジスタのうちの１つを選択する。選択されたレジスタに格納されたパラメータは、データがキャッシュに割り当てられるかどうか、そしてどのように割り当てられるかを制御するために使用される。

第１のキャッシュ分割制御モードでは、パーティションＩＤを使用して選択された最大容量閾値を使用して割り当てが制御され、対応するパーティションＩＤに関連するデータを割り当てられることが許可されるキャッシュ容量の最大エントリ数を識別する。セキュア状態及び非セキュア状態をサポートする実装形態では、閾値は、パーティションＩＤと非セキュアＩＤインジケータとの所与の組み合わせに関連付けられたデータを割り当てられることを許可された最大容量を定義することができる。例えば、最大容量閾値をより高い特権プロセスによって設定することができ、すなわち所与のオペレーティングシステムに対する閾値をハイパーバイザによって設定することができ、所与のアプリケーションに対する閾値をオペレーティングシステムによって設定することができる。

例えば、図２は、パーティションＩＤ０、１、及び２にそれぞれ５０％、５０％、及び４０％の最大容量閾値がアサインされている例を示している。これは、保証された割り当てではなく、特定のパーティションＩＤのデータを格納できるキャッシュ量の上限にすぎないため、異なるソフトウェア実行環境に対して定義されている最大容量閾値の合計が１００％を超える可能性があることに留意されたい。この場合、対応するソフトウェア実行環境が全て同時に最大割り当てを使用することはない。

図１３に戻ると、キャッシュ３００は、各パーティションＩＤに関連するデータに対していくつのキャッシュエントリ３０４が割り当てられたかを追跡するための割り当てカウンタ３２６のセットを有する。セキュリティ状態がサポートされている場合、カウンタは、セキュリティ状態に基づいて更に分割されてもよい。所与のパーティションＩＤに対するデータ値がキャッシュに割り当てられると、対応する割り当てカウンタ３２６がインクリメントされる。データが無効化、削除、又は置換されると、対応するパーティションＩＤの割り当てカウントがデクリメントする。所与のメモリトランザクションに応答してキャッシュミスが発生すると、キャッシュコントローラ３１２は、メモリトランザクションによって指定されたパーティションＩＤに対応する割り当てカウンタ３２６及びリソース制御パラメータレジスタ３２０を読み取り、割り当てカウントを最大容量閾値と比較し、比較結果に基づいて割り当てを制御する。現在の割り当てがまだ閾値を超えていない場合は、必要なデータをキャッシュに割り当てることができる。しかし、割り当てカウントが閾値以上である場合、キャッシュコントローラ３１２は、新しい要求にデータを割り当てないことを決定するか、又は新たなデータを割り当てる前にキャッシュから同じパーティションＩＤに関連する他のデータを追い出すか若しくは置き換えることができ、そのパーティションＩＤに関連した閾値レベルを超えるエントリがキャッシュに割り当てられるのを防ぐ。追い出し又は置き換えが必要な場合、キャッシュの各エントリに格納されているパーティションＩＤ３１４（及び提供されている場合は犠牲選択情報）を使用して、どのデータが追い出されるかを判断することができる。容量をカウントする上記の手段は、単なる一例であり、他の技術もキャッシュ容量を追跡するために使用され得ることが理解されよう。

リソース制御パラメータレジスタ３２０は、最大容量閾値によって示される最大エントリ数を様々な方法で表すことができる。例えば、対応するパーティションＩＤデータに割り当てることができるエントリの最大数を直接指定できる。あるいは、そのパーティションＩＤに割り当てることができるキャッシュの全容量のうちの一部分に関して閾値を指定することができる。例えば、パラメータは、パラメータの幅及びスケールファクタが対応するメモリ構成要素のＩＤレジスタ３６２に指定されている場合のスケーリングされた割合を表すことができる。例えば、構成要素が２５６でスケーリングされた８ビットの容量制御をサポートしているとすると、この場合、容量の３０％を特定のパーティションに割り当てるため、パーティションの最大容量パラメータは、３０^＊２５６＝７６．８となり、割り当てが望ましい割合を超えないように、７６に切り捨てられる。

複数のセキュリティ状態がサポートされる実施形態では、セキュリティ状態表示は、パーティションＩＤと組み合わせて、適切なリソース制御パラメータレジスタ３２０及び割り当てカウント３２６を選択するためにも使用される。

図１４は、第１の分割制御モードにおいて最大容量閾値に応じてキャッシュ割り当てを制御する方法を示している。ステップ３３０で、所与のメモリトランザクションについてキャッシュミスが検出される。ステップ３３２において、リソース制御パラメータ３２０のセットが、対応するパーティションＩＤ及びセキュリティ状態に基づいて選択される。ステップ３３４で、対応するセキュリティ状態及びパーティションＩＤについてカウンタ３２６によって維持されている割り当てカウントが、選択されたリソース制御パラメータ３２０のセット内の最大容量閾値と比較され、次に、ステップ３３６で、割り当てカウントが最大容量閾値より大きいかどうかが判断される。もしそうでなければ、ステップ３３８でキャッシュミスに応答してその要求のデータがキャッシュに割り当てられる。一方、割り当てが割り当て閾値以上である場合、ステップ３４０においてキャッシュへのデータの割り当てが阻止されるか、あるいはステップ３４２において現在の要求と同じパーティションＩＤに関連するデータが置き換えられ得るか、又は、新たに割り当てられたデータのために追い出され、ステップ３３８でデータを通常通りに割り当てることができる（例えば、閾値が最近更新された場合、ステップ３４０又は３４２によって提供される制限にもかかわらず、割り当てカウントが閾値を超えることがある）。方法がステップ３４０又は３４２に進むかどうかは、キャッシュの所与の実装形態に対する実装上の選択である。

あるいは、図１５に示すように、パーティションＩＤに基づいて選択されたキャッシュ容量部分ビットマップ３５０を使用してキャッシュ割り当てを制御する第２のキャッシュ制御モードを使用することができる。ビットマップ３５０は、キャッシュストレージ３０２の対応する部分が対応するパーティションＩＤに関連するデータを格納するために割り当てられることが許可されるかどうかを各々指定する複数のフィールド３５２を有する。例えば、図１５の例の下部に示されているビットマップ３５０は、各々がキャッシュ容量の１／３２に対応する３２個のフィールド３５２を有する。対応するパーティションＩＤを指定するトランザクションがキャッシュのその部分にデータを割り当てることができないことを示すために各フィールドを０に設定し、その部分にそのパーティションＩＤ用のデータを割り当てることを許可することを示すために１に設定することができる。

図１５の上部に示すように、異なるパーティションＩＤに対して異なるビットマップ３５０を設定することによって、キャッシュのいくつかの部分を所与のパーティションＩＤのために予約することができるが、他の部分はパーティションＩＤ間で共有されるか又は全く割り当てられない可能性がある。例えば、図１５に示す４つのキャッシュ部分のサブセット（これは全体のキャッシュ容量ではない）では、キャッシュの部分０はパーティション１にのみ割り当てられ、部分１はパーティション１とパーティション２の両方に割り当てられ、このため、キャッシュのこの部分への割り当てを競合する可能性があり、部分２はパーティション２にのみ割り当てられ、部分３はこれらのパーティションのいずれにも割り当てられない。したがって、パーティション１のキャッシュにデータを割り当てるとき、キャッシュコントローラ３１２は、部分０又は１内の位置を選択することに制限されるが、部分２又は３に割り当てることはできない。ビットマップによって定義される「部分」は、任意の所与のアドレスをグループの少なくとも１つのエントリ、例えばセットアソシアティブキャッシュ内の全ウェイ（そのウェイに属する全てのセットを含む）、又はフルアソシアティブキャッシュ内の任意のより多くのエントリのサブセットに割り当てることができるという特性を有する１つ又は複数のキャッシュエントリの任意のグループとすることができる。

したがって、第２の割り当て制御モードでは、キャッシュミスが検出されたときに、対応するパーティションＩＤ及びセキュリティ状態に対する制御パラメータセットが再び選択されるが、今回はキャッシュビットマップが読み取られ、キャッシュのどの部分にデータを割り当てることができるかを制御するために使用される。

いくつかのキャッシュ実装形態は、上で説明された第１及び第２のキャッシュ割り当て制御モードのうちの１つのみをサポートし得る（例えば、直接マッピングされたキャッシュは、第１のモードを実装できるが第２のモードを実装できない）。他の実装形態は、両方のモードを使用するオプションをサポートし得る。例えば、これは、使用されている特定のキャッシュ編成が多くの部分を与えることをサポートしていない場合（例えば、比較的連想性の低いセットアソシアティブキャッシュ）、最大容量制限をオーバーレイすることで部分分割のみよりも多くの制御を与えるので有用であり得る。

上述のように、キャッシュ３００は、リソース分割がどのように実行されるかを制御するためのメモリマッピングされた構成レジスタ３６０を有することができる。構成レジスタ３６０は、キャッシュ３００のハードウェア機能を識別するためのＩＤレジスタ３６２、更新するリソース制御パラメータのセットを選択するためのセレクタレジスタ３６４、及び選択されたリソース制御パラメータセットに書き込まれるパラメータを指定するための１つ又は複数の構成レジスタ３６６を含む。

例えば、ＩＤレジスタ３６２は、どの第１／第２のキャッシュ割り当て制御モードがサポートされているかを指定することができる（閾値又はビットマップに基づく分割）。例えば、割り当てカウンタ３２６を全く有していないキャッシュは、第１のモードがサポートされていないことを示してもよい。この場合、制御プロセッサは、第２のモードの使用に制限されてもよい。他のキャッシュは、両方のモードをサポートし、与えられたプロセスにどちらが使用されるかを選択する柔軟性を有していてもよい。この場合、どのモードを使用するかは、対応するパーティションＩＤについてリソース制御パラメータレジスタ３２０内で指定され、構成レジスタ３６０を使用してプログラムされてもよい。

所与のパーティションＩＤに対してリソース制御パラメータのセットを設定するとき、ソフトウェアは、それらのレジスタ３６４，３６６にマッピングされたメモリアドレスを指定するメモリトランザクションを発行することによって、そのパーティションＩＤ及び対応する構成レジスタ３６６に書き込まれるべきパラメータをセレクタレジスタ３６４に書き込む。それに応答して、キャッシュ３００は、構成レジスタ３６６からパラメータを読み取り、それらを関連パーティションＩＤによって識別される対応するリソース制御パラメータレジスタ３２０に書き込む。セキュリティ状態がサポートされるとき、セレクタレジスタ３６４及び構成レジスタ３６６は、どのセットのレジスタがアクセスされるかを選択するメモリトランザクションに関連するセキュリティ表示と共に、セキュア状態及びセキュアでない状態にそれぞれ異なるバージョンが提供されるようにバンクされ得る。

リソース制御パラメータを設定するためのそのようなセレクタレジスタ３６４及び構成レジスタ３６６は、リソース制御パラメータをどのように設定することができるかの一例にすぎないことに留意されたい。このアプローチの利点は、メモリシステム構成要素のアドレス空間の使用量が節約されることである。しかしながら、代替案は、制御設定のアレイがＮ個の制御設定レジスタのアレイとして公開されるより広いインタフェースを使用することであり、ここでＮは、サポートされるパーティションＩＤの最大数である。これは、制御構成が単一書き込みでパーティションに対して更新されることができ、したがって他のプロセッサがメモリシステム構成要素を構成している間に１つのプロセッサがセレクタレジスタ３６４及び構成レジスタ３６６にアクセスするのを防ぐための相互排除を必要としないという点でより簡単である。例えば、パーティションＩＤの最大数が２^１６で、一般的なメモリシステム構成要素に２～４個の制御がある場合、このアプローチではリソース制御パラメータのアレイに２５６ＫＢのアドレス空間を使用してもよい。

メモリマッピングされた構成レジスタ３６０へのアクセスは、例えば、どの動作状態が構成レジスタ３６０を更新するためのメモリトランザクションを発行できるかを制限するために、ＭＭＵ７０によって制御されてもよい。例えば、ＥＬ０で実行される命令は、構成レジスタ３６０にアクセスすることを許可されないかもしれないが、ＥＬ２のハイパーバイザは、許可されることがある。パーティションＩＤの仮想化がサポートされる場合、キャッシュ３００内で使用されるパーティションＩＤは、物理パーティションＩＤであり、一方、対応するアプリケーションのパーティションＩＤに使用されるリソース制御パラメータを設定しようと試みるオペレーティングシステムは、仮想パーティションＩＤを指定し得る。したがって、オペレーティングシステムが誤ったリソース制御パラメータを更新するのを防ぐために、構成レジスタ３６０にマッピングされたアドレスへのアクセスがトラップされ得、ＥＬ２でハイパーバイザに処理を切り替える例外をトリガすることができる。次いで、ハイパーバイザ内の例外ハンドラは、キャッシュ３００において関連するパラメータセット３２０を更新するために、正しい物理パーティションＩＤを有する対応するメモリトランザクションを発行することができる。これを達成するために、２ステージのＭＭＵ変換プロセスにおいて、メモリマッピングされたレジスタ３６０に関連するアドレスは、メモリシステム構成要素によって使用される他のアドレス空間とは異なるステージ２アドレスページに配置されてもよい。

リソース制御分割と同様に、キャッシュ３００内の性能監視は、性能監視グループ（及びＰＭＧがパーティションＩＤのサブプロパティである実施形態ではパーティションＩＤ）及びセキュリティ状態に基づいて分割されてもよい。各々がその性能モニタ３８０に対応するフィルタパラメータ３８２のセットにプログラムされたフィルタに基づいて性能メトリクスを測定、カウント、又は計算するように構成可能な、いくつかの性能モニタ３８０を設けることができる。フィルタパラメータ３８２は、ＰＡＲＴＩＤ及びＰＭＧを指定するためにフィールドを含むことができ、メモリトランザクションを受信すると、フィルタパラメータ３８２がＰＡＲＴＩＤ／ＰＭＧフィールドに特定の値を設定している場合、性能モニタは、そのトランザクションに関連するＰＡＲＴＩＤ／ＰＭＧ値がフィルタパラメータ３８２に設定された値と一致するかどうかに応じて、そのトランザクションに基づいてそのメトリックを更新するかどうかを決定することができる。割り当て閾値を超えているかどうかを追跡するために割り当てカウンタ３２６が提供される第１のキャッシュ割り当てモードをサポートする実装形態では、同じ割り当てカウンタ３２６を性能監視に使用することもできることに留意されたい。

キャッシュ３００がＴＬＢ又はページウォークキャッシュなどのアドレス変換キャッシュである場合、このようにキャッシュ割り当てリソースを分割することは、１つのソフトウェア実行環境が、割り当てられたパーセンテージ／アドレス変換キャッシュ容量の一部を超えて割り当てられないようにするのに役立ち得、これにより、他のソフトウェア実行環境用の空間を確保し、「ノイジーネイバー（noisy neighbour）」効果を軽減する。

図１３は、キャッシュ３００の一例を示しているが、他のメモリシステム構成要素は、所与のパーティションＩＤ／性能監視グループ／セキュリティ状態に関連するメモリシステム構成要素パラメータを構成するためのメモリマッピングされた構成レジスタ３６０、及び対応するパーティションＩＤに対する構成データのセットを指定するためのリソース制御パラメータレジスタ３２０の類似のセットを有し得る。

特に、他のメモリシステム構成要素（例えば、メモリコントローラ２４又は相互接続１４、１８など）については、以下の形態のリソース分割のいずれかを実装することができる。

メモリチャネル帯域幅分割
メインメモリチャネルの帯域幅は、分割されてもよい。２つの帯域幅制御方式が提供されてもよい。メモリチャネルは、以下のうちの一方又は両方をオプションで実装できる。
●競合がある場合でも、パーティションが要求する最小帯域幅
●競合がある場合にパーティションに使用可能な最大帯域幅制限
これらをサポートするチャネルでは、これらの制御方式の任意の組み合わせを同時に使用できる。各制御方式については、以下のセクションで説明する。

最小帯域幅制御方式
最小帯域幅制御方式は、現在の帯域幅が最小値を下回るとパーティション優先度からの要求を出し、最小帯域幅を超えるとその要求が他の通常の要求と競合できるようする。パーティションの最小帯域幅を下回る要求は、チャネルでスケジュールされる可能性が最も高い。最小帯域幅制御方式は、アカウンティング期間中にメモリ帯域幅を追跡する。
●アカウンティング期間中に追跡されたパーティションの帯域幅使用量が現在パーティションの最小値を下回っている場合、その要求は、チャネル帯域幅を使用するように優先的に選択される。
●アカウンティング期間中に追跡されたパーティションの帯域幅使用量が現在パーティションの最小値を超えている場合、その要求は、他の通常の優先度要求と競合してチャネルの帯域幅を使用する。
アカウンティングウィンドウの間にパーティションによって使用されない帯域幅は累積しない。メモリシステム構成要素内のレジスタは、所与のパーティションＩＤに対する最小帯域幅制限を、スケーリングされた１秒あたりのメガバイトとして指定することができる。１秒あたりのメガバイト数のスケール値は、１秒あたりの目標メガバイト数に、ハードウェアで定義されている可能性があるスケールファクタを掛けたものとして計算される。

最大帯域幅制限制御方式
最大帯域幅制限制御方式は、アカウンティング期間中にその最大帯域幅制限までパーティションの通常の優先度を与える。アカウンティング期間中に追跡されたパーティションの帯域幅使用量が現在パーティションの最大値を下回っている場合、その要求は、通常の優先度でメモリチャネルでのスケジューリングを求めて競合する。アカウンティング期間中に追跡されたパーティションの帯域幅使用量が現在パーティションの最大帯域幅制限を超えている場合、その要求は、他の優先度の低い要求と競合してチャネルで帯域幅を使用する。

最大帯域幅制限制御方式は、帯域幅使用量が最大帯域幅制限を下回るときにはパーティションの通常の優先度からの要求、帯域幅使用量が最大帯域幅制限を超えるときには通常ではない優先度からの要求を与える。したがって、チャネル帯域幅の競合がない場合、パーティションは、最大帯域幅よりも多くを使用することがある。パーティションの帯域幅使用量がその上限を下回っているときの帯域幅の要求は、通常のプライオリティでスケジュールされるため、競合する要求によっては、パーティションの最大制限を下回る要求帯域幅の全てがチャネルスケジューラによって許可されるとは限らない。アカウンティングウィンドウの間にパーティションによって使用されない帯域幅は累積しない。

この場合もやはり、最大帯域幅制限のための制御パラメータは、スケーリングされた１秒あたりのメガバイトとして指定され得る。１秒あたりのメガバイト数のスケール値は、１秒あたりの目標メガバイト数に、ハードウェアで定義されている可能性があるスケールファクタを掛けたものとして計算される。

最小帯域幅制御方式と最大帯域幅制限制御方式の両方が実装されている場合、次の表は要求の優先度を示している：

上述した全ての方式について、帯域幅分割方式の制御パラメータは全て、所与の単位、例えば１秒あたりのメガバイト数で表すことができる。この値は、マイクロ秒あたりに転送されたバイト数にも相当する。実装は、結果として得られる値がパーティションＩＤのためのメモリシステム構成要素の帯域幅制御レジスタのうちの１つにプログラムされる前に、各帯域幅分割制御パラメータが一定のスケーリングファクタによって乗算されることを必要とし得る。実装が制御パラメータのスケーリングを必要とするかどうか、及び必要ならばスケーリングファクタは、メモリシステム構成要素内のディスカバリレジスタ内で指定され得る（上述のキャッシュのディスカバリレジスタ３６２と同様）。

上述した全てのメモリ帯域幅分割方式について、メモリチャネル帯域幅調整は、アカウンティング期間にわたって起こり得る。アカウンティング期間は、固定ウィンドウでも移動ウィンドウでもよい。ウィンドウの幅は、メモリシステム構成要素内のディスカバリレジスタから読み取ることができる発見可能な定数であり得る。例えば、アカウンティング期間は、少なくとも１マイクロ秒であり得、最大２０マイクロ秒以上であり得る。アカウンティング期間が長いほど、特に移動ウィンドウの実装では、より多くのハードウェアが必要になるが、アカウンティング期間が短いほど、特に固定ウィンドウの実装では、境界効果が大きくなる可能性がある。

固定ウィンドウアカウンティングでは、各パーティションがそのパーティションの最小値と最大値に従って帯域幅を取得するように、帯域幅が要求に割り当てられる。要求又はローカルのプライオリティを使用して、帯域幅に関する競合する要求を解決できる。アカウンティングウィンドウの期間に達すると、以前にサービスされたことがない要求のキューを除いて、新しいウィンドウは、履歴なしで始まる。新しいウィンドウは、パーティションごとにゼロから帯域幅の累積を開始する。

移動ウィンドウアカウンティングでは、移動ウィンドウは、過去のウィンドウ幅で発行された全てのコマンドからパーティションごとに帯域幅の履歴を保持する。パーティションごとの帯域幅のアカウンティングのリセットはなく、むしろ、コマンドが処理されたときに帯域幅が追加され、そのコマンドがウィンドウの履歴から移動したときにアカウンティングから削除される。この継続的なアカウンティングは、境界効果から比較的自由であるが、固定ウィンドウによって必要とされるパーティションＩＤごとの帯域幅カウンタに加えてウィンドウ内のコマンドの履歴を追跡するためにより多くのハードウェアを必要とする。

全てのパーティションの最小帯域幅割り当ては、利用可能なものよりも多くの帯域幅になる可能性がある。未使用の割り当てが他のパーティションで使用できるようになっているため、一部のパーティションで帯域幅割り当てが使用されていない場合、これは問題にならない。ただし、最小帯域幅が過剰に割り当てられていると、パーティション用にプログラムされている最小帯域幅が常に満たされるとは限らない。プログラムされた最小帯域幅割り当てがシステムによって確実に配信され得ることを保証するために、ソフトウェアは、最小帯域幅が過剰に割り当てられないことを保証することができる。

利用可能な帯域幅は、例えばＤＤＲクロックなど、多くのシステムで１つ又は複数のクロック周波数に依存する可能性があるため、利用可能な帯域幅に影響を与えるクロックを変更するときにソフトウェアが帯域幅を再割り当てすることを望むことがある。割り当てを変更せずにクロックレートを下げると、帯域幅が過剰に割り当てられる可能性がある。注：ＤＲＡＭチャネルで使用可能な帯域幅は、一定ではないが、クロックレート、読み取りと書き込みの組み合わせ、及びバンクヒットレートによって異なる。

当業者は、説明されたタイプの帯域幅制御がメモリチャネルコントローラにおいてのみ使用されることに限定されず、任意のメモリシステム構成要素において帯域幅を制御するために展開され得ることを理解されよう。

プライオリティ分割
このドキュメントに記載されている他のメモリシステムリソースとは異なり、プライオリティは、メモリシステムリソースの割り当てに直接影響するのではなく、リソースへのアクセスに関して発生する競合に影響する。適切に構成されたシステムが、プライオリティを付けるために性能に大きな影響を与えることはめったにないが、プライオリティは、即時又は持続を問わず、オーバーサブスクライブの状況で重要な役割を果たす。したがって、「プライオリティ分割」は、パーティション間のメモリシステムの影響を分離するのに役立つツールとして使用できる。

パーティションは、メモリシステム内の各構成要素（プライオリティ分割をサポートする）でプライオリティをアサインされてもよい。この分割制御により、メモリシステムの異なる部分を異なるプライオリティで要求を処理するように設定することが可能になる。例えば、プロセッサからシステムキャッシュへの要求は、システムキャッシュからメインメモリへの要求よりも高い転送プライオリティを使用するように設定されてもよい。

パーティションＩＤごとに２種類のプライオリティが識別され得る。
●内部プライオリティは、このメモリシステム構成要素の内部動作で使用されるプライオリティを制御する。それらを、内部動作を優先するためにメモリシステム構成要素内で使用することができる。例えば、メモリコントローラは、帯域幅の割り当てが明確な勝者を選ばない場合、内部のプライオリティを使用して待機中の要求を選択できる。
●下流プライオリティは、他のメモリシステム構成要素（例えば、相互接続又はメモリコントローラ）に下流で伝達されるプライオリティを制御する。「下流」とは、要求に対する通信方向を指す。「上流」応答は通常、それを生成した要求と同じ転送プライオリティを使用する。メモリシステム構成要素は、プライオリティ分割を有していない下流構成要素にプライオリティを示すために、下流プライオリティを使用する。これは、下流にある相互接続構成要素に転送プライオリティを設定するために使用できる。

一方、構成要素がプライオリティの分割を実装していない場合、又は下流のプライオリティを実装していない場合は、「スループライオリティ」を使用することが可能であり、下流のプライオリティは、着信（上流）プライオリティ又は要求と同じである。同様に、（下流から上流へ）メモリシステム構成要素を通過する応答のプライオリティは、（下流から）受信された応答と同じプライオリティである。

ページテーブルウォークメモリトランザクションのためのパーティション識別子の制御
以下の例は、ページテーブルウォークメモリトランザクションが、ページテーブルウォークをトリガしたデータ又は命令アクセスメモリトランザクションに異なるパーティションＩＤをアサインされることを可能にするための技術を説明する。図３に示すように、処理パイプラインが命令フェッチ又はロード／ストアオペレーションを要求すると、命令フェッチ又はデータアクセスのために指定された仮想アドレスが、アドレス変換を処理するＭＭＵ７０に渡される。アドレス変換は、仮想アドレス（ＶＡ）から物理アドレス（ＰＡ）に直接変換される１ステージのアドレス変換とすることもできるか、又は仮想アドレスが中間物理アドレス（ＩＰＡ）に変換され、次いで中間アドレスが物理アドレスに変換される２ステージのアドレス変換とすることもできる。ＭＭＵ７０が、ＶＡから変換されたアドレス（ＩＰＡ又はＰＡ）を取得するために使用することができるページテーブル情報をそのＴＬＢ７２、７３、７４又はページウォークキャッシュ７５内に既にキャッシュしている場合、上述のように選択された物理アドレス及びパーティションＩＤを指定するデータ又は命令アクセスを発行するだけでよい。しかしながら、仮想アドレスを変換するために必要なページテーブルデータがＭＭＵ７０内にまだキャッシュされていない場合、ページテーブルデータが返されることを要求するために、少なくとも１つのページテーブルウォーク（ＰＴＷ）メモリトランザクションがメモリシステムに発行され得る。場合によっては、階層ページテーブル構造をトラバースするために、関連するページテーブルデータを見つけるために実行されるページテーブルウォーク動作の一部としていくつかのメモリトランザクションが必要になることがある。

１つのアプローチは、ＰＴＷメモリトランザクションに、対応するデータ／命令（Ｄ／Ｉ）アクセスメモリトランザクションと同じパーティション識別子が単にアサインされることであり得る。しかしながら、これは、非効率的なリソース使用をもたらし、同じページテーブルデータへのアクセスを共有する異なるソフトウェア実行環境間の潜在的な不公平性をもたらす可能性がある。

例えば、１つの使用モデルでは、オペレーティングシステムのプロバイダは、そのオペレーティングシステムの下で実行されているいくつかのアプリケーション間で共有されるページテーブルデータを定義することができる。パーティションベースのリソース制約は、メモリシステム内のほぼ同等の量のリソースを各アプリケーションに割り当てる意図で設定することができる。しかしながら、アプリケーションのうちの一方が最初に実行され、ＭＭＵ内のアドレス変換キャッシュ７２、７４において多数のミスに遭遇した場合、その最初に実行するアプリケーションは、比較的多数のＰＴＷメモリトランザクションを発行しなければならない場合がある。ＰＴＷメモリトランザクションがＤ／Ｉアクセスと同じパーティションＩＤでタグ付けされている場合、これは、そのアプリケーションに割り当てられたメモリリソースの一部を消費する。同じオペレーティングシステムの下で実行されている別のアプリケーションへのコンテキストスイッチが実行されると、第２のアプリケーションは、第１の実行アプリケーションに割り当てられたリソースを使用して実行されたＭＭＵ７０又はデータキャッシュ８内のページテーブルデータの任意のキャッシュから利益を得ることがあり、その結果、後の実行アプリケーションは、第１のアプリケーションと同じだけそのリソースパーティションを消費する必要がないことがある。これにより、第２のアプリケーションは、第１のアプリケーションよりも高いレベルの性能を実質的に見ることができ、これは場合によっては望ましくないことがある。

したがって、以下の実施例は、ＰＴＷメモリトランザクションが、異なるパーティションＩＤを対応するＤ／Ｉメモリトランザクションにアサインすることができる技術を提供する。例えば、これにより、オペレーティングシステムに関連付けられたパーティションＩＤを、オペレーティングシステムの管理下でより低い特権レベルで実行されるアプリケーションによって発行されたＰＴＷメモリトランザクションにアサインすることを可能にすることができる。同様に、複数のオペレーティングシステムが、オペレーティングシステムの共有ページテーブルデータを使用して共有ハイパーバイザによって管理される場合、それらのオペレーティングシステム又はアプリケーションによってトリガされたＤ／Ｉアクセスに割り当てられたパーティションＩＤとは別に、オペレーティングシステム又はそれらの基礎となるアプリケーションによって発行されたＰＴＷメモリトランザクションに対して、ハイパーバイザに関連付けられたパーティションＩＤを指定し得る。

したがって、Ｄ／Ｉアクセスと比較して、異なるパーティションＩＤをＰＴＷメモリトランザクションにアサインすることを可能にすることによって、リソース分割の性能及び公平性を改善することができる。したがって、図３に示すように、ＭＰＡＭ生成論理７７は、対応するＤ／Ｉアクセスに使用されるＭＰＡＭ関連情報とは異なり得るＤ／Ｉページテーブルウォーク固有のＭＰＡＭ関連情報を出力し得る。ページテーブルウォークユニット７６によって発行されたＰＴＷメモリトランザクションの場合、マルチプレクサ３９０は、ＰＴＷメモリトランザクションがデータアクセス又は命令フェッチによってトリガされたかどうかに応じて、データＰＴＷ ＭＰＡＭ情報と命令ＰＴＷ ＭＰＡＭ情報との間で選択してもよい。

しかしながら、全ての使用事例が、Ｄ／Ｉアクセスに対して異なるパーティションＩＤを指定するＰＴＷメモリトランザクションから利益を得てもよいわけではないことが認識されている。また、ＰＴＷメモリトランザクションが対応するＤ／Ｉアクセスと同じパーティションＩＤを指定することが望ましいことがある有効な使用事例もある。例えば、異なるプログラミングモデルでは、オペレーティングシステムは、そこで実行されるそれぞれのアプリケーションに異なるページテーブル構造をアサインしてもよく、その場合、アプリケーション間でページテーブルデータの共有がないため、所与のアプリケーションからのＰＴＷメモリトランザクションによって消費される任意のメモリリソースが、オペレーティングシステムのリソース割り当てではなく、その特定のアプリケーションにアサインされたリソース割り当てから取得されることがより理にかない得る。

したがって、いくつかの実施形態では、処理回路が、ソフトウェア実行環境のうちの少なくとも１つからの命令に応答してプログラム可能なプログラム可能情報に基づいて、ＰＴＷメモリトランザクション及び対応するＤ／Ｉアクセスメモリトランザクションに異なるパーティション識別子をアサインするべきか、又は同じパーティション識別子をアサインするべきかを選択することが有用であり得る。プログラム可能情報の設定は、少なくとも特権が与えられた特権レベル以外の特権レベルで実行される少なくとも１つのソフトウェア実行環境からの命令によって制御され得る。プログラム可能情報の様々な例を以下に説明する。場合によっては、プログラム可能情報は、単に、Ｄ／Ｉアクセスに使用されるパーティションＩＤフィールドと同じパーティションＩＤに設定され得るか、又は異なるパーティションＩＤに設定され得るＰＴＷメモリトランザクションのための第２のパーティションＩＤフィールドとすることができる。しかしながら、後方互換性の理由及びプログラミングの容易さのために、Ｄ／Ｉアクセス及びＰＴＷそれぞれのためにパーティションＩＤ自体を実際に提供するフィールドとは別に、パーティションＩＤをページテーブルウォークに異なるようにアサインすべきかどうかを制御することができる何らかの他の制御状態を有することが好ましいことがある。

ＰＴＷの固有のＭＰＡＭ情報レジスタ
図１６は、ＰＴＷメモリトランザクションに対して異なるパーティションＩＤを指定することを可能にするためのアーキテクチャ技術の第１の例を示す。この例では、パーティションＩＤレジスタ１００の数は、いくつかの追加レジスタを含むように上記の例と比較して拡張される。パーティションＩＤレジスタは、図６のブラケット１００内に示される４つのレジスタを依然として含み、これは、Ｄ／Ｉアクセスメモリトランザクションのためのパーティション識別子を提供するために使用され、関連するレジスタは、Ｄ／Ｉアクセストランザクションが発行されたときに上述したように選択される。

しかしながら、これらのレジスタに加えて、レジスタ１００はまた、ＰＴＷメモリトランザクションに使用されるべきパーティション識別子を提供するために使用される４つのページテーブルウォークパーティション識別子レジスタ４００を含む。いくつかのＰＴＷパーティションＩＤレジスタ４００が提供され、ＰＴＷメモリトランザクションが発行されたときの現在の例外レベルと、アドレス変換のどのステージ（ステージ１又はステージ２）が要求されているかに基づいて、使用する特定のレジスタが選択される。これは、以下でより詳細に論じられる。

図１６の下部に示すように、ＰＴＷパーティションＩＤレジスタ４００の各々は、上述のパーティションＩＤレジスタ１００と同様に、データアクセス及び命令アクセスのための別々のパーティションＩＤ、ならびにデータアクセス及び命令アクセスのための別々の性能監視グループＩＤを指定する。更に、ページテーブルウォークパーティションＩＤレジスタ４００は、ＰＴＷメモリトランザクションがＰＴＷパーティションＩＤレジスタ４００に記録されたパーティションＩＤを使用するかどうか、又はＰＴＷメモリトランザクションが、現在の実行状態におけるデータ／命令アクセストランザクションのために選択される他のパーティションＩＤレジスタ１００のうちの１つで指定されたパーティションＩＤを使用するべきかどうかを制御する有効化フィールド４０２を指定する。

したがって、いくつかのシステムレジスタ４００は、テーブルウォークステージに使用するＭＰＡＭ状態を保持するために設けられる。ソフトウェアは、各レジスタを任意のＭＰＡＭｎ＿ＥＬｘレジスタ１００内のものとは異なるＰＡＲＴＩＤでロードするか、又はＭＰＡＭ３＿ＥＬ３．ＰＡＲＴＩＤ＿｛Ｉ，Ｄ｝、ＭＰＡＭ２＿ＥＬ２．ＰＡＲＴＩＤ＿｛Ｉ，Ｄ｝、ＭＰＡＭ１＿ＥＬ１．ＰＡＲＴＩＤ＿｛Ｉ，Ｄ｝、又はＭＰＡＭ０＿ＥＬ１．ＰＡＲＴＩＤ＿｛Ｉ，Ｄ｝のうちの１つ又は両方でロードすることを選択することができる。

一例では、図４に示すようにアーキテクチャでサポートされるソフトウェア実行環境の階層を与えられ、ＭＭＵは、アドレス変換の次のステージをサポートしてもよい：
●セキュアＥＬ３で発行されたトランザクションの仮想アドレス（ＶＡ）を物理アドレス（ＰＡ）に変換するために使用される、セキュアＥＬ３ステージ１。
●セキュアＥＬ１又はセキュアＥＬ０で発行されたトランザクションのＶＡをＰＡに変換するために使用される、セキュアＥＬ１＆０ステージ１。
●非セキュアＥＬ２で発行されたトランザクションのＶＡをＰＡに変換するために使用される、非セキュアＥＬ２ステージ１。
●ＥＬ０に関連する仮想メモリ構成がＥＬ１ではなくＥＬ２で管理されるモードで動作するときに、非セキュアＥＬ２又は非セキュアＥＬ０で発行されたＶＡをＰＡに変換するために一部のハイパーバイザによって使用される、非セキュアＥＬ２＆０ステージ１。
●非セキュアＥＬ１又は非セキュアＥＬ０で発行されたトランザクションのＶＡを中間物理アドレス（ＩＰＡ）に変換するために使用される、非セキュアＥＬ１＆０ステージ１。
●ＩＰＡを非セキュアＥＬ１＆０ステージ１からＰＡに変換するために使用される、非セキュアＥＬ１＆０ステージ２。
２つのセキュリティ状態を一緒に折り畳むと、カウントは６から５に減少する。また、ＥＬ２ステージ１とＥＬ２＆０ステージ１は、同時に使用することができないため、組み合わせることができ、カウントを４に減らすことができる：
●ＥＬ３ステージ１
●ＥＬ２ステージ１又はＥＬ２＆０ステージ１
●ＥＬ１＆０ステージ２
●ＥＬ１＆０ステージ１
したがって、ＭＰＡＭレジスタは、以下のように４つの追加のＰＴＷパーティションＩＤレジスタ４００を含み得る：
●ＭＰＡＭＰＴＷＳ１＿ＥＬ３：ＥＬ３ステージ１に使用
●ＭＰＡＭＰＴＷＳ１＿ＥＬ２：ＥＬ２ステージ１及びＥＬ２＆０ステージ１に使用
●ＭＰＡＭＰＴＷＳ２＿ＥＬ２：ＥＬ１＆０ステージ２に使用
●ＭＰＡＭＰＴＷＳ１＿ＥＬ１：ＥＬ１＆０ステージ１に使用
ここで、ＭＰＡＭＰＴＷＳａ＿ＥＬｂという表記は、アドレス変換のステージａにレジスタが使用され、レジスタの内容を書き換えることができる最も低い特権状態がＥＬｂであることを示す。
これらのレジスタの４つは全て、図１６に示すのと同じフィールドを有する。

要約すると、図１６に示すアプローチを用いて、異なる動作状態に対してそれぞれのパーティション識別子を指定するパーティション識別子レジスタは、追加のページテーブルウォークパーティション識別子レジスタで補完することができる。メモリトランザクションが発行されると、処理回路は、選択されたパーティション識別子レジスタに格納されたパーティション識別子を選択し、選択されたパーティション識別子に応じて、パーティション識別子をメモリトランザクションにアサインする。パーティション識別子の仮想化は、少なくともＥＬ０又はＥＬ１から開始されたアクセスに対して、上述したように依然としてサポートされ得るので、メモリトランザクションは、選択されたパーティション識別子レジスタで指定されたものとは異なり得るパーティション識別子値をアサインされ得ることに留意されたい。選択されたパーティション識別子は、メモリトランザクションが発行される現在の特権レベルに依存し得る。

したがって、少なくとも１つのページテーブルウォークパーティション識別子レジスタは、ページテーブルウォークメモリトランザクションに使用するために選択されたパーティション識別子を提供する、選択されたパーティション識別子レジスタとして選択されてもよい。処理回路は、アドレス変換のいくつかのステージをサポートしてもよく、アドレス変換の各ステージは、それぞれのページテーブル構造に基づいており、どのパーティション識別子レジスタがページテーブルウォークメモリトランザクションのための選択されたパーティション識別子レジスタであるかは、ページテーブルウォークメモリトランザクションに関連付けられたアドレス変換のステージに依存し得る。アドレス変換の異なるステージのそれぞれのページテーブル構造を管理する異なる実行環境は、リソース分割の制御のための異なる要件を有することがあり、アドレス変換の各ステージに異なるパーティション識別子を提供することが有用であり得るのはこのためである。あるいは、アドレス変換のいくつかのステージは、同じパーティション識別子レジスタを共有することができ、その場合、実行コンテキストを切り替えるときにレジスタを再プログラムする必要があり得る。

いくつかの実装形態では、上記の有効化フィールド４０２は必要ではないことがあり、１つのアプローチは、ＰＴＷメモリトランザクションが、Ｄ／Ｉアクセスに使用される通常のパーティションＩＤレジスタ１００ではなく、ページテーブルウォークレジスタ４００のうちの１つからのパーティションＩＤを常に使用することであり得る。しかしながら、これは、特定のユースケースがＤ／Ｉトランザクションと同じパーティションＩＤをＰＴＷメモリトランザクションにアサインすることを望む場合、両方のレジスタが関連するパーティションＩＤで書き込まれる必要があるように、プログラミング負荷を増加させる可能性がある。また、追加のページテーブルウォークパーティションＩＤレジスタ４００を有しないシステム用に書き込まれたコードとの後方互換性のために、新しいハードウェア機能をサポートするソフトウェアがそれらの機能を有効にするまで、新しいハードウェア実装は、前の実装のように動作するべきである。したがって、有効化表示４０２を提供することは有用であり得る。ソフトウェアによって明示的に有効にされていない場合、システムは、無効状態の有効化表示４０２をリセットすることができ、その結果、ページテーブルウォークトランザクションは、他の非ＰＴＷパーティションＩＤレジスタ１００のうちの１つから選択されたパーティションＩＤを使用する。

したがって、所与のＰＴＷメモリトランザクションの場合、処理回路は、対応するＰＴＷパーティション識別子レジスタの有効化フィールドが有効状態又は無効状態を指定するかどうかを決定してもよい。どのレジスタが対応するＰＴＷパーティション識別子レジスタであるかは、上述したようにＰＴＷメモリトランザクションが発行されるアドレス変換の現在の動作状態（セキュリティ状態／特権レベル）及びステージに依存し得る。有効化フィールドが有効状態を示すとき、対応するＰＴＷパーティション識別子レジスタ自体がＰＴＷメモリトランザクションのための選択されたパーティション識別子レジスタとして使用されてもよく、そのレジスタからパーティションＩＤを選択することができる。一方、対応するＰＴＷパーティション識別子レジスタの有効化フィールドが無効状態を示す場合、選択されたパーティションＩＤレジスタは、少なくとも１つのＰＴＷパーティションＩＤレジスタ４００以外のパーティションＩＤレジスタであってもよい。特に、対応するパーティションＩＤレジスタの有効化フィールドが無効状態にあるとき、選択されたパーティションＩＤレジスタは、データ／命令アクセスメモリトランザクションが現在の実行状態から発行された場合に選択されたであろう非ＰＴＷパーティションＩＤレジスタ１００の同じものであり得る。

ＰＴＷパーティションＩＤレジスタが、別々のデータ及び命令パーティションＩＤを指定することは有用であり得る。これにより、例えば、異なるアプリケーション又はオペレーティングシステムが命令ページテーブルウォークのために同じパーティションＩＤを共有するが、データページテーブルウォークのために異なるパーティションＩＤを使用することが可能になる。したがって、データアクセスメモリトランザクションに対応するＰＴＷメモリトランザクションの場合、選択されたパーティションＩＤは、選択されたパーティションＩＤレジスタＭＰＡＭＰＴＷＳｎ＿ＥＬｘのＰＡＲＴＩＤ＿Ｄフィールドによって指定されるデータパーティション識別子に基づいてもよく、命令アクセスメモリトランザクションに対応するＰＴＷメモリトランザクションの場合、選択されたパーティション識別子は、選択されたパーティションＩＤレジスタＭＰＡＭＰＴＷＳｎ＿ＥＬｘのＰＡＲＴＩＤ＿Ｉフィールドからの命令パーティション識別子であってもよい。

あるいは、他の例は、ＰＴＷパーティションＩＤレジスタ内に別個の命令及びデータフィールドを提供せず、データアクセスに関連するＰＴＷメモリトランザクションと、命令アクセスに関連するＰＴＷメモリトランザクションの両方に使用される同じパーティションＩＤを有するだけであることを選択することができる。

また、上述した一般的な実施形態のように、図１６は、リソース制御に使用されるＰＡＲＴＩＤと比較して別個の性能監視グループ（ＰＭＧ）を示しているが、他のアプローチは、リソース制御と性能監視の両方に使用される同じパーティションＩＤを提供することができる。

ＭＰＡＭ情報の構成可能なソース
図１７は、ＰＴＷメモリトランザクションが、対応するＤ／Ｉメモリトランザクションとは異なるパーティションＩＤを使用することを可能にする第２の例を示す。この例では、ＰＴＷトランザクション専用の追加のパーティションＩＤレジスタを提供するのではなく、ＰＴＷメモリトランザクションは、Ｄ／Ｉアクセスメモリトランザクションに使用される同じパーティションＩＤレジスタを共有してもよい。しかしながら、図１７に示すように、現在の実行環境以外のパーティションＩＤレジスタ１００のうちの１つで指定されたパーティション識別子を使用するために、必要に応じて、所与の実行環境からＰＴＷトランザクションを転送するために、いくつかの追加の制御状態４１０～４１６がパーティションＩＤレジスタ１００のうちのいくつかに提供される。

このアプローチは、現在の例外レベルを超える例外レベルが、それらのレベルで実行されるソフトウェア環境に関連付けられたＭＰＡＭ情報を既に含むという観察から得られる。これは、追加のＭＰＡＭ情報をＣＰＵに格納する必要がないことを意味し、この機能は、異なる種類の変換テーブルアクセス中にＭＰＡＭ情報を取得する例外レベルを選択する制御を提供するが、上記の一般的な方式に既に存在するものを超えるＭＰＡＭパーティションＩＤを保持するための追加のレジスタ又はレジスタビットさえ含まない。

使用するＭＰＡＭ情報は、現在の例外レベル及び使用中の変換のステージに依存する。２ステージ変換方式は、変換プロセス中に２つのステージを使用し、使用されるＭＰＡＭ情報はステージごとに異なる必要があり得る。ＭＰＡＭ情報のソースは、２段階スキームにおいて各ステージについて別々に制御される。

各ＭＰＡＭｎ＿ＥＬｘレジスタは、ページテーブルウォークのためのＭＰＡＭ情報のソースを制御する１つ又は２つの新しいフィールドを取得する。ＭＰＡＭ２＿ＥＬ２及びＭＰＡＭ１＿ＥＬ１レジスタの各々に１つのフィールド（Ｓ１ＰＴＷＳＲＣｎ）が存在する。Ｓ１ＰＴＷＳＲＣｎは、ＥＬｎでの実行によって実行される単一ステージページテーブルウォークについて、又は２ステージＰＴＷのうちの第１のステージについてのＭＰＡＭ情報のソースである。第２のフィールド（Ｓ２ＰＴＷＳＲＣｎ）は、ＭＰＡＭ２＿ＥＬ２及びＭＰＡＭ１＿ＥＬ１の各々に存在する。第２のフィールドは、ＥＬｎでの実行によって実行されるステージ２ ＰＴＷについてのＭＰＡＭ情報のソースを制御する。これらの各設定は、基本的には以下の通りである：
●後方互換性（すなわち、ＰＴＷトランザクションは、対応するデータ／命令アクセスと同じパーティション情報を使用する）
●ＰＴＷトランザクションのための実行ＥＬｎのＭＰＡＭ情報を使用する
●ＰＴＷトランザクションのために実行ＥＬｎ＋１のＭＰＡＭ情報を使用する。

したがって、新しい制御フィールドは、ＭＰＡＭパーティションＩＤレジスタ１００のいくつかに追加される。「Ｓ１ＰＴＷ」で始まるレジスタフィールドは、ステージ１ ページテーブルウォークのためのＭＰＡＭ情報のソースを制御し、「Ｓ２ＰＴＷ」制御で始まるものは、ステージ２ページテーブルウォークを制御する。最後の桁は、その設定が使用される実行ＥＬを示す。

図１７に示すように、ＭＰＡＭ１＿ＥＬ１は、Ｓ１ＰＴＷＳＲＣ０及びＳ２ＰＴＷＳＣＲ０フィールドを追加され（４ビット）、ＭＰＡＭ２＿ＥＬ２は、Ｓ１ＰＴＷＳＲＣ１及びＳ２ＰＴＷＳＣＲ１フィールドを追加される（４ビット）。
Ｓ１ＰＴＷＳＲＣ０（ビット［５１：５０］）：ＥＬ０用のステージ１ページテーブルウォーク（ハイパーバイザ）ソース制御
Ｓ１ＰＴＷＳＲＣ０は、ＭＰＡＭ０＿ＥＬ１又はＭＰＡＭ１＿ＥＬ１レジスタがステージ－１ページテーブルウォークのＰＡＲＴＩＤのソースとして使用されるかどうかを制御する、レジスタＭＰＡＭ１＿ＥＬ１に追加されたフィールド４１２である。ＴＧＥ＝＝’１’の場合、ＭＰＡＭ １＿ＥＬ１．Ｓ１ＰＴＷＳＲＣ０は、使用されない（ＴＧＥはハイパーバイザ制御レジスタ（ＨＣＲ）１１６内のフラグであり、ＴＧＥ＝１の場合、通常はＥＬ １にルーティングされるはずのＥＬ０で発生する例外のタイプが（ＴＧＥ＝０の場合）代わりにＥＬ２にルーティングされるべきであることを示す）。
Ｓ１ＰＴＷＳＲＣ０ ４１２は、次の値をとることができる（各々は、２ビットのバイナリ値として表される）。

Ｓ１ＰＴＷＳＲＣ１（ビット［５１：５０］）：ＥＬ１のステージ１ページテーブルウォーク（ハイパーバイザ）ソース制御
ＭＰＡＭ２＿ＥＬ２には、追加フィールド４１６が追加される。
Ｓ１ＰＴＷＳＲＣ１は、ＥＬ１での実行によって引き起こされるステージ１テーブルウォークのＰＡＲＴＩＤのソースとしてＭＰＡＭ１＿ＥＬ１レジスタを使用するかＭＰＡＭ２＿ＥＬ１レジスタを使用するかを制御する。
Ｓ１ＰＴＷＳＲＣ１（ビット［５１：５０］）

Ｓ２ＰＴＷＳＲＣ０（ビット［５３：５２］）：ＥＬ０のためのステージ２ ページテーブルウォーク（ハイパーバイザ）ソース制御
追加フィールド４１０がＭＰＡＭ１＿ＥＬ１に追加され、以下のように定義される：
Ｓ２ＰＴＷＳＲＣ０（ビット［５３：５２］）：ステージ２ ページテーブルウォークソース制御

Ｓ２ＰＴＷＳＲＣ１（ビット［５３：５２］）：ＥＬ１のための第２段階ページテーブルウォーク（ハイパーバイザ）ソース制御
追加フィールド４１４がＭＰＡＭ２＿ＥＬ２に追加され、以下のように定義される：
Ｓ２ＰＴＷＳＲＣ１（ビット［５３：５２］）：ＥＬ１のための第２段階ページテーブルウォーク（ハイパーバイザ）ソース制御

したがって、現在の特権レベルから発行されたＰＴＷメモリトランザクションのこのアプローチでは、処理回路は、ＰＴＷメモリトランザクションのパーティション識別子を生成するために使用される選択されたパーティションＩＤレジスタとして、現在の特権レベルより、より大きな特権の特権レベルに関連付けられたパーティションＩＤレジスタを選択することができる。これは、所与のメモリトランザクションにどのパーティションＩＤを使用するかを選択するためにわずかにより複雑な選択論理を必要とすることがあるが、より少ないレジスタ記憶空間が必要とされるため、ＰＴＷメモリトランザクションのための異なるパーティションＩＤのサポートを実装するハードウェアコストを削減することができる。

処理回路は、プログラム可能構成情報に基づいて、選択されたパーティションＩＤレジスタが現在の特権レベルに関連付けられたパーティションＩＤレジスタであるべきか、現在の特権レベルより、より大きな特権の特権レベルに関連付けられたパーティションＩＤレジスタであるべきかを選択してもよい。このプログラム可能構成情報は、より大きい特権の特権レベルで実行される命令によってプログラム可能であり得る。したがって、例えば、オペレーティングシステムは、そこで動作しているアプリケーションがＰＴＷメモリトランザクションにアプリケーション自体のパーティションＩＤレジスタを使用するか、又はオペレーティングシステム内のＤ／Ｉメモリトランザクションに使用されるレジスタを参照するかを制御するためにプログラム可能状態４１０、４１２を設定することができる。同様に、ハイパーバイザは、状態４１４、４１６を使用して、どのパーティションＩＤレジスタ１００が、オペレーティングシステムによってＥＬ１で発行されたステージ１又はステージ２のＰＴＷトランザクションによって使用するために選択されるかを制御することができる。

図１７に示すように、場合によっては、各々が特権レベル、セキュリティ状態、及びアドレス変換ステージの異なる組み合わせに関連付けられたいくつかのプログラム可能構成情報４１０、４１２、４１４、４１６が存在し得る。したがって、所与のＰＴＷメモリトランザクションについて、現在の特権レベル、現在のセキュリティ状態、及びＰＴＷメモリトランザクションが発行されるアドレス変換の現在のステージのうちの少なくとも１つに応じて、プログラム可能構成情報の項目のうちの１つを選択してもよい。プログラム可能構成情報の選択された項目に基づいて、処理回路は、選択されたパーティションＩＤレジスタが現在の特権レベルに関連付けられたものであるべきか、より大きな特権の特権レベルに関連付けられたパーティションＩＤレジスタであるべきかを選択することができる。

図１７は、プログラム可能構成情報４１０～４１６のこれらの項目をＭＰＡＭ制御レジスタ６８内にどのように格納することができるかの特定の例を示しているが、制御状態の異なるレイアウトを使用するか、又はプログラム可能構成情報４１０～４１６をパーティションＩＤレジスタ１００自体とは別のレジスタに格納することも可能である。

図１８は、ＰＴＷメモリトランザクションのためのパーティションＩＤ割り当ての処理方法を示す流れ図を示す。ステップ５００において、ＰＴＷメモリトランザクションがＭＭＵ７０によって発行される。ステップ５０２において、処理回路は、（少なくともいくつかの特権レベルについて、現在の特権レベルより、より大きな特権の特権レベルに設定することができる）プログラム可能情報が、現在の変換ステージ及び特権レベルのＰＴＷトランザクションが、対応するデータ／命令アクセスメモリトランザクションとは異なるパーティションＩＤを有するべきかどうかを示すかどうかをチェックする。このプログラム可能情報は、異なるＭＰＡＮレジスタ１００を参照するように、ＰＴＷトランザクションを対応するＤ／Ｉ命令アクセスに転送する図１７に示すフィールド４１０～４１６のうちの１つであってもよく、又は例えば図１６に示す専用ＰＴＷパーティションＩＤレジスタの有効化フィールド４０２であってもよい。

現在のアクセスに対して選択されたプログラム可能情報が無効状態にあり、ＰＴＷトランザクションがＤ／Ｉアクセスメモリトランザクションと同じ方法で処理されるべきであることを示す場合、ステップ５０４において、対応するＤ／Ｉアクセスメモリトランザクションにアサインされるのと同じパーティションＩＤがＰＴＷメモリトランザクションにアサインされる。例えば、パーティションＩＤレジスタは、上述したように図８に示すアプローチを使用して現在の例外レベル及びＧＳＴＡＰＰ＿ＰＬＫフィールドに基づいて選択することができ、パーティションＩＤ（命令又はデータ）のうちの関連する１つをＰＴＷメモリトランザクションにアサインすることができる。

しかしながら、ステップ５０２において、現在の特権レベル及び変換ステージでＰＴＷトランザクションに別々のパーティションＩＤを提供するオプションが有効にされていることをプログラム可能情報が示すと決定された場合、ステップ５０６において、対応するＤ／Ｉアクセスメモリトランザクションと比較して異なるパーティションＩＤがＰＴＷメモリトランザクションにアサインされる。例えば、図１６に示すアプローチが使用される場合、使用されるパーティションＩＤ値を取得するために専用ＰＴＷパーティションＩＤレジスタを参照することができるか（値を仮想化マッピングする）、又は図１７に示す手法では、現在の特権レベル以外の特権レベルのパーティションＩＤレジスタを参照して、メモリトランザクションにアサインするパーティションＩＤ値を導出するために使用されるパーティションＩＤを取得することができる。

本出願において、「～ように構成された（configured to...）」という用語は、装置の要素が、定義された動作を実施することができる構成を有することを意味するために使用される。この文脈において、「構成」とは、ハードウェア又はソフトウェアの配置又は相互接続の方法を意味する。例えば、装置は、定義された動作を提供する専用ハードウェアを有してもよく、又はプロセッサ若しくは他の処理デバイスが、機能を行うようにプログラムされてもよい。「ように構成された」は、装置要素が、定義された動作を提供するためにある方法で変更される必要があることを意味しない。

本発明の例示的な実施形態が添付の図面を参照して本明細書で詳細に説明されてきたが、本発明はそれらの正確な実施形態に限定されず、添付の特許請求の範囲によって定義される本発明の範囲及び精神から逸脱することなく、当業者によって様々な変更及び修正を行うことができることを理解されたい。

Claims (16)

1. 装置であって、
   複数のソフトウェア実行環境のうちの１つからの命令を処理する処理回路と、
   前記命令に応答して、前記処理回路によって発行されたメモリトランザクションを処理するための少なくとも１つのメモリシステム構成要素と、
   を備え、
   どのソフトウェア実行環境が前記メモリトランザクションを発行させたかに応じて選択されたパーティション識別子を指定する前記処理回路によって発行されたメモリトランザクションに応答して、前記少なくとも１つのメモリシステム構成要素は、前記メモリトランザクションによって指定された前記パーティション識別子に応じて選択された、選択された１組のメモリシステム構成要素パラメータに応じて、前記メモリトランザクションを処理するためのリソースの割り当てを制御するか、若しくは前記リソースの競合を管理するか、又は前記メモリトランザクションによって指定された前記パーティション識別子に応じて、性能監視データが前記メモリトランザクションに応答して更新されるかどうかを制御するように構成され、
   ページテーブルウォークメモリトランザクションが、対応するデータ／命令アクセスメモリトランザクションの変換されたターゲットアドレスを取得するために必要なページテーブルデータへのアクセスを要求するために、前記処理回路によって発行されると、前記処理回路は、前記ページテーブルウォークメモリトランザクションに、前記対応するデータ／命令アクセスメモリトランザクションにアサインされた前記パーティション識別子に異なるパーティション識別子をアサインすることができる、装置。
2. 前記処理回路は、前記複数のソフトウェア実行環境のうちの少なくとも１つからの命令に応答してプログラム可能なプログラム可能情報に基づいて、
   異なるパーティション識別子を、前記ページテーブルウォークメモリトランザクション及び前記対応するデータ／命令アクセスメモリトランザクションにアサインするか、又は
   同じパーティション識別子を、前記ページテーブルウォークメモリトランザクション及び前記対応するデータ／命令アクセスメモリトランザクションに割り当てるか
   を選択するように構成される、請求項１に記載の装置。
3. 前記プログラム可能情報は、少なくとも特権が与えられた特権レベル以外の特権レベルで実行される少なくとも１つのソフトウェア実行環境からの命令に応答してプログラム可能である、請求項２に記載の装置。
4. 各々がそれぞれのパーティション識別子を指定するための複数のパーティション識別子レジスタ
   を備え、
   メモリトランザクションを発行する上で、前記処理回路は、選択されたパーティション識別子レジスタに格納されたパーティション識別子を選択し、前記選択されたパーティション識別子レジスタに格納された前記選択されたパーティション識別子に応じて、パーティション識別子を前記メモリトランザクションにアサインするように構成される、請求項１から３のいずれか一項に記載の装置。
5. 前記処理回路は、複数の特権レベルのうちの１つからの命令を実行し、前記メモリトランザクションが発行された現在の特権レベルに少なくとも基づいて、前記選択されたパーティション識別子レジスタを選択するように構成される、請求項４に記載の装置。
6. 前記複数のパーティション識別子レジスタは、ページテーブルウォークメモリトランザクションに使用するために前記選択されたパーティション識別子を提供するために、前記選択されたパーティション識別子レジスタとして選択可能な少なくとも１つのページテーブルウォークパーティション識別子レジスタを含む、請求項４又は５に記載の装置。
7. 前記処理回路は、複数のステージのアドレス変換をサポートするように構成され、各ステージのアドレス変換は、それぞれのページテーブル構造に基づき、
   前記複数のパーティション識別子レジスタは、各々が少なくとも１つのステージのアドレス変換に関連付けられた複数のページテーブルウォークパーティション識別子レジスタを含み、
   ページテーブルウォークメモリトランザクションの場合、前記処理回路は、前記ページテーブルウォークメモリトランザクションに関連付けられたアドレス変換の前記ステージに基づいて、どのパーティション識別子レジスタが前記選択されたパーティション識別子レジスタであるかを選択するように構成される、請求項６に記載の装置。
8. 各ページテーブルウォークパーティション識別子レジスタは、有効状態及び無効状態のうちの１つを指定する有効化フィールドを備え、
   所与のページテーブルウォークメモリトランザクションの場合、前記処理回路は、対応するページテーブルウォークパーティション識別子レジスタの前記有効化フィールドが前記有効状態又は前記無効状態を指定するかどうかを決定するように構成され、
   前記対応するページテーブルウォークパーティション識別子レジスタの前記有効化フィールドが前記有効状態を示す場合、前記選択されたパーティション識別子レジスタは、前記対応するページテーブルウォークパーティション識別子レジスタであり、
   前記対応するページテーブルウォークパーティション識別子レジスタの前記有効化フィールドが前記無効状態を示す場合、前記選択されたパーティション識別子レジスタは、前記少なくとも１つのページテーブルウォークパーティション識別子レジスタ以外のパーティション識別子レジスタである、請求項６又は７に記載の装置。
9. 各ページテーブルウォークパーティション識別子レジスタは、データパーティション識別子及び命令パーティション識別子を指定し、
   前記選択されたパーティション識別子レジスタは、前記少なくとも１つのページテーブルウォークパーティション識別子レジスタのうちの１つであるとき、
   データアクセスメモリトランザクションに対応するページテーブルウォークメモリトランザクションの場合、前記処理回路は、前記選択されたパーティション識別子レジスタによって指定された前記データパーティション識別子を前記選択されたパーティション識別子として選択するように構成され、
   命令アクセスメモリトランザクションに対応するページテーブルウォークメモリトランザクションの場合、前記処理回路は、前記選択されたパーティション識別子レジスタによって指定された前記命令パーティション識別子を前記選択されたパーティション識別子として選択するように構成される、請求項６から８のいずれか一項に記載の装置。
10. 前記処理回路は、複数の特権レベルのうちの１つからの命令を実行するように構成されており、
    現在の特権レベルから発行されたページテーブルウォークメモリトランザクションの場合、前記処理回路は、前記選択されたパーティション識別子レジスタとして、前記現在の特権レベルより大きな特権の特権レベルに関連付けられたパーティション識別子レジスタを選択することができる、請求項４から９のいずれか一項に記載の装置。
11. 前記処理回路は、複数の特権レベルのうちの１つからの命令を実行するように構成されており、
    現在の特権レベルから発行されたページテーブルウォークメモリトランザクションの場合、前記処理回路は、プログラム可能構成情報に基づいて、前記選択されたパーティション識別子レジスタが、前記現在の特権レベルに関連付けられたパーティション識別子レジスタであるか、又は前記現在の特権レベルより大きな特権の特権レベルに関連付けられたパーティション識別子レジスタであるかを選択するように構成されている、請求項４から１０のいずれか一項に記載の装置。
12. 前記プログラム可能構成情報は、前記より大きな特権の特権レベルで実行される命令によってプログラム可能である、請求項１１に記載の装置。
13. 前記プログラム可能構成情報は、プログラム可能構成情報の複数の項目を含み、
    ページテーブルウォークメモリトランザクションの場合、前記処理回路は、
    前記ページテーブルウォークメモリトランザクションが発行される特権レベルと、
    前記ページテーブルウォークメモリトランザクションが発行される前記処理回路のセキュリティ状態と、
    前記ページテーブルウォークメモリトランザクションに関連付けられているアドレス変換の複数のステージのうちのいずれかのステージであって、アドレス変換の各ステージは、それぞれのページテーブル構造に基づく、いずれかのステージと
    のうちの少なくとも１つに応じてプログラム可能構成情報の前記項目のうちの１つを選択するように構成されており、
    前記処理回路は、プログラム可能構成情報の前記選択された項目に基づいて、前記選択されたパーティション識別子レジスタが、前記現在の特権レベルに関連付けられたパーティション識別子レジスタであるか、又は前記現在の特権レベルより、前記より大きな特権の特権レベルに関連付けられたパーティション識別子レジスタであるかを制御するように構成されている、請求項１１又は１２に記載の装置。
14. 前記少なくとも１つのメモリシステム構成要素は、
    キャッシュであって、前記選択された１組のメモリシステム構成要素パラメータに応じて、前記メモリトランザクションに応答して前記キャッシュへのデータの割り当てを制御するように構成された、キャッシュと、
    前記選択された１組のメモリシステム構成要素に応じて、前記メモリトランザクションを処理するための帯域幅又はバッファ占有の割り当てを制御するように構成された相互接続又はメモリコントローラと
    のうちの少なくとも１つを備える、請求項１から１３のいずれか一項に記載の装置。
15. 装置であって、
    複数のソフトウェア実行環境のうちの１つからの命令を処理するための手段と、
    前記命令に応答して処理するための前記手段によって発行されたメモリトランザクションを処理するための少なくとも１つの手段と
    を備え、
    どのソフトウェア実行環境がメモリトランザクションを発行させたかに応じて選択されたパーティション識別子の指定を処理するための前記手段によって発行された前記メモリトランザクションに応答して、メモリトランザクションを処理するための前記少なくとも１つの手段は、前記メモリトランザクションによって指定された前記パーティション識別子に応じて選択された、選択された１組のメモリシステム構成要素パラメータに応じて、前記メモリトランザクションを処理するためのリソースの割り当てを制御するか、若しくは前記リソースの競合を管理するか、又は前記メモリトランザクションによって指定された前記パーティション識別子に応じて、性能監視データが前記メモリトランザクションに応答して更新されるかどうかを制御するように構成され、
    ページテーブルウォークメモリトランザクションが、対応するデータ／命令アクセスメモリトランザクションの変換されたターゲットアドレスを取得するために必要なページテーブルデータへのアクセスの要求を処理するための前記手段によって発行されると、処理するための前記手段は、前記ページテーブルウォークメモリトランザクションに、前記対応するデータ／命令アクセスメモリトランザクションにアサインされた前記パーティション識別子に異なるパーティション識別子をアサインすることができる、装置。
16. 方法であって、
    複数のソフトウェア実行環境のうちの１つからの命令を処理することと、
    前記命令に応答して発行されたメモリトランザクションを処理することと
    を含み、
    どのソフトウェア実行環境がメモリトランザクションを発行させたかに応じて選択されたパーティション識別子を指定する前記メモリトランザクションに応答して、少なくとも１つのメモリシステム構成要素は、前記メモリトランザクションによって指定された前記パーティション識別子に応じて選択された、選択された１組のメモリシステム構成要素パラメータに応じて、前記メモリトランザクションを処理するためのリソースの割り当てを制御するか、若しくは前記リソースの競合を管理するか、又は前記メモリトランザクションによって指定された前記パーティション識別子に応じて、性能監視データが前記メモリトランザクションに応答して更新されるかどうかを制御し、
    ページテーブルウォークメモリトランザクションが、対応するデータ／命令アクセスメモリトランザクションの変換されたターゲットアドレスを取得するために必要なページテーブルデータへのアクセスを要求するために発行されると、前記ページテーブルウォークメモリトランザクションにアサインされた前記パーティション識別子は、前記対応するデータ／命令アクセスメモリトランザクションにアサインされた前記パーティション識別子とは異なるパーティション識別子であることが可能になる、方法。
    

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