JP2022546033A - 非線形フィードバック・シフト・レジスタ - Google Patents

非線形フィードバック・シフト・レジスタ Download PDF

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Abstract

ｎのステージ数に対して少なくとも略最大長の擬似ランダム・シーケンスを生成するための非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）を使用するための方法およびシステムが提供され、ここで、最大長は２ｎ－１である。この方法は、ｎを選択することであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、選択することと、選択されたｎステージ・レジスタに対して、第１の論理ゲートと第２の論理ゲートのみのフィードバック論理演算を使用して擬似ランダム・シーケンスを生成することとを含むことができる。２つの適切な非エンド・タップが、第１の論理ゲートへの入力であり、第１の論理ゲートの出力およびエンド・タップが、第２の論理ゲートへの入力であり、第２の論理ゲートの出力が、ｎステージ・レジスタの第１のステージへのフィードバックとして使用される。

Description

本発明は、フィードバック・シフト・レジスタに関し、より具体的には、最大長シーケンスまたは略最大長シーケンスをもつ非線形フィードバック・シフト・レジスタに関する。
デジタル電子回路の分野において、線形フィードバック・シフト・レジスタ（ＬＦＳＲ）は、２ｎ－１個の擬似ランダム・ビットのシーケンスを生成するためのデバイスである。ＬＦＳＲには、例えば暗号を含む多数の用途があり、ＬＦＳＲは、キー・ストリーム発生器、データ圧縮、誤り検出および訂正などで使用される。
ＬＦＳＲは、入力ビットが前の状態の線形関数であるシフト・レジスタである。単一ビットの最も一般に使用される線形関数は排他的論理和（ＸＯＲ）であり、シフト・レジスタは、シフト・レジスタ値全体のうちの一部のビットのＸＯＲによって駆動される入力ビットを有する。ＬＦＳＲのハードウェア実装とソフトウェア実装の両方が一般的である。
次の状態に影響を与えるビット位置はタップと呼ばれる。ＬＦＳＲの右端のビットは出力ビットと呼ばれる。フィボナッチＬＦＳＲでは、タップは、出力ビットと順次ＸＯＲされ、次いで、左端のビットにフィードバックされる。右端位置のビットのシーケンスは出力ストリームと呼ばれる。最大長のＬＦＳＲは、すべてのビットがゼロである状態を除いて、シフト・レジスタ内のすべての可能な２ｎ－１状態を循環するとき、ｎシーケンスをもたらす。同等の多項式カウンタをもたらすＸＮＯＲを使用することも可能である。
ＬＦＳＲのフィードバックのためのタップの配置は、有限体演算において、フィードバック多項式と呼ばれる、多項式の係数が１または０でなければならない多項式ｍｏｄ２として表現することができる。
最大周期をもつＬＦＳＲは、２進数フィールド上に原始生成多項式を使用して構築することができる。対応するフィードバック多項式が原始であり、タップの数が偶数であり、タップのセットがセットワイズコプライム（setwise co-prime）である場合、ＬＦＳＲは最大長である。
以下は、最大長ＬＦＳＲを構築することができる２４ビットまでのｎビットに対するフィードバック多項式を示す表である。所与のＬＦＳＲ長に対して、２つ以上の最大長タップ・シーケンスがあり得る。
Figure 2022546033000002
多項式の「＋１」はタップに対応せず、第１のビットへの入力に対応する。項の累乗は、左から数えて、タップされたビットに関連する。４つの項に加えて１つの項をもつＬＦＳＲは、４つのタップを必要とし、それゆえに、３つのＸＯＲゲートを必要とする。
次に、図１を参照すると、示されているのは、例示の８ステージ（段）ＬＦＳＲ１００である。レジスタの８ビット１０１～１０８が、１～８の番号で示されており、第８のビットは右端の出力ビット１０８である。図示の実施形態では、図示の８ビット・レジスタは、多項式ｘ８＋ｘ６＋ｘ５＋ｘ４＋１に従って、４、５、６、および８ビットからのタップを有する。タップの各々は、ＸＯＲゲート１１１、１１２、１１３を使用して、線形フィードバックを行う。フィードバック１２０は、第１のビット１０１に入力される。
適応は、トップ・ボトム・ハイブリッドＬＦＳＲ発生器であり、トップＬＦＳＲタップがラスト・タップとＸＯＲされ、その結果がトップ・タップの後のステージに送り込まれる。ボトム・タップがラスト・タップとＸＯＲされ、その結果がシフト・レジスタの第１のステージに送り込まれる。トップ・ボトム・ハイブリッドＬＦＳＲ発生器は、以下のように４タップを３タップ（２つのＸＯＲ）に減少させるために使用することができる。
｛８，７，－６｝
｛１２，９，－４｝
｛１３，１２，－１１｝
｛１４，１３，－１１｝
｛１６，１４，－７｝
｛１９，１８，－１１｝
｛２４，２３，－１９｝
ここで、最初の数字はステージの数であり、第２の数字はトップＬＦＳＲタップであり、第３の数字（負として示されている）はボトムＬＦＳＲタップである。
２つのＸＯＲを用いて、いくつかの場合には、ハイブリッドＬＦＳＲは、２ｎ－１のシーケンスを生成することができる。しかしながら、これは、データを挿入するために、シフト・レジスタの中央とエンドの両方へのアクセスを必要とする。
ＬＦＳＲには、線形複雑性が次数に等しいという欠点がある。最近になって、非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）が設計された。ＮＬＦＳＲは、ＬＦＳＲの一般化であり、現在の状態が前の状態の非線形関数である。そのため、ＮＬＦＳＲでは、リエントラント・ビットは、レジスタ・ビットの単純なＸＯＲ演算のみではなくそれ以上のものである。これにより、レジスタは、ガロア、フィボナッチ、および他の事前定義されたタップの硬直から解放されるが、そのとき、ロックアップが生じないこと、およびレジスタがパターンに落ち着かないことを確認することが必要である。
ＮＬＦＳＲに関する問題は、長周期が保証されたＮＬＦＳＲを構築するための系統的な手順を見いだすことである。
“A List of Maximum Period NLFSRs” Royal Institute of Technology (KTH), Forum 120, 164 40 Kista,Sweden by Elena Dubrova（「Ｄｕｂｒｏｖａ」と呼ぶ）は、多数のＸＯＲおよび１つのＡＮＤゲートを使用する最大長シーケンスを提供するＮＬＦＳＲをリストしている。代数次数２をもつ３つの異なるタイプのフィードバック関数について、周期２ｎ－１、ｎ＜２５のｎビットＮＬＦＳＲの完全なリストが提示されている。
Ｄｕｂｒｏｖａは多くの配置を使用しており、それらのうちの１つは、最大長ＬＦＳＲにおいて４つのタップを必要とするビット・レジスタ、すなわち、ｎが２４以下の範囲においてｎ＝｛８，１２，１３，１４，１６，１９，２４｝では３つのＸＯＲおよび１つのＡＮＤゲートである。Ｄｕｂｒｏｖａはまた、他の配置、すなわち、３つのＸＯＲと２つのＡＮＤゲート、５つのＸＯＲと１つのＡＮＤゲート、５つのＸＯＲと２つのＡＮＤゲートを使用している。ｎ＝８の場合について、Ｄｕｂｒｏｖａは、１５個の例により３つのＸＯＲと１つのＡＮＤゲート、１８個の例により３つのＸＯＲと２つのＡＮＤゲート、および９つの例により５つのＸＯＲと１つのＡＮＤゲートを示している。
次に、図２を参照すると、示されているのは、Ｄｕｂｒｏｖａによって提案された例示の８ステージＮＬＦＳＲ２００であり、それは、Ｄｕｂｒｏｖａが３つのＸＯＲと１つのＡＮＤゲートを用いて提案している１５個のオプションの例のうちのただ単に１つである最大長シーケンスを提供する。レジスタの８つのビット２０１～２０８が、１～８の番号で示されており、第８のビットは右端の出力ビット２０８である。図示の８ビット・レジスタは、４、５、および８ビットからのタップ（Ｔ４、Ｔ５、Ｔ８）を有する。非線形フィードバック２２０は、以下のように、すなわち、Ｔ８ ＸＯＲ Ｔ５ ＸＯＲ Ｔ４ ＸＯＲ （Ｔ５ ＡＮＤ Ｔ４）のように、３つのＸＯＲ２１１～２１３と１つのＡＮＤゲート２１４を備える。タップに番号を付けるＤｕｂｒｏｖａの表記（７・・・０）では、これは、「０，３，４，（３，４）」である。
対処される問題は、フィードバック・シフト・レジスタを使用する擬似乱数発生器の最大長シーケンスを維持しながら、論理フィードバックで使用されるゲートの数を最小化することである。
フィードバック・シフト・レジスタは、ブール充足可能性を使用して表現される問題にも使用することができる。例えば、ＬＦＳＲシーケンスは、ハミルトン閉路問題を解決するために使用される。ＬＦＳＲを表すための節の数を最小化すると、問題の解決が簡単になる。
本開示の実施形態は、ｎのステージ数に対して少なくとも略最大長の擬似ランダム・シーケンスを生成するための非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）を使用するための方法およびシステムを含み、ここで、最大長は２ｎ－１である。この方法は、ｎを選択することであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、選択することと、選択されたｎステージ・レジスタに対して、第１の論理ゲートと第２の論理ゲートのみのフィードバック論理演算を使用して擬似ランダム・シーケンスを生成することとを含むことができ、２つの適切な非エンド・タップが、第１の論理ゲートへの入力であり、第１の論理ゲートの出力およびエンド・タップが、第２の論理ゲートへの入力であり、第２の論理ゲートの出力が、ｎステージ・レジスタの第１のステージへのフィードバックとして使用される。
実施形態において、第１の論理ゲートは、ＯＲおよびＮＡＮＤゲートからなる群から選択することができ、第２の論理ゲートはＸＯＲゲートである。他の実施形態では、第１の論理ゲートはＡＮＤゲートであり、第２の論理ゲートはＸＮＯＲゲートである。
実施形態において、あるｎに対して、最大長シーケンスが、２つの適切な非エンド・タップで取得され、他のあるｎに対して、略最大長シーケンスが、２つの適切な非エンド・タップで取得される。
実施形態において、この方法は、ステージ数ｎに基づいて、ｎステージ・レジスタの少なくとも略最大長シーケンスを提供するペアの組合せを識別することによって、非エンド・タップの１つまたは複数の適切なペアを取得することを含むことができる。実施形態において、非エンド・タップの１つまたは複数の適切なペアを取得することは、第１の非エンド・タップＡおよび第２の非エンド・タップＢを含む非エンド・タップの第１の適切なペアを決定することと、非エンド・タップの第２の適切なペアを、ｎステージ・レジスタの非エンド・タップの第１の適切なペアのミラーとして取得することであり、タップ・シーケンス［ｎ，Ａ，Ｂ］が［ｎ，ｎ－Ｂ，ｎ－Ａ］にミラーリングする、取得することとを含むことができる。
実施形態において、非エンド・タップの１つまたは複数の適切なペアを取得することは、３つのタップ、すなわち、エンド・タップおよび２つの非エンド・タップに関して動作し、すべてゼロを除いて、１および０が同程度に確からしいという最適化制限に従う論理演算のすべての組合せを使用する検索プログラムを使用することを含む。実施形態において、検索プログラムは、レジスタをすべてゼロ以外の値に初期化し、繰り返しであるレジスタ状態が生成されるまで、レジスタをせいぜい２ｎ回実行し、シーケンスの長さは、ある状態が見られた第１の機会からその状態が見られた第２の機会までの状態の数である。
実施形態において、タップのセットに対する略最大長シーケンスでは、検索プログラムは、これまでに見られた状態の数が２ｎ－１以上であるかどうかを決定することができる。見られた状態の数が２ｎ－１以上である場合、見いだされた最長シーケンスが、タップのそのセットで可能な最長のものである。見られた状態の数が２ｎ－１未満である場合、新しい状態が選ばれ、シーケンスが再び生成され、長さが測定され、検索プログラムは、すべての状態が見られるか、または見られていない状態の数が見いだされた最長シーケンスの長さ未満になるまで、これらのステップを繰り返す。
本開示の実施形態は、ｎのステージ数に対して少なくとも略最大長の擬似ランダム・シーケンスを生成するためのＮＬＦＳＲを含み、ここで、最大長は２ｎ－１である。ＮＬＦＳＲは、ｎステージ・レジスタであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、ｎステージ・レジスタと、２つの入力を有する第１の論理ゲートであり、各入力が、ｎステージ・レジスタの非エンド・タップに接続される、第１の論理ゲートと、２つの入力を有する第２の論理ゲートであり、第１の入力が、第１の論理ゲートの出力に接続され、第２の入力が、ｎステージ・レジスタのエンド・タップに接続される、第２の論理ゲートとを含み、第２の論理ゲートの出力が、ｎステージ・レジスタの第１のステージへのフィードバックとして使用される。
本開示の実施形態は、８ステージに対して最大長の擬似ランダム・シーケンスを生成するためのＮＬＦＳＲを含み、ここで、最大長は２５５である。ＮＬＦＳＲは、８ステージ・レジスタと、８ステージ・レジスタの第１の非エンド・タップＡに接続された第１の入力と、８ステージ・レジスタの第２の非エンド・タップＢに接続された第２の入力とを有する第１の論理ゲートと、第１の論理ゲートの出力に接続された入力と、８ステージ・レジスタのエンド・タップに接続された入力とを有する第２の論理ゲートとを含む。第２の論理ゲートの出力は、８ステージ・レジスタの第１のステージへのフィードバックとして使用され、第１の非エンド・タップおよび第２の非エンド・タップは、Ａ＝４とＢ＝３、Ａ＝５とＢ＝１、Ａ＝５とＢ＝４、およびＡ＝７とＢ＝３からなる群から選択された位置にある。
本開示の実施形態は、ｎのステージ数に対して最大長の擬似ランダム・シーケンスを生成するためのＮＬＦＳＲを含み、ここで、最大長は４０９５である。ＮＬＦＳＲは、１２ステージ・レジスタと、１２ステージ・レジスタの第１の非エンド・タップＡに接続された第１の入力と、１２ステージ・レジスタの第２の非エンド・タップＢに接続された第２の入力とを有する第１の論理ゲートと、第１の論理ゲートの出力に接続された入力と、１２ステージ・レジスタのエンド・タップに接続された入力とを有する第２の論理ゲートとを含む。第２の論理ゲートの出力は、１２ステージ・レジスタの第１のステージへのフィードバックとして使用され、第１の非エンド・タップおよび第２の非エンド・タップは、Ａ＝７とＢ＝４、およびＡ＝８とＢ＝５からなる群から選択された位置にある。
上述の概要は、本開示の各々の図示の実施形態またはすべての実施態様を説明するように意図されていない。
本開示に含まれる図面は、本明細書に組み込まれ、本明細書の一部を形成する。それらは、本開示の実施形態を示し、説明とともに、本開示の原理を説明するのに役立つ。図面は、典型的な実施形態を単に例示しており、本開示を限定しない。
８ステージＬＦＳＲを示す概略回路図である。 最大長シーケンスを提供する非線形フィードバック構成を有する８ステージＮＬＦＳＲを示す概略回路図である。 本開示の実施形態による、ＮＬＦＳＲを提供するための方法の例示の実施形態の流れ図である。 本開示の第１の実施形態による、一般化ステージＮＬＦＳＲの概略回路図である。 本開示の第２の実施形態による、ミラー一般化ステージＮＬＦＳＲの概略回路図である。 本開示の第３の実施形態による、補数一般化ステージ（complement generalized stage）ＮＬＦＳＲの概略回路図である。 本開示の第４の実施形態による、別の補数一般化ステージＮＬＦＳＲの概略回路図である。 図４の第１の実施形態による８ステージＮＬＦＳＲの概略回路図である。 図５の第２の実施形態による８ステージＮＬＦＳＲの概略回路図である。 図６の第３の実施形態による８ステージＮＬＦＳＲの概略回路図である。 図７の第４の実施形態による８ステージＮＬＦＳＲの概略回路図である。 本開示の実施形態による、図８のレジスタのさらに多くの詳細を示す概略回路図である。 本開示の実施形態による、図１０のレジスタのさらに多くの詳細を示す概略回路図である。 本開示の実施形態による、図１１のレジスタのさらに多くの詳細を示す概略回路図である。 本開示の実施形態によるシステムの例示の実施形態のブロック図である。 本開示の実施形態を実施することができるコンピュータ・システムの一実施形態のブロック図である。
本明細書に記載の実施形態は、様々な変更および代替形態の対象になるが、その明細は、例として図面に示されており、詳細に説明されることになる。しかしながら、説明される特定の実施形態は限定の意味でとられるべきでないことを理解されたい。それどころか、その意図は、本開示の趣旨および範囲内にあるすべての変更、均等物、および代替を包含するものである。
記載の方法およびシステムは、線形フィードバック・シフト・レジスタ（ＬＦＳＲ）では最大長のために３つ以上のタップ、通常、４つ以上のタップを必要とするｎのステージ数を有するレジスタに関して、擬似ランダム・シーケンスを生成するための最大長シーケンスまたは略最大長シーケンスをもつ非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）を提供する。ＬＦＳＲの４つのタップは、３つのＸＯＲゲートを使用する。
最大長シーケンスは２ｎ－１であり、ここで、欠落状態（missing state）は、すべて０であり、または補数論理演算では、すべて１である。この説明における略最大は、最大長から４％未満のずれとして定義される。
この方法およびシステムはｎ＝２４までテストされており、最大長シーケンスは、ＬＦＳＲの線形フィードバック構成の最大長シーケンスでは３つ以上のタップを必要とするｎステージ・レジスタのグループのｎ＝８およびｎ＝１２に対して、記載の非線形フィードバックを使用して達成される。しかしながら、ＬＦＳＲの最大長シーケンスに３つ以上のタップを必要とする他のｎステージ・レジスタは、ｎ＞２４に対しても存在する可能性があり、記載の構成は、ｎのこれらのより大きい値に対しても使用することができる。
２つのゲートの記載の非線形フィードバック構成は、ＬＦＳＲの最大長シーケンスでは３つ以上のタップを必要とする他のｎステージ・レジスタで使用することができるが、略最大長シーケンスしか提供しない可能性がある。これらは、簡単化されたフィードバックでの２つのゲートのみの非線形フィードバック構成としても有用であり得る。
簡単化された論理演算が、最大長シーケンスまたは略最大長シーケンスを最小数のゲートに与えるＮＬＦＳＲのフィードバックとして提供される。ＬＦＳＲの３つのＸＯＲゲートの代わりに、単一のＸＯＲゲートと単一のＯＲゲートが、ＮＬＦＳＲのフィードバック論理演算で使用される。１つのみのＯＲと１つのみのＸＯＲゲートの論理フィードバックは、第１のステージへのフィードバックとして、２つの選択された非エンド・タップの論理ＯＲと、エンド・タップとのＸＯＲとを使用する。ＸＯＲおよびＯＲの代替は、同等の論理演算でＸＮＯＲおよびＮＯＲを使用するものである。
記載のＮＬＦＳＲの単一のＸＯＲゲートと単一のＯＲゲートの同等な代替として、単一のＸＮＯＲゲートと単一のＡＮＤゲートまたは単一のＸＯＲゲートと単一のＮＡＮＤゲートの補数構成を使用することができる。補数構成は反転入力をとる。
補数図は、わずかに異なるが同じように有用なシーケンスをカバーする。オリジナルの回路の最大長の欠落状態は、すべて０であり、０ ＸＯＲ （０ ＯＲ ０）＝０であるので、レジスタはすべて０のままである。補数回路は、１ ＸＯＲ （１ ＮＡＮＤ １）＝１ ＸＯＲ （０）＝１であるので、欠落状態としてすべて１を有する。
反転は、ＸＯＲ（＝ＸＮＯＲ）の出力またはＡＮＤ＝（ＮＡＮＤ）の出力で行うことができる。他の変形は、フリップ・フロップ要素シフト・レジスタの反転出力、すなわち、Ｑバー出力のうちの１つまたは複数を利用して、反転を行う。
多種多様な構成が、例えば、Ｔ８ ＸＯＲ （！Ｔ４ ＮＡＮＤ！Ｔ５）などの同じ演算を計算するための同等な論理構成に使用することができ、！Ｔ４および！Ｔ５信号は、フリップ・フロップのＱバー出力から直接生成することができる。記載のレジスタは、論理演算に２つのゲートを有するすべての均等物を包含するように意図される。
１つのみのＯＲゲートと１つのみのＸＯＲゲートの論理フィードバックを考えると、ｎのステージ数（１からｎの番号を付けられた）では、ＸＯＲゲートへの入力は、ステージｎの出力およびＯＲゲートの出力であり、ＯＲゲートへの入力は、２つの適切なステージ（ｙ１、ｙ２の出力（ｙ１＜ｎ）、（ｙ２＜ｎ）、およびｙ１はｙ２と等しくない）であり、ステージ１への入力はＸＯＲゲートの出力である。
次に、図３を参照すると、ＮＬＦＳＲを提供するための記載の方法３００の例示の実施形態が、流れ図で示される。
実施形態において、方法３００は、レジスタのステージ数としてｎを選択することによって開始する。これが、ステップ３０１に示される。ｎは、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする。通常のフィボナッチＬＦＳＲは、４つ以上のタップを必要とするが、ハイブリッドＬＦＳＲによって３つのタップで実装することができ、そのため、ｎは３つ以上のタップを必要とする。
選択されたｎステージ・レジスタでは、方法３００は、第１のステージへのフィードバックのために、２つの非エンド・タップの論理ＯＲをとり、エンド・タップとＸＯＲされて出力される、１つのみのＯＲゲートと１つのみのＸＯＲゲートのフィードバック論理項を使用する。これが、ステップ３０２に示される。実施形態において、同じ論理演算が、ＸＮＯＲゲートとＮＯＲゲートにより使用される。他の実施形態では、方法３００は、１つのみのＸＮＯＲと１つのみのＡＮＤの補数構成、または１つのみのＸＯＲと１つのみのＮＡＮＤの補数構成を使用することができる。これが、ステップ３０３に示される。
方法３００は、非エンド・タップの候補ペアの様々な組合せをテストすることによって、１および０が同程度に確からしいという最適化制限に従う３ビットのすべての論理演算を使用し、３つのタップ、すなわち、エンド・タップと非エンド・タップの候補ペアとを使用して非エンド・タップの適切なペアを捜すことによって、ｎステージ・レジスタの最大長シーケンスまたは略最大長シーケンスを提供するペアの組合せを決定することに続く。これが、ステップ３０４に示される。すべての可能な入力に対する出力として、１が０よりも多い可能性がある場合、出力は、一般に、０よりも１が多いことになり、そのため、カウンタは、ほとんどすべての状態をカバーできるとは限らない。
ｎステージ・レジスタでは、そのとき、考慮すべき（ｎ－１）＊（ｎ－２）／２の可能性があることになる。捜されるべき可能なペアの数は、ＸＯＲの最後のタップを選択し、第１のＯＲ入力のためにｎ－１個の他のタップのうちの１つを選択し、第２の入力のためにｎ－２個の残りのタップのうちの１つを選択し、ＯＲ入力の順序は問題とならないので可能性を２で除算することとして決定することができる。
レジスタは、すべて００００（またはタップの補数構成ではすべて１１１１）以外の値に初期化することができ、レジスタをせいぜい２ｎ回、以前に見られたレジスタ状態を生成するまで実行することができる。シーケンスの長さは、繰り返される状態が見られた第１の機会から第２の機会までの状態の数である。
すべての可能な２ｎ個の状態が１個（すべて００００）を除いて達せられており、見いだされた最後の新しい状態の後に最初の状態が続く場合、これは、最大長シーケンスである。
略最大長シーケンスでは、これまでに見られた状態の数が２ｎ－１以上であるかどうかを決定することができる。そうである場合、異なる開始状態から生成された他のシーケンスはそれほど長くなることはできない。そうでない場合、これまでに見られなかった状態が選ばれることになり、シーケンスが再び生成されることになる。このシーケンスの長さが測定されることになり、プロセスは、すべての状態が見られるか、または見られていない状態の数がこれまでに見いだされた最長シーケンスの長さ未満になるまで、繰り返されることになる。
方法３００は、非エンド・タップの１つまたは複数の適切なペアを取得することによって続く。これが、ステップ３０５に示される。非エンド・タップの各々の適切なペアに対して、方法３００は、非エンド・タップの別の適切なペアをｎステージ・レジスタにおけるタップのミラーとして識別することができ、タップ・シーケンス［ｎ，Ａ，Ｂ］は、［ｎ，ｎ－Ｂ，ｎ－Ａ］にミラーリングする。これが、ステップ３０６に示される。
方法３００は、レジスタのフィードバック論理構成において非エンド・タップの適切なペアを使用することによって続く。これが、ステップ３０７に示される。
図４から図７は、本開示の実施形態による、フィードバック論理演算を有する一般化されたｎステージＮＬＦＳＲ４００、５００、６００、７００を示す。ｎは、ＬＦＳＲの線形フィードバック構成において最大長シーケンスに３つ以上のタップを必要とするｎステージ・レジスタに制限され、ｎステージ・レジスタに対して、適切な非エンド・タップが、例えば図３の方法３００を使用して見いだされる。
次に、図４を参照すると、示されているのは、レジスタの左から右に「１」４０１から「ｎ」４０４の番号が付けられたｎのステージ数に関して、１つのみのＯＲ４１１と１つのみのＸＯＲゲート４１２の記載の論理フィードバックの第１の実施形態による例示のレジスタ４００である。
ＯＲゲート４１１への入力は、２つの適切なステージ「Ａ」４０２および「Ｂ」４０３の出力であり、ここで、Ａ，Ｂ＜ｎおよびＡ≠Ｂであり、ここで、ＡおよびＢは適切な非エンド・タップである。ＸＯＲゲート４１２への入力は、ステージｎ ４０４の出力およびＯＲゲート４１１の出力である。ステージ１ ４０１への入力４２０は、ＸＯＲゲート４１２の出力である。
次に、図５を参照すると、示されているのは、レジスタの左から右に「１」５０１から「ｎ」５０４の番号が付けられたｎのステージ数に関して、１つのみのＯＲ５１１と１つのみのＸＯＲゲート５１２の記載の論理フィードバックを有する第２の実施形態による例示のレジスタ５００である。第２の実施形態は、第１の実施形態の論理構成のミラーまたは逆である。
ＯＲゲート５１１への入力は、２つのミラーの適切なステージ「ｎ－Ｂ」５０２および「ｎ－Ａ」５０３の出力である。ＸＯＲゲート５１２への入力は、ステージｎ ５０４の出力およびＯＲゲート５１１の出力である。ステージ１ ５０１への入力５２０は、ＸＯＲゲート５１２の出力である。
次に、図６を参照すると、示されているのは、第１の実施形態の補数の第３の実施形態による例示のレジスタ６００である。具体的には、示されているのは、レジスタの左から右に「１」６０１から「ｎ」６０４の番号が付けられたｎのステージ数に関して、１つのみのＡＮＤ６１１と１つのみのＸＮＯＲゲート６１２の記載の論理フィードバックである。
ＡＮＤゲート６１１への入力は、２つの適切なステージ「Ａ」６０２および「Ｂ」６０３の出力であり、ここで、Ａ，Ｂ＜ｎおよびＡ≠Ｂであり、ここで、ＡおよびＢは適切な非エンド・タップである。ＸＮＯＲゲート６１２への入力は、ステージｎ ６０４の出力およびＡＮＤゲート６１１の出力である。ステージ１ ６０１への入力６２０は、ＸＮＯＲゲート６１２の出力である。
次に、図７を参照すると、示されているのは、第１の実施形態の別の補数の第４の実施形態による例示のレジスタ７００である。具体的には、示されているのは、レジスタの左から右に「１」７０１から「ｎ」７０４の番号が付けられたｎのステージ数に関して、１つのみのＮＡＮＤ７１１と１つのみのＸＯＲゲート７１２の記載の論理フィードバックである。
ＮＡＮＤゲート７１１への入力は、２つの適切なステージ「Ａ」７０２および「Ｂ」７０３の出力であり、ここで、Ａ，Ｂ＜ｎおよびＡ≠Ｂであり、ここで、ＡおよびＢは適切な非エンド・タップである。ＸＯＲゲート７１２への入力は、ステージｎ ７０４の出力およびＮＡＮＤゲート７１１の出力である。ステージ１ ７０１への入力７２０は、ＸＯＲゲート７１２の出力である。
図５のミラーの実施形態の補数構成がさらに使用されてもよい。言い換えれば、図６および図７の補数構成のミラー構成がさらに使用されてもよい。
ｎが２４までのｎステージ・レジスタの例では、セットｎ＝｛８，１２，１３，１４，１６，１９，２４｝は、ＬＦＳＲで４つのタップが必要とされるレジスタである。しかしながら、ｎは、２４を超えて拡大されてもよい。
２から２４ビットの最大長ＬＦＳＲの既存のタップの例は、以下の通りである。８、１２、１３、１４、１６、および２４ビットの発生器は、４つのタップを必要とし、これらのレジスタは、記載の方法および装置の対象であるが、開示する方法および装置は、他のビットの発生器にも適用することができることに留意されたい。
｛２，１｝
｛３，２｝
｛４，３｝
｛５，３｝
｛６，５｝
｛７，６｝
｛８，６，５，４｝
｛９，５｝
｛１０，７｝
｛１１，９｝
｛１２，１１，８，６｝
｛１３，１２，１０，９｝
｛１４，１３，１１，９｝
｛１５，１４｝
｛１６，１４，１３，１１｝
｛１７，１４｝
｛１８，１１｝
｛１９，１８，１７，１４｝
｛２０，１７｝
｛２１，１９｝
｛２２，２１｝
｛２３，１８｝
｛２４，２３，２１，２０｝
この説明において、タップは、入力の第１のステージを１として、およびエンドのステージをｎとして、レジスタ内の番号によって参照される。２つの連続するレジスタ入力が記述される場合、Ａ１からＡｎおよびＢ１からＢｎが使用される。
次に、図８を参照すると、示されているのは、図４の第１の実施形態の記載の論理フィードバックを有する例示の８ステージ・レジスタ８００である。記載の論理フィードバックを使用して、８ステージ・レジスタ８００の最大長を達成する適切なタップは、以下の通りである。
ｎ＝８ ａ＝３ ｂ＝４，長さ＝２５５、
ｎ＝８ ａ＝１ ｂ＝５，長さ＝２５５、
ｎ＝８ ａ＝４ ｂ＝５，長さ＝２５５、
ｎ＝８ ａ＝３ ｂ＝７，長さ＝２５５。
図８は、Ａ＝４ ８０４およびＢ＝５ ８０５の例示の適切な非エンド・タップを示す。ＯＲゲート８１１への入力は、２つの適切なステージＡ＝４ ８０４およびＢ＝５ ８０５の出力である。ＸＯＲゲート８１２への入力は、ステージｎ＝８ ８０８の出力およびＯＲゲート８１１の出力である。ステージ１ ８０１への入力８２０は、ＸＯＲゲート８１２の出力である。
ここで、Ａ１からＡ８は、８ステージ・シフト・レジスタの現在の状態であり、Ｂ１からＢ８は、対応する次の状態である。
Ｂ１＝（Ａ４ ＯＲ Ａ５） ＸＯＲ Ａ８
Ｂ２＝Ａ１
Ｂ３＝Ａ２
Ｂ４＝Ａ３
Ｂ５＝Ａ４
Ｂ６＝Ａ５
Ｂ７＝Ａ６
Ｂ８＝Ａ７
図示の実施形態は、１つのＯＲゲートと１つのＸＯＲゲートを必要とする。タップは、適切に選ばれる必要があるが、動作可能である場合、２ｎ－１のシーケンスを生成することができる。８ステージ・レジスタでは、それは、繰り返しの前に最大２５５個の値を生成することができる。
タップの１つのセットを取得すると、他のセットは、ミラーリングまたはリバーシングによって生成することができ、例えば、Ｔ８ ＸＯＲ（Ｔ５ ＯＲ Ｔ４）が与えられると、図９に詳述されるように、Ｔ８ ＸＯＲ（Ｔ３ ＯＲ Ｔ４）が存在する。
次に、図９を参照すると、示されているのは、図８の実施形態のミラーとしての図５の第２の実施形態の記載の論理フィードバックを有する例示の８ステージ・レジスタ９００である。例示のミラーリングされた適切な非エンド・タップは、ｎ－Ｂ＝３ ９０３およびｎ－Ａ＝４ ９０４である。ＯＲゲート９１１への入力は、ミラー３ ９０３および４ ９０４の出力である。ＸＯＲゲート９１２への入力は、ステージｎ＝８ ９０８の出力およびＯＲゲート９１１の出力である。ステージ１ ９０１への入力９２０は、ＸＯＲゲート９１２の出力である。
次に、図１０を参照すると、示されているのは、補数構成の図６の第３の実施形態の記載の論理フィードバックを有する例示の８ステージ・レジスタ１０００である。図１０は、図８のレジスタの補数を示す。
図１０は、Ａ＝４ １００４およびＢ＝５ １００５の図８で使用されている例示の適切な非エンド・タップを使用する。ＡＮＤゲート１０１１への入力は、２つの適切なステージＡ＝４ １００４およびＢ＝５ １００５の出力である。ＸＮＯＲゲート１０１２への入力は、ステージｎ＝８ １００８の出力およびＯＲゲート１０１１の出力である。ステージ１ １００１への入力１０２０は、ＸＮＯＲゲート１０１２の出力である。
Ｔ８ ＸＮＯＲ （Ｔ５ ＡＮＤ Ｔ４）のこの補数構成をさらにミラーリングして、Ｔ８ ＸＮＯＲ （Ｔ３ ＡＮＤ Ｔ４）を提供することができる。
次に、図１１を参照すると、示されているのは、代替の補数構成の図７の第４の実施形態の記載の論理フィードバックを有する例示の８ステージ・レジスタ１１００である。図１１は、図８のレジスタの別の補数を示す。
図１１は、Ａ＝４ １１０４およびＢ＝５ １１０５の図８で使用されている例示の適切な非エンド・タップを使用する。ＮＡＮＤゲート１１１１への入力は、２つの適切なステージＡ＝４ １１０４およびＢ＝５ １１０５の出力である。ＸＯＲゲート１１１２への入力は、ステージｎ＝８ １１０８の出力およびＯＲゲート１１１１の出力である。ステージ１ １１０１への入力１１２０は、ＸＯＲゲート１１１２の出力である。
Ｔ８ ＸＯＲ（Ｔ５ ＮＡＮＤ Ｔ４）のこの補数構成をさらにミラーリングして、Ｔ８ ＸＯＲ（Ｔ３ ＮＡＮＤ Ｔ４）を提供することができる。
８ビット・レジスタのタップの第２の適切なペアがあり、論理演算は、
Ｔ８ ＸＯＲ （Ｔ７ ＯＲ Ｔ３）
以下の通りのミラーによる：
Ｔ８ ＸＯＲ （Ｔ５ ＯＲ Ｔ１）
および以下の通りの補数の
Ｔ８ ＸＮＯＲ （Ｔ７ ＡＮＤ Ｔ３）
Ｔ８ ＸＮＯＲ （Ｔ５ ＡＮＤ Ｔ１）
Ｔ８ ＸＯＲ （Ｔ７ ＮＡＮＤ Ｔ３）
Ｔ８ ＸＯＲ （Ｔ５ ＮＡＮＤ Ｔ１）
である。
最大長は、１２ステージ・レジスタでは、以下のように達成された。
ｎ＝１２ ａ＝４ ｂ＝７， 長さ＝４０９５、
ｎ＝１２ ａ＝５ ｂ＝８， 長さ＝４０９５。
１２ステージ・カウンタでは、記載の方法は、５および８のタップの例示の適切な非エンド・ペアを有する。
Ｂ１＝（Ａ５ ＯＲ Ａ８） ＸＯＲ Ａ１２
Ｂ２＝Ａ１
Ｂ３＝Ａ２
Ｂ４＝Ａ３
Ｂ５＝Ａ４
Ｂ６＝Ａ５
Ｂ７＝Ａ６
Ｂ８＝Ａ７
Ｂ９＝Ａ８
Ｂ１０＝Ａ９
Ｂ１１＝Ａ１０
Ｂ１２＝Ａ１１
８および５の適切なペアの１２ステージ・レジスタ論理演算は、
Ｔ１２ ＸＯＲ （Ｔ８ ＯＲ Ｔ５）または論理的に等価なＴ１２ ＸＮＯＲ （Ｔ８ ＮＯＲ Ｔ５）
以下の通りのミラーによる：
Ｔ１２ ＸＯＲ（Ｔ７ ＯＲ Ｔ４）または論理的に等価なＴ１２ ＸＮＯＲ （Ｔ７ ＮＯＲ Ｔ４）
および以下の通りの補数：
Ｔ１２ ＸＮＯＲ （Ｔ８ ＡＮＤ Ｔ５）
Ｔ１２ ＸＮＯＲ （Ｔ７ ＡＮＤ Ｔ４）
Ｔ１２ ＸＯＲ （Ｔ８ ＮＡＮＤ Ｔ５）
Ｔ１２ ＸＯＲ （Ｔ７ ＮＡＮＤ Ｔ４）
である。
ＬＦＳＲは、ブール充足可能性を使用して表される問題にも使用することができる。例えば、ＬＦＳＲシーケンスは、ハミルトン閉路問題を解決するために使用される。ＬＦＳＲを表すための節の数を最小化すると、問題の解決が簡単になる。
（Ａ４ ＯＲ Ａ５） ＸＯＲ Ａ８という式は、連言標準形でわずかに６つの節として符号化することができ、例えば、これらの６つの節はすべて真でなければならない。
Ａ８ ｜ ！Ａ４ ｜ Ｂ１
Ａ８ ｜ ！Ａ５ ｜ Ｂ１
！Ａ８ ｜ Ａ４ ｜ Ａ５ ｜ Ｂ１
Ａ８ ｜ Ａ４ ｜ Ａ５ ｜ ！Ｂ１
！Ａ８ ｜ Ａ４ ｜ ！Ｂ１
！Ａ８ ｜ Ａ５ ｜ ！Ｂ１
以下の表は、最大長シーケンスを提供するｎ＝８およびｎ＝１２に対して見いだされた適切なタップを要約している。
Figure 2022546033000003
図１２Ａ、図１２Ｂ、および図１２Ｃは、それぞれ、図８、図１０、および図１１のレジスタ８００、１０００、および１１００をより詳細に示す。
次に、図１２Ａを参照すると、示されているのは、８つのステージがＤタイプ・フリップ・フロップ１２０１～１２０８によって設けられた図８のレジスタ８００である。各フリップ・フロップ１２０１～１２０８は、クロック入力（ＣＬＫ）１２１１、データ入力（Ｄ）１２１２、出力（Ｑ）１２１３、および反転出力
Figure 2022546033000004
１２１４を有する。
図１２Ａは、非エンド・タップ８０４および８０５と、エンド・タップ８０８と、ＯＲゲート８１１およびＸＯＲゲート８１２によって行われるフィードバック論理演算とを有するレジスタ８００を示す。レジスタ出力１２１５も示される。
次に、図１２Ｂを参照すると、示されているのは、８つのステージがＤタイプ・フリップ・フロップ１２２１～１２２８によって設けられた図１０のレジスタ１０００である。各フリップ・フロップ１２２１～１２２８は、クロック入力（ＣＬＫ）１２３１、データ入力（Ｄ）１２３２、出力（Ｑ）１２３３、および反転出力
Figure 2022546033000005
１２３４を有する。
図１２Ｂは、非エンド・タップ１００４および１００５と、エンド・タップ１００８と、ＸＮＯＲゲート１０１２およびＡＮＤゲート１０１１によって行われるフィードバック論理演算とを有するレジスタ１０００を示す。レジスタ出力１２３５も示される。
次に、図１２Ｃを参照すると、示されているのは、８つのステージがＤタイプ・フリップ・フロップ１２４１～１２４８によって設けられた図１１のレジスタ１１００である。各フリップ・フロップ１２４１～１２４８は、クロック入力（ＣＬＫ）１２５１、データ入力（Ｄ）１２５２、出力（Ｑ）１２５３、および反転出力
Figure 2022546033000006
１２５４を有する。
図１２Ｃは、非エンド・タップ１１０４および１１０５と、エンド・タップ１１０８と、ＸＯＲゲート１１１２およびＮＡＮＤゲート１１１１によって行われるフィードバック論理演算とを有するレジスタ１１００を示す。レジスタ出力１２５５も示される。
２つのゲートの記載の非線形フィードバック構成は、ＬＦＳＲの最大長シーケンスでは３つ以上のタップを必要とする他のｎステージ・レジスタで使用することができるが、略最大長シーケンスしか提供しない可能性がある。これらは、さらに、２つのゲートのみの非線形フィードバック構成が簡単化されたフィードバック構成であるので有用であり得る。
以下のタップおよび略最大長シーケンスが見いだされている。
長さ８１３５（８１９１と比較して）：
ｎ＝１３に対して：Ａ＝７，Ｂ＝３、Ａ＝８，Ｂ＝４、およびミラーＡ＝１０，Ｂ＝６、Ａ＝９，Ｂ＝５
長さ１６２４４（１６３８３と比較して）
ｎ＝１４に対して：Ａ＝６，Ｂ＝１、およびミラーＡ＝１３，Ｂ＝８
長さ６３７２４（６５５３５と比較して）
ｎ＝１６に対して：Ａ＝１２，Ｂ＝１、およびミラーＡ＝１５，Ｂ＝４
長さ５０８３５７（５２４２８７と比較して）
ｎ＝１９に対して：Ａ＝１２，Ｂ＝３、およびミラーＡ＝１６，Ｂ＝７
長さ１６５７０２３３（１６７７７２１５と比較して）
ｎ＝２４に対して：Ａ＝２０，Ｂ＝３、およびミラーＡ＝２１，Ｂ＝４
長さ６６５４２１４９（６７１０８８６３と比較して）
ｎ＝２６に対して：Ａ＝９，Ｂ＝２、およびミラーＡ＝２４，Ｂ＝１７
長さ１３３０７２２９０（１３４２１７７２７と比較して）
ｎ＝２７に対して：Ａ＝１６，Ｂ＝４、およびミラーＡ＝２３，Ｂ＝１１
いくつかの場合には、ハイブリッドＬＦＳＲは、２つのＸＯＲを用いて２ｎ－１のシーケンスを生成することができる。しかしながら、これには、データを挿入するために、シフト・レジスタの中央とエンドの両方へのアクセスを必要とするという欠点がある。記載のＮＬＦＳＲは、データを挿入するのにエンドへのアクセスしか必要としない（データはレジスタ中央タップから読み出されるが）。
テストから、以下は、２つのタップによる最も長い非最大長シーケンスの例を提供し、丸括弧内の３つ（ハイブリッド）または４つのタップで最大が可能である。
｛８，５｝： ２１７ （２５５）
｛１２，１１｝： ３２５５ （４０９５）
｛１３，１０｝： ８００１ （８１９１）
｛１４，１３｝： １１８１１ （１６３８３）
｛１６，９｝： ６３４５７ （６５５３５）
｛１９，１２｝ ５２００６５ （５２４２８７）
｛１９，１３｝ ５２００６５ （５２４２８７）
｛２４，１９｝ １６７６６９７７ （１６７７７２１５）
およびミラー（リバーサル）：
｛８，３｝： ２１７ （２５５）
｛１２，１｝： ３２５５ （４０９５）
｛１３，３｝： ８００１ （８１９１）
｛１４，１｝： １１８１１ （１６３８３）
｛１６，７｝： ６３４５７ （６５５３５）
｛１９，６｝ ５２００６５ （５２４２８７）
｛１９，７｝ ５２００６５ （５２４２８７）
｛２４，５｝ １６７６６９７７ （１６７７７２１５）
以前には、上述で提供したように、最小は２つのＸＯＲゲートであり、最も長い非最大長シーケンスは少数のタップによるものであった。記載の方法は、１つのみのＯＲゲートと１つのＸＯＲゲートにより、最大長シーケンスまたは略最大長シーケンスを提供する。
記載の方法は、少ないゲート数でサイクル長を有用に長くする。
Ｄｕｂｒｏｖａの先行技術のＮＬＦＳＲは以下のものを含み、ここで、コンマの間の数字はＸＯＲされたタップで、丸括弧内の数字はＡＮＤされる。
０，１，６，（４，５）
ｘ０ ＸＯＲ ｘ１ ＸＯＲ ｘ５ ＸＯＲ （ｘ４ ＡＮＤ ｘ５）
０，３，４，（３，４）
ｘ０ ＸＯＲ ｘ３ ＸＯＲ ｘ４ ＸＯＲ （ｘ３ ＡＮＤ ｘ４）．
０，３，８，（３，９）
ｘ０ ＸＯＲ ｘ３ ＸＯＲ ｘ８ ＸＯＲ （ｘ３ ＡＮＤ ｘ９）
０，４，７，（４，７）
ｘ０ ＸＯＲ ｘ４ ＸＯＲ ｘ７ ＸＯＲ （ｘ４ ＡＮＤ ｘ７）
Ｄｕｂｒｏｖａは、他の方向のシフト・レジスタを使用し、第１のタップをタップ０として取っており、そのため、これは、各数ｘをｎ－ｘと取り替えることによって変換することができる。
これにより、Ｄｕｂｒｏｖａは、
記載の方法の
Ａ８ ＸＯＲ （Ａ５ ＯＲ Ａ４）
と比較して、
Ａ８ ＸＯＲ Ａ５ ＸＯＲ Ａ４ ＸＯＲ （Ａ５ ＡＮＤ Ａ４）
として与えられる。
記載の方法は、３つのＸＯＲと１つのＡＮＤの代わりに、１つのＯＲと１つのＸＯＲのより簡単な論理関数を使用する。
Ａ ＸＯＲ Ｂ ＸＯＲ Ｃ ＸＯＲ （Ｂ ＡＮＤ Ｃ） は、以下のように簡単化することができる。
ＡＢＣ
０００＝０
００１＝１
０１０＝１
０１１＝１
１００＝１
１０１＝０
１１０＝０
１１１＝０
これは、Ａ ＸＯＲ （Ｂ ＯＲ Ｃ）と同じである。
それらは論理上等価であるが、この単純化が可能であることは、当業者のＤｕｂｒｏｖａには明らかでなかった。Ｄｕｂｒｏｖａのタップは、一般に、ｎ，ａ，ｂ，（ａ，ｂ）の形式のものを除いて、記載の方法のものに簡単化することができない。
それらのいくつかは記載の方法に簡単化することができるが、これは明らかではない。ｎ＝８では、Ｄｕｂｒｏｖａは、タップの４２セットをリストしており、そのうちの２つのみが記載の方法に簡単化することができ、Ｄｕｂｒｏｖａは、それらを特別のものとして言及していない。ｎ＝１２では、Ｄｕｂｒｏｖａは、タップの３６セットをリストしており、そのうちの１つのみが記載の方法に簡単化することができ、Ｄｕｂｒｏｖａは、そのセットを特別のものとして言及していない。
簡易化は、記載の方法にとってキーであり、これが可能となるように、適正なタップが選ばれなければならない。
図１３を参照すると、ブロック図は、最大長シーケンス１３１０をもつ非線形ＮＬＦＳＲ構成を提供するためのシステムを含むコンピュータ・システム１３００を示す。
コンピュータ・システム１３００は、少なくとも１つのプロセッサ１３０１、ハードウェア・モジュール、または少なくとも１つのプロセッサで実行するソフトウェア・ユニットとすることができる記載の構成要素の機能を実行するための回路を含むことができる。並行処理スレッドを実行する多数のプロセッサが備えられてもよく、それにより、構成要素の機能の一部またはすべての並行処理が可能になる。メモリ１３０２は、構成要素の機能を実行するために、少なくとも１つのプロセッサ１３０１にコンピュータ命令１３０３を提供するように構成することができる。
非線形ＮＬＦＳＲ構成を提供するためのシステム１３１０は、ｎを選択するための選択構成要素１３１１を含むことができ、ここで、ｎは、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする。
システム１３１０は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＯＲと、エンド・タップとのＸＯＲとをとる、１つのみのＯＲゲートと１つのみのＸＯＲゲートのフィードバック論理演算、または補数論理演算を構成するためのフィードバック構成要素１３１２を含む。第１の補数論理演算は、１つのみのＮＡＮＤゲートと１つのみのＸＯＲゲートのものであり、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＮＡＮＤと、エンド・タップとの論理ＸＯＲとをとる。第２の補数論理演算は、１つのみのＡＮＤゲートと１つのみのＸＮＯＲゲートのものであり、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＡＮＤと、エンド・タップとの論理ＸＮＯＲとをとる。
システム１３１０は、ｎステージ・レジスタの最大長シーケンスを提供するペアの組合せを決定するために、２つの非エンド・タップの様々な組合せをテストすることによって、非エンド・タップの１つまたは複数の適切なペアを取得するためのテスト構成要素１３１３を含むことができる。テスト構成要素１３１３は、３つのタップ、すなわち、エンド・タップおよび２つの非エンド・タップに関して動作し、１および０が同程度に確からしいという最適化制限に従う論理演算のすべての組合せを使用する検索プログラム１３１４を含むことができる。システム１３１０は、フィードバック構成要素１３１２で使用する適切な非エンド・タップ・ペアを出力するための適切タップ・ペア出力構成要素１３１５を含むことができる。
システム１３１０は、非エンド・タップの１つの適切なペアをとり、そして、ｎステージ・レジスタのタップのミラーとして非エンド・タップの別の適切なペアを取得するためのミラー構成要素１３１６を含むことができ、ここで、タップ・シーケンス［ｎ，Ａ，Ｂ］は、［ｎ，ｎ－Ｂ，ｎ－Ａ］にミラーリングする。
図１４は、本発明の一実施形態による、図１３のコンピュータ・システム１３００の構成要素のブロック図を示す。図１４は、１つの実施態様の例のみを提供し、異なる実施形態を実施することができる環境に関する制限を意味しないことを理解されたい。図示の環境への多くの変更を行うことができる。
コンピュータ・システム１３００は、１つまたは複数のプロセッサ１４０２、１つまたは複数のコンピュータ可読ＲＡＭ１４０４、１つまたは複数のコンピュータ可読ＲＯＭ１４０６、１つまたは複数のコンピュータ可読ストレージ媒体１４０８、デバイス・ドライバ１４１２、読み取り／書き込みドライブまたはインタフェース１４１４、およびネットワーク・アダプタまたはインタフェース１４１６を含むことができ、すべては通信ファブリック１４１８を介して相互接続される。通信ファブリック１４１８は、プロセッサ（マイクロプロセッサ、通信およびネットワーク・プロセッサなどのような）、システム・メモリ、周辺デバイス、およびシステム内の他のハードウェア構成要素の間でデータまたは制御情報あるいはその両方を渡すように設計された任意のアーキテクチャで実装することができる。
１つまたは複数のオペレーティング・システム１４１０、およびＮＬＦＳＲ構成１３１０を提供するためのシステムなどのアプリケーション・プログラム１４１１は、それぞれのＲＡＭ１４０４（一般にキャッシュ・メモリを含む）のうちの１つまたは複数を介してプロセッサ１４０２のうちの１つまたは複数で実行するためにコンピュータ可読ストレージ媒体１４０８のうちの１つまたは複数に格納される。図示の実施形態では、コンピュータ可読ストレージ媒体１４０８の各々は、本発明の実施形態に従って、内蔵ハード・ドライブの磁気ディスク・ストレージ・デバイス、ＣＤ－ＲＯＭ、ＤＶＤ、メモリ・スティック、磁気テープ、磁気ディスク、光ディスク、半導体ストレージ・デバイス、例えば、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、フラッシュ・メモリなど、またはコンピュータ・プログラムおよびデジタル情報を格納することができる任意の他のコンピュータ可読ストレージ媒体とすることができる。
コンピュータ・システム１３００は、１つまたは複数のポータブル・コンピュータ可読ストレージ媒体１４２６から読み取り、それに書き込むために、読み取り／書き込みドライブまたはインタフェース１４１４をさらに含む。コンピュータ・システム１３００上のアプリケーション・プログラム１４１１は、ポータブル・コンピュータ可読ストレージ媒体１４２６のうちの１つまたは複数に格納され、それぞれの読み取り／書き込みドライブまたはインタフェース１４１４を介して読み取られ、それぞれのコンピュータ可読ストレージ媒体１４０８にロードされ得る。
コンピュータ・システム１３００は、ＴＣＰ／ＩＰアダプタ・カードまたは無線通信アダプタなどのネットワーク・アダプタまたはインタフェース１４１６をさらに含むことができる。コンピュータ・システム１３００上のアプリケーション・プログラム１４１１は、外部コンピュータまたは外部ストレージ・デバイスからコンピューティング・デバイスにネットワーク（例えば、インターネット、ローカル・エリア・ネットワークまたは他のワイド・エリア・ネットワークまたは無線ネットワーク）およびネットワーク・アダプタまたはインタフェース１４１６を介してダウンロードすることができる。ネットワーク・アダプタまたはインタフェース１４１６から、プログラムは、コンピュータ可読ストレージ媒体１４０８にロードされ得る。ネットワークは、銅線、光ファイバ、無線送信、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、およびエッジ・サーバを含むことができる。
コンピュータ・システム１３００は、ディスプレイ・スクリーン１４２０、キーボードまたはキーパッド１４２２、およびコンピュータ・マウスまたはタッチパッド１４２４をさらに含むことができる。デバイス・ドライバ１４１２は、イメージングのためのディスプレイ・スクリーン１４２０、キーボードもしくはキーパッド１４２２、コンピュータ・マウスもしくはタッチパッド１４２４、または英数字入力およびユーザ選択の圧力感知のためのディスプレイ・スクリーン１４２０、あるいはその組合せにインタフェースする。デバイス・ドライバ１４１２、読み取り／書き込みドライブまたはインタフェース１４１４、およびネットワーク・アダプタまたはインタフェース１４１６は、ハードウェアと、コンピュータ可読ストレージ媒体１４０８またはＲＯＭ１４０６あるいはその両方に格納されたソフトウェアとを含むことができる。
本発明は、統合の任意の可能な技術的詳細レベルにおけるシステム、方法、またはコンピュータ・プログラム製品、あるいはその組合せであり得る。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有する１つのコンピュータ可読ストレージ媒体（または複数の媒体）を含むことができる。
コンピュータ可読ストレージ媒体は、命令実行デバイスで使用するための命令を保持および格納することができる有形のデバイスとすることができる。コンピュータ可読ストレージ媒体は、例えば、限定はしないが、電子ストレージ、磁気ストレージ・デバイス、光学ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、または前述のものの任意の適切な組合せとすることができる。コンピュータ可読ストレージ媒体のより具体的な例の非網羅的なリストには、以下のもの、すなわち、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク読出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードまたは命令が記録された溝内の隆起構造などの機械的に符号化されたデバイス、および前述のものの適切な組合せが含まれる。本明細書で使用されるコンピュータ可読ストレージ媒体は、電波もしくは他の自由に伝播する電磁波、導波路もしくは他の伝送媒体を通って伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、またはワイヤを通して伝送される電気信号などのそれ自体一過性信号であると解釈されるべきではない。
本明細書に記載されるコンピュータ可読プログラム命令は、コンピュータ可読ストレージ媒体からそれぞれのコンピューティング／処理デバイスに、あるいはネットワーク、例えば、インターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワーク、あるいはその組合せを介して外部コンピュータまたは外部ストレージ・デバイスにダウンロードされ得る。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含むことができる。各コンピューティング／処理デバイスのネットワーク・アダプタ・カードまたはネットワーク・インタフェースは、ネットワークからコンピュータ可読プログラム命令を受け取り、コンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読ストレージ媒体に格納するために転送する。
本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路のための構成データ、またはＳＭＡＬＬＴＡＬＫ（Ｒ）、Ｃ＋＋などのようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語もしくは類似のプログラミング言語などの手続き型プログラミング言語を含む１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードもしくはオブジェクト・コードのいずれかとすることができる。コンピュータ可読プログラム命令は、完全にユーザのコンピュータで、部分的にユーザのコンピュータで、スタンドアロン・ソフトウェア・パッケージとして、部分的にユーザのコンピュータでおよび部分的にリモート・コンピュータで、または完全にリモート・コンピュータもしくはサーバで実行することができる。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）もしくはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通してユーザのコンピュータに接続されてもよく、または接続が外部コンピュータに対して行われてもよい（例えば、インターネット・サービス・プロバイダを使用してインターネットを通して）。いくつかの実施形態では、例えば、プログラマブル論理回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル論理アレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路を個人専用にすることによってコンピュータ可読プログラム命令を実行することができる。
本発明の態様は、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品の流れ図またはブロック図あるいはその両方を参照して本明細書に記載されている。流れ図またはブロック図あるいはその両方の各ブロック、および流れ図またはブロック図あるいはその両方におけるブロックの組合せは、コンピュータ可読プログラム命令によって実現され得ることが理解されよう。
これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサを介して実行する命令が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作を実施するための手段を作り出すように、コンピュータ、またはマシンを作るための他のプログラマブル・データ処理装置のプロセッサに提供され得る。これらのコンピュータ可読プログラム命令はまた、命令が格納されたコンピュータ可読ストレージ媒体が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作の態様を実施する命令を含む製品を構成するように、コンピュータ、プログラマブル・データ処理装置、または他のデバイス、あるいはその組合せに、特定の方法で機能するように指示することができるコンピュータ可読ストレージ媒体に格納されてもよい。
コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラマブル装置、または他のデバイスで実行される命令が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作を実施するように、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスにロードされて、一連の動作ステップをコンピュータ、他のプログラマブル装置、または他のデバイスで実行させて、コンピュータ実装プロセスを生じさせることができる。
図における流れ図およびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施態様のアーキテクチャ、機能、および動作を示す。これに関しては、流れ図またはブロック図の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含む命令のモジュール、セグメント、または一部を表すことができる。いくつかの代替の実施態様では、ブロックに記された機能は、図に記された順序から外れて行われてもよい。例えば、連続して示された２つのブロックは、実際には、１つのステップとして遂行され、同時に、実質的に同時に、部分的または全体的に時間的にオーバーラップして実行されてもよく、またはブロックは、時には、関連する機能に応じて逆の順序で実行されてもよい。ブロック図または流れ図あるいはその両方の各ブロック、およびブロック図または流れ図あるいはその両方のブロックの組合せは、指定された機能または動作を実行するかあるいは専用ハードウェア命令とコンピュータ命令の組合せを実行する専用ハードウェア・ベース・システムで実施され得ることにも留意されたい。
本発明の第１の態様によれば、ｎのステージ数に対して擬似ランダム・シーケンスを生成するための最大長シーケンスまたは略最大長シーケンスをもつ非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）を使用するための方法が提供され、ここで、最大長は２ｎ－１であり、この方法は、ｎを選択することであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、選択することと、選択されたｎステージ・レジスタに対して、１つのみのＯＲゲートと１つのみのＸＯＲゲートのフィードバック論理演算を使用することであり、論理演算が、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＯＲと、エンド・タップとの論理ＸＯＲをとり、または同等のＸＮＯＲゲートとＮＯＲゲート論理演算を行い、または補数論理演算を行う、使用することとを含む。
この方法は、通常３つ以上のタップを必要とするｎステージ・レジスタに対して、最大長シーケンスまたは略最大長シーケンスを提供するＮＬＦＳＲにおいて簡単な２ゲート論理演算の利点を提供する。この方法は、長い擬似ランダム・シーケンスを提供しながら、レジスタへの中間フィードバックを必要とすることなくゲートの数を最小にする。
補数論理演算は、１つのみのｎｏｔ－ＡＮＤ（ＮＡＮＤ）ゲートと１つのみのＸＯＲゲートのものとすることができ、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＮＡＮＤと、エンド・タップとの論理ＸＯＲとをとる。別の補数論理演算は、１つのみのＡＮＤゲートと１つのみのＸＮＯＲゲートのものとすることができ、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＡＮＤと、エンド・タップとの論理ＸＮＯＲとをとる。
あるｎに対して、最大長シーケンスが、２つの適切な非エンド・タップまたは補数構成で取得され、他のあるｎに対して、最良の略最大長シーケンスが、２つの適切な非エンド・タップまたは補数構成で取得される。
本発明の別の態様によれば、ｎのステージ数に対して擬似ランダム・シーケンスを生成するための最大長シーケンスまたは略最大長シーケンスをもつ非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）が提供され、ここで、最大長は２ｎ－１であり、非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）は、ｎステージ・レジスタであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、ｎステージ・レジスタを含み、１つのみのＯＲゲートと１つのみのＸＯＲゲートのフィードバック論理演算が、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＯＲと、エンド・タップとの論理ＸＯＲをとり、または同等のＸＮＯＲゲートとＮＯＲゲート論理演算を行い、または補数論理演算を行い、適切な非エンド・タップが、ｎステージ・レジスタの最大長シーケンスまたは略最大長シーケンスを提供する。
補数論理演算は、１つのみのＮＡＮＤゲートと１つのみのＸＯＲゲートのものとすることができ、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＮＡＮＤと、エンド・タップとの論理ＸＯＲとをとる。別の補数論理演算は、１つのみのＡＮＤゲートと１つのみのＸＮＯＲゲートのものとすることができ、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＡＮＤと、エンド・タップとの論理ＸＮＯＲとをとる。別の補数。
あるｎに対して、最大長シーケンスが、２つの適切な非エンド・タップまたは補数構成で取得され、他のあるｎに対して、最良の略最大長シーケンスが、２つの適切な非エンド・タップまたは補数構成で取得される。
本発明の別の態様によれば、ｎのステージ数に対して擬似ランダム・シーケンスを生成するための最大長シーケンスをもつ非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）が提供され、ここで、最大長は２ｎ－１であり、非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）は、ｎが８または１２であるｎステージ・レジスタであり、各々が最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、ｎステージ・レジスタを含み、１つのみのＯＲゲートと１つのみのＸＯＲゲートの論理フィードバック演算が、第１のステージへのフィードバックのために、２つの適切な非エンド・タップＡ、Ｂの論理ＯＲと、エンド・タップとの論理ＸＯＲをとり、または同等のＸＮＯＲゲートとＮＯＲゲート論理演算を行い、または補数論理演算を行い、適切な非エンド・タップが、ｎステージ・レジスタの最大長シーケンスを提供し、２つの適切な非エンド・タップが、ｎ＝８に対して：Ａ＝４とＢ＝３、Ａ＝５とＢ＝１、およびミラーＡ＝５とＢ＝４、Ａ＝７とＢ＝３、ｎ＝１２に対して：Ａ＝７とＢ＝４、およびミラーＡ＝８とＢ＝５の群から得られる。
８ステージおよび１２ステージ・レジスタのためのＮＬＦＳＲは、定義された非エンド・タップにより最大長シーケンスを提供する。
補数論理演算は、１つのみのＮＡＮＤゲートと１つのみのＸＯＲゲートのものであり、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップＡ、Ｂの論理ＮＡＮＤと、エンド・タップとの論理ＸＯＲとをとる。別の補数論理演算は、１つのみのＡＮＤゲートと１つのみのＸＮＯＲゲートのものであり、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップＡ、Ｂの論理ＡＮＤと、エンド・タップとの論理ＸＮＯＲとをとる。
本発明の別の態様によれば、ｎのステージ数に対して擬似ランダム・シーケンスを生成するための最大長シーケンスまたは略最大長シーケンスをもつ非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）を提供するための方法が提供され、ここで、最大長は２ｎ－１であり、この方法は、ｎを選択することであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、選択することと、選択されたｎステージ・レジスタに対して、１つのみのＯＲゲートと１つのみのＸＯＲゲートのフィードバック論理演算を使用することと、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＯＲと、エンド・タップとの論理ＸＯＲをとり、または同等のＸＮＯＲゲートとＮＯＲゲート論理演算を行い、または補数論理演算を行うことと、ｎステージ・レジスタの最大長シーケンスまたは略最大長シーケンスを提供するペアの組合せを決定するために、２つの非エンド・タップの様々な組合せをテストすることによって、非エンド・タップの１つまたは複数の適切なペアを取得することとを含む。
この方法は、非エンド・タップの１つの適切なペアを取得し、ｎステージ・レジスタのタップのミラーとして非エンド・タップの別の適切なペアを取得することであり、タップ・シーケンス［ｎ，Ａ，Ｂ］は、［ｎ，ｎ－Ｂ，ｎ－Ａ］にミラーリングする、取得することを含むことができる。
非エンド・タップの１つまたは複数の適切なペアを取得することは、３つのタップ、すなわち、エンド・タップおよび２つの非エンド・タップに関して動作し、すべてゼロを除いて、１および０が同程度に確からしいという最適化制限に従う論理演算のすべての組合せを使用する検索プログラムを使用することを含むことができる。
検索プログラムは、レジスタを、すべてゼロ、または補数論理演算ではすべて１以外の値に初期化し、ある状態が見られた第１の機会からその状態が見られた第２の機会までの状態の数であるシーケンスの長さでの繰り返しであるレジスタ状態が生成されるまで、レジスタをせいぜい２ｎ回実行することができる。
略最大長シーケンスでは、検索プログラムは、これまでに見られた状態の数字が２ｎ－１以上であるかどうかを決定することができ、そうである場合、見いだされた最長シーケンスは、タップのそのセットで可能な最長のものであり、そうでない場合、見られていない状態が選ばれ、シーケンスが再び生成され、長さが測定され、これらのステップは、すべての状態が見られるか、または見られていない状態の数が見いだされた最長シーケンスの長さ未満になるまで、繰り返すことができる。
補数論理演算は、１つのみのＮＡＮＤゲートと１つのみのＸＯＲゲートのものであり、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＮＡＮＤと、エンド・タップとの論理ＸＯＲとをとる。別の補数論理演算は、１つのみのＡＮＤゲートと１つのみのＸＮＯＲゲートのものであり、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＡＮＤと、エンド・タップとの論理ＸＮＯＲとをとる。
本発明のさらなる態様によれば、ｎのステージ数に対して擬似ランダム・シーケンスを生成するための最大長シーケンスまたは略最大長シーケンスをもつ非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）を提供するためのシステムが提供され、ここで、最大長は２ｎ－１であり、このシステムは、ｎを選択するための選択構成要素であり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、選択構成要素と、１つのみのＯＲゲートと１つのみのＸＯＲゲートのフィードバック論理演算を構成し、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＯＲと、エンド・タップとのＸＯＲをとり、または同等のＸＮＯＲゲートとＮＯＲゲート論理演算を行い、または補数論理演算を行うフィードバック構成要素と、ｎステージ・レジスタの最大長シーケンスまたは略最大長シーケンスを提供するペアの組合せを決定するために、２つの非エンド・タップの様々な組合せをテストすることによって、非エンド・タップの１つまたは複数の適切なペアを取得するためのテスト構成要素とを含む。
このシステムは、非エンド・タップの１つの適切なペアをとり、ｎステージ・レジスタのタップのミラーとして非エンド・タップの別の適切なペアを取得するためのミラー構成要素を含むことができ、ここで、タップ・シーケンス［ｎ，Ａ，Ｂ］は、［ｎ，ｎ－Ｂ，ｎ－Ａ］にミラーリングする。
非エンド・タップの１つまたは複数の適切なペアを取得するためのテスト構成要素は、３つのタップ、すなわち、エンド・タップおよび２つの非エンド・タップに関して動作し、すべてゼロを除いて、１および０が同程度に確からしいという最適化制限に従う論理演算のすべての組合せを使用する検索プログラムを含むことができる。
検索プログラムは、レジスタを表す変数を、すべてゼロ、または補数論理演算ではすべて１以外の値に初期化し、ある状態が見られた第１の機会からその状態が見られた第２の機会までの状態の数であるシーケンスの長さでの繰り返しであるレジスタ状態が生成されるまで、レジスタをせいぜい２ｎ回実行するように構成することができる。
検索プログラムは、略最大長シーケンスでは、これまでに見られた状態の数が２ｎ－１以上であるかどうかを決定し、そうである場合、見いだされた最長シーケンスは、タップのそのセットで可能な最長のものであり、そうでない場合、見られていない状態が選ばれ、シーケンスが再び生成され、すべての状態が見られるか、または見られていない状態の数が見いだされた最長シーケンスの長さ未満になるまで、これらのステッを繰り返すように構成することができる。
補数論理演算は、１つのみのＮＡＮＤゲートと１つのみのＸＯＲゲートのものであり、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＮＡＮＤと、エンド・タップとの論理ＸＯＲとをとる。別の補数論理演算は、１つのみのＡＮＤゲートと１つのみのＸＮＯＲゲートのものであり、論理演算は、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＡＮＤと、エンド・タップとの論理ＸＮＯＲとをとる。
本発明のさらなる態様によれば、ｎのステージ数に対して擬似ランダム・シーケンスを生成するための最大長シーケンスまたは略最大長シーケンスをもつ非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）を提供するための方法が提供され、ここで、最大長は２ｎ－１であり、コンピュータ・プログラム製品は、プログラム命令が具現されるコンピュータ可読ストレージ媒体を含み、プロセッサにより実行可能なプログラム命令により、プロセッサが、ｎを選択することであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、選択することと、選択されたｎステージ・レジスタに対して、１つのみのＯＲゲートと１つのみのＸＯＲゲートのフィードバック論理演算を使用し、第１のステージへのフィードバックのために、２つの適切な非エンド・タップの論理ＯＲと、エンド・タップとのＸＯＲをとり、または同等のＸＮＯＲゲートとＮＯＲゲート論理演算を行い、または補数論理演算を行うことと、ｎステージ・レジスタの最大長シーケンスまたは略最大長シーケンスを提供するペアの組合せを決定するために、２つの非エンド・タップの様々な組合せをテストすることによって、非エンド・タップの１つまたは複数の適切なペアを取得することとを行う。

Claims (25)

  1. ｎのステージ数に対して少なくとも略最大長の擬似ランダム・シーケンスを生成するための非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）を使用するための方法であって、ここで、最大長は２ｎ－１であり、前記方法が、
    ｎを選択することであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、前記選択することと、
    前記選択されたｎステージ・レジスタに対して、第１の論理ゲートと第２の論理ゲートのみのフィードバック論理演算を使用して擬似ランダム・シーケンスを生成することと
    を含み、
    ２つの適切な非エンド・タップが、前記第１の論理ゲートへの入力であり、
    前記第１の論理ゲートの出力およびエンド・タップが、前記第２の論理ゲートへの入力であり、
    前記第２の論理ゲートの出力が、前記ｎステージ・レジスタの第１のステージへのフィードバックとして使用される、方法。
  2. 前記第１の論理ゲートが、ＯＲおよびＮＡＮＤゲートからなる群から選択され、前記第２の論理ゲートがＸＯＲゲートである、請求項１に記載の方法。
  3. 前記第１の論理ゲートがＡＮＤゲートであり、前記第２の論理ゲートがＸＮＯＲゲートである、請求項１に記載の方法。
  4. あるｎに対して、最大長シーケンスが、２つの適切な非エンド・タップで取得され、
    他のあるｎに対して、略最大長シーケンスが、２つの適切な非エンド・タップで取得される、請求項１に記載の方法。
  5. 前記方法が、
    ステージ数ｎに基づいて、前記ｎステージ・レジスタの少なくとも略最大長シーケンスを提供するペアの組合せを識別することによって、非エンド・タップの１つまたは複数の適切なペアを取得すること
    をさらに含む、請求項１に記載の方法。
  6. 前記非エンド・タップの１つまたは複数の適切なペアを取得することが、
    第１の非エンド・タップＡおよび第２の非エンド・タップＢを含む非エンド・タップの第１の適切なペアを決定することと、
    非エンド・タップの第２の適切なペアを、前記ｎステージ・レジスタの前記非エンド・タップの第１の適切なペアのミラーとして取得することであり、タップ・シーケンス［ｎ，Ａ，Ｂ］が［ｎ，ｎ－Ｂ，ｎ－Ａ］にミラーリングする、前記取得することと
    を含む、請求項５に記載の方法。
  7. 前記非エンド・タップの１つまたは複数の適切なペアを取得することが、３つのタップ、すなわち、前記エンド・タップおよび２つの非エンド・タップに関して動作し、すべてゼロを除いて、１および０が同程度に確からしいという最適化制限に従う論理演算のすべての組合せを使用する検索プログラムを使用することを含む、請求項５に記載の方法。
  8. 前記検索プログラムが、前記レジスタをすべてのゼロ以外の値に初期化し、繰り返しであるレジスタ状態が生成されるまで、前記レジスタをせいぜい２ｎ回実行し、シーケンスの長さは、ある状態が見られた第１の機会から前記状態が見られた第２の機会までの状態の数である、請求項７に記載の方法。
  9. タップのセットに対する略最大長シーケンスでは、前記検索プログラムは、
    これまでに見られた状態の数が２ｎ－１以上であるかどうかを決定し、
    前記見られた状態の数が２ｎ－１以上である場合、見いだされた最長シーケンスが、タップのそのセットで可能な最長のものであり、
    前記見られた状態の数が２ｎ－１未満である場合、新しい状態が選ばれ、前記シーケンスが再び生成され、前記長さが測定され、
    すべての前記状態が見られるか、または見られていない状態の数が、見いだされた前記最長シーケンスの長さ未満になるまで、これらのステップを繰り返す、請求項８に記載の方法。
  10. ｎのステージ数に対して少なくとも略最大長の擬似ランダム・シーケンスを生成するための非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）であって、ここで、最大長は２ｎ－１であり、前記ＮＬＦＳＲが、
    ｎステージ・レジスタであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、ｎステージ・レジスタと、
    ２つの入力を有する第１の論理ゲートであり、各入力が前記ｎステージ・レジスタの非エンド・タップに接続される、前記第１の論理ゲートと、
    ２つの入力を有する第２の論理ゲートであり、第１の入力が、前記第１の論理ゲートの出力に接続され、第２の入力が、前記ｎステージ・レジスタのエンド・タップに接続される、前記第２の論理ゲートと
    を含み、
    前記第２の論理ゲートの出力が、前記ｎステージ・レジスタの第１のステージへのフィードバックとして使用される、ＮＬＦＳＲ。
  11. 前記第１の論理ゲートが、ＯＲゲートおよびＮＡＮＤゲートからなる群から選択され、前記第２の論理ゲートがＸＯＲゲートである、請求項１０に記載のＮＬＦＳＲ。
  12. 前記第１の論理ゲートがＡＮＤゲートであり、前記第２の論理ゲートがＸＮＯＲゲートである、請求項１０に記載のＮＬＦＳＲ。
  13. あるｎに対して、最大長シーケンスが、２つの適切な非エンド・タップで取得され、
    他のあるｎに対して、略最大長シーケンスが、２つの適切な非エンド・タップで取得される、請求項１０に記載のＮＬＦＳＲ。
  14. ８ステージに対して最大長の擬似ランダム・シーケンスを生成するための非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）であって、ここで、前記最大長が２５５であり、前記ＮＬＦＳＲが、
    ８ステージ・レジスタと、
    前記８ステージ・レジスタの第１の非エンド・タップＡに接続された第１の入力と、前記８ステージ・レジスタの第２の非エンド・タップＢに接続された第２の入力とを有する第１の論理ゲートと、
    前記第１の論理ゲートの出力に接続された入力と、前記８ステージ・レジスタのエンド・タップに接続された入力とを有する第２の論理ゲートと
    を含み、
    前記第２の論理ゲートの出力が、前記８ステージ・レジスタの第１のステージへのフィードバックとして使用され、
    前記第１の非エンド・タップおよび前記第２の非エンド・タップが、Ａ＝４とＢ＝３、Ａ＝５とＢ＝１、Ａ＝５とＢ＝４、およびＡ＝７とＢ＝３からなる群から選択された位置にある、ＮＬＦＳＲ。
  15. 前記第１の論理ゲートがＮＡＮＤゲートであり、前記第２の論理ゲートがＸＯＲゲートである、請求項１４に記載のＮＬＦＳＲ。
  16. 前記第１の論理ゲートがＡＮＤゲートであり、前記第２の論理ゲートがＸＮＯＲゲートである、請求項１４に記載のＮＬＦＳＲ。
  17. １２ステージに対して最大長の擬似ランダム・シーケンスを生成するための非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）であって、ここで、前記最大長が４０９５であり、前記ＮＬＦＳＲが、
    １２ステージ・レジスタと、
    前記１２ステージ・レジスタの第１の非エンド・タップＡに接続された第１の入力と、前記１２ステージ・レジスタの第２の非エンド・タップＢに接続された第２の入力とを有する第１の論理ゲートと、
    前記第１の論理ゲートの出力に接続された入力と、前記１２ステージ・レジスタのエンド・タップに接続された入力とを有する第２の論理ゲートと
    を含み、
    前記第２の論理ゲートの出力が、前記１２ステージ・レジスタの第１のステージへのフィードバックとして使用され、
    前記第１の非エンド・タップおよび前記第２の非エンド・タップが、Ａ＝７とＢ＝４、およびＡ＝８とＢ＝５からなる群から選択された位置にある、ＮＬＦＳＲ。
  18. 前記第１の論理ゲートがＮＡＮＤゲートであり、前記第２の論理ゲートがＸＯＲゲートである、請求項１７に記載のＮＬＦＳＲ。
  19. 前記第１の論理ゲートがＡＮＤゲートであり、前記第２の論理ゲートがＸＮＯＲゲートである、請求項１７に記載のＮＬＦＳＲ。
  20. ｎのステージ数に対して擬似ランダム・シーケンスを生成するための最大長シーケンスまたは略最大長シーケンスを非線形フィードバック・シフト・レジスタ（ＮＬＦＳＲ）に提供するためのシステムであって、ここで、最大長が２ｎ－１であり、前記システムが、
    プロセッサと、
    前記プロセッサに通信可能に結合され、プログラム命令を格納するコンピュータ可読ストレージ媒体であり、前記プログラム命令が、前記プロセッサによって実行されると、前記プロセッサに、
    ｎを選択することであり、ｎが、最大長線形フィードバック・シフト・レジスタでは３つ以上のタップを必要とする、前記選択することと、
    前記選択されたｎステージ・レジスタに対して、第１の論理ゲートと第２の論理ゲートのみのフィードバック論理演算を使用して擬似ランダム・シーケンスを生成することと
    を含む方法を実行させる、前記コンピュータ可読ストレージ媒体と
    を含み、
    ２つの適切な非エンド・タップが、前記第１の論理ゲートへの入力であり、
    前記第１の論理ゲートの出力およびエンド・タップが、前記第２の論理ゲートへの入力であり、
    前記第２の論理ゲートの出力が、前記ｎステージ・レジスタの第１のステージへのフィードバックとして使用される、システム。
  21. 前記第１の論理ゲートが、ＯＲおよびＮＡＮＤゲートからなる群から選択され、前記第２の論理ゲートがＸＯＲゲートである、請求項２０に記載のシステム。
  22. 前記第１の論理ゲートがＡＮＤゲートであり、前記第２の論理ゲートがＸＮＯＲゲートである、請求項２０に記載のシステム。
  23. あるｎに対して、最大長シーケンスが、２つの適切な非エンド・タップで取得され、
    他のあるｎに対して、略最大長シーケンスが、２つの適切な非エンド・タップで取得される、請求項２０に記載のシステム。
  24. 前記プロセッサによって実行される前記方法が、
    ステージ数ｎに基づいて、前記ｎステージ・レジスタの少なくとも略最大長シーケンスを提供するペアの組合せを識別することによって、非エンド・タップの１つまたは複数の適切なペアを取得すること
    をさらに含む。請求項２０に記載のシステム。
  25. 前記非エンド・タップの１つまたは複数の適切なペアを取得することが、
    第１の非エンド・タップＡおよび第２の非エンド・タップＢを含む非エンド・タップの第１の適切なペアを決定することと、
    非エンド・タップの第２の適切なペアを、前記ｎステージ・レジスタの前記非エンド・タップの前記第１の適切なペアのミラーとして取得することであり、タップ・シーケンス［ｎ，Ａ，Ｂ］が［ｎ，ｎ－Ｂ，ｎ－Ａ］にミラーリングする、前記取得することと
    を含む、請求項２４に記載のシステム。
JP2022513040A 2019-08-28 2020-08-13 非線形フィードバック・シフト・レジスタ Pending JP2022546033A (ja)

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